JPH0628876A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0628876A JPH0628876A JP18363292A JP18363292A JPH0628876A JP H0628876 A JPH0628876 A JP H0628876A JP 18363292 A JP18363292 A JP 18363292A JP 18363292 A JP18363292 A JP 18363292A JP H0628876 A JPH0628876 A JP H0628876A
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Abstract
読出し不良を避け、電源電圧の低電圧化を図る。 【構成】読出し時、ワード線6を選択、駆動する場合、
コンデンサ17の他端の電圧を0[V]からVccに立ち
上げて、コンデンサ17のチャージポンプ作用によっ
て、ノード18の電圧をVcc+αに上昇させ、このVcc
+αをワード線駆動電圧としてワード線6に供給する。
Description
and Programmable Read Only Memory)等、不揮発性半
導体記憶装置に関する。
図6にその要部を示すようなものが知られている。図
中、1はフローティングゲートを有してなる不揮発性の
メモリ・セル・トランジスタ、2はワード線、3はビッ
ト線、4は内部ロウアドレス信号をデコードするAND
回路である。
時、電源電圧と同一電圧をワード線駆動電圧としてワー
ド線2に供給するというものであり、書込み時、書込み
用の高電圧をワード線2に供給するための回路は、その
図示を省略している。
半導体記憶装置においても、DRAMやSRAM等と同
様に、電源電圧の低電圧化が要求されている。しかし、
図6に示すように構成される従来の不揮発性半導体記憶
装置において、その回路構成のままで、電源電圧の低電
圧化を図ると、ワード線駆動電圧も低電圧化されるた
め、メモリ・セル・トランジスタの特性のばらつきが問
題になり、読出し時、読出し不良が発生する場合がある
という問題点があった。
・トランジスタの特性のばらつきによる読出し不良を避
け、電源電圧の低電圧化を図ることができるようにした
不揮発性半導体記憶装置を提供することを目的とする。
よる不揮発性半導体記憶装置は、読出し時、選択された
ワード線にその一端を電気的に接続されるコンデンサを
設け、前記読出し時、前記選択されたワード線を駆動す
る場合、前記コンデンサの他端の電圧を低レベルから高
レベルに立ち上げて、前記コンデンサの前記一端に電源
電圧以上の電圧を得、この電源電圧以上の電圧をワード
線駆動電圧として前記選択されたワード線に供給するよ
うに構成するというものである。
体記憶装置は、読出し時、選択されたワード線にその一
端を電気的に接続されるコンデンサを設けると共に、前
記コンデンサの前記一端に出力端を接続され、チップを
活性化するチップイネーブル信号がアクティブにされた
ときは、前記出力端に昇圧電圧を出力する昇圧回路を設
け、前記チップイネーブル信号がアクティブにされたと
きは、前記コンデンサの他端の電圧を低レベルから高レ
ベルに立ち上げて、前記コンデンサの前記一端に電源電
圧以上の電圧を得、前記昇圧回路による昇圧が完了する
までは、前記コンデンサの前記一端に得られる前記電源
電圧以上の電圧をワード線駆動電圧として前記選択され
たワード線に供給し、前記昇圧回路による昇圧が完了し
た後は、前記昇圧回路から出力される昇圧電圧を前記ワ
ード線駆動電圧として前記選択されたワード線に供給
し、その後、前記チップイネーブル信号が非アクティブ
とされるまでは前記昇圧回路から出力される昇圧電圧が
ワード線駆動電圧として使用されるように構成するとい
うものである。
によっても、読出し時、選択されたワード線を駆動する
場合、ワード線に電源電圧以上の電圧を供給するとして
いるので、電源電圧を低電圧化したとしても、メモリ・
セル・トランジスタの特性のばらつきによる読出し不良
を避け、良好な読出しを行うことができる。
実施例〜第3実施例について説明する。
実施例)の要部を示す回路図であり、この第1実施例が
搭載しているデコーダ回路の一部分を示しており、書込
み時、書込み用の高電圧をワード線に供給するための回
路は、その図示を省略している。
なる不揮発性のメモリ・セル・トランジスタ、6はワー
ド線、7はビット線、8、9は電源電圧Vccを供給する
電源線である。
タ、14は内部ロウアドレス信号をデコードするNAN
D回路、15はNAND回路14の出力を反転するイン
バータである。
が遷移した場合にATD(addresstransition detecto
r)回路(図示せず)から出力されるATD信号を反転
するインバータ、17はコンデンサである。
供給される内部ロウアドレス信号のいずれか又は全部が
「L」の場合、ワード線6は非選択とされる。この場
合、NAND回路14の出力=Vcc、インバータ15の
出力=0[V]で、nMOSトランジスタ12=ON、
nMOSトランジスタ11=OFFとされ、ワード線6
は接地電圧、0[V]にされる。
合には、NAND回路14に供給される内部ロウアドレ
ス信号は全て「H」とされる。この場合、NAND回路
14の出力=0[V]、インバータ15の出力=Vcc
で、nMOSトランジスタ12=OFF、nMOSトラ
ンジスタ11=ONとされる。
された場合の動作を説明するための波形図であり、ワー
ド線6が選択される前には、図2に示すように、それに
先行してATD信号が0[V]からVccに立ち上がる。
は、ノード18はnMOSトランジスタ10によってV
ccに充電されているが、ATD信号がVccに立ち上がる
と、インバータ16の出力は0[V]に立ち下がり、こ
のため、ノード18の電圧は下降し、その後、再び、n
MOSトランジスタ10によってVccに充電される。
選択されて、nMOSトランジスタ11=ON、nMO
Sトランジスタ12=OFFとされる場合には、ノード
19の電圧は、Vcc−Vth(但し、Vth=nMOSトラ
ンジスタのスレッショルド電圧)に向かって上昇するこ
とになる。
ド19の電圧がVcc−Vthに上昇した時点でATD信号
はVccから0[V]に立ち下げられる。すると、インバ
ータ16の出力は0[V]からVccに立ち上がり、ノー
ド18の電圧は、コンデンサ17のチャージポンプ作用
によってVcc+αに上昇する。なお、αはコンデンサ1
7やノード18が有する寄生容量などによって決定され
る。
ート電圧は、nMOSトランジスタ11のソース・ゲー
ト間容量によってノード18の電圧と同じくVcc+αに
上昇し、この結果、ノード19の電圧も、ノード18の
電圧と同様にVcc+αに上昇し、これがワード線駆動電
圧としてワード線6に供給される。
出し時、ワード線6を選択、駆動する場合、ワード線6
にVcc+αを供給することができるので、Vccを低電圧
化したとしても、メモリ・セル・トランジスタの特性の
ばらつきによる読出し不良を避け、良好な読出しを行う
ことができる。
の実施例)の要部を示す回路図であり、この第2実施例
が搭載しているデコーダ回路の一部分を示しており、書
込み時、書込み用の高電圧をワード線に供給するための
回路は、その図示を省略している。
接地との間にダイオード20、21を順方向に接続して
なるクランプ回路22を設け、ノード18の昇圧時、ノ
ード18の電圧がクランプ回路22で決定される基準値
を越えないようにし、VccがHマージンの範囲内で最高
電圧とされた場合においても、ワード線駆動電圧が許容
される電圧以上に高くならないようにし、その他につい
ては、第1実施例と同様に構成したものである。
合と同様にVccを低電圧化したとしても、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、良好な読出しを行うことができると共に、ワード線
駆動電圧が許容される電圧以上となることを防止するこ
とができる。
実施例)の要部を示す回路図であり、この第3実施例が
搭載しているデコーダ回路の一部分を示しており、書込
み時、書込み用の高電圧をワード線に供給するための回
路は、その図示を省略している。
が設けられており、その出力端24がノード18に接続
されている。また、インバータ16には、ATD信号の
代わりに、チップイネーブル信号/CEの信号の立ち下
がりを検出してなるチップイネーブル信号検出信号CE
Dが供給されるように構成されており、その他について
は、第1実施例と同様に構成されている。
ル信号/CEが立ち下げられてアクティブとされた時点
から昇圧を開始し、ATD信号のパルス幅よりも長い時
間を経て、その出力端24の電圧をVcc+αまでに上昇
させるように構成されている。そこで、チップイネーブ
ル信号検出信号CEDは、ATD信号と同一パルス幅の
「H」からなる信号とされる。
供給される内部ロウアドレス信号のいずれか又は全部が
「L」の場合、ワード線6は非選択とされる。この場
合、NAND回路14の出力=Vcc、インバータ15の
出力=0[V]で、nMOSトランジスタ12=ON、
nMOSトランジスタ11=OFFとされ、ワード線6
は接地電圧、0[V]にされる。この点については、第
1実施例の場合と同様である。
合には、NAND回路14に供給される内部ロウアドレ
ス信号は全て「H」とされる。この場合、NAND回路
14の出力=0[V]、インバータ15の出力=Vcc
で、nMOSトランジスタ12=OFF、nMOSトラ
ンジスタ11=ONとされる。この点についても、第1
実施例の場合と同様である。
ち下げられてアクティブとされ、かつ、ワード線6が選
択された場合の動作を説明するための波形図であり、こ
の第3実施例では、ワード線6が選択される前に、図5
に示すように、それに先行してチップイネーブル信号検
出信号CEDが0[V]からVccに立ち上がる。
下げられてアクティブとされると、昇圧回路23は昇圧
を開始し、その出力端24の電圧は徐々に上昇すると共
に、ノード18はnMOSトランジスタ10によってV
ccに充電される。
選択されて、nMOSトランジスタ11=ON、nMO
Sトランジスタ12=OFFとされる場合には、ノード
19の電圧は、Vcc−Vthに向かって上昇することにな
る。
ド19の電圧がVcc−Vthに上昇した時点でチップイネ
ーブル信号検出信号CEDは、Vccから0[V]に立ち
下げられる。すると、インバータ16の出力は、0
[V]からVccに立ち上がり、このため、ノード18の
電圧は、コンデンサ17のチャージポンプ作用によっ
て、Vcc+αに上昇する。
ート電圧は、nMOSトランジスタ11のソース・ゲー
ト間容量によってノード18の電圧と同じくVcc+αに
上昇し、この結果、ノード19の電圧も、ノード18の
電圧と同様にVcc+αに上昇し、これがワード線駆動電
圧としてワード線6に供給される。
はVcc+αに上昇するので、これがワード線駆動電圧と
してワード線6に供給されることになる。そこで、その
後、チップイネーブル信号/CEが立ち上げられて非ア
クティブとされるまでは、昇圧回路23の出力端24に
得られる昇圧電圧がワード線駆動電圧として使用される
ことになる。
読出し時、ワード線6を選択、駆動する場合、ワード線
6にVcc以上の電圧であるVcc+αを供給することがで
きるので、Vccを低電圧化したとしても、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、良好な読出しを行うことができる。
施例のように、ノード18と接地との間にダイオード2
0、21を順方向に接続してなるクランプ回路22を設
け、ノード18の電圧がクランプ回路22で決定される
基準値を越えないようにし、VccがHマージンの範囲内
で最高電圧とされた場合においても、ワード線駆動電圧
が許容される電圧以上とならないようにすることができ
る。
の発明によっても、読出し時、選択されたワード線を駆
動する場合、ワード線に電源電圧以上の電圧を供給する
としているので、メモリ・セル・トランジスタの特性の
ばらつきによる読出し不良を避け、電源電圧の低電圧化
を図ることができる。
越えないようにワード線駆動電圧を制御するワード線駆
動電圧制御回路を設ける場合には、電源電圧がHマージ
ンの範囲内で最高電圧とされた場合においても、ワード
線駆動電圧が許容される電圧以上となることを防止する
ことができる。
一実施例)の要部を示す回路図である。
形図である。
他の実施例)の要部を示す回路図である。
一実施例)の要部を示す回路図である。
形図である。
示す回路図である。
Claims (3)
- 【請求項1】読出し時、選択されたワード線にその一端
を電気的に接続されるコンデンサを設け、前記読出し
時、前記選択されたワード線を駆動する場合、前記コン
デンサの他端の電圧を低レベルから高レベルに立ち上げ
て、前記コンデンサの前記一端に電源電圧以上の電圧を
得、この電源電圧以上の電圧をワード線駆動電圧として
前記選択されたワード線に供給するように構成されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】読出し時、選択されたワード線にその一端
を電気的に接続されるコンデンサを設けると共に、前記
コンデンサの前記一端に出力端を接続され、チップを活
性化するチップイネーブル信号がアクティブにされたと
きは、前記出力端に昇圧電圧を出力する昇圧回路を設
け、前記チップイネーブル信号がアクティブにされたと
きは、前記コンデンサの他端の電圧を低レベルから高レ
ベルに立ち上げて、前記コンデンサの前記一端に電源電
圧以上の電圧を得、前記昇圧回路による昇圧が完了する
までは、前記コンデンサの前記一端に得られる前記電源
電圧以上の電圧をワード線駆動電圧として前記選択され
たワード線に供給し、前記昇圧回路による昇圧が完了し
た後は、前記昇圧回路から出力される昇圧電圧を前記ワ
ード線駆動電圧として前記選択されたワード線に供給
し、その後、前記チップイネーブル信号が非アクティブ
とされるまでは前記昇圧回路から出力される昇圧電圧が
ワード線駆動電圧として使用されるように構成されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項3】前記ワード線駆動電圧が所定の基準値を越
えないように前記ワード線駆動電圧を制御するワード線
駆動電圧制御回路を設けて構成されていることを特徴と
する請求項1又は2記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18363292A JP3161052B2 (ja) | 1992-07-10 | 1992-07-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18363292A JP3161052B2 (ja) | 1992-07-10 | 1992-07-10 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0628876A true JPH0628876A (ja) | 1994-02-04 |
JP3161052B2 JP3161052B2 (ja) | 2001-04-25 |
Family
ID=16139175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18363292A Expired - Lifetime JP3161052B2 (ja) | 1992-07-10 | 1992-07-10 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3161052B2 (ja) |
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JP2014232557A (ja) * | 2013-05-29 | 2014-12-11 | スパンション エルエルシー | 記憶回路 |
-
1992
- 1992-07-10 JP JP18363292A patent/JP3161052B2/ja not_active Expired - Lifetime
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US7525853B2 (en) | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
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JP2014232557A (ja) * | 2013-05-29 | 2014-12-11 | スパンション エルエルシー | 記憶回路 |
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