JP2003522366A

JP2003522366A - フラッシュメモリ用の電圧ブーストレベルクランプ回路

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Publication number: JP2003522366A
Application number: JP2001557041A
Authority: JP
Inventors: 隆男赤荻; アルシャンマ・アリ・ケー．; クリーブランド・リー・エドワード; キム・ヤン; リン・ジンリェン; テー・ブーン・タン; グエン・ケンドラ
Original assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Current assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Priority date: 2000-02-07
Filing date: 2001-02-05
Publication date: 2003-07-22
Anticipated expiration: 2021-02-05
Also published as: TW516031B; US6351420B1; KR20030014350A; DE60100741T2; EP1254459B1; CN1280827C; WO2001057874A3; JP4744761B2; ATE249674T1; KR100725648B1; EP1254459A2; WO2001057874A2; DE60100741D1; CN1398405A

Abstract

(57)【要約】フラッシュメモリ（１００）用の電圧ブースト回路（１１１）は、フラッシュメモリの電源電圧（Ｖ_CC）の一部分を、メモリのコアセルアレイ（１０２）内のコアセルにアクセスするのに適したワード線電圧レベルまでブーストすることができるブースト回路（１１０）を含む。電圧ブースト回路は更に、電源電圧が一定値を超えたときにブースト回路にゼロでない調整電圧（Ｖ_CL）を提供して、ブースト回路によるブーストに使用可能な供給電圧の一部分を低下させるための平衡回路又はクランプ回路（１１２）を含む。

Description

【発明の詳細な説明】

（背景技術）本発明は、概括的には半導体メモリデバイスに関する。より詳細には、本発明
は、フラッシュメモリ用の電圧ブーストレベルクランプ回路に関する。

【０００１】集積回路の設計において、集積回路に電力を供給するために使用する電源電圧
レベルが低くなる傾向がある。従前の回路ファミリは、５ボルトと３．３ボルト
で動作していた。現在の回路ファミリは、１．８ボルトで動作しており、将来の
回路ファミリは、公称電源電圧が１．０ボルト以下、例えば０．８ボルトで動作
するようになるであろう。このような低い電源電圧では、設計上及び動作上の問
題が生じる。

【０００２】１つの設計上の問題は、メモリデバイスの記憶素子又はコアセルへのアクセス
に関するものである。１ボルトの電源システムなどの低電源電圧システムで得ら
れる電圧スイング（変動）は、概してフラッシュメモリセルの読み出し又はプロ
グラムには不十分である。従って、必要な電圧変動を提供するためにブースト回
路が開発されてきた。コアセルにアクセスする場合は、ワード線電圧が、例えば
３．２ボルトにブーストされる。これにより、コアセルのトランジスタが完全に
オンになり、コアセルは、検出回路がセルの状態を迅速に検出するのに十分な電
流を吸い込むことができる。

【０００３】１．０ボルトの電源システムなどの低電源電圧システムにおいては、概して高
いブースト電圧が必要とされる。この高いブースト電圧を生成するために、実効
ブースト比（effective boost ratio ）をもつ多段ブースタ回路が使用されるこ
とがある。しかしながら、実効ブースト比の特性は実質的に線形であり、電源電
圧が規定値より高い場合は、この実効ブースト比によって、ブースト電圧が必要
以上に高くなる。

【０００４】チップ又はメモリデバイスに与えられる電源電圧のおよその範囲は、応用例に
よって大きく異なることがある。当然ながら、電源電圧はデバイスの使用時によ
っても大きく異なることがある。多くのフラッシュメモリの応用例においては、
電源を提供するために、例えばバッテリが利用されることがある。バッテリから
メモリデバイスに与えられる電源電圧は、時間及び使用量と共に低下することが
あるが、すべての使用段階における性能が一貫していることが望ましい。

【０００５】ブースト電圧の高くなり過ぎるのを防ぐ方法又は装置を提供することが望まし
い。また、ブースタ回路を柔軟性のある電圧範囲に応じて利用し、同時に所望の
性能を達成することが望ましい。

【０００６】（発明の開示）単なる概要として、フラッシュメモリ用の電圧ブースト回路の実施形態を呈示
する。この電圧ブースト回路は、フラッシュメモリの電源電圧の一部分を、メモ
リのコアセルにアクセスするのに適切なワード線電圧レベルまでブーストするブ
ースト回路を含む。電圧ブースト回路は、さらに、電源電圧が規定値を超えたと
きにブースト回路にゼロでない調整電圧を供給して、ブースト回路によるブース
トに使用可能な電源電圧の一部分を低下させる平衡回路を含む。

【０００７】電源電圧をブーストするために電圧ブースト回路と協働して使用されるメモリ
用の電圧クランプ回路の実施形態を示す。電圧クランプ回路は、クランプ電圧と
しての役割を果たすスレッショルド電圧を有する第１のトランジスタをさらに含
むフィードバックループを含む。フィードバックループは、さらに、フィードバ
ックループを安定化させて電圧ブースト回路に安定電圧を供給するために、第１
のトランジスタに結合されたプルアップトランジスタとプルダウントランジスタ
とを含む。安定電圧は、ブースト回路によるブーストに使用可能な電源電圧の一
部分を低下させる。

【０００８】また、メモリ用の電圧ブースト回路の実施形態を示す。電圧ブースト回路は、
ブースト回路とクランプ回路を含む。ブースト回路は、ブーストノードに結合さ
れ、メモリのコアセルにアクセスするためにワード線電圧をブーストする。クラ
ンプ回路は、ブースト回路に結合され、ブーストノードを所望の電圧にクランプ
するスレッショルド電圧クランプトランジスタを含む。

【０００９】また、コアセルアレイ、アドレスデコーダ、ブースト回路及び平衡回路を含む
メモリの実施形態を示す。アドレスデコーダは、複数のワード線のうちの１つ又
は複数のワード線をアクティブ状態とするように構成される。複数のワード線の
各ワード線は、それぞれコアセルアレイの１つのロウに対応付けられる。ブース
ト回路は、アドレスデコーダに結合されたブーストノードにブースト電圧を生成
するために、メモリの電源電圧の一部分をブーストするように構成される。アド
レスデコーダは、ブースト電圧に応答して、アクティブ状態となったときの１つ
又は複数のワード線のうちの１つのワード線電圧を、コアセルアレイのコアセル
にアクセスするのに適したブースト電圧にブーストする。平衡回路は、ブースト
回路に結合され、電源電圧が規定値を超えたときにブースト回路にゼロでない調
整電圧を供給して、ブースト回路によるブースト動作に使用可能な電源電圧の一
部分を低下させる。

【００１０】メモリに使用するために、ブースト電圧を許容可能なレベルにクランプする方
法の実施形態を示す。調整電圧が平衡回路によって生成される。メモリの電源電
圧の一部分が、電圧ブースト回路によってブースト電圧にブーストされる。この
ブースト電圧は、調整電圧を用いてブーストに使用可能な電源電圧の一部分を低
下させることによって許容可能なレベルにクランプされる。

【００１１】メモリ用の電圧ブースト回路のもう１つの実施形態を示す。電圧ブースト回路
は、メモリの電源電圧の一部分をブースト電圧にブーストする手段を有する。ま
た電圧ブースト回路は、調整電圧を生成する手段を有する。さらに電圧ブースト
回路は、調整電圧を用いてブースト電圧をクランプする手段を有する。

【００１２】一連の現在好ましい実施形態の以上の考察は、単なる概要として呈示した。こ
の「発明の開示」に記述されている事項は、いずれも、本発明の範囲を定義する
「特許請求の範囲」の限定として解釈されるべきではない。

【００１３】（発明を実施するための形態）集積回路の設計において、集積回路に電力を供給するために使用する電源電圧
レベルが低くなる傾向がある。従前の回路ファミリは、５ボルトと３．３ボルト
で動作していた。現在の回路ファミリは、１．８ボルトで動作しており、将来の
回路ファミリは、公称電源電圧が１．０ボルト以下、例えば０．８ボルトで動作
するようになるであろう。このような低い電源電圧では、設計上及び動作上の問
題が生じる。

【００１４】１つの設計上の問題は、メモリデバイスのコアセルへのアクセスに関するもの
である。コアセルは、メモリデバイスのデータ記憶素子である。低電源電圧シス
テムで得られる電圧スイング（変動）は、概してフラッシュメモリセルの読み出
し又はプログラムには不十分である。従って、必要な電圧変動を提供するために
ブースト回路が開発されてきた。コアセルにアクセスする場合は、ワード線電圧
が、例えば３．２ボルトにブーストされる。これにより、コアセルのトランジス
タが完全にオンになり、コアセルは、検出回路がセルの状態を迅速に検出するの
に十分な電流を吸い込むことができる。

【００１５】１．０ボルト電源システムなどの低電源電圧システムにおいては、一般に高い
ブースト電圧が必要である。この高いブースト電圧を生成するために、実効ブー
スト比を有する多段ブースト回路を使用することができる。

【００１６】図１は、Ｎ段と実効ブースト比Ｂを有する電圧ブースト回路５０の簡略化した
実施形態を示す。第１のブースタ段Ａ₁５４は、ノード５２で電源電圧Ｖ_CCを受
け取り、電圧をノード５６を介して第２のブースタ段Ａ₂５８に伝える。第２の
ブースタ段Ａ₂５８は、必要に応じて、電圧をノード６０を介し中間のブースタ
段を横切って最後のブースタ段Ａ_N７４のノード６２に伝え、ブースト電圧ＶＰ
ＸＧを出力する。このブースト電圧は、簡略化した項で次のように表わすことが
できる。

【００１７】ＶＰＸＧ＝Ｖ_CC＊（Ａ₁＊Ａ₂＊ ……… ＊Ａ_N）＝Ｖ_CC＊（Ｂ）ここで、Ｂは（前述のように）実効ブースト比である。実効ブースト比は、ブ
ーストするために必要か又は望ましいブースト電圧ＶＰＸＧの値に従って選択す
ることができる。例えば、電源電圧Ｖ_CCが０．８ボルトの特定の応用例において
ＶＰＸＧが３．２ボルトであることが望ましいか又は必要であると仮定する。こ
の場合、実効ブースト比Ｂが約４の値を有するように選択することができる。

【００１８】ＶＰＸＧ≒３．２Ｖ＝Ｖ_CC＊Ｂ＝（０．８Ｖ）＊（４）考察により、ＶＰＸＧを実効ブースト比Ｂで割ったものとＶ_CCとの関係は、実
質的に線形である。電源電圧が規定の値よりも高い場合には、この実効ブースト
比によってブースト電圧が必要以上に高くなることが起こる。例えば、同等な実
効ブースト比Ｂを有する同じブースタ回路を使用するときにＶ_CCが約１．３ボル
トであると仮定すると、ブースト電圧ＶＰＸＧは５．２ボルトになり、これは、
コアセル検出回路には高すぎる場合がある。

【００１９】Ｖ_CC＊Ｂ≒（１．３Ｖ）＊（４）＝ＶＰＸＧ＝５．２Ｖブースト電圧ＶＰＸＧが高すぎるかどうかは、使用している特定の回路に依存
する。０．８ボルトの電源電圧Ｖ_CCを利用するフラッシュメモリデバイスでは、
コアセル電流検出回路などの特定の回路には、４．０ボルトのブースト電圧でも
高すぎることがある。要するに、電源電圧Ｖ_CCの変動によって、ブースト電圧が
許容できない高いレベルまで上昇することがある。

【００２０】チップ又はメモリデバイスに与えられる電源電圧のおよその範囲は、応用例に
よって大きく異なることがある。当然ながら、電源電圧は、デバイスの使用期間
によっても大きく異なることがある。多くのフラッシュメモリの応用例において
電源を提供するために、例えばバッテリが利用されている。バッテリからメモリ
デバイスに与えられる電源電圧は時間と使用量によって低下することがあるが、
すべての使用段階において性能が一貫していることが望ましい。例えば、使用す
る寿命の最初ではバッテリ電圧は比較的高いが（１．２ボルト）、使用する寿命
の終わりでは低くなることがある（例えば、０．８ボルト）。しかしながら、メ
モリデバイス４０は、デバイスの寿命の間ずっと適切に動作し続けなければなら
ない。

【００２１】次に図２を参照すると、この図はメモリ１００のブロック図を示す。例示した
実施形態において、メモリ１００は、デジタル・データを記憶するための相補型
金属酸化膜半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとし
て構成される。しかしながら、メモリ１００は、他の適用な形態をとることがで
き、実際に、本明細書に示す原理は、回路の動作を変更又は改善するために、特
定のノードにおける電圧値を制限又はクランプすることが必要か又は望ましい他
の適当な回路にも適用することができる。メモリ１００は、コアセルアレイ１０
２、ロウすなわちＸアドレスデコーダ１０４、コラムすなわちＹアドレスデコー
ダ１０６、アドレス入力回路１０８、ブースト回路１１１、センスアンプ回路１
１４、及びデータ出力回路１１６を含む。ブースト回路１１１は、ブースト回路
１１０と電圧レベルクランプ回路１１２（クランプ回路）を含む。

【００２２】図２において、クランプ回路１１２は、ブースト回路１１０の外部にあるよう
に示されている。クランプ回路１１２は、この構成に限定されない。他の実施形
態において、クランプ回路１１２は、ブースト回路１１０の内部にある。同様に
図２において、クランプ回路１１２は、ブースト回路１１１の内部にあるように
示されている。クランプ回路１１２は、この構成に限定されない。他の実施形態
において、クランプ回路１１２は、ブースト回路１１１の外部にあり、１つ又は
複数の追加的なブースト回路（図２に図示せず）に接続することができる。

【００２３】コアセルアレイ１０２は、それぞれデータを記憶するように構成された複数の
コアセルを含む。いくつかの応用例では、各コアセルが、１つのデータビットを
記憶することがあり、他の応用例では、各コアセルが、複数のデータビットを記
憶することがある。コアセルアレイ１０２の各コアセルは、アドレス入力回路１
０８において対応するセル・アドレスを提供することによってアクセスされる。
各コアセルは、Ｘアドレスデコーダ１０４とＹアドレスデコーダ１０６によって
復号される固有アドレスを有する。

【００２４】一般に、Ｘアドレスデコーダ１０４は、アドレス入力回路１０８から提供され
るアドレス入力信号に応じて、図２にＷＬ０〜ＷＬｎで示された複数のワード線
のうちの１つのワード線をアクティブにする。各ワード線は、コアセルアレイ１
０２の１つのロウに対応付けられる。ワード線がアクティブにされたとき、その
ワード線に対応付けられたコアセルがオンになり、電流を吸い込み始める。コア
セルを適当にオンにするためには、ワード線の電位を、３．０〜４．０Ｖのよう
な実質的な電位差だけ変化させなければならない。

【００２５】Ｙアドレスデコーダ１０６は、コアセルアレイ１０２の適当なコラムをセンス
アンプ回路１１４に結合する。Ｙアドレスデコーダ１０６は、アドレス入力回路
１０８からのアドレスに応答して、コアセルアレイ１０２の複数のコラムの中か
ら選択したコラムを復号する。センスアンプ回路１１４は、コアセルアレイ１０
２のうちの選択したコアセルの電流を検出し、選択したコアセルに記憶された１
つ又は複数のデータビットの２進状態を決定する。データ出力回路１１６は、メ
モリ１００の外で使用するために、メモリ１００の出力に、センスアンプ回路１
１４が検出したコアセルデータを提供する。コアセルアレイ１０２の個々のコア
セルには、必要に応じて、プログラミングし、読み出し、検証し、消去し、他の
動作を実行するための図２に示していない他の回路が設けられる。

【００２６】メモリ１００は、図２でＶ_CCと示された電源電圧に基づいて動作する。Ｖ_CCと
グランドの間の電位差が電源電圧であり、０．８〜３．３ボルトの範囲でよい。
電源電圧Ｖ_CCの適合性はメモリ１００の製造技術を含む様々な要因に依存する。
一般的に、先進のＣＭＯＳプロセスにおいて、電源電圧は、名目上０．８ボルト
になる。絶対項において、この電圧は、−０．９ボルトのｐチャネルトランジス
タの「ターンオン」又はスレッショルド電圧Ｖ_tp及び＋１．０ボルトのｎチャネ
ルトランジスタのターンオン又はスレッショルド電圧Ｖ_tn の大きさよりも低い
か又はそれに匹敵する。

【００２７】図２の実施形態において、メモリ１００は、０．８ボルトのような低い電源電
圧で動作することができる。そのような低い電源電圧レベルにおいて、いくつか
の回路は、十分に或いはまったく動作しない。特に、コアセルアレイ１０２は、
各コアセルに適当にアクセスするために実質的なワード線電圧の変化を必要とす
る。

【００２８】ワード線電圧を適当に変化させるために、メモリ１００は、ブースト回路１１
０とクランプ回路１１２を含むブースト回路１１１を含む。ブースト回路１１０
は、Ｘアドレスデコーダ１０４に結合されたブーストノード１２０にブースト電
圧を生成する。図２において、ブーストノード１２０は、ＶＰＸＧと示されてい
る。Ｘアドレスデコーダ１０４は、ブースト電圧に応答して、アクティブ時にア
クティブ化されたワード線のワード線電圧を、コアセルアレイ１０２のコアセル
にアクセスするのに適したブースト電圧に高める。例えば、ブースト回路１１０
は、ブーストノード１２０の電圧を実質的に３．０〜４．０ボルトだけ高めるこ
とがある。

【００２９】クランプ回路１１２は、アドレス入力回路１０８からノード１２２にアドレス
遷移検出（ＡＴＤ：address transition detect ）信号（ＡＴＤとも示されてい
る）を受け取る。メモリ１００に提供されるアドレス入力のうちの１つ又は複数
の変動に応じて、アドレス遷移検出信号は、しばらくの期間、アクティブレベル
（通常は、ロジック「ハイ」又はロジック「１」の値）になる。

【００３０】クランプ回路１１２は、ＡＴＤ信号に応答して、ブーストノード１２０のブー
スト電圧ＶＰＸＧが高くなりすぎるのを防止する。すなわち、クランプ回路１１
２は、ブースト電圧値の制限又はクランピングを制御する。

【００３１】図３は、図２のクランプ回路１１２を示す回路図である。クランプ回路１１２
は、トランジスタＱ１２１０、トランジスタＱ２２２０、トランジスタＱ３２３
０、固有の選択されたスレッショルド電圧Ｖ_clampを有するトランジスタＱ４２
４０、トランジスタＱ５２５０、１対のトランジスタＱ６２６０及びＱ７２７０
によって構成されたゲート２６５、及び抵抗器Ｒ２８０を含む。

【００３２】トランジスタ２１０、２２０、２３０、２４０、２５０、２６０、及び２７０
は、図３の回路図に添字付き変数Ｗ及びＬで示されたデバイスサイズを有する。
表１に、図３のクランプ回路１１２の現在好ましい有用な実施形態のデバイスサ
イズの例を示す。

【００３３】表１：図３のクランプ回路１１２の実施形態におけるスレッショルド電圧範囲
とデバイスサイズの例デバイス／タイプスレッショルド幅の例長さの例トランジスタ電圧（Ｖ）（μｍ）（μｍ）Ｑ１２１０ＰＭＯＳ「低」スレッショルドＶ_tp1≒-0.5V Ｗ₁＝38 Ｌ₁＝0.4 トランジスタＱ２２２０ＮＭＯＳＶ_tn2≒ 1.0V Ｗ₂＝5 Ｌ₂＝1.5 Ｑ３２３０ＰＭＯＳ「低」スレッショルドＶ_tp3≒-0.5V Ｗ₃＝10 Ｌ₃＝0.6 トランジスタＱ４２４０ＰＭＯＳＶ_tp4≒-0.8V Ｗ₄＝100 Ｌ₄＝0.8 ＝Ｖ_clamp Ｑ５２５０ＰＭＯＳ「低」スレッショルドＶ_tp5≒-0.5V Ｗ₅＝100 Ｌ₅＝0.4 トランジスタＱ６２６０ＰＭＯＳ（ゲート「低」スレッショルドＶ_tp6≒-0.5V Ｗ₆＝300 Ｌ₆＝0.4 ２６５）Ｑ７２７０ＮＭＯＳＶ_tn7≒ 1.0V Ｗ₇＝750 Ｌ₇＝0.4 （ゲート２６５）Ｒ２８０抵抗器≒９ｋΩ Ｎ／ＡＮ／ＡＮ／ＡＰＭＯＳ：ｐチャネルＭＯＳＦＥＴＮＭＯＳ：ｎチャネルＭＯＳＦＥＴ図３を参照して表１に示したスレッショルド電圧とデバイスサイズは、単なる
例に過ぎないことを理解されたい。適当な場合に、当業者が使用可能な他のデバ
イスサイズ、回路構成、又は応用技術を使用又は代用することができる。

【００３４】ＡＴＤ信号は、ノード２０５に与えられる。有効な実施形態において、図３の
ノード２０５は、図２のノード１２２と同じノードになる。しかしながら、ノー
ド２０５とノード１２２が同じでなくてもよく、ノード２０５と１２２の間に回
路、デバイス及び／又は論理要素を実装することができることを理解されたい。
ＡＴＤ信号の相補信号ＡＴＤ（バー）が、ノード２７５に与えられる。

【００３５】図３には、ＡＴＤ信号の相補信号ＡＴＤ（バー）を生成するために必要な回路
が示されていない。しかしながら、当業者は、そのような回路を容易に考案する
ことができる。例示的な実施形態において、ＡＴＤ信号は、メモリデバイス１０
０で受け取ったアドレス信号のうちのどれかの遷移後に生成される所定の持続時
間のパルスを含む。

【００３６】さらに、ＡＴＤ信号の相補信号ＡＴＤ（バー）を、当業者に既知の任意の方法
で生成することができることを理解されたい。様々な条件下で特定の信号出力及
びその相補信号を提供するために、例えば、ラッチ又はフリップフロップ機構又
は類似の機能論理回路（図３には図示せず）を実装することができる。あまり複
雑でない解決策は、当業者に知られているＣＭＯＳ（相補型ＭＯＳ）インバータ
などのインバータを利用することによって信号の反転信号又は非反転信号を提供
することである。

【００３７】トランジスタＱ１２１０は、ＡＴＤ信号を受け取るためにノード２０５に結合
されたゲートと、電源電圧Ｖ_CCに結合されたソースと、ノード２５５に結合され
たドレインとを有する。トランジスタＱ１２１０は、図３に示したような幅Ｗ₁ と長さＬ₁を有する。トランジスタＱ１２１０は、ｐチャネルトランジスタであ
り、より詳細には、図３に記号内に描かれた対角線によって示されるように、低
スレッショルド電圧トランジスタである。例示的な実施形態において、トランジ
スタＱ１２１０は、約−０．５ボルトの公称スレッショルド電圧を有する。この
スレッショルド電圧は、一般に−１．２ボルトの従来のｐチャネルトランジスタ
のスレッショルド電圧よりかなり低い。

【００３８】トランジスタＱ２２２０は、ＡＴＤ信号を受け取るためにノード２０５に結合
されたゲートと、グランド電位に結合されたソースと、ノード２５５に結合され
たドレインとを有する。トランジスタＱ２２２０は、図３に示したような幅Ｗ₂ と長さＬ₂を有する。トランジスタＱ２２２０は、従来のｎチャネルトランジス
タである。例示的な実施形態において、トランジスタＱ２２２０は、約１．０ボ
ルトのスレッショルド電圧を有する。

【００３９】ノード２０５のＡＴＤ信号は、トランジスタＱ１２１０及びＱ２２２０のゲー
トを制御する。低スレッショルドｐチャネルトランジスタＱ１２１０は、電源電
圧Ｖ_CCとノード２５５の間の電圧制御式スイッチとして動作する。導通している
とき（すなわち、スイッチが閉じているとき）、Ｑ１２１０は、ノード２５５を
Ｖ_CCに向かって「引き上げる」ように働く。ＮチャネルトランジスタＱ２２２
０は、グランド電位とノード２５５の間の電圧制御式スイッチとして動作する。
導通しているとき、Ｑ２２２０は、ノード２５５をグランド電位に向けて「引き
下げる」ように働く。

【００４０】ＡＴＤ信号の相補信号ＡＴＤ（バー）は、ノード２７５に与えられる。トラン
ジスタＱ５２５０は、ＡＴＤ（バー）信号を受け取るためにノード２７５に結合
されたゲートと、電源電圧Ｖ_CCに結合されたソースと、ノード２２５でトランジ
スタＱ４２４０に結合されたドレインとを有する。トランジスタＱ５２５０は、
図３に示したような幅Ｗ₅と長さＬ₅を有する。トランジスタＱ５２５０は、ｐ
チャネルトランジスタであり、より詳細には、図３において記号内に描かれた対
角線で示すように、低スレッショルド電圧トランジスタである。例示的な実施形
態において、トランジスタＱ５２５０は、約−０．５ボルトのスレッショルド電
圧を有する。このスレッショルド電圧は、一般に−１．２ボルトの従来のｐチャ
ネルトランジスタのスレッショルド電圧よりかなり低い。

【００４１】ノード２７５のＡＴＤ（バー）信号は、トランジスタＱ５２５０のゲートを制
御する。低スレッショルドｐチャネルトランジスタＱ５２５０は、電源電圧Ｖ_CC とノード２２５の間で電圧制御式スイッチとして動作する。導通しているとき（
すなわち、スイッチが閉じているとき）、Ｑ５２５０は、ノード２２５をＶ_CCに
向かって「引き上げる」ように働く。

【００４２】トランジスタＱ４２４０は、ノード２２５でトランジスタＱ５２５０に結合さ
れたソースと、電圧信号Ｖ_CLを受け取るためにノード２３５に結合されたゲート
と、ノード２４５に結合されたドレインと、電源電圧Ｖ_CCに結合されている基板
（又はバルク）及びｎウェルとを有する。トランジスタＱ４２４０は、図３に示
したように幅_W4と長さＬ₄を有する。トランジスタＱ４２４０は、ｐチャネルト
ランジスタであり、より詳細には、図３において記号内に描かれた対角線で示し
たように、低スレッショルド電圧トランジスタである。例示的な実施形態におい
て、トランジスタＱ４２４０は、約−０．８ボルトのスレッショルド電圧を有
する。この例示的なスレッショルド電圧は、一般に−０．２ボルトの従来のｐチ
ャネルトランジスタのスレッショルド電圧よりも低い。

【００４３】ＭＯＳＦＥＴなどのトランジスタのスレッショルド電圧が製造中に制御される
ことは、当業者に周知である。デバイスの製造プロセスでは、スレッショルド電
圧の選択において多少の自由度がある。しかしながら、特定のプロセスのＭＯＳ
ＦＥＴには、標準の値が広く一般に使用されている。Ｑ４２４０の場合、スレッ
ショルド電圧Ｖ_tp4は、クランプ回路１１２、ブースト回路１１０、及びブース
ト回路１１１のクランプ電圧Ｖ_clampである。電圧ブースト中にクランプ効果が
起こり始める電圧はクランプ電圧Ｖ_clampで決定まることが好ましい。スレッシ
ョルド電圧Ｖ_tp4の値は、クランプ電圧Ｖ_clampの目標値と一致するように製造
中に具体的に規定される。この意味において、クランプ電圧Ｖ_clampと等価スレ
ッショルド電圧Ｖ_tp4は、クランプ回路１１２内の他のトランジスタに対して特
有である。厳密な意味において、Ｖ_clampは、トランジスタＱ４２４０のスレッ
ショルド電圧Ｖ_tp4の絶対値と等価であるように、すなわち次のように定義され
る。

【００４４】Ｖ_clamp＝｜Ｖ_tp4｜スレッショルド電圧Ｖ_tp4の「特別な」値は別にして、トランジスタＱ４２４
０とトランジスタＱ４２４０自体を作製するため使用される製造プロセスは、特
に独特でないことを理解されたい。また、本明細書で説明する全てのスレッショ
ルド電圧が、温度やその他の条件、ならびに工程の変動によって変化することが
あることを理解されたい。本明細書に示した値は、単に名目上のものである。

【００４５】トランジスタＱ４２４０は、一般に、Ｑ４２４０のゲート・ソース間電圧が、
Ｑ４２４０のスレッショルド電圧Ｖ_tp4（すなわち、クランプ電圧Ｖ_clamp）よ
りも低い場合に導通する。そのように、ノード２３５の電圧信号Ｖ_CLは、トラン
ジスタＱ４２４０のゲートをある程度制御する。同様に、電源電圧Ｖ_CCは、トラ
ンジスタＱ４２４０がオンになるかどうかに影響を及ぼすことがある。例えば、
トランジスタＱ５２５０が、オンの場合すなわち導通している場合、ノード２２
５は、約Ｖ_CCである。Ｖ_CCが、絶対項において、Ｑ４２４０のスレッショルド電
圧Ｖ_tp4（すなわち、クランプ電圧Ｖ_clamp）よりも低い場合、例えば、Ｖ_CCが
０．７ＶでＶ_tp4＝Ｖ_clamp＝−０．８Ｖの場合、Ｖ_CL（すなわち、Ｖ_CC＜Ｖ_CL＜０Ｖ）の両極値では、トランジスタＱ４２４０
はオフである。

【００４６】Ｖ_GS＝Ｖ_CL−Ｖ_CC＜Ｖ_tp4＝Ｖ_clampの場合、Ｑ４２４０はオンである。

【００４７】Ｖ_GSＶ_CL=0V＝０−０．７Ｖ＝−０．７Ｖ＞−０．８Ｖの場合、Ｑ４２４０は
オフである。

【００４８】Ｖ_GS（Ｖ_CL＝Ｖ_CC）＝０．７Ｖ−０．７Ｖ＝０Ｖ＞−０．８Ｖの場合、Ｑ４２
４０はオフである。

【００４９】Ｖ_CCの値が、絶対項でＱ４２４０のスレッショルド電圧Ｖ_tp4（クランプ電圧
Ｖ_clamp）よりも大きい場合、Ｑ４２４０は、Ｖ_CLがＶ_CCとＶ_tp4を加えた値よ
りも小さいときにオンになり、すなわち導通する。概略的には、Ｑ４２４０が導
通することができる場合（すなわち、Ｖ_CC＞｜Ｖ_tp4｜）、Ｑ４２４０は、Ｖ_CL がほぼグランド電位（すなわち「ロー」）の場合に導通する。

【００５０】抵抗器２８０は、ノード２４５とグランド電位の間に接続され、ノード２４５
においてＱ３２３０のゲートとＱ４２４０のドレインに結合される。有用な実施
形態において、抵抗器２８０は、実質的に９ｋΩの抵抗Ｒを有する。抵抗器２８
０が、この例示的な値に限定されず、他の値を使用できることを理解されたい。
抵抗器２８０は、シリコン又はポリシリコンにドープするか、あるいはトランジ
スタや他の能動素子に適当にバイアスをかけるような任意の適当な方法で構成す
ることができる。抵抗器２８０は、トランジスタＱ４２４０がオンでないとき、
すなわち導通していないときに、ノード２４５、すなわちトランジスタＱ３２３
０のゲートをグランド電位に向かって引き下げる図３のクランプ回路１１２の目
的を満たす。

【００５１】トランジスタＱ３２３０は、電源電圧Ｖ_CCに結合されたソースと、ノード２４
５においてトランジスタＱ４２４０と抵抗器２８０とに結合されたゲートと、ト
ランジスタＱ６２６０及びＱ７２７０のゲートを含むノード２５５に結合された
ドレインとを有する。トランジスタＱ３２３０は、図３に示したように幅Ｗ₃と
長さ_L3を有する。トランジスタＱ３２５０は、ｐチャネルトランジスタであり、
より詳細には、図３において記号内に描かれた対角線で示したような低スレッシ
ョルド電圧トランジスタである。例示的な実施形態において、トランジスタＱ３
２５０は、約−０．５ボルトのスレッショルド電圧を有する。このスレッショル
ド電圧は、一般に−１．２ボルトの従来のｐチャネルトランジスタのスレッショ
ルド電圧よりかなり低い。

【００５２】ノード２４５のトランジスタＱ４２４０と抵抗器２８０は、トランジスタＱ３
２３０のゲートを制御する。低スレッショルドｐチャネルトランジスタＱ３２３
０は、電源電圧Ｖ_CCとノード２３０の間で電圧制御式スイッチとして動作する。
導通しているとき（すなわち、スイッチが閉じているとき）、Ｑ３２３０は、ノ
ード２５５をＶ_CCに向けて「引き上げる」働きをする。

【００５３】トランジスタＱ６２６０は、電源電圧Ｖ_CCに結合されたソースと、ノード２５
５（及び、Ｑ１２１０、Ｑ２２２０とＱ３２３０のドレイン）に結合されＱ７２
７０のゲートに結合されたゲートと、電圧信号Ｖ_CLを生成するためにノード２３
５においてＱ７２７０のドレインに結合されたドレインとを有する。トランジ
スタＱ６２６０は、図３に示したように幅Ｗ₆と長さＬ₆を有する。トランジス
タＱ６２６０は、ｐチャネルトランジスタであり、より詳細には、図３において
記号内に描かれた対角線によって示したような低スレッショルド電圧トランジス
タである。例示的な実施形態において、トランジスタＱ６２６０は、約−０．５
ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般には−
１．２ボルトの従来のｐチャネルトランジスタのスレッショルド電圧よりかなり
低い。

【００５４】トランジスタＱ６２６０と同様に、トランジスタＱ７２７０は、グランド電位
に結合されたソースと、ノード２５５（及び、Ｑ１２１０、Ｑ２２２０とＱ３２
３０のドレイン）に結合されＱ６２６０のゲートに結合されたゲートと、電圧信
号Ｖ_CLを生成するためにノード２３５においてＱ６２６０のドレインに結合され
たドレインとを有する。トランジスタＱ７２７０は、図３に示したように幅Ｗ₇ と長さＬ₇を有する。トランジスタＱ７２７０は、従来のｎチャネルトランジス
タである。例示的な実施形態において、トランジスタＱ７２７０は、約１．０ボ
ルトのスレッショルド電圧を有する。

【００５５】トランジスタＱ１２１０、Ｑ２２２０及びＱ３２３０のドレインは、ノード２
５５において、トランジスタＱ６２６０及びＱ７２７０のゲートを制御する。一
般に、ノード２５５が、「引き上げられ」（引き下げられ）、すなわちロジック
・ハイの値（ロジック・ローの値）に向かう傾向があるとき、ノード２３５は、
引き下げられ（引き上げられ）、すなわちロジック・ローの値（ロジック・ハイ
の値）に向かう傾向がある。このように、トランジスタＱ６２６０及びＱ７２７
０は共に、インバータ段と同じように動作するゲート２６５を構成する。

【００５６】クランプ回路１１２の全体の動作図３のクランプ回路１１２はアナログ回路であるが、デジタル用語に関連して
回路の動作を説明できることを理解されたい。例えば、「ロー」のノード、「ロ
ーになる」ノード、「ローに引き下げられる」ノード、又は「ローにスイングす
る」ノードは、グランド電位に近づいているか、あるいは最低限でも、測定した
電圧がグランド電位に対して低くなっている。同様に、「ハイ」のノード、「ハ
イになる」ノード、「ハイに引き上げられる」ノード、又は「ハイにスイングす
る」ノードは、例えば、電源電圧Ｖ_CCに近づいており、あるいは最低限でも、測
定した電圧がグランド電位に対して高くなっている。

【００５７】ケース１：ＡＴＤがロー、すなわちＶ_CLがローのときＡＴＤ信号がローになるときは、ノード２０５がローになり、トランジスタＱ
２２１０はターンオフし、すなわち導通せず、トランジスタＱ１２１０は、ター
ンオンして強く導通し、それによりノード２５５は、Ｖ_CCに向かってハイに引き
上げられる。その間に、ＡＴＤ信号がローになるとき、ＡＴＤ（バー）信号はハ
イになり、ノード２７５がハイになる。このケースでは、トランジスタＱ５２５
０（及び、従ってトランジスタＱ４２４０）は、ターンオフし、導通しない。そ
の結果、抵抗器２８０は、ノード２４５をグランド電位の方にローに引き下げ、
それにより、トランジスタＱ３２３０が、ターオンして強く導通し、Ｖ_CCに向か
ってハイになるようにノード２５５を保持する。

【００５８】ノード２５５は、トランジスタＱ６２６０及びＱ７２７０のゲートにおいてハ
イになる。その結果、トランジスタＱ６２６０はターンオフし、すなわち導通せ
ず、トランジスタＱ７２７０はターンオンし、すなわち導通して、ノード２３５
における電圧Ｖ_CLが、グランド電位に向かってローに引き下げられる。この例で
は、すなわちＡＴＤがローのとき、Ｖ_CLは、ブースト回路１１０にもブースト回
路１１０の実効ブースト比にも影響を及ぼさない。

【００５９】ケース２：Ｖ_CC＜│Ｖ_tp4│＝Ｖ_clampのとき以上、詳細に考察したように、電源電圧Ｖ_CCが、絶対項において、トランジス
タＱ４２４０のスレッショルド電圧Ｖ_tp4（クランプ電圧Ｖ_clamp）よりも低い
とき、トランジスタＱ４２４０は、ノード２３５の電圧Ｖ_CLの値に関係なくター
ンオンしない。

【００６０】しかしながら、トランジスタＱ４２４０が常にオフであるため、ノード２３５
の電圧Ｖ_CLは、常にロー又はグランド電位である。これは、図３の例示的な実施
形態を調べると明らかである。

【００６１】トランジスタＱ４２４０は常にオフであり、抵抗器２８０は、ノード２４５を
グランド電位の方に引き下げ、それによってトランジスタＱ３２３０がオンにな
り、導通して、ノード２５５がＶ_CCになる。

【００６２】ノード２５５がＶ_CCの場合は、トランジスタＱ６２６０がオフであり、トラン
ジスタＱ７２７０が導通し、それによりノード２３５の電圧Ｖ_CLがグランド電位
になる。この場合、すなわち電源電圧Ｖ_CCが、絶対項において、トランジスタＱ
４２４０のスレッショルド電圧Ｖ_tp4（クランプ電圧Ｖ_clamp）より低いとき、
Ｖ_CLは、ブースト回路１１０にもブースト回路１１０の実効ブースト比にも影響
を及ぼさない。

【００６３】ケース３：ＡＴＤがハイのとき；Ｖ_CC＞│Ｖ_tp4│＝Ｖ_clampのときＡＴＤ信号がハイになるとき、ノード２０５はハイになり、トランジスタＱ１
２１０は、ターンオフし、すなわち導通せず、トランジスタＱ２２２０は、ター
ンオンして強く導通し、それによって、ノード２５５がグランド電位の方に引き
下げられる。その間に、ＡＴＤ信号がハイになるので、ＡＴＤ（バー）信号がロ
ーになり、ノード２７５はローになる。この場合、ＡＴＤ（バー）Ｖ_CC（すなわ
ち、Ｑ５２５０のゲート・ソース間電圧）が、例示的な実施形態では約−０．５
ボルトのスレッショルド電圧Ｖ_tp5よりも低いため、トランジスタＱ５２５０は
ターンオンする。トランジスタＱ５２５０が導通するので、ノード２２５はＶ_CC にハイに引き上げられる。

【００６４】Ｖ_CCが、│Ｖ_tp4│＝Ｖ_clampより高くなる前、トランジスタＱ４２４０は、（ＡＴＤがハイであること以外）ケース２と同じようにオフであり、ノード２４
５がローであり、トランジスタＱ３２３０がオンになって強く導通し、それによ
ってノード２５５はＶ_CCの方の引き上げられる。これは、ＡＴＤがハイの状態で
トランジスタＱ２２２０が導通しているので、ノード２５５がグランド電位の方
に引き下げられるのと対照的である。

【００６５】Ｖ_CCが│Ｖ_tp4│＝Ｖ_clampより高くなるとき、ノード２３５の電圧Ｖ_CLがケ
ース１及び２と同じようにグランド電位であると仮定すると、Ｖ_CL−Ｖ_CC（すな
わち、Ｑ４２４０のゲート・ソース間電圧）が、例示的な実施形態において約−
０．８ボルトのスレッショルド電圧Ｖ_tp4より低いため、トランジスタＱ４２４
０はターンオンする。ノード２４５は、トランジスタＱ４−２４０がＱ５２５０
と一緒に導通するときにハイの方に引き上げられ、抵抗器２８０間の電圧がＶ_CC の方に上昇する。ノード２４５が高くなるほど、トランジスタＱ３２３０の導通
は弱くなる。

【００６６】トランジスタＱ３２３０の導通が弱くなるとき、ノード２５５は、トランジス
タＱ２２２０によってグランドの近くまで引き下げられる。ノード２５５が引き
下げられるとき、２３５の電圧Ｖ_CLは、グランド電位Ｖ_CCからだんだん高くなる
傾向がある。これにより、トランジスタＱ４２４０がさらに弱く導通するように
なるか、すべて一緒にターンオフし、このことは、ノード２４５がローに引き下
げられることを意味する。ノード２４５がローになるほど、トランジスタＱ３２
３０はより強く導通するようになる。

【００６７】トランジスタＱ３２３０がより強く導通するようになると、ノード２５５は、
トランジスタＱ３２３０によってＶ_CCの近くまで引き上げられる。ノード２５５
がハイに引き上げられるとき、２３５の電圧Ｖ_CLは、グランド電位の方に低くな
る傾向がある。これにより、トランジスタＱ４２４０は、オンになるか、既にオ
ンの場合にはより強く導通し、このことは、ノード２４５がハイの方に引き上げ
られることを意味する。ノード２４５がハイになるとき、トランジスタＱ３２３
０は、さらに弱く導通するようになる。

【００６８】図３のクランプ回路１１２は、安定し、ノード２３５の電圧Ｖ_CLに関して比較
的安定した平衡点を達成する。例示的な実施形態において、トランジスタＱ４２
４０が抵抗器２８０よりも強いと仮定すると、Ｖ_CCとＶ_CLの差は、次のように、
Ｑ４２４０のスレッショルド電圧Ｖ_tp4の絶対値として定義されるクランプ電圧
Ｖ_clampとほぼ等しくなる。

【００６９】Ｖ_CC−Ｖ_CLＶ_clamp＝│Ｖ_tp4│ Ｖ_CL＝Ｖ_CC−Ｖ_clamp＝Ｖ_CC−│Ｖ_tp4│ 表１に、この結果を達成する現在好ましい実施形態の例示的な値を示す。

【００７０】一般式ケース３の結果を得る際に、図３のクランプ回路１１２は、図２のブースト回
路１１０によってブーストされる小さい電圧スイングを提供する。

【００７１】好ましい実施形態において、クランプ回路１１２などのクランプ回路が、平衡
回路として動作することを理解されたい。クランプ回路は、ブースト回路１１０
等のブースト回路に電圧クランプ機能を提供する。より詳細には、平衡回路は、
ブースト回路にＶ_CLなどの電圧を供給して、ブーストのために使用可能な電圧、
すなわちブースト用に使用可能な電圧スイングを減少又は低下させる。Ｖ_CLなど
の電圧がブースト回路に常に提供されるが、この電圧は、電源電圧（本明細書に
示した実施形態ではＶ_CCとして示されたが）クランプ電圧Ｖ_clampなどのある一
定の値よりも低いときに、ほぼグランド電位、あるいは、より詳細にはほぼゼロ
・ボルトになることが好ましい。電源電圧（Ｖ_CCなど）が、ある一定の値（すな
わち、Ｖ_clamp）よりも高いときは、ブースト回路に与えられるＶ_CLなどの電圧
は、実質的にゼロより高くなり、ブースト用に使用可能な電圧を低下させ、従っ
てブースト電圧の値が制限又はクランプされる。

【００７２】図４と図５は、電圧クランプ入力を有する電圧ブースト回路１１０の一般化及
び簡略化した実施形態を示すブロック図である。ブースト回路１１０の実施形態
は、実効ブースト比Ｂを有する。例示的な実施形態において、ブースト回路１１
０の実施形態は、Ｎ段の多段電圧ブースタである。段数Ｎは、２以上４以下であ
ることが好ましい。

【００７３】図４に示したように、電源電圧Ｖ_CCと電圧Ｖ_CLが、簡略化したブースト回路１
１０の実施形態の入力側に与えられる。簡略化したブースト回路１１０の実施形
態によって高められる電圧は、Ｖ_CC−Ｖ_CLであり、これは、図１の簡略化したブ
ースト回路５０（すなわち、Ｖ_CC−０すなわちＶ_CC）よりも低い電圧である。

【００７４】説明のために、図１の電圧ブースト回路５０における実効ブースト比Ｂに常に
遭遇するグランド電位（０Ｖ）からＶ_CCまでの電圧スイングを検討すると、以下
のようになる。

【００７５】ＶＰＸＧ＝Ｖ_CC＊Ｂこの式は、最大電圧スイングを示すために以下のように表すことができる。

【００７６】ＶＰＸＧ＝（（Ｖ_CC−０）＊Ｂ）＋０；クランプ回路１１２は、図４の簡略化したブースト回路１１０の実施形態に、
より小さい電圧スイングＶ_CC−Ｖ_CLを提供する。

【００７７】図４の簡略化したブースト回路１１０の実施形態によってブーストされる電圧
Ｖ_CC−Ｖ_CLは、ブースト回路１１０内を伝わり、実効ブースト比Ｂだけブースト
され、電圧Ｂ＊（Ｖ_CC−Ｖ_CL）が生成される。しかしながら、実効ブースト比Ｂ
の影響を受けない電圧Ｖ_CLは、ブースト電圧ＶＰＸＧの一成分を構成し、この成
分は、以下のような簡略化した項で表わすことができる。

【００７８】ＶＰＸＧ＝（Ｖ_CC−Ｖ_CL）＊（Ｂ）＋Ｖ_CL。

【００７９】この関係は、一般的には簡略化したブースト回路１１０の実施形態に当てはま
るが、Ｖ_CLがゼロ・ボルトより高いときの方が意味が大きい。これは、以下の場
合に生じる。

【００８０】Ｖ_CC＞Ｖ_clamp＝│Ｖ_tp4│ すなわち、図３のＱ４２４０がオン（ＡＴＤがハイ）であり、この場合、ブー
スト電圧ＶＰＸＧは、以下のように表すことができる。

【００８１】ＶＰＸＧ＝（Ｖ_clamp）＊（Ｂ）＋Ｖ_CC−Ｖ_clamp なぜなら、Ｖ_CL≒Ｖ_CC−Ｖ_clamp であるからである。

【００８２】図５に、Ｖ_CLがゼロ・ボルト又はグランド電位とほぼ等しいケースを示す。ブ
ースト電圧ＶＰＸＧの式は、以下のように、電圧クランプの無いケースに簡略化
される。

【００８３】ＶＰＸＧ＝（Ｖ_CC−０Ｖ）＊（Ｂ）＋０Ｖ＝（Ｖ_CC）＊（Ｂ）これは、以下の場合に起こる。

【００８４】Ｖ_CC＜Ｖ_clamp│Ｖ_tp4│ すなわち、図３のＱ４２４０は、オフである。

【００８５】図６は、本明細書で説明したブースト回路１１０とクランプ回路１１２の実施
形態のＶ_CCとＶＰＸＧの関係を示す図である。このグラフは、実寸で描かれてお
らず、Ｖ_CCがＶ_clampよりも高くなるかＶ_clampよりも低くなるときのブースト
電圧ＶＰＸＧの増加率の変化を示すものである。

【００８６】数値例：表２は、ブースト回路１１０とクランプ回路１１２の実施形態に関して、表１
の値の例（特に、電圧Ｖ_clampが約−０．８ボルトの│Ｖ_tp4│に等しいとき）と４の実効ブースト比Ｂを仮定したときの、一連の数値例を示す。

【００８７】表２：図２のブースト回路１１０と図３のクランプ回路１１２の例示的な実施
形態に対する数値例電源電圧図３のＶ_CC＜？＞Ｖ_clamp Ｖ_CL ＶＰＸＧＶＰＸＧＶ_CC Ｑ４２４０〔Ｖ_clamp＝ (クランプ (クランプ │Ｖ_tp4│＝-0.8V 〕有り）無し） 0.7V オフＶ_CC＜Ｖ_clamp 0Ｖ 2.8V 2.8V 0.8V オン／オフＶ_CC＜Ｖ_clamp 0Ｖ 3.2V 3.2V 0.9V オンＶ_CC＞Ｖ_clamp 0.1V 3.3V 3.6V 1.0V オンＶ_CC＞Ｖ_clamp 0.2V 3.4V 4.0V 1.1V オンＶ_CC＞Ｖ_clamp 0.3V 3.5V 4.4V 1.2V オンＶ_CC＞Ｖ_clamp 0.4V 3.6V 4.8V 1.3V オンＶ_CC＞Ｖ_clamp 0.5V 3.7V 5.2V 表１に示したように、Ｖ_CCが０．７ボルトの場合、Ｑ４２４０がオフであり、
Ｖ_CCがＶ_clampより低く、電圧Ｖ_CLが約０Ｖである。ブースト電圧ＶＰＸＧは以
下の通りである。

【００８８】ＶＰＸＧ＝（０．７−０Ｖ）＊（４）＋０Ｖ＝２．８ＶＶ_CCが０．９ボルトの場合、Ｑ４２４０が導通し、Ｖ_CCがＶ_clampより高く、
電圧Ｖ_CLが約０．１Ｖである。ブースト電圧ＶＰＸＧは以下の通りである。

【００８９】ＶＰＸＧ＝（０．９−０．１Ｖ）＊（４）＋０．１Ｖ＝３．３ＶＶ_CCが１．１ボルトの場合、Ｑ４２４０が導通し、Ｖ_CCがＶ_clampより高く、
電圧Ｖ_CLが約０．３Ｖである。ブースト電圧ＶＰＸＧは以下の通りである。

【００９０】ＶＰＸＧ＝（１．１−０３Ｖ）（４）＋０．３Ｖ＝３．５Ｖ図６に関する数値例の場合、電源電圧Ｖ_CC＝Ｖ_CC’が１．３ボルトであると仮
定すると、クランプ回路１１２において、Ｑ４２４０が導通し、Ｖ_CC＝Ｖ_CC’が
Ｖ_clampよりも高く、電圧Ｖ_CL＝Ｖ_CL’が約０．５Ｖである。クランプされたブ
ースト電圧ＶＰＸＧは以下の通りである。

【００９１】ＶＰＸＧ＝（Ｂ＊Ｖ_clamp）＋Ｖ_CL ＝（４＊０．８Ｖ）＋０．５Ｖ＝３．７Ｖ同様に、クランプ回路が無い場合、ブースト電圧ＶＰＸＧは以下の通りである。

【００９２】ＶＰＸＧ＝（Ｂ＊Ｖ_CC’）＝（４＊１．３Ｖ）＝５．２Ｖこの実施形態において、３．２ボルトのブースト電圧ＶＰＸＧが、コアセルに
アクセスするのに十分なワード線電圧を提供し、また４．０ボルトを超えるＶＰ
ＸＧが、コアセル検出回路には高すぎるワード線電圧を提供すると仮定する。こ
の例では、クランプされていないＶＰＸＧ（５．２Ｖ）ははるかに高すぎるが、
クランプされたＶＰＸＧ（３．７Ｖ）は、コアセルにアクセスして適当な検出を
可能にするために許容可能な範囲内にある。

【００９３】以上のことから、現在好ましい実施形態が、フラッシュメモリに平衡回路又は
電圧クランプ回路を提供することが分かる。フラッシュメモリの電圧ブースト回
路は、フラッシュメモリの電源電圧の一部を、メモリのコアセルアレイ内のコア
セルにアクセスするのに適したワード線電圧レベルに高めることができるブース
ト回路を含む。電圧ブースト回路は、電源電圧が規定値を超えたときにブースト
回路によるブーストに使用可能な電源電圧の一部分を低下させるためにブースト
回路にゼロでない調整電圧を提供するための平衡又はクランプ回路を含む。

【００９４】本発明の特定の実施形態を示して説明してきたが、修正を行うことができる。
例えば、適当な応用例において、個々のトランジスタの向き、すなわちｐチャネ
ルとｎチャネルを逆にすることができる。さらに、本明細書に示した創意に富む
概念は、メモリデバイス以外の回路に適用することができる。従って、特許請求
の範囲に、本発明の真の趣旨及び意図の範囲内にあるような全ての変更及び修正
を含むように意図される。

【図面の簡単な説明】

【図１】簡略化した電圧ブースト回路のブロック図である。

【図２】メモリのブロック図である。

【図３】図２のメモリに使用するクランプ回路のブロック図である。

【図４】電圧クランプ入力を備えた本実施形態の一般化した電圧ブースト回路のブロ
ック図である。

【図５】電圧クランプ入力がゼロに保持された本実施形態の一般化した電圧ブースト
回路のブロック図である。

【図６】ブースト回路１１０とクランプ回路１１２の実施形態のＶ_CCとＶＰＸＧの関係
を示す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＣＮ，ＪＰ，ＫＲ，ＳＧ (72)発明者赤荻隆男アメリカ合衆国 95014 カリフォルニア州クパーティノオクトーバーウェイ 7911 (72)発明者アルシャンマ・アリ・ケー．アメリカ合衆国 95128 カリフォルニア州サンノゼムーアパーク ♯10 2966 (72)発明者クリーブランド・リー・エドワードアメリカ合衆国 95051 カリフォルニア州サンタクララメリーズプレイスストリート 3428 (72)発明者キム・ヤンアメリカ合衆国 95051 カリフォルニア州サンタクララウォーバートンアベニュー ♯10 3450 (72)発明者リン・ジンリェンアメリカ合衆国 95014 カリフォルニア州クパーティノホームステッドロード ♯32シー 20800 (72)発明者テー・ブーン・タンアメリカ合衆国 95054 カリフォルニア州サンタクララミルクリークレーン ♯203 570 (72)発明者グエン・ケンドラアメリカ合衆国 95111 カリフォルニア州サンノゼツェッペリンコート 4942 Ｆターム(参考） 5B025 AD03 AD10 AE00

Claims

【特許請求の範囲】

【請求項１】フラッシュメモリ用の電圧ブースト回路であって、フラッシュメモリの電源電圧の一部分を、該メモリのコアセルにアクセスする
のに適したワード線電圧レベルにブーストするブースト回路と、前記電源電圧が規定値を超えたときに前記ブースト回路にゼロでない調整電圧
を供給して、前記ブースト回路によるブースト動作に使用可能な前記電源電圧の
一部分を低下させる平衡回路とを有する、前記電圧ブースト回路。
【請求項２】電源電圧をブーストするための電圧ブースト回路と協働して
用いられるメモリ用の電圧クランプ回路であって、フィードバックループを含み、さらに該フィードバックループが、クランプ電圧としての役割を果たすスレッショルド電圧を有する第１のトラン
ジスタと、前記第１のトランジスタに結合され、前記フィードバックループを安定させて
前記電圧ブースト回路に安定電圧を提供するプルアップトランジスタ及びプルダ
ウントランジスタとを有し、該安定電圧により、前記電圧ブースト回路によるブ
ースト動作に使用可能な前記電源電圧の一部分を低下させるようになっている、
前記電圧クランプ回路。
【請求項３】スイッチとして利用され、前記フィードバックループに接続
され、コアメモリセルのアドレス遷移期間中に前記電圧クランプ回路の動作をイ
ネーブル状態とする１つ又は複数のトランジスタをさらに有する、請求項２に記
載の電圧クランプ回路。
【請求項４】メモリ用の電圧ブースト回路であって、ブーストノードに結合され、ワード線電圧をブーストして前記メモリのコアセ
ルにアクセスするためのブースト回路と、前記ブースト回路に結合されたクランプ回路とを有し、該クランプ回路が、前記ブーストノードを所望の電圧にクランプするスレッシ
ョルド電圧クランプトランジスタを有する、前記電圧ブースト回路。
【請求項５】前記クランプ回路は、さらに、抵抗器と、前記ブースト回路及び前記スレッショルド電圧クランプトランジスタに結合さ
れ、１対のトランジスタを含むインバータ素子と、該インバータ素子に結合され、前記抵抗器及び前記スレッショルド電圧クラン
プトランジスタによって制御されるスイッチング素子とを有する、請求項４に記
載の電圧ブースト回路。
【請求項６】前記クランプ回路は、前記メモリのアドレスの変化に応答し
て前記ブーストノードのクランプ動作を制御するように構成されている、請求項
４に記載の電圧ブースト回路。
【請求項７】メモリであって、コアセルアレイと、複数のワード線のうちの１つ又は複数のワード線をアクティブにするように構
成されたアドレスデコーダであって、該複数のワード線の各ワード線が前記コア
セルアレイの１つのロウに対応付けられている、前記アドレスデコーダと、前記メモリの電源電圧の一部分をブーストして、前記アドレスデコーダに結合
されたブーストノードにブースト電圧を生成するように構成されたブースト回路
であって、アクティブになったときに１つ又は複数のワード線のうちの１つのワ
ード線電圧を前記コアセルアレイのコアセルにアクセスするのに適したブースト
電圧にブーストし、前記アドレスデコーダが該ブースト電圧に応答するようにな
っている、前記ブースト回路と、前記ブースト回路に結合され、前記電源電圧が規定値を超えたときに前記ブー
スト回路にゼロでない調整電圧を供給して、前記ブースト回路によるブースト動
作に使用可能な前記電源電圧の一部分を低下させる平衡回路とを有する、前記メ
モリ。
【請求項８】メモリにおいて、ブースト電圧を許容可能なレベルにクラン
プする方法であって、平衡回路によって調整電圧を生成し、電圧ブースト回路によって前記メモリの電源電圧の一部分をブースト電圧にブ
ーストし、前記調整電圧を用いてブースト動作に使用可能な前記電源電圧の一部分を低下
させることにより前記ブースト電圧を許容可能なレベルにクランプすることを含
む、前記方法。
【請求項９】前記調整電圧の生成が、前記メモリの１つ又は複数のアドレ
ス入力の遷移に応答して行われる、請求項８に記載の方法。
【請求項１０】前記ブースト電圧を用いて前記メモリのコアセルにアクセ
スすることをさらに含む、請求項８に記載の方法。
【請求項１１】メモリ用の電圧ブースト回路であって、前記メモリの電源電圧の一部分をブースト電圧にブーストするための手段と、調整電圧を生成するための手段と、前記調整電圧を用いて前記ブースト電圧をクランプするための手段とを有して
いる、前記電圧ブースト回路。
【請求項１２】前記メモリの１つ又は複数のアドレス入力の遷移を検出す
るための手段をさらに有する、請求項１１に記載の電圧ブースト回路。
【請求項１３】前記ブースト電圧を用いて前記メモリのコアセルにアクセ
スするための手段をさらに有する、請求項１１に記載の電圧ブースト回路。