CN1280827C - 用于内存的电压箝位电路与电压升高电路、内存、以及在内存中箝位升高电压的方法 - Google Patents
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Abstract
一种用于闪存(100)的电压升高电路(111)，该电压升高电路包含：升压电路(110)，将闪存的电源电压(Vcc)中的一部份升压到字符线的电压准位，其足以存取该内存的核心单元阵列(102)中的核心单元；以及平衡或箝位电路(112)，用于提供非零的调整电压予该升压电路(VCL)，以减少该供应电位部份，其中当的电源电压超过某一数值时，该供应电位可为该升压电路所使用以进行升压。
Description
技术领域
本发明涉及半导体内存装置。本发明尤其涉及与用于一闪存的升压准位箝位电路。
背景技术
在集成电路的设计中，趋向于以愈来愈低的电源电压准位对集成电路提供电力。早先的电路族在5伏及3.3伏下作业。此电路族在1.8伏下操作，而未来的电流族的操作电压将为或低于1.0伏的额定供应电位，例如在0.8伏下操作。这些较低的电源电压为设计及操作上的一项挑战。
一项设计上的挑战与内存装置的储存组件或核心单元的存取相关。在低供应电位系统，如1.0伏的供应电位系统中可储存的电压摆荡，基本上并不足进行闪存单元的读取或程序化作业。因此，已发展出升压电路以提供必需要的电压变动。为了存取该核心单元，将字符线电压升高到如3.2伏。此允许核心单元晶体管完全导通且核心单元可沉入足量的电流以通过感测电路快速感测该单元的状态。
一般，在如1.0需要供应电位系统的低供应电位系统中需要一高升压。为了产生此高升压，可以使用应用一有效升压比的多级升压电路。但是，有效的升压比特性实际上为线性者，且对于高于某一数值的供应电位而言，该有效的升压比产生一比所需要的升压比还要高的升压。
在一芯片或一内存装置中所呈现的供应电位的适当范围可以随着应用上的需要而变。当然，供应电位也可以随着该装置的使用年限有改变。在许多闪存的应用中，例如，均使用电池以提供电力。此由电池提供给内存装置的供应电位能随着时间及使用而下降，但是在各个使用级阶中要求性能必需一致。
因此有必要提供一种方法或装置，以防止升压变得太大。而且，也有必要使用升压电路响应电压的弹性范围，而仍可达到所需要的性能。
发明内容
简言之，本发明提供用于一闪存的电压升压电路的实施例。以升压电路将闪存的电源电压中的一部份升压到字符线的电压准位，其足以存取该内存的一核心单元。该升压电路包括一平衡电路，用于提供一非零的调整电压给该升压电路，以减少该供应电位部份，其中当电源电压超过某一数值时，该供应电位可为该升压电路所使用以进行升压。
本发明提供一种用于一内存的电压箝位电路的实施例，该电压用于将一电源电压减少，该电源电压可由一个耦合到电压箝位电路的升压电路升压，该电压箝位电路包含：一反馈回路，该反馈回路包含：具有临界电压的第一晶体管，以该临界电压作为一箝位电压；以及拉升(pull up)及减压(pull down)晶体管，这些晶体管耦合该第一晶体管以使得该反馈回路稳压，因此提供稳定的电压给该电压升高电路，其中稳定的电压使得电源电压减少，该电源电压为电压升高电路所使用以升压。
本发明也提供用于内存的电压升高电路的实施例，该升压电路包含一升压电路及一箝位电路。一耦合一升压节点的具有N级的升压电路，以将一字符线的电压升高而存取该内存的核心单元以及一耦合该升压电路的箝位电路，其中该箝位电路包含：一临界电压箝位晶体管，以将该升压节点箝位到一必需的电压，以及拉升及减压晶体管，这些晶体管耦合到所述临界电压箝位晶体管以提供一个稳定的电压给箝位电路，其中所述稳定的电压使得电源电压减少，该电源电压可由一个升压电路升压。
而且本发明也提供一内存实施例，该内存包含核心单元阵列，地址译码器，升压电路及平衡电路。核心单元阵列；地址译码器，其配置为能启动多个字符线中之一或多个字符线，其中该多个字符线中的每一个与核心单元阵列中的一行(row)相关；升压电路，其配置为可将内存的电源电压中的一部份升压，以在耦合到地址译码器的升压节点中产生一升压，当启动适于存取核心单元阵列的核心单元的升压时，该地址译码器通过将一个或多个字符线中之一字符线的字符线电压升高，响应上述(由升压电路所产生的)升压；以及耦合到该升压电路的平衡电路，以提供一个非零的调整电压给该升压电路，因此减少电源电压中的一部份，此部份为当电源电压超过箝位电压时，可为该升压电路作为升压之用。
本发明提出一实施例，为一种在内存中，箝位升压到足以存取内存核心单元的方法，该方法包含下列步骤：接收电源电压；以平衡电路产生调整电压，其中所述平衡电路包含反馈回路，其中所述反馈回路包含具有临界电压的第一晶体管，以该临界电压作为箝位电压，以及耦合到所述第一晶体管的拉升及减压晶体管，以使得所述反馈回路稳压提供所述调整电压，其中所述调整电压与所述电源电压的组合可用以升压，该组合是通过使用所述调整电压以减少所述电源电压；以及，通过电压升压电路扩散所述调整电压与所述电源电压的组合来产生升高电压，其中所述升压电路包含耦合升压节点的N级，以利用升压比来升压所述调整电压与所述电源电压的组合，其中所述升高电压可用于存取所述内存的核心单元。 本发明也提供一种用于内存的电压升高电路的实施例。此电压升高电路包含用于将该内存的供应电位的一部份升高到一升高的电压的装置；用于产生一调整电压的装置；以及使用该调整电压箝位该升高的电压的装置。
上述本发明提供之一连串的较佳实施例用于介绍本发明。这些实施例并不用于限制在权利要求所定义的本发明的精神及范围。
附图说明
图1为一简化的电压升高电路的方块图；
图2为一内存的方块图；
图3为使用在图2的内存的箝位电路的方块图；以及
图4为应用电压箝位输入的本实施例之一般化电压升压电路的方块图；
图5为本发明实施例之一般电压升高电路的方块图，其中备电压箝位输入维持在0值。
图6标箝位电压与VPXG之间的关系。
具体实施方式
在集成电路的设计中，有一种趋势，即所使用较低的供应电位准位以赋能该集成电路。早先的电路族在5伏及3.3伏的环境下作业。电流族在1.8伏下操作，而未来的电流族则在低于1.0伏的额定供应电位下操作，例如在0.8伏下操作。对于设计而言，这些低的供应电位为成设计及操作上的一项挑战。
其中一项设计上的挑战有关于存取内存装置的核心单元。该核心单元为内存装置的数据储存组件。在如1.0伏的供应电位系统的低供应电位系统中可使用的电压摆荡基本上不足以读取或程序化闪存单元。因此，已发展出一种升压电路以提供必需的电压型式。为了存取该核心单元，将一字符线的电压升高到如3.2伏。此允许该核心单元完全导通且该核心单元可以下沉足够的电流以通过感测电路快速经由该单元的状态。
升高的电压一般需要在如1.0伏的供应电位系统的低供应电位系统中进行。为了产生如此高的升压，可使用具有有效升压比的多级升压电路(multi-stage booster circuit)。
图1中示具有N级及有效升压比为B的升压电路50。在节点52处由第一升压级A154接收一供应电位Vcc，该第一升压级A154经由级经节点56传播一电压到第二升压级A258。该第二升压级A258经节点60传送一电压经过中间的升压级，如果需要的话，到在最后升压级AN64处的节点62，以产生升高的电压VPXG。此升高的电压可以简单的方式表示如下：
VPXG＝VCC*(A1*A2*…*AN)
＝VCC*(B)
其中B(如上所述)为有效的升压比。该有效的升压比可以依据升压所需要或所希望的升压VPXG的数值进行选择。例如，假设有特定的具有0.8伏供应电位的应用中需要或希望有3.2伏的VPXG。在此例子中，可以选择有效的升压比数值几乎等于4。
VPXG≈3.2V＝VCC*B＝(0.8V)*(4)
由观察得之，由有效升压比B所得到的VCC至VPXG的关系大致上呈线性关系。此发生于对于一比某一数值还要高的供应电位，有效的升压比产生比需要还要高的升压。例如，假设使用相同的具有等效有效升压比B的升压电路的所得到的VCC等于1.3伏，则升压VPXG将为5.2伏，对于核心单元感测电路而言，此数值可能过高。
VCC*B≈(1.3V)*(4)＝VPXG＝5.2V。
该升压VPXG是否过高将视所使用的特定的电路而定。在使用0.8伏供应电位VCC的闪存装置中，对于如核心单元电流感测电路之类的某些电路而言，4.0伏的升压可能仍太高。总言之，供应电位VCC的变化可能导致升压过大，而使得该升压达到一不可接受的高位准。
对于一单元或一内存装置中所出现的供应电位的大略范围即依据实际上的应用而定。当然，供应电位也可以随着装置的使用年限改变。在多种闪存的应用中，例如使用电池以提供电源。由电池提供给内存装置的供应电位可能随着时间及使用期而下降，而一般要求在各个使用阶段时，其性能必需一致。例如，在开始使用时，可能电池电压可相当的高(1.2伏)，而在使用年限终止时，该电压将会降低(例如0.8伏)。但是在整个装置的寿命期中，内存装置必需持续进行适当的作业。
兹参照图2，图中显示内存100的方块图。在所示的实施例中，配置内存100为闪存，其形成如互补式全氧半导体(CMOS)集成电路，以储存数字数据。但是，内存100可以是其中任何的适当型式，且实际上，文中说明者可以应用到其它任何适当的电路中，其中在一特定节点处必需限制或箝位该电压值，以改变或改进该电路的操作。内存100包含核心单元阵列102，行或X地址译码器104，列或Y地址译码器106，地址输入电路108，电压升高电路(voltage boost circuit)111，感测放大器电路114及数据输出电路116。该增压电路111还包含升压电路110(boosting circuit)及电压准位箝位电路112(箝位电路)。
图2中，显示该箝位电路112在升压电路110的外部。该箝位电路112不限于图中所显示的配置方式。在其它的实施例中，箝位电路112在升压电路的内部。同样地，在图2中，如所示箝位电路112在电压升高电路111的内部。该箝位电路112不限于文中所显示的配置方式。在其它的实施例中，箝位电路112在电压升高电路111的外部，而且可以连接到一或多个电压升高电路(在图2中没有显示出)。
核心单元阵列102包含多个核心单元，各核心单元的配置为用以储存数据。在某些应用中，各核心单元可以储存单一位的数据，在其它的应用中，各个核心单元储存二或三位的数据。在核心单元阵列102中的各核心单元的寻址方式为，在地址输入电路108中提供对应的单元地址。各个核心单元具有唯一的地址，此地址由X地址译码器104及Y地址译码器106加以译码。
一般而言，该X地址译码器104，通过启动图2中多个标示WL0到WLn的字符线中的一字符线，而对于为地址输入电路108所提供的地址输入信号产生响应。各个字符线与核心单元阵列102中的一行相关。为了响应该字符线的启动，与该字符线相关的核心单元导通，且开始使电流下沉。为了充分导通该核心单元，必需改变字符线的一实质电位差，如3.0到4.0伏。
该Y地址译码器106准位核心单元阵列102中适当的列到该感测放大器电路114。该Y地址译码器106响应该来自地址输入电路108一地址，以从该核心单元阵列102的数列中译码该选择出的列。该感测放大器电路114感测在核心单元阵列102中选择的核心单元内的电流，而且决定储存在该选择的核心单元中之一个或多个数据位的二位状态。该数据输出电路116提供该核心单元数据，此数据由内存100的数据侧的感测放大器电路114所感测者，因此可以在内存100外部使用。其它没有在图2中显示的电路对于核心单元阵列102的个别核心单元进行程序化，读取，验证，抹除，且如果需要的话进行其它的操作。
操作内存100以响应一供应电位，在图2中此电压以VCC标示。在VCC及接地点之间的电位差即为供应电位，且其范围介于0.8到3.3伏之间。供应电位VCC的稳定度视多个因素而定，这些因素包含制造内存100的技术。一般而言，在先进的CMOS程序中，供应电位将额定值为0.8伏。在以该电压的绝对值而言，此电压小于或者是相当于p-沟道晶体管的导通或临界电压Vtp的大小，-0.9伏，且相当于n-沟道晶体管的导通或临界电压Vtn的大小+1.0伏。
在图2所示的实施例中，可以在如0.8伏的低供应电位下操作内存100。在此低供应电位准位下，某些电路无法表现其性能，甚至完全无法启动。尤其是，核心单元阵列102必需在字符线的电压下产生一实际上的型式，以适当地存取各核心单元。
为了足够地改变字符线电压，内存100包含一电压升高电路111，此电路包含一升压电路110及一箝位电路112。升压电路110在升压节点120上产生一升压，其中该节点耦合到该X地址译码器104。在图2中，升压节点120标示成VPXG。该X地址译码器104响应该升压，其方式为当启动时，将启动字符线的字符线电压升压到一适于存取核心单元阵列102的核心单元的增加电压。例如，升压电路110可以将升压节点120的电压大致上升高3.0到4.0伏。
箝位电路112从地址输入电路108中在节点122处(也标示成ATD)接收一地址移转侦测(ATD)信号。为了响应提供给内存100之一或多个地址输入的变动，该地址移转侦测信号在某些时段进入启动准位(通常使用一逻辑”高位准”，或逻辑”1”的值)。
箝位电路112响应ATD信号以防止在升压节点120处的升压VPXG变得太大。即是该箝位电路112控制升压值的限制或箝位。
图3的电路图显示图2中的箝位电路112。箝位电路112包含一晶体管Q1 210，一晶体管Q3 230，一晶体管Q4 240。此晶体管具有唯一选择的供应电位Vclamp，一晶体管Q5 250，由一对晶体管Q6 260及晶体管Q7 270所形成的门265，及一电阻280。
晶体管210，220，230，240，250，260及270具有如图3的示意图中的下标变量W与L所标示的装置尺寸。表1中显示本较佳实施例的代表性装置的尺寸及图3的箝位电路112中较佳实施例。
表1
须了解相当图3的表1中的临界电压及装置的尺寸仅为代表性的例子。本领域技术人员的选择适当的其它装置的尺寸，电路配置，或者是应用技术，以替代上述实施例。
在节点205中出现ATD信号。在一较佳实施例中，图3的节点205与图2中的节点122为相同的节点。但是必需了解节点205不同于节点122，而且在节点205及节点122之间可以配置电路，装置，及/或逻辑组件。在节点275中出现ATD信号的互补信号/ATD(非ATD)。
在图3中并没有显示产生ATD信号的互补节点/ATD(非ATD)所需要的电路。但是，本领域技术人员可以应用简单的方式设计此电路。在一代表性的实施例中，一ATD信号包含在内存装置100接收任何地址信号的移转之后，所产生一预定间隔的脉冲。
甚且，必需了解本领域技术人员可以应用多个方法产生ATD信号的互补信号/ATD(非ATD)。例如，可以配置一锁存或正反器装置，或者是功能类似的逻辑电路(图3中没有显示出来)以提供特定的输出信号，而且在多个不同的状态下进行该项配置。一种复杂度较低的解决方式由一反相器提供该状态的反相及非反相配置，诸如本领域技术人员在本领域技术人员熟知的CMOS(互补MOS)反相器。
晶体管Q1 210具有一耦合到节点205的栅极，以接收ATD信号，一耦合到供应电位VCC的源极，及一耦合到节点255的漏极。晶体管Q1 210的宽度为W1，长度为L1，如图3中所示者。晶体管Q1 210为一p-沟道晶体管，且尤其是为低临界电压晶体管，如图3中由对角线所显示者。在一代表性的实施例中，晶体管Q1 210的额定临界电压约-0.5伏。此临界电压与传统上的p-沟道晶体管的临界电压比较下，显得相当的小，基本上该传统沟道晶体管的临界电压为-1.2伏。
晶体管Q2 220具有耦合到节点205以接收ATD信号的栅极，耦合到接地电位的源极，及耦合到节点255的漏极。晶体管Q2 220的宽度为W2且长度为L2，如图3中所示者。此晶体管Q2 220为传统上使用的n-沟道晶体管。在代表性的实施例中，晶体管Q2 220的临界电压约1.0伏。
在节点205的控制晶体管Q1 210及晶体管Q2 220的栅极。临界p-沟道晶体管Q1 210操作如在供应电位VCC及节点255之间的压控开关。当导通时(即开关关闭时)，晶体管Q1 210启动如将节点255的电压向VCC”拉升”。操作n-沟道晶体管Q2 220如在接地电位及节点255之间的压控开关。当导通时，晶体管Q2 220将启动以将节点255的电压”下推”(pull down)到接地电位。
在节点275中出现ATD的互补信号/ATD(非ATD)。晶体管Q5 250的栅极耦合到用于接收/ATD(非ATD)信号的节点275，耦合到供应电位VCC的源极，及在节点255耦合到晶体管Q4 240的漏极。晶体管Q5 250的宽度为W5且长度为L5，如图3中所示者。晶体管Q5 250为一p-沟道晶体管，且尤其是为一低临界电压晶体管，如在图3中经由对角线信号所显示者。在一代表性的实施例中，晶体管Q5250的临界电压约-0.5伏。与基本上为-1.2伏的传统上使用的p-沟道晶体管的临界电压比较下，此临界电压相当小。
点275处的/ATD(非ATD)信号控制晶体管Q5 250的栅极。低临界电压p-沟道晶体管Q5 250操作如一在供应电位VCC及节点225之间的压控开关。当导通时(即当开关关闭时)，晶体管将启动以将节点225的电压”拉升”(pull up)到VCC。
晶体管Q4 240具有在耦合225处耦合到晶体管Q5 250的源极，耦合节点235以接收电压信号VcL，耦合到节点245的漏极，及基体(或大底) ，及耦合到供应电位VCC的节点-井。晶体管Q4 240的宽度为W4，长度为L4，如图3中所示者。晶体管Q4 240为一p-沟道晶体管，且尤其是为一低临界电压晶体管，如图3中经符号的对角线所指示者。在一临界电压的实施例中，晶体管Q4 240的临界电压约-0.8伏。此代表性的临界电压小于传统使用的p-沟道晶体管临界电压，该传统p沟道晶体管的临界电压基本上为-1.2伏。
本领域技术人员已熟知在制造时即可控制如MOSFET的晶体管的临界电压。此装置制造程序允许在选择临界电压时存在某些弹性。但是，在特定程序时，一般使用正常值，且在MOSFET中通常使用。在晶体管Q4 240的，临界电压为箝位电路112，升压电路110及增压电路111的箝位电压Vclamp。最好，箝位电压Vclamp决定在升压期间，开始发生箝位效应时的电压。在制造期间，临界电压Vtp4基本上必需与箝位电压Vclamp的需要值匹配。依据此观点，箝位电压Vclamp及等效临界电压Vtp4为唯一相关于箝位电路112中其它的晶体管。在此严格的意义下，定义Vclamp使等于晶体管Q4 240的临界电压Vtp4的绝对值，或者是
Vclamp＝|Vtp4|
必需了解除了临界电压Vtp4的”特定”数外，制造晶体管Q4 240的制造程序及晶体管Q4 240本身并非唯一者。而且，必需了解文中说明的所有的临界电压将随着温度及其它的状态而变，且随着处理变动而变。文中说明的数值仅是额定的数值而已。
如果晶体管Q4 240的栅极至源极的电压比晶体管Q4 240的临界电压Vtp4(即箝位电压Vclamp)为更负向的数值，则晶体管Q4 240将会导通。依据此方式，在节点235中的电压信号VCL部份控制晶体管Q4 240的栅极。同样地，供应电位VCC可以影响晶体管Q4 240是否导通。例如，如果晶体管Q5 250导通的话，则节点225约为VCC。如果VCC的绝对值小于晶体管Q4 240的临界电压Vtp4(即箝位电压Vclamp)，例如如果VCC为0.7V，且Vtp4＝Vclamp＝-0.8V的话，则对于VCL的两个极端的数值(即VCC＜VCL＜0V)，晶体管Q4 240将关断(off)。
VGS＝VCL-VCC＜Vtp4＝Vclamp以导通晶体管Q4 240。
VGS(VCL＝0V)＝0-0.7V＝-0.7V＞-0.8V因为晶体管Q4 240关断(off)之故
VGS(VCL＝VCC)＝0.7V-0.7V＝0V＞-0.8V因为晶体管Q4 240关断(off)之故
如果VCC的绝对值大于晶体管Q4 240的临界电压(箝位电压Vclamp)，然后对于VCL适当地小于VCC加Vtp4，晶体管Q4 240将导通。一般说来，如果晶体管Q4 240可以导通(即如果VCC＞|Vtp4|)，然后如果VCL大约在接地电位(或”低准位”时)，则晶体管Q4 240将导通。
电阻280连接于电源245及接地电位之间，且耦合到晶体管Q3 230的栅极及在节点245处的晶体管Q4 240的漏极。在一有用的实施例中，电阻280的实质电阻R约9kΩ。必需了解电阻280并不限制在此一特定的数值，也可以使用其它的数值。可以应用任何的方式架构电阻280，只经由掺杂硅或多晶硅或者是适当对晶体管偏压，或其它的主动装置即可。电阻280的作用在于晶体管Q4 240不关断或者是不导电时，将图3的箝位电路112中节点节点245或晶体管Q3 230的栅极的电压下拉至接地电位。
晶体管Q3 230具有一源极，其耦合到供应电位VCC，耦合到晶体管Q4 240及节点245中的电阻280的栅极，及耦合到节点255的漏极，其中该节点包含晶体管Q6 260及晶体管Q7 270的栅极。如图3中所示者，晶体管Q3 230的宽度为W3且长度为L3。晶体管Q3 230为一p-沟道晶体管尤其是为一低临界电压晶体管，如由图3的符号上的对角线中所显示者。在基本上的实施例中，晶体管Q3 230的临界电压约-0.5伏。此临界电压与传统上使用的p-沟道晶体管的临界电压比较下，显得相当小，其传统使用的沟道晶体管基本上为-0.2伏。
在节点245处的晶体管Q4 240及电阻280控制晶体管Q3 230的栅极。低临界电压p-沟道晶体管Q3 230操作如一在供应电位VCC及节点230之间的压控开关。当导通时(即当开关关闭时)，晶体管Q3 230将启动而将节点255的电压向VCC拉升。
晶体管Q6 260具有一耦合到供应电位VCC的源极，一耦合到节点255的栅极(及晶体管Q1 210，晶体管Q2 220及晶体管Q3 230的漏极)，且连接到晶体管Q7 270的栅极，及漏极，此漏极连接到节点235处的晶体管Q7 270的漏极以启动电压信号VCL。晶体管Q6 260的宽度为W6，且长度为L6，如图3中所示者。晶体管Q6 260为一p-沟道晶体管，且尤其是为一低临界电压晶体管，如由图3中经符号的对角线中所示者。在一基本上的实施例中，晶体管Q6 260的临界电压约等于-0.5伏。与传统使用的p-沟道晶体管的临界电压比较之下，此临界电压相当小，该传统使用的p-沟道晶体管的临界电压代表性为1.2伏。
类似晶体管Q6 260，晶体管Q7 270具有耦合到接地电位的源极，耦合到节点255的栅极(及耦合到晶体管Q1 210，晶体管Q2 220及晶体管Q3 230)，且该栅极连接到晶体管Q6 260的栅极，及漏极，此漏极连接到在节点235处的晶体管Q6 260的漏极，以产生电压信号VCL。晶体管Q7 270的宽度为W7，且长度为L7，如图3中所示者。晶体管Q7 270为传统使用的n-沟道晶体管。在代表性的实施例中，晶体管Q7 270的临界电压约为1.0伏。
在节点255处的晶体管Q1 210，Q2 220及Q3 230的漏极控制晶体管Q6 260及Q7 270的栅极。一般，当节点255的电压”拉升”(下推)或倾向于逻辑高压电位值(逻辑低准位值)，然后节点235的电压下降(拉升)且倾向于逻辑低准位值(逻辑高位准值)。依据此方式，晶体管Q6 260及晶体管Q7 270共同形成门265，此栅极执行的功能类似一反相级。
箝位电路112的整体操作
必需了解图3中的箝位电路112为一模拟电路，此电路的操作可以加以说明，请参考数字技术。例如，在”低准位”或”进入低准位”，或”电压下降”或”电压向下摆动”的升压节点正趋向接地电位，或者是至少相对于接地电位所量测的电压正向下降。同样地，在”高位准”或”进入高位准”，或”拉升”或”向高处摆动”的一节点例如向趋向于供应电位VCC，或者是相对于接地电位所量测的电压至少正在增加中。
第一例：当ATD为低准位，VCL为低准位
当ATD信号进入低准位时，则节点205进入低准位，该晶体管Q2 220关断，且不导通，且晶体管Q1 210导通，且强烈导电，因此节点255的电压拉升而趋近VCC。同时，当ATD信号进入低准位时，/ATD(非ATD)信号进入高位准，且节点275进入高位准。在此一例子中，晶体管Q5 250(且因此晶体管Q4 240)将关断且不导通。结果，电阻280将节点245的电压下拉而趋向接地电位，使得晶体管Q3230导通，且强烈导，且当其进入高位准至VCC时，维持节点255的电压。
在晶体管Q6 260及晶体管Q7 270的栅极节点255的电压进入高位准。结果，晶体管Q6 260关断，且不导通，且晶体管Q7 270连结，且导电，使得在节点235处的电压VCL下拉到低准位而趋向接地电位。此时，即当ATD进入低准位时，VCL将不会影响升压电路110，或者是影响升压电路110的有效升压比。
第二例：当VCC＜|Vvp4|＝Vclamp
如上文中的详细说明，当供应电位VCC的绝对值小于晶体管Q4 240的临界电压Vtp4(箝位电压Vclamp)时，则晶体管Q4 240不再导通，此与在节点235处的电压VCL的数值无关。
但是，因为晶体管Q4 240总是关断，在节点235处的电压VCL总是低于或等于接地电位。从图3的代表性实施例的调查中此现象相当明显。
晶体管Q4 240总是关断，且电阻280关断，且电阻280将节点245的电压拉开到接地电位，使得晶体管Q3 230导通，且强烈导电，而将节点255的电压拉升到VCC。
应用电压为VCC的节点255，晶体管Q6 260关断，且晶体管Q7 270导通，使得在节点235处的电压VCL为接地电位。此时，即当供应电位VCC的绝对值小于晶体管Q4 240的临界电压Vtp4(箝位电压Vclamp)时，VCL不会影响升压电路110，或者是不影响升压电路110的有效升压比。
例子III：当ATD在高位准；当VCC＞|Vvp4|＝Vclamp
当ATD信号成为高位准，则节点205进入高位准，晶体管Q1 210关断或不导电，且晶体管Q2 220导通且强烈导电，使得节点255的电压下降趋近接地电位。同时，当ATD信号成为高位准时，/ATD(非ATD)信号成为低准位，且节点275成为低准位。此时，晶体管Q5250导通，此因为/ATD(非ATD)一VCC(即晶体管Q5 250的栅极至源极电压)比临界电压V-vp5更负，在基本上的实施例中，其数值约为-0.5伏。当晶体管Q5 250导通时，节点225的电压将拉升到高位准的VCC。
在VCC大于|Vvp4|＝Vclamp前，如同例子II晶体管Q4 240将关断(除了ATD为高位准外)，节点245为低准位，且晶体管Q3 230导通，强烈导电，使得节点255的电压拉升到VCC。此可以比照于由于晶体管Q2 220关断，而ATD成为高位准，而将电压下降到在节点255处的接地电位。
当VCC成为大于|Vvp4|＝Vclamp时，假设在节点235处的电压VCL为接地电位，如同例子I及II时，则晶体管Q4 240将会导通，此因为VCL-VCC(即晶体管Q4 240的栅极至源极电压)比临界电压更趋向于负值，在代表性的实施例中，约数值约为-0.8伏。当晶体管Q4 240导通，且晶体管Q5 250及跨电阻280的电压P周VCC增加时，节点245的电压将拉升到最高的数值。当节点245的电压成为高位准时，晶体管Q3 230的导通度更弱。
当晶体管Q3 230的导通度更弱时，节点255的电压将为晶体管Q2220下拉而趋向接地电位。当节点255的电压下拉到各低的准位时，在节点235处的电压VCL将趋向于变得更高，而远离VCC。盘又导致晶体管Q4 240产生更微弱的导通，或者是全部均关断，指暗指节点245的电压将向下拉。当节点245的电压趋向更低准位时，晶体管Q3 230将产生更强烈的导通。
当晶体管Q3 230更强烈导通时，节点255的电压将为晶体管Q3 230拉升而趋向VCC。当节点255拉升到更高位准时，在节点235的电压VCL将趋向于低准位，即趋向接地电位。此又导致晶体管Q4 240导通，或者是如果已导通时将更强烈导通，此暗示节点245的电压将拉升到更高的准位。当节点245成为更高位准时，晶体管Q3 230的导通将更微弱。
图3的箝位电路112将伫留在此，且对于节点235的电压VCL达到一相当稳定的平衡点。在一代表性的实施例中，大致上与电阻280比较下，晶体管Q4 240相当强烈，且在VCC及VCL之间的差将几乎等于箝位电压Vclamp，此又定义成晶体管Q4 240的临界电压的绝对值。
VCC-VCL≈Vclamp＝|Vtp4|
VCL≈VCC-Vclamp＝VCC-|Vtp4|。
表1中呈现达到此结果的本较佳实施例的代表性数值。
一般型式
在达到例子III的结果时，图3的箝位电路112提供小的电压摆动，以为图2的升压电路110升压。
必需了解在较佳实施例中，如箝位电路112的箝位电路执行方式如一平衡电路。即箝位电路提供电压箝位功能给一如升压电路110的升压电路。尤其是，平衡电路提供如VCL的电压给升压电路以减少升压时可用的电压，即升压时可使用的电压摆荡。最好，如VCL的电压在任何时间均可提供给升压电路，虽然此电压将接近接地电位，或者是同时此时供应电位(在本文的实施例中数值Vcc)小于某一数值，如箝位电压Vclamp。当供应电位(如VCC)大于某一数值(例如Vclamp)时，如VCL的电压呈现在升压电路中者，将接近或者是实际上大于0，而且将减少升压时可用的升压，因此限制或箝位升压的数值。
图4及图5的方块图标应用一电压箝位输入的升压电路110的一般及简化的实施例。升压电路110的实施例有一有效的升压比B。在一代表性的实施例中，代表性的实施例为一具有N级的多级升压器。最好，级数N大于一，且小于0。
如图4中所示者，将供应电位VCC及电压VCL提供给简化的升压电路110实施例的输入侧。由简化的升压电路110实施例升压的电压为VCC-VCL，与图1的简化的升压电路50比较下(即VCC-0，或VCC)，此电压已减少。
通过解释可知，现在考量一电压从接地电位(0V)摆荡到VCC时，其总是遭遇到图1的升压电路50的有效升压比，其数值如下：
VPXG＝VCC*B
此可以写成下式中的全电压摆荡
VPXG＝((VCC-0)*B)+0
该箝位电路112提供小的电压摆荡VCC-VCL给图4的简化升压电路110实施例。
将升压的电压VCC-VCL由图4的简化的升压电路110实施例传递过升压电路110，且由有效升压比升压，而产生一电压B*(VCC-VCL)，但是VCL不接受来自升压电压VPXG之一分量的有效升压比，其可以表示成下列简化的项目：
VPXG＝(VCC-VCL)*(B)+VCL
一般可以对于该简化的升压电路110实施例维持此一关系式，当VCL大于0伏，则将式更深具意义，此发生有下列情况：
VCC＞Vclamp＝|Vtp4|
即图3的晶体管Q4 240为导通状态(且ATD在高位准)，而且此时该升压VPXG可以写成下式：
VPXG＝(Vclamp)*(B)+VCC-Vclamp
此因为VCL≈VCC-Vclamp
当如图5中所示者，VCL约等于0伏或接地电位时，上列用于表示升压VPXG的式子可简化成为没有电压箝位的例子：
VPXG＝(VCC-0V)*(B)+0V
＝(VCC)*(B)
此发生于
VCC＜Vclamp＝|Vtp4|
即图3的VPXG关断。
第7图中显示在升压电路110及上述箝位电路112实施例中VCC及VPXG之间的关系。该图并没有依据原尺寸显示，其目的在于说明当VCC增加到高于Vclamp或减少到低于Vclamp的情况下，升压VPXG的成长速率。
数值例子
表II显示一连串的数值例子，其中假设表1中的代表性数值(尤其是电压Vclamp＝|Vtp4|)约等于-0.8伏)及对于升压电路110及箝位电路112的实施例及有效的升压比为4的情况。
| 表II图2的升压电路的代表性实施例的数值例子及图3的箝位电路112： | |||||
| 供应电压VCC | Q4 240 ofFIG.3 | VCC<？>Vclamp[Vclamp＝|Vtp4|＝-0.8V] | VCL | VPXG(具箝位) | VPXG(不具箝位) |
| 0.7V | Off | VCC＜Vclamp | 0V | 2.8V | 2.8V |
| 0.8V | On/Off | VCC＜Vclamp | 0V | 3.2V | 3.2V |
| 0.9V | On | VCC＞Vclamp | 0.1V | 3.3V | 3.6V |
| 1.0V | On | VCC＞Vclamp | 0.2V | 3.4V | 4.0V |
| 1.1V | On | VCC＞Vclamp | 0.3V | 3.5V | 4.4V |
| 1.2V | On | VCC＞Vclamp | 0.4V | 3.6V | 4.8V |
| 1.3V | On | VCC＞Vclamp | 0.5V | 3.7V | 5.2V |
如表I所示者，如果VCC等于0.7伏，晶体管Q4 240关断，则VCC小于Vclamp，且电压VCL约等于0V。该升压VPXG为
VPX G＝(0.7-0.1V)*(4)+0.1V＝2.8V
如果VPXG等于0.9伏，晶体管Q4 240导通，且VPXG大于Vclamp，且电压VCL约等于0.1伏。该升压VPXG为：
VPXG＝(0.9-0.1V)*(4)+0.1V＝3.3V
如果VCC等于1.1伏，晶体管Q4 240导通，且VCC大于Vclamp，且电压VCL约等于0.3V。该升压VPXG为：
VPXG＝(1.1-0.3伏)*(4)+0.3V＝3.5V
对于图6所示的数值例子，假设供应电位VCC＝VCC’等于1.3伏，则在箝位电路112中，晶体管Q4240导通，且VCC＝VCC’大于Vclamp，且电压VCL约等于0.5伏，该箝位的升压VPXG为
VPXG＝(B*Vclamp)+VCL’
＝(4×0.8V)+0.5V＝3.7V
同样地，应用没有任何的箝位电路，升压电压VPXG为
VPXG＝(B*VCC’)
＝(4*1.3V)＝5.2V
假设在此实施例中升压VPXG为3.2伏，其在跨核心单元上提供相当的字符线电压，而且更进一步该超过4.0的VPXG提供一字符线电压，此电压对于核心单元感测电路而言太高。在此例子中，非箝位VPXG(在5.2V处)太高，而箝位的VPXG(在3.7V处)则对于近接且允许适当感测核心单元而言则在可接受的范围之内。
由上文可知，本较佳实施例中对于闪存提供一平衡及电压箝位电路。对于闪存的增压电路包含增压电路，其可以将闪存的电源电压的一部份升压到字符线电压准位，其足以存取该内存的核心单元阵列中的一阵列。该增压电路还包含一平衡及箝位升压电路，用于提供非零的调整电压给升压电路以减少供应电位的该部位，当电源电压超过某一数值时，此部位可以用于升压电路的升压。
上文中已说明本发明的特定实施例，本领域技术人员可以对此实施例进行不同的修改。例如，个别晶体管，p-沟道，n-沟道在适当的应用中颠倒过来使用。而且，文中说明的本发明的概念可以应用在内存装置外的其它电路中。这些对于本发明的改变及变更均在本发明权利要求之内，而且均在本发明的精神及范围所涵盖。
Claims (9)
1.一种用于内存的电压箝位电路，用于将一电源电压减少，该电源电压可由一个耦合到电压箝位电路的升压电路升压，该电压箝位电路包含：
反馈回路，其中该反馈回路包含：
具有临界电压的第一晶体管，以该临界电压作为箝位电压；以及
耦合到所述第一晶体管的拉升及减压晶体管，以使得该反馈回路稳压，因此提供稳定的电压给该升压电路，其中稳定的电压使得电源电压减少，所述电源电压为升压电路所使用以升压。
2.如权利要求1所述的电压箝位电路，还包含：
一个或多个作为开关的晶体管，且连接到该反馈回路，使得在一核心内存单元地址移转期间，该电压箝位电路启动。
3.一种用于内存的电压升高电路，该电压升高电路包含：
耦合升压节点的具有N级的升压电路，以将字符线的电压升高而存取该内存的核心单元；以及
耦合该升压电路的箝位电路，该箝位电路包含：
临界电压箝位晶体管，以将该升压节点箝位到必需的电压；以及
耦合到所述临界电压箝位晶体管的拉升及减压晶体管，以提供一个稳定的电压给箝位电路，其中所述稳定的电压使得电源电压减少，该电源电压可由一个升压电路升压。
4.如权利要求3所述的电压升高电路，其中该箝位电路还包含：
电阻；
反相器装置，此装置耦合该升压电路及该临界电压箝位晶体管，其中该反相器装置包含一对晶体管；以及
耦合该反相器装置的开关装置，其中由该电阻及该临界电压箝位晶体管控制该开关装置。
5.如权利要求4所述的电压升高电路，其中设计该箝位电路的配置，以响应该内存的地址改变，因此控制该升压节点的箝位启动。
6.一种内存包含
核心单元阵列；
地址译码器，其配置为能启动多个字符线中之一个或多个字符线，其中该多个字符线中的每一个与核心单元阵列中的一个行相关；
升压电路，其配置为可将内存的电源电压升高，以在耦合到地址译码器的升压节点中产生一升压，当启动一适于存取核心单元阵列之一核心单元的升压时，该地址译码器通过将一个或多个字符线中之一字符线的字符线电压升高，响应上述升压；以及
耦合到该升压电路的平衡电路，以提供一非零的调整电压给该升压电路，以减少电源电压，此电源电压当超过箝位电压时，可为该升压电路作为升压之用。
7.一种在内存中，箝位升高电压到足以存取内存核心单元的方法，该方法包含下列步骤：
接收电源电压；
以平衡电路产生调整电压，其中所述平衡电路包含反馈回路，其中所述反馈回路包含具有临界电压的第一晶体管，以该临界电压作为箝位电压，以及耦合到所述第一晶体管的拉升及减压晶体管，以使得所述反馈回路稳压提供所述调整电压，其中通过使用所述调整电压以减少所述电源电压的所述调整电压与所述电源电压的组合可用以升压；以及
通过电压升压电路扩散所述调整电压与所述电源电压的组合来产生升高电压，其中所述升压电路包含耦合升压节点的N级，以利用升压比来升压所述调整电压与所述电源电压的组合，其中所述升高电压可用于存取所述内存的核心单元。
8.如权利要求7所述的方法，其中执行该产生步骤以响应该内存中一个或多个地址输入的移转。
9.如权利要求7所述的方法，其中还包含：
使用该升压存取该内存的核心单元的步骤。
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