JP4744761B2 - フラッシュメモリ用の電圧ブーストレベルクランプ回路 - Google Patents
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Description
本発明は、概括的には半導体メモリデバイスに関する。より詳細には、本発明は、フラッシュメモリ用の電圧ブーストレベルクランプ回路に関する。
【0001】
集積回路の設計において、集積回路に電力を供給するために使用する電源電圧レベルが低くなる傾向がある。従前の回路ファミリは、5ボルトと3.3ボルトで動作していた。現在の回路ファミリは、1.8ボルトで動作しており、将来の回路ファミリは、公称電源電圧が1.0ボルト以下、例えば0.8ボルトで動作するようになるであろう。このような低い電源電圧では、設計上及び動作上の問題が生じる。
【0002】
1つの設計上の問題は、メモリデバイスの記憶素子又はコアセルへのアクセスに関するものである。1ボルトの電源システムなどの低電源電圧システムで得られる電圧スイング(変動)は、概してフラッシュメモリセルの読み出し又はプログラムには不十分である。従って、必要な電圧変動を提供するためにブースト回路が開発されてきた。コアセルにアクセスする場合は、ワード線電圧が、例えば3.2ボルトにブーストされる。これにより、コアセルのトランジスタが完全にオンになり、コアセルは、検出回路がセルの状態を迅速に検出するのに十分な電流を吸い込むことができる。
【0003】
1.0ボルトの電源システムなどの低電源電圧システムにおいては、概して高いブースト電圧が必要とされる。この高いブースト電圧を生成するために、実効ブースト比(effective boost ratio )をもつ多段ブースタ回路が使用されることがある。しかしながら、実効ブースト比の特性は実質的に線形であり、電源電圧が規定値より高い場合は、この実効ブースト比によって、ブースト電圧が必要以上に高くなる。
【0004】
チップ又はメモリデバイスに与えられる電源電圧のおよその範囲は、応用例によって大きく異なることがある。当然ながら、電源電圧はデバイスの使用時によっても大きく異なることがある。多くのフラッシュメモリの応用例においては、電源を提供するために、例えばバッテリが利用されることがある。バッテリからメモリデバイスに与えられる電源電圧は、時間及び使用量と共に低下することがあるが、すべての使用段階における性能が一貫していることが望ましい。
【0005】
ブースト電圧の高くなり過ぎるのを防ぐ方法又は装置を提供することが望ましい。また、ブースタ回路を柔軟性のある電圧範囲に応じて利用し、同時に所望の性能を達成することが望ましい。
【0006】
(発明の開示)
単なる概要として、フラッシュメモリ用の電圧ブースト回路の実施形態を呈示する。この電圧ブースト回路は、フラッシュメモリの電源電圧の一部分を、メモリのコアセルにアクセスするのに適切なワード線電圧レベルまでブーストするブースト回路を含む。電圧ブースト回路は、さらに、電源電圧が規定値を超えたときにブースト回路にゼロでない調整電圧を供給して、ブースト回路によるブーストに使用可能な電源電圧の一部分を低下させる平衡回路を含む。
【0007】
電源電圧をブーストするために電圧ブースト回路と協働して使用されるメモリ用の電圧クランプ回路の実施形態を示す。電圧クランプ回路は、クランプ電圧としての役割を果たすスレッショルド電圧を有する第1のトランジスタをさらに含むフィードバックループを含む。フィードバックループは、さらに、フィードバックループを安定化させて電圧ブースト回路に安定電圧を供給するために、第1のトランジスタに結合されたプルアップトランジスタとプルダウントランジスタとを含む。安定電圧は、ブースト回路によるブーストに使用可能な電源電圧の一部分を低下させる。
【0008】
また、メモリ用の電圧ブースト回路の実施形態を示す。電圧ブースト回路は、ブースト回路とクランプ回路を含む。ブースト回路は、ブーストノードに結合され、メモリのコアセルにアクセスするためにワード線電圧をブーストする。クランプ回路は、ブースト回路に結合され、ブーストノードを所望の電圧にクランプするスレッショルド電圧クランプトランジスタを含む。
【0009】
また、コアセルアレイ、アドレスデコーダ、ブースト回路及び平衡回路を含むメモリの実施形態を示す。アドレスデコーダは、複数のワード線のうちの1つ又は複数のワード線をアクティブ状態とするように構成される。複数のワード線の各ワード線は、それぞれコアセルアレイの1つのロウに対応付けられる。ブースト回路は、アドレスデコーダに結合されたブーストノードにブースト電圧を生成するために、メモリの電源電圧の一部分をブーストするように構成される。アドレスデコーダは、ブースト電圧に応答して、アクティブ状態となったときの1つ又は複数のワード線のうちの1つのワード線電圧を、コアセルアレイのコアセルにアクセスするのに適したブースト電圧にブーストする。平衡回路は、ブースト回路に結合され、電源電圧が規定値を超えたときにブースト回路にゼロでない調整電圧を供給して、ブースト回路によるブースト動作に使用可能な電源電圧の一部分を低下させる。
【0010】
メモリに使用するために、ブースト電圧を許容可能なレベルにクランプする方法の実施形態を示す。調整電圧が平衡回路によって生成される。メモリの電源電圧の一部分が、電圧ブースト回路によってブースト電圧にブーストされる。このブースト電圧は、調整電圧を用いてブーストに使用可能な電源電圧の一部分を低下させることによって許容可能なレベルにクランプされる。
【0011】
メモリ用の電圧ブースト回路のもう1つの実施形態を示す。電圧ブースト回路は、メモリの電源電圧の一部分をブースト電圧にブーストする手段を有する。また電圧ブースト回路は、調整電圧を生成する手段を有する。さらに電圧ブースト回路は、調整電圧を用いてブースト電圧をクランプする手段を有する。
【0012】
一連の現在好ましい実施形態の以上の考察は、単なる概要として呈示した。この「発明の開示」に記述されている事項は、いずれも、本発明の範囲を定義する「特許請求の範囲」の限定として解釈されるべきではない。
【0013】
(発明を実施するための形態)
集積回路の設計において、集積回路に電力を供給するために使用する電源電圧レベルが低くなる傾向がある。従前の回路ファミリは、5ボルトと3.3ボルトで動作していた。現在の回路ファミリは、1.8ボルトで動作しており、将来の回路ファミリは、公称電源電圧が1.0ボルト以下、例えば0.8ボルトで動作するようになるであろう。このような低い電源電圧では、設計上及び動作上の問題が生じる。
【0014】
1つの設計上の問題は、メモリデバイスのコアセルへのアクセスに関するものである。コアセルは、メモリデバイスのデータ記憶素子である。低電源電圧システムで得られる電圧スイング(変動)は、概してフラッシュメモリセルの読み出し又はプログラムには不十分である。従って、必要な電圧変動を提供するためにブースト回路が開発されてきた。コアセルにアクセスする場合は、ワード線電圧が、例えば3.2ボルトにブーストされる。これにより、コアセルのトランジスタが完全にオンになり、コアセルは、検出回路がセルの状態を迅速に検出するのに十分な電流を吸い込むことができる。
【0015】
1.0ボルト電源システムなどの低電源電圧システムにおいては、一般に高いブースト電圧が必要である。この高いブースト電圧を生成するために、実効ブースト比を有する多段ブースト回路を使用することができる。
【0016】
図1は、N段と実効ブースト比Bを有する電圧ブースト回路50の簡略化した実施形態を示す。第1のブースタ段A1 54は、ノード52で電源電圧VCCを受け取り、電圧をノード56を介して第2のブースタ段A2 58に伝える。第2のブースタ段A2 58は、必要に応じて、電圧をノード60を介し中間のブースタ段を横切って最後のブースタ段AN 74のノード62に伝え、ブースト電圧VPXGを出力する。このブースト電圧は、簡略化した項で次のように表わすことができる。
【0017】
ここで、Bは(前述のように)実効ブースト比である。実効ブースト比は、ブーストするために必要か又は望ましいブースト電圧VPXGの値に従って選択することができる。例えば、電源電圧VCCが0.8ボルトの特定の応用例においてVPXGが3.2ボルトであることが望ましいか又は必要であると仮定する。この場合、実効ブースト比Bが約4の値を有するように選択することができる。
【0018】
VPXG≒3.2V=VCC*B=(0.8V)*(4)
考察により、VPXGを実効ブースト比Bで割ったものとVCCとの関係は、実質的に線形である。電源電圧が規定の値よりも高い場合には、この実効ブースト比によってブースト電圧が必要以上に高くなることが起こる。例えば、同等な実効ブースト比Bを有する同じブースタ回路を使用するときにVCCが約1.3ボルトであると仮定すると、ブースト電圧VPXGは5.2ボルトになり、これは、コアセル検出回路には高すぎる場合がある。
【0019】
VCC*B≒(1.3V)*(4)=VPXG=5.2V
ブースト電圧VPXGが高すぎるかどうかは、使用している特定の回路に依存する。0.8ボルトの電源電圧VCCを利用するフラッシュメモリデバイスでは、コアセル電流検出回路などの特定の回路には、4.0ボルトのブースト電圧でも高すぎることがある。要するに、電源電圧VCCの変動によって、ブースト電圧が許容できない高いレベルまで上昇することがある。
【0020】
チップ又はメモリデバイスに与えられる電源電圧のおよその範囲は、応用例によって大きく異なることがある。当然ながら、電源電圧は、デバイスの使用期間によっても大きく異なることがある。多くのフラッシュメモリの応用例において電源を提供するために、例えばバッテリが利用されている。バッテリからメモリデバイスに与えられる電源電圧は時間と使用量によって低下することがあるが、すべての使用段階において性能が一貫していることが望ましい。例えば、使用する寿命の最初ではバッテリ電圧は比較的高いが(1.2ボルト)、使用する寿命の終わりでは低くなることがある(例えば、0.8ボルト)。しかしながら、メモリデバイス40は、デバイスの寿命の間ずっと適切に動作し続けなければならない。
【0021】
次に図2を参照すると、この図はメモリ100のブロック図を示す。例示した実施形態において、メモリ100は、デジタル・データを記憶するための相補型金属酸化膜半導体(CMOS)集積回路として形成されたフラッシュメモリとして構成される。しかしながら、メモリ100は、他の適用な形態をとることができ、実際に、本明細書に示す原理は、回路の動作を変更又は改善するために、特定のノードにおける電圧値を制限又はクランプすることが必要か又は望ましい他の適当な回路にも適用することができる。メモリ100は、コアセルアレイ102、ロウすなわちXアドレスデコーダ104、コラムすなわちYアドレスデコーダ106、アドレス入力回路108、ブースト回路111、センスアンプ回路114、及びデータ出力回路116を含む。ブースト回路111は、ブースト回路110と電圧レベルクランプ回路112(クランプ回路)を含む。
【0022】
図2において、クランプ回路112は、ブースト回路110の外部にあるように示されている。クランプ回路112は、この構成に限定されない。他の実施形態において、クランプ回路112は、ブースト回路110の内部にある。同様に図2において、クランプ回路112は、ブースト回路111の内部にあるように示されている。クランプ回路112は、この構成に限定されない。他の実施形態において、クランプ回路112は、ブースト回路111の外部にあり、1つ又は複数の追加的なブースト回路(図2に図示せず)に接続することができる。
【0023】
コアセルアレイ102は、それぞれデータを記憶するように構成された複数のコアセルを含む。いくつかの応用例では、各コアセルが、1つのデータビットを記憶することがあり、他の応用例では、各コアセルが、複数のデータビットを記憶することがある。コアセルアレイ102の各コアセルは、アドレス入力回路108において対応するセル・アドレスを提供することによってアクセスされる。各コアセルは、Xアドレスデコーダ104とYアドレスデコーダ106によって復号される固有アドレスを有する。
【0024】
一般に、Xアドレスデコーダ104は、アドレス入力回路108から提供されるアドレス入力信号に応じて、図2にWL0〜WLnで示された複数のワード線のうちの1つのワード線をアクティブにする。各ワード線は、コアセルアレイ102の1つのロウに対応付けられる。ワード線がアクティブにされたとき、そのワード線に対応付けられたコアセルがオンになり、電流を吸い込み始める。コアセルを適当にオンにするためには、ワード線の電位を、3.0〜4.0Vのような実質的な電位差だけ変化させなければならない。
【0025】
Yアドレスデコーダ106は、コアセルアレイ102の適当なコラムをセンスアンプ回路114に結合する。Yアドレスデコーダ106は、アドレス入力回路108からのアドレスに応答して、コアセルアレイ102の複数のコラムの中から選択したコラムを復号する。センスアンプ回路114は、コアセルアレイ102のうちの選択したコアセルの電流を検出し、選択したコアセルに記憶された1つ又は複数のデータビットの2進状態を決定する。データ出力回路116は、メモリ100の外で使用するために、メモリ100の出力に、センスアンプ回路114が検出したコアセルデータを提供する。コアセルアレイ102の個々のコアセルには、必要に応じて、プログラミングし、読み出し、検証し、消去し、他の動作を実行するための図2に示していない他の回路が設けられる。
【0026】
メモリ100は、図2でVCCと示された電源電圧に基づいて動作する。VCCとグランドの間の電位差が電源電圧であり、0.8〜3.3ボルトの範囲でよい。電源電圧VCCの適合性はメモリ100の製造技術を含む様々な要因に依存する。一般的に、先進のCMOSプロセスにおいて、電源電圧は、名目上0.8ボルトになる。絶対項において、この電圧は、−0.9ボルトのpチャネルトランジスタの「ターンオン」又はスレッショルド電圧Vtp及び+1.0ボルトのnチャネルトランジスタのターンオン又はスレッショルド電圧Vtn の大きさよりも低いか又はそれに匹敵する。
【0027】
図2の実施形態において、メモリ100は、0.8ボルトのような低い電源電圧で動作することができる。そのような低い電源電圧レベルにおいて、いくつかの回路は、十分に或いはまったく動作しない。特に、コアセルアレイ102は、各コアセルに適当にアクセスするために実質的なワード線電圧の変化を必要とする。
【0028】
ワード線電圧を適当に変化させるために、メモリ100は、ブースト回路110とクランプ回路112を含むブースト回路111を含む。ブースト回路110は、Xアドレスデコーダ104に結合されたブーストノード120にブースト電圧を生成する。図2において、ブーストノード120は、VPXGと示されている。Xアドレスデコーダ104は、ブースト電圧に応答して、アクティブ時にアクティブ化されたワード線のワード線電圧を、コアセルアレイ102のコアセルにアクセスするのに適したブースト電圧に高める。例えば、ブースト回路110は、ブーストノード120の電圧を実質的に3.0〜4.0ボルトだけ高めることがある。
【0029】
クランプ回路112は、アドレス入力回路108からノード122にアドレス遷移検出(ATD:address transition detect )信号(ATDとも示されている)を受け取る。メモリ100に提供されるアドレス入力のうちの1つ又は複数の変動に応じて、アドレス遷移検出信号は、しばらくの期間、アクティブレベル(通常は、ロジック「ハイ」又はロジック「1」の値)になる。
【0030】
クランプ回路112は、ATD信号に応答して、ブーストノード120のブースト電圧VPXGが高くなりすぎるのを防止する。すなわち、クランプ回路112は、ブースト電圧値の制限又はクランピングを制御する。
【0031】
図3は、図2のクランプ回路112を示す回路図である。クランプ回路112は、トランジスタQ1210、トランジスタQ2220、トランジスタQ3230、固有の選択されたスレッショルド電圧Vclamp を有するトランジスタQ4240、トランジスタQ5250、1対のトランジスタQ6260及びQ7270によって構成されたゲート265、及び抵抗器R280を含む。
【0032】
トランジスタ210、220、230、240、250、260、及び270は、図3の回路図に添字付き変数W及びLで示されたデバイスサイズを有する。表1に、図3のクランプ回路112の現在好ましい有用な実施形態のデバイスサイズの例を示す。
【0033】
図3を参照して表1に示したスレッショルド電圧とデバイスサイズは、単なる例に過ぎないことを理解されたい。適当な場合に、当業者が使用可能な他のデバイスサイズ、回路構成、又は応用技術を使用又は代用することができる。
【0034】
ATD信号は、ノード205に与えられる。有効な実施形態において、図3のノード205は、図2のノード122と同じノードになる。しかしながら、ノード205とノード122が同じでなくてもよく、ノード205と122の間に回路、デバイス及び/又は論理要素を実装することができることを理解されたい。ATD信号の相補信号ATD(バー)が、ノード275に与えられる。
【0035】
図3には、ATD信号の相補信号ATD(バー)を生成するために必要な回路が示されていない。しかしながら、当業者は、そのような回路を容易に考案することができる。例示的な実施形態において、ATD信号は、メモリデバイス100で受け取ったアドレス信号のうちのどれかの遷移後に生成される所定の持続時間のパルスを含む。
【0036】
さらに、ATD信号の相補信号ATD(バー)を、当業者に既知の任意の方法で生成することができることを理解されたい。様々な条件下で特定の信号出力及びその相補信号を提供するために、例えば、ラッチ又はフリップフロップ機構又は類似の機能論理回路(図3には図示せず)を実装することができる。あまり複雑でない解決策は、当業者に知られているCMOS(相補型MOS)インバータなどのインバータを利用することによって信号の反転信号又は非反転信号を提供することである。
【0037】
トランジスタQ1210は、ATD信号を受け取るためにノード205に結合されたゲートと、電源電圧VCCに結合されたソースと、ノード255に結合されたドレインとを有する。トランジスタQ1210は、図3に示したような幅W1 と長さL1 を有する。トランジスタQ1210は、pチャネルトランジスタであり、より詳細には、図3に記号内に描かれた対角線によって示されるように、低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタQ1210は、約−0.5ボルトの公称スレッショルド電圧を有する。このスレッショルド電圧は、一般に−1.2ボルトの従来のpチャネルトランジスタのスレッショルド電圧よりかなり低い。
【0038】
トランジスタQ2220は、ATD信号を受け取るためにノード205に結合されたゲートと、グランド電位に結合されたソースと、ノード255に結合されたドレインとを有する。トランジスタQ2220は、図3に示したような幅W2 と長さL2 を有する。トランジスタQ2220は、従来のnチャネルトランジスタである。例示的な実施形態において、トランジスタQ2220は、約1.0ボルトのスレッショルド電圧を有する。
【0039】
ノード205のATD信号は、トランジスタQ1210及びQ2220のゲートを制御する。低スレッショルドpチャネルトランジスタQ1210は、電源電圧VCCとノード255の間の電圧制御式スイッチとして動作する。導通しているとき(すなわち、スイッチが閉じているとき)、Q1210は、ノード255をVCCに向かって「引き上げる」ように働く。NチャネルトランジスタQ2 220は、グランド電位とノード255の間の電圧制御式スイッチとして動作する。導通しているとき、Q2220は、ノード255をグランド電位に向けて「引き下げる」ように働く。
【0040】
ATD信号の相補信号ATD(バー)は、ノード275に与えられる。トランジスタQ5250は、ATD(バー)信号を受け取るためにノード275に結合されたゲートと、電源電圧VCCに結合されたソースと、ノード225でトランジスタQ4240に結合されたドレインとを有する。トランジスタQ5250は、図3に示したような幅W5 と長さL5 を有する。トランジスタQ5250は、pチャネルトランジスタであり、より詳細には、図3において記号内に描かれた対角線で示すように、低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタQ5250は、約−0.5ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般に−1.2ボルトの従来のpチャネルトランジスタのスレッショルド電圧よりかなり低い。
【0041】
ノード275のATD(バー)信号は、トランジスタQ5250のゲートを制御する。低スレッショルドpチャネルトランジスタQ5250は、電源電圧VCCとノード225の間で電圧制御式スイッチとして動作する。導通しているとき(すなわち、スイッチが閉じているとき)、Q5250は、ノード225をVCCに向かって「引き上げる」ように働く。
【0042】
トランジスタQ4240は、ノード225でトランジスタQ5250に結合されたソースと、電圧信号VCLを受け取るためにノード235に結合されたゲートと、ノード245に結合されたドレインと、電源電圧VCCに結合されている基板(又はバルク)及びnウェルとを有する。トランジスタQ4240は、図3に示したように幅W4と長さL4 を有する。トランジスタQ4240は、pチャネルトランジスタであり、より詳細には、図3において記号内に描かれた対角線で示したように、低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタQ4240は、約−0.8ボルトのスレッ ショルド電圧を有する。この例示的なスレッショルド電圧は、一般に−0.2ボルトの従来のpチャネルトランジスタのスレッショルド電圧よりも低い。
【0043】
MOSFETなどのトランジスタのスレッショルド電圧が製造中に制御されることは、当業者に周知である。デバイスの製造プロセスでは、スレッショルド電圧の選択において多少の自由度がある。しかしながら、特定のプロセスのMOSFETには、標準の値が広く一般に使用されている。Q4240の場合、スレッショルド電圧Vtp4 は、クランプ回路112、ブースト回路110、及びブースト回路111のクランプ電圧Vclamp である。電圧ブースト中にクランプ効果が起こり始める電圧はクランプ電圧Vclamp で決定まることが好ましい。スレッショルド電圧Vtp4 の値は、クランプ電圧Vclamp の目標値と一致するように製造中に具体的に規定される。この意味において、クランプ電圧Vclamp と等価スレッショルド電圧Vtp4 は、クランプ回路112内の他のトランジスタに対して特有である。厳密な意味において、Vclamp は、トランジスタQ4240のスレッショルド電圧Vtp4 の絶対値と等価であるように、すなわち次のように定義される。
【0044】
Vclamp =|Vtp4 |
スレッショルド電圧Vtp4 の「特別な」値は別にして、トランジスタQ4240とトランジスタQ4240自体を作製するため使用される製造プロセスは、特に独特でないことを理解されたい。また、本明細書で説明する全てのスレッショルド電圧が、温度やその他の条件、ならびに工程の変動によって変化することがあることを理解されたい。本明細書に示した値は、単に名目上のものである。
【0045】
トランジスタQ4240は、一般に、Q4240のゲート・ソース間電圧が、Q4240のスレッショルド電圧Vtp4 (すなわち、クランプ電圧Vclamp )よりも低い場合に導通する。そのように、ノード235の電圧信号VCLは、トランジスタQ4240のゲートをある程度制御する。同様に、電源電圧VCCは、トランジスタQ4240がオンになるかどうかに影響を及ぼすことがある。例えば、トランジスタQ5250が、オンの場合すなわち導通している場合、ノード225は、約VCCである。VCCが、絶対項において、Q4240のスレッショルド電圧Vtp4 (すなわち、クランプ電圧Vclamp )よりも低い場合、例えば、VCCが0.7VでVtp4 =Vclamp =−0.8Vの場合、
VCL(すなわち、VCC<VCL<0V)の両極値では、トランジスタQ4240はオフである。
【0046】
VGS=VCL−VCC<Vtp4 =Vclamp の場合、Q4240はオンである。
【0047】
VGSVCL=0V =0−0.7V=−0.7V>−0.8Vの場合、Q4240はオフである。
【0048】
VGS(VCL=VCC)=0.7V−0.7V=0V>−0.8Vの場合、Q4240はオフである。
【0049】
VCCの値が、絶対項でQ4240のスレッショルド電圧Vtp4 (クランプ電圧Vclamp )よりも大きい場合、Q4240は、VCLがVCCとVtp4 を加えた値よりも小さいときにオンになり、すなわち導通する。概略的には、Q4240が導通することができる場合(すなわち、VCC>|Vtp4 |)、Q4240は、VCLがほぼグランド電位(すなわち「ロー」)の場合に導通する。
【0050】
抵抗器280は、ノード245とグランド電位の間に接続され、ノード245においてQ3230のゲートとQ4240のドレインに結合される。有用な実施形態において、抵抗器280は、実質的に9kΩの抵抗Rを有する。抵抗器280が、この例示的な値に限定されず、他の値を使用できることを理解されたい。抵抗器280は、シリコン又はポリシリコンにドープするか、あるいはトランジスタや他の能動素子に適当にバイアスをかけるような任意の適当な方法で構成することができる。抵抗器280は、トランジスタQ4240がオンでないとき、すなわち導通していないときに、ノード245、すなわちトランジスタQ3230のゲートをグランド電位に向かって引き下げる図3のクランプ回路112の目的を満たす。
【0051】
トランジスタQ3230は、電源電圧VCCに結合されたソースと、ノード245においてトランジスタQ4240と抵抗器280とに結合されたゲートと、トランジスタQ6260及びQ7270のゲートを含むノード255に結合されたドレインとを有する。トランジスタQ3230は、図3に示したように幅W3 と長さL3を有する。トランジスタQ3250は、pチャネルトランジスタであり、より詳細には、図3において記号内に描かれた対角線で示したような低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタQ3250は、約−0.5ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般に−1.2ボルトの従来のpチャネルトランジスタのスレッショルド電圧よりかなり低い。
【0052】
ノード245のトランジスタQ4240と抵抗器280は、トランジスタQ3230のゲートを制御する。低スレッショルドpチャネルトランジスタQ3230は、電源電圧VCCとノード230の間で電圧制御式スイッチとして動作する。導通しているとき(すなわち、スイッチが閉じているとき)、Q3230は、ノード255をVCCに向けて「引き上げる」働きをする。
【0053】
トランジスタQ6260は、電源電圧VCCに結合されたソースと、ノード255(及び、Q1210、Q2220とQ3230のドレイン)に結合されQ7270のゲートに結合されたゲートと、電圧信号VCLを生成するためにノード235においてQ7 270のドレインに結合されたドレインとを有する。トランジスタQ6260は、図3に示したように幅W6 と長さL6 を有する。トランジスタQ6260は、pチャネルトランジスタであり、より詳細には、図3において記号内に描かれた対角線によって示したような低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタQ6260は、約−0.5ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般には−1.2ボルトの従来のpチャネルトランジスタのスレッショルド電圧よりかなり低い。
【0054】
トランジスタQ6260と同様に、トランジスタQ7270は、グランド電位に結合されたソースと、ノード255(及び、Q1210、Q2220とQ3230のドレイン)に結合されQ6260のゲートに結合されたゲートと、電圧信号VCLを生成するためにノード235においてQ6260のドレインに結合されたドレインとを有する。トランジスタQ7270は、図3に示したように幅W7 と長さL7 を有する。トランジスタQ7270は、従来のnチャネルトランジスタである。例示的な実施形態において、トランジスタQ7270は、約1.0ボルトのスレッショルド電圧を有する。
【0055】
トランジスタQ1210、Q2220及びQ3230のドレインは、ノード255において、トランジスタQ6260及びQ7270のゲートを制御する。一般に、ノード255が、「引き上げられ」(引き下げられ)、すなわちロジック・ハイの値(ロジック・ローの値)に向かう傾向があるとき、ノード235は、引き下げられ(引き上げられ)、すなわちロジック・ローの値(ロジック・ハイの値)に向かう傾向がある。このように、トランジスタQ6260及びQ7270は共に、インバータ段と同じように動作するゲート265を構成する。
【0056】
クランプ回路112の全体の動作
図3のクランプ回路112はアナログ回路であるが、デジタル用語に関連して回路の動作を説明できることを理解されたい。例えば、「ロー」のノード、「ローになる」ノード、「ローに引き下げられる」ノード、又は「ローにスイングする」ノードは、グランド電位に近づいているか、あるいは最低限でも、測定した電圧がグランド電位に対して低くなっている。同様に、「ハイ」のノード、「ハイになる」ノード、「ハイに引き上げられる」ノード、又は「ハイにスイングする」ノードは、例えば、電源電圧VCCに近づいており、あるいは最低限でも、測定した電圧がグランド電位に対して高くなっている。
【0057】
ケース1:ATDがロー、すなわちVCLがローのとき
ATD信号がローになるときは、ノード205がローになり、トランジスタQ2210はターンオフし、すなわち導通せず、トランジスタQ1210は、ターンオンして強く導通し、それによりノード255は、VCCに向かってハイに引き上げられる。その間に、ATD信号がローになるとき、ATD(バー)信号はハイになり、ノード275がハイになる。このケースでは、トランジスタQ5250(及び、従ってトランジスタQ4240)は、ターンオフし、導通しない。その結果、抵抗器280は、ノード245をグランド電位の方にローに引き下げ、それにより、トランジスタQ3230が、ターオンして強く導通し、VCCに向かってハイになるようにノード255を保持する。
【0058】
ノード255は、トランジスタQ6260及びQ7270のゲートにおいてハイになる。その結果、トランジスタQ6260はターンオフし、すなわち導通せず、トランジスタQ7270はターンオンし、すなわち導通して、ノード235における電圧VCLが、グランド電位に向かってローに引き下げられる。この例では、すなわちATDがローのとき、VCLは、ブースト回路110にもブースト回路110の実効ブースト比にも影響を及ぼさない。
【0059】
ケース2:VCC<│Vtp4 │=Vclamp のとき 以上、詳細に考察したように、電源電圧VCCが、絶対項において、トランジスタQ4240のスレッショルド電圧Vtp4 (クランプ電圧Vclamp )よりも低いとき、トランジスタQ4240は、ノード235の電圧VCLの値に関係なくターンオンしない。
【0060】
しかしながら、トランジスタQ4240が常にオフであるため、ノード235の電圧VCLは、常にロー又はグランド電位である。これは、図3の例示的な実施形態を調べると明らかである。
【0061】
トランジスタQ4240は常にオフであり、抵抗器280は、ノード245をグランド電位の方に引き下げ、それによってトランジスタQ3230がオンになり、導通して、ノード255がVCCになる。
【0062】
ノード255がVCCの場合は、トランジスタQ6260がオフであり、トランジスタQ7270が導通し、それによりノード235の電圧VCLがグランド電位になる。この場合、すなわち電源電圧VCCが、絶対項において、トランジスタQ4240のスレッショルド電圧Vtp4 (クランプ電圧Vclamp )より低いとき、VCLは、ブースト回路110にもブースト回路110の実効ブースト比にも影響を及ぼさない。
【0063】
ケース3:ATDがハイのとき;VCC>│Vtp4 │=Vclamp のとき ATD信号がハイになるとき、ノード205はハイになり、トランジスタQ1210は、ターンオフし、すなわち導通せず、トランジスタQ2220は、ターンオンして強く導通し、それによって、ノード255がグランド電位の方に引き下げられる。その間に、ATD信号がハイになるので、ATD(バー)信号がローになり、ノード275はローになる。この場合、ATD(バー)VCC(すなわち、Q5250のゲート・ソース間電圧)が、例示的な実施形態では約−0.5ボルトのスレッショルド電圧Vtp5 よりも低いため、トランジスタQ5250はターンオンする。トランジスタQ5250が導通するので、ノード225はVCCにハイに引き上げられる。
【0064】
(ATDがハイであること以外)ケース2と同じようにオフであり、ノード245がローであり、トランジスタQ3230がオンになって強く導通し、それによってノード255はVCCの方の引き上げられる。これは、ATDがハイの状態でトランジスタQ2220が導通しているので、ノード255がグランド電位の方に引き下げられるのと対照的である。
【0065】
ース1及び2と同じようにグランド電位であると仮定すると、VCL−VCC(すなわち、Q4240のゲート・ソース間電圧)が、例示的な実施形態において約−0.8ボルトのスレッショルド電圧Vtp4 より低いため、トランジスタQ4240はターンオンする。ノード245は、トランジスタQ4−240がQ5250と一緒に導通するときにハイの方に引き上げられ、抵抗器280間の電圧がVCCの方に上昇する。ノード245が高くなるほど、トランジスタQ3230の導通は弱くなる。
【0066】
トランジスタQ3230の導通が弱くなるとき、ノード255は、トランジスタQ2220によってグランドの近くまで引き下げられる。ノード255が引き下げられるとき、235の電圧VCLは、グランド電位VCCからだんだん高くなる傾向がある。これにより、トランジスタQ4240がさらに弱く導通するようになるか、すべて一緒にターンオフし、このことは、ノード245がローに引き下げられることを意味する。ノード245がローになるほど、トランジスタQ3230はより強く導通するようになる。
【0067】
トランジスタQ3230がより強く導通するようになると、ノード255は、トランジスタQ3230によってVCCの近くまで引き上げられる。ノード255がハイに引き上げられるとき、235の電圧VCLは、グランド電位の方に低くなる傾向がある。これにより、トランジスタQ4240は、オンになるか、既にオンの場合にはより強く導通し、このことは、ノード245がハイの方に引き上げられることを意味する。ノード245がハイになるとき、トランジスタQ3230は、さらに弱く導通するようになる。
【0068】
図3のクランプ回路112は、安定し、ノード235の電圧VCLに関して比較的安定した平衡点を達成する。例示的な実施形態において、トランジスタQ4240が抵抗器280よりも強いと仮定すると、VCCとVCLの差は、次のように、Q4240のスレッショルド電圧Vtp4 の絶対値として定義されるクランプ電圧Vclamp とほぼ等しくなる。
【0069】
VCC−VCLVclamp =│Vtp4 │ VCL=VCC−Vclamp =VCC−│Vtp4 │ 表1に、この結果を達成する現在好ましい実施形態の例示的な値を示す。
【0070】
一般式
ケース3の結果を得る際に、図3のクランプ回路112は、図2のブースト回路110によってブーストされる小さい電圧スイングを提供する。
【0071】
好ましい実施形態において、クランプ回路112などのクランプ回路が、平衡回路として動作することを理解されたい。クランプ回路は、ブースト回路110等のブースト回路に電圧クランプ機能を提供する。より詳細には、平衡回路は、ブースト回路にVCLなどの電圧を供給して、ブーストのために使用可能な電圧、すなわちブースト用に使用可能な電圧スイングを減少又は低下させる。VCLなどの電圧がブースト回路に常に提供されるが、この電圧は、電源電圧(本明細書に示した実施形態ではVCCとして示されたが)クランプ電圧Vclamp などのある一定の値よりも低いときに、ほぼグランド電位、あるいは、より詳細にはほぼゼロ・ボルトになることが好ましい。電源電圧(VCCなど)が、ある一定の値(すなわち、Vclamp )よりも高いときは、ブースト回路に与えられるVCLなどの電圧は、実質的にゼロより高くなり、ブースト用に使用可能な電圧を低下させ、従ってブースト電圧の値が制限又はクランプされる。
【0072】
図4と図5は、電圧クランプ入力を有する電圧ブースト回路110の一般化及び簡略化した実施形態を示すブロック図である。ブースト回路110の実施形態は、実効ブースト比Bを有する。例示的な実施形態において、ブースト回路110の実施形態は、N段の多段電圧ブースタである。段数Nは、2以上4以下であることが好ましい。
【0073】
図4に示したように、電源電圧VCCと電圧VCLが、簡略化したブースト回路110の実施形態の入力側に与えられる。簡略化したブースト回路110の実施形態によって高められる電圧は、VCC−VCLであり、これは、図1の簡略化したブースト回路50(すなわち、VCC−0すなわちVCC)よりも低い電圧である。
【0074】
説明のために、図1の電圧ブースト回路50における実効ブースト比Bに常に遭遇するグランド電位(0V)からVCCまでの電圧スイングを検討すると、以下のようになる。
【0075】
VPXG=VCC*B
この式は、最大電圧スイングを示すために以下のように表すことができる。
【0076】
VPXG=((VCC−0)*B)+0;
クランプ回路112は、図4の簡略化したブースト回路110の実施形態に、より小さい電圧スイングVCC−VCLを提供する。
【0077】
図4の簡略化したブースト回路110の実施形態によってブーストされる電圧VCC−VCLは、ブースト回路110内を伝わり、実効ブースト比Bだけブーストされ、電圧B*(VCC−VCL)が生成される。しかしながら、実効ブースト比Bの影響を受けない電圧VCLは、ブースト電圧VPXGの一成分を構成し、この成分は、以下のような簡略化した項で表わすことができる。
【0078】
VPXG=(VCC−VCL)*(B)+VCL。
【0079】
この関係は、一般的には簡略化したブースト回路110の実施形態に当てはまるが、VCLがゼロ・ボルトより高いときの方が意味が大きい。これは、以下の場合に生じる。
【0080】
VCC>Vclamp =│Vtp4 │ すなわち、図3のQ4240がオン(ATDがハイ)であり、この場合、ブースト電圧VPXGは、以下のように表すことができる。
【0081】
VPXG=(Vclamp )*(B)+VCC−Vclamp
なぜなら、
VCL≒VCC−Vclamp
であるからである。
【0082】
図5に、VCLがゼロ・ボルト又はグランド電位とほぼ等しいケースを示す。ブースト電圧VPXGの式は、以下のように、電圧クランプの無いケースに簡略化される。
【0083】
これは、以下の場合に起こる。
【0084】
VCC<Vclamp │Vtp4 │ すなわち、図3のQ4240は、オフである。
【0085】
図6は、本明細書で説明したブースト回路110とクランプ回路112の実施形態のVCCとVPXGの関係を示す図である。このグラフは、実寸で描かれておらず、VCCがVclamp よりも高くなるかVclamp よりも低くなるときのブースト電圧VPXGの増加率の変化を示すものである。
【0086】
数値例:
表2は、ブースト回路110とクランプ回路112の実施形態に関して、表1
と4の実効ブースト比Bを仮定したときの、一連の数値例を示す。
【0087】
表1に示したように、VCCが0.7ボルトの場合、Q4240がオフであり、VCCがVclamp より低く、電圧VCLが約0Vである。ブースト電圧VPXGは以下の通りである。
【0088】
VPXG=(0.7−0V)*(4)+0V=2.8V
VCCが0.9ボルトの場合、Q4240が導通し、VCCがVclamp より高く、電圧VCLが約0.1Vである。ブースト電圧VPXGは以下の通りである。
【0089】
VPXG=(0.9−0.1V)*(4)+0.1V=3.3V
VCCが1.1ボルトの場合、Q4240が導通し、VCCがVclamp より高く、電圧VCLが約0.3Vである。ブースト電圧VPXGは以下の通りである。
【0090】
VPXG=(1.1−03V)(4)+0.3V=3.5V
図6に関する数値例の場合、電源電圧VCC=VCC’が1.3ボルトであると仮定すると、クランプ回路112において、Q4240が導通し、VCC=VCC’がVclamp よりも高く、電圧VCL=VCL’が約0.5Vである。クランプされたブースト電圧VPXGは以下の通りである。
【0091】
VPXG=(B*Vclamp )+VCL
=(4*0.8V)+0.5V=3.7V
同様に、クランプ回路が無い場合、ブースト電圧VPXGは以下の通りである。
【0092】
VPXG=(B*VCC’)
=(4*1.3V)=5.2V
この実施形態において、3.2ボルトのブースト電圧VPXGが、コアセルにアクセスするのに十分なワード線電圧を提供し、また4.0ボルトを超えるVPXGが、コアセル検出回路には高すぎるワード線電圧を提供すると仮定する。この例では、クランプされていないVPXG(5.2V)ははるかに高すぎるが、クランプされたVPXG(3.7V)は、コアセルにアクセスして適当な検出を可能にするために許容可能な範囲内にある。
【0093】
以上のことから、現在好ましい実施形態が、フラッシュメモリに平衡回路又は電圧クランプ回路を提供することが分かる。フラッシュメモリの電圧ブースト回路は、フラッシュメモリの電源電圧の一部を、メモリのコアセルアレイ内のコアセルにアクセスするのに適したワード線電圧レベルに高めることができるブースト回路を含む。電圧ブースト回路は、電源電圧が規定値を超えたときにブースト回路によるブーストに使用可能な電源電圧の一部分を低下させるためにブースト回路にゼロでない調整電圧を提供するための平衡又はクランプ回路を含む。
【0094】
本発明の特定の実施形態を示して説明してきたが、修正を行うことができる。例えば、適当な応用例において、個々のトランジスタの向き、すなわちpチャネルとnチャネルを逆にすることができる。さらに、本明細書に示した創意に富む概念は、メモリデバイス以外の回路に適用することができる。従って、特許請求の範囲に、本発明の真の趣旨及び意図の範囲内にあるような全ての変更及び修正を含むように意図される。
【図面の簡単な説明】
【図1】 簡略化した電圧ブースト回路のブロック図である。
【図2】 メモリのブロック図である。
【図3】 図2のメモリに使用するクランプ回路のブロック図である。
【図4】 電圧クランプ入力を備えた本実施形態の一般化した電圧ブースト回路のブロック図である。
【図5】 電圧クランプ入力がゼロに保持された本実施形態の一般化した電圧ブースト回路のブロック図である。
【図6】 ブースト回路110とクランプ回路112の実施形態のVCCとVPXGの関係を示す図である。
Claims (13)
- フラッシュメモリ用の電圧ブースト回路であって、
フラッシュメモリの電源電圧を、該メモリのコアセルにアクセスするのに適したワード線電圧レベルにブーストするブースト回路と、
前記電源電圧が規定値を超えたときに前記ブースト回路にゼロでない調整電圧を供給して、前記ブースト回路によるブースト動作で使用可能な前記電源電圧を低下させる平衡回路とを備え、
前記平衡回路は、前記コアセルのアドレス遷移に応答して、前記アドレス遷移中に、前記調整電圧をフィードバックして所望のスレッショルド電圧に前記調整電圧を調整する、電圧ブースト回路。 - 電源電圧をブーストするための電圧ブースト回路と協働して用いられるメモリ用の電圧クランプ回路であって、
前記電圧ブースト回路へ供給する安定電圧をフィードバックして、前記安定電圧を調整するフィードバックループを備え、
前記フィードバックループは、
コアメモリセルのアドレス遷移に応答して、前記電圧ブースト回路に結合された出力ノードに前記安定電圧を供給するための第1のスイッチング素子と、
前記出力ノードにゲートが結合され、クランプ電圧としての役割を果たすスレッショルド電圧を有する第1のトランジスタと、
前記アドレス遷移に応答して、前記第1のトランジスタのソースに電源電圧を供給するように構成されたプルアップトランジスタと、
前記第1のトランジスタのドレインにゲートが接続され、前記第1のスイッチング素子を制御するように構成されたプルダウントランジスタとを含み、
前記電圧クランプ回路は、前記電源電圧が規定値を超えたときに、前記安定電圧を用いて前記電圧ブースト回路によるブースト動作で使用可能な前記電源電圧を低下させるようにする、電圧クランプ回路。 - 前記フィードバックループの入力に接続され、コアメモリセルのアドレス遷移期間中に前記電圧クランプ回路の動作をイネーブル状態とする第2のスイッチング素子をさらに備える、請求項2に記載の電圧クランプ回路。
- メモリ用の電圧ブースト回路であって、
ブーストノードに結合され、ワード線電圧をブーストして前記メモリのコアセルにアクセスするためのブースト回路と、
前記ブースト回路の入力に結合され、調整電圧を前記ブースト回路に提供するクランプ回路とを有し、
前記クランプ回路は、前記ワード線電圧が規定値を超えたときに、前記調整電圧を用いて前記ブースト回路によるブースト動作で使用可能な前記ワード線電圧を低下させるように、前記コアセルのアドレス遷移に応答して、前記アドレス遷移中に、前記調整電圧をフィードバックすることによって前記ブーストノードを所望の電圧にクランプするスレッショルド電圧クランプトランジスタを有する、電圧ブースト回路。 - 前記クランプ回路は、
前記スレッショルド電圧クランプトランジスタのドレインと接地との間に結合された抵抗器と、
前記ブースト回路の入力に結合され、前記アドレス遷移に応答して前記調整電圧を前記ブースト回路に提供する、1対のトランジスタを含むインバータ素子と、
前記スレッショルド電圧クランプトランジスタと前記抵抗器との接続ノードにゲートが結合されるとともに、前記インバータ素子の入力にドレインが結合されるスイッチング素子とをさらに有する、請求項4に記載の電圧ブースト回路。 - 前記クランプ回路は、前記メモリのアドレス変化に応答して前記ブーストノードのクランプ動作を制御するように構成されている、請求項4に記載の電圧ブースト回路。
- メモリであって、
コアセルアレイと、
複数のワード線のうちの1つ又は複数のワード線をアクティブにするように構成されたアドレスデコーダであって、該複数のワード線の各ワード線が前記コアセルアレイの1つのロウに対応付けられている、前記アドレスデコーダと、
前記メモリの電源電圧をブーストして、前記アドレスデコーダに結合されたブーストノードにブースト電圧を生成するように構成されたブースト回路であって、アクティブになったときに1つ又は複数のワード線のうちの1つのワード線電圧を前記コアセルアレイのコアセルにアクセスするのに適したブースト電圧にブーストし、前記アドレスデコーダが該ブースト電圧に応答するようになっている、前記ブースト回路と、
前記ブースト回路に結合され、前記電源電圧が規定値を超えたときに、前記ブースト回路にゼロでない調整電圧を供給して、前記ブースト回路によるブースト動作で使用可能な前記電源電圧を低下させる平衡回路とを有し、
前記平衡回路は、前記コアセルのアドレス遷移に応答して、前記アドレス遷移中に、前記調整電圧をフィードバックして所望のスレッショルド電圧に前記調整電圧を調整する、前記メモリ。 - メモリにおいて、ブースト電圧を許容可能なレベルにクランプする方法であって、
平衡回路によって、前記メモリのコアセルのアドレス遷移に応答して、前記アドレス遷移中に、フィードバックによって所望のスレッショルド電圧に調整された調整電圧を生成し、
電圧ブースト回路によって前記メモリの電源電圧をブースト電圧にブーストし、
前記電源電圧が規定値を超えたときに、前記調整電圧を用いてブースト動作に使用可能な前記電源電圧を低下させることにより前記ブースト電圧を許容可能なレベルにクランプすることを含む、方法。 - 前記調整電圧の生成が、前記メモリの1つ又は複数のアドレス入力の遷移に応答して行われる、請求項8に記載の方法。
- 前記ブースト電圧を用いて前記メモリのコアセルにアクセスすることをさらに含む、請求項8に記載の方法。
- メモリ用の電圧ブースト回路であって、
前記メモリの電源電圧をブースト電圧にブーストするための手段と、
前記メモリのコアセルのアドレス遷移に応答して、前記アドレス遷移中に、フィードバックによって所望のスレッショルド電圧に調整された調整電圧を生成するための手段と、
前記電源電圧が規定値を超えたときに、前記調整電圧を用いて、ブースト動作で使用可能な前記電源電圧を低下させることによって前記ブースト電圧をクランプするための手段とを有している、前記電圧ブースト回路。 - 前記メモリの1つ又は複数のアドレス入力の遷移を検出するための手段をさらに有する、請求項11に記載の電圧ブースト回路。
- 前記ブースト電圧を用いて前記メモリのコアセルにアクセスするための手段をさらに有する、請求項11に記載の電圧ブースト回路。
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