JP2001035174A - 半導体記憶装置の昇圧回路 - Google Patents
半導体記憶装置の昇圧回路Info
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Abstract
(57)【要約】
【課題】 本発明は、半導体記憶装置に関し、昇圧電圧
の電源電圧変動及び温度変動を補償した昇圧回路を有す
る半導体記憶装置を提供することを目的とする。 【解決手段】 半導体記憶装置の昇圧回路において、電
源電圧の変動による昇圧電圧の変動を抑制するための負
の電源電圧依存性及び温度の変動による昇圧電圧の変動
を抑制するための正の温度依存性を有する補償回路を有
するように構成する。
の電源電圧変動及び温度変動を補償した昇圧回路を有す
る半導体記憶装置を提供することを目的とする。 【解決手段】 半導体記憶装置の昇圧回路において、電
源電圧の変動による昇圧電圧の変動を抑制するための負
の電源電圧依存性及び温度の変動による昇圧電圧の変動
を抑制するための正の温度依存性を有する補償回路を有
するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に半導体記憶装置内の電源電圧昇圧回路により昇
圧した昇圧電圧の電源電圧及び温度に対する変動を補償
した半導体装置に関する。
し、特に半導体記憶装置内の電源電圧昇圧回路により昇
圧した昇圧電圧の電源電圧及び温度に対する変動を補償
した半導体装置に関する。
【０００２】
【従来の技術】図１はフラッシュメモリの概念図を示す
図である。図１のフラッシュメモリは、主に、セルアレ
イ１０１、リファレンスセル１０２、センスアンプ１０
３、制御回路１０４、昇圧回路１０５、スイッチ１２０
から１２３、ＭＯＳトランジスタ１２４から１２６を有
する。セルアレイ１０１は、データ”１”または”０”
を記憶するメモリセル１１０から１１３を有する。
図である。図１のフラッシュメモリは、主に、セルアレ
イ１０１、リファレンスセル１０２、センスアンプ１０
３、制御回路１０４、昇圧回路１０５、スイッチ１２０
から１２３、ＭＯＳトランジスタ１２４から１２６を有
する。セルアレイ１０１は、データ”１”または”０”
を記憶するメモリセル１１０から１１３を有する。
【０００３】先ず最初に、フラッシュメモリのセルアレ
イ１０１のメモリセル１１０よりデータを読み出す場合
の動作について説明する。制御回路１０４より、昇圧回
路１０５の昇圧開始信号ＫＩＣＫＢが出力される。これ
により、昇圧回路１０５により昇圧された電圧がノード
ａに出力される。制御回路１０４より、ワード線ＷＬ０
を選択するために、ワード線選択信号ＷＳＥＬ０が出力
され、スイッチ１２０がオンとなる。これにより昇圧回
路１０５で昇圧された電圧が、ワード線ＷＬ０に供給さ
れる。また、制御回路１０４より、ビット線Ｂ０を選択
するために、ビット線選択信号ＢＳＥＬ０が出力されＭ
ＯＳトランジスタ１２４がオンとなる。同時に、制御回
路１０４より、リファレンスセルを選択するための選択
信号ＷＳＥＬとＢＳＥＬが出力されスイッチ１２３及び
ＭＯＳトランジスタ１２６がオンとなる。これにより、
メモリセル１１０を流れる電流と、リファレンスセル１
０２を流れる電流がセンスアンプ１０３に入力される。
センスアンプ１０３は２つの入力電流を比較し、リファ
レンスセル１０２を流れる電流よりも、メモリセル１１
０を流れる電流の方が大きい場合には、センスアンプ出
力Ｄより”１”を出力する。逆に、リファレンスセル１
０２を流れる電流よりも、メモリセル１１０を流れる電
流の方が小さい場合には、センスアンプ出力Ｄより”
０”を出力する。同様に、他のメモリセル１１１、１１
２、１１３よりデータを読み出すことができる。
イ１０１のメモリセル１１０よりデータを読み出す場合
の動作について説明する。制御回路１０４より、昇圧回
路１０５の昇圧開始信号ＫＩＣＫＢが出力される。これ
により、昇圧回路１０５により昇圧された電圧がノード
ａに出力される。制御回路１０４より、ワード線ＷＬ０
を選択するために、ワード線選択信号ＷＳＥＬ０が出力
され、スイッチ１２０がオンとなる。これにより昇圧回
路１０５で昇圧された電圧が、ワード線ＷＬ０に供給さ
れる。また、制御回路１０４より、ビット線Ｂ０を選択
するために、ビット線選択信号ＢＳＥＬ０が出力されＭ
ＯＳトランジスタ１２４がオンとなる。同時に、制御回
路１０４より、リファレンスセルを選択するための選択
信号ＷＳＥＬとＢＳＥＬが出力されスイッチ１２３及び
ＭＯＳトランジスタ１２６がオンとなる。これにより、
メモリセル１１０を流れる電流と、リファレンスセル１
０２を流れる電流がセンスアンプ１０３に入力される。
センスアンプ１０３は２つの入力電流を比較し、リファ
レンスセル１０２を流れる電流よりも、メモリセル１１
０を流れる電流の方が大きい場合には、センスアンプ出
力Ｄより”１”を出力する。逆に、リファレンスセル１
０２を流れる電流よりも、メモリセル１１０を流れる電
流の方が小さい場合には、センスアンプ出力Ｄより”
０”を出力する。同様に、他のメモリセル１１１、１１
２、１１３よりデータを読み出すことができる。
【０００４】図２は、リファレンスセル１０２及びセル
アレイ１０１内の各メモリセルのゲート電圧とドレイン
電流の関係を示す図である。実線２０１はセルアレイ１
０１内のメモリセルに”１”が記憶されている場合のゲ
ート電圧とドレイン電流の関係を示す。実線２０２はセ
ルアレイ１０１内のメモリセルに”０”が記憶されてい
る場合のゲート電圧とドレイン電流の関係を示す。ま
た、実線２０３はリファレンスセル１０２のゲート電圧
とドレイン電流の関係を示す。
アレイ１０１内の各メモリセルのゲート電圧とドレイン
電流の関係を示す図である。実線２０１はセルアレイ１
０１内のメモリセルに”１”が記憶されている場合のゲ
ート電圧とドレイン電流の関係を示す。実線２０２はセ
ルアレイ１０１内のメモリセルに”０”が記憶されてい
る場合のゲート電圧とドレイン電流の関係を示す。ま
た、実線２０３はリファレンスセル１０２のゲート電圧
とドレイン電流の関係を示す。
【０００５】破線２０４は、フラッシュメモリに供給さ
れた電源電圧がリファレンスセル１０２及びセルアレイ
１０１内の各メモリセルのゲートに供給された場合を示
す。電源電圧がセルアレイ１０１内のメモリセル及びリ
ファレンスセル１０２のゲートに供給された場合、セル
アレイ１０１内のメモリセルに”１”が記憶されている
場合には、リファレンスセル１０２のドレイン電流より
もセルアレイ１０１内のメモリセルのドレイン電流の方
が大きいので、センスアンプ１０３により、記憶デー
タ”１”を識別することができる。しかし、セルアレイ
１０１内のメモリセルに”０”が記憶されている場合に
は、リファレンスセル１０２のドレイン電流とセルアレ
イ１０１内のメモリセルのドレイン電流が共に非常に小
さく、センスアンプ１０３により、記憶データ”０”を
識別することができない。このために、記憶データを読
み出す際には、セルアレイ１０１内の各メモリセルおよ
びリファレンスセル１０２のゲートに供給する電圧を、
破線２０５に示す電圧に昇圧することが必要である。
れた電源電圧がリファレンスセル１０２及びセルアレイ
１０１内の各メモリセルのゲートに供給された場合を示
す。電源電圧がセルアレイ１０１内のメモリセル及びリ
ファレンスセル１０２のゲートに供給された場合、セル
アレイ１０１内のメモリセルに”１”が記憶されている
場合には、リファレンスセル１０２のドレイン電流より
もセルアレイ１０１内のメモリセルのドレイン電流の方
が大きいので、センスアンプ１０３により、記憶デー
タ”１”を識別することができる。しかし、セルアレイ
１０１内のメモリセルに”０”が記憶されている場合に
は、リファレンスセル１０２のドレイン電流とセルアレ
イ１０１内のメモリセルのドレイン電流が共に非常に小
さく、センスアンプ１０３により、記憶データ”０”を
識別することができない。このために、記憶データを読
み出す際には、セルアレイ１０１内の各メモリセルおよ
びリファレンスセル１０２のゲートに供給する電圧を、
破線２０５に示す電圧に昇圧することが必要である。
【０００６】さらに、この昇圧した電圧２０５が、電源
電圧変動または温度変動等により、破線２０６のように
低下すると、上記と同様に、セルアレイ１０１内のメモ
リセルから”０”を読み出す際のマージンが減少する。
一方、この昇圧した電圧２０５が、電源電圧変動または
温度変動等により更に破線２０７のように上昇すると、
セルアレイ１０１内のメモリセルに”０”を書き込んで
しまう場合がある。
電圧変動または温度変動等により、破線２０６のように
低下すると、上記と同様に、セルアレイ１０１内のメモ
リセルから”０”を読み出す際のマージンが減少する。
一方、この昇圧した電圧２０５が、電源電圧変動または
温度変動等により更に破線２０７のように上昇すると、
セルアレイ１０１内のメモリセルに”０”を書き込んで
しまう場合がある。
【０００７】図３は、従来の昇圧回路１０５の回路図を
示した図である。昇圧回路１０５は、ＰＭＯＳトランジ
スタｔｒ１、ＮＭＯＳトランジスタｔｒ２、ｔｒ３、ｔ
ｒ１５、インバータ３０１、３０２、３０３、キャパシ
タＣａ、Ｃｂ、及びクランプ回路３１０を有する。クラ
ンプ回路３１０はＰＭＯＳトランジスタｔｒ４、ＮＭＯ
Ｓトランジスタｔｒ５、ｔｒ６、インバータ３０４，３
０５を有する。また、図４は、従来の昇圧回路１０５の
動作タイミングを示した図である。
示した図である。昇圧回路１０５は、ＰＭＯＳトランジ
スタｔｒ１、ＮＭＯＳトランジスタｔｒ２、ｔｒ３、ｔ
ｒ１５、インバータ３０１、３０２、３０３、キャパシ
タＣａ、Ｃｂ、及びクランプ回路３１０を有する。クラ
ンプ回路３１０はＰＭＯＳトランジスタｔｒ４、ＮＭＯ
Ｓトランジスタｔｒ５、ｔｒ６、インバータ３０４，３
０５を有する。また、図４は、従来の昇圧回路１０５の
動作タイミングを示した図である。
【０００８】図３において、ＫＩＣＫＢがＨＩＧＨから
ＬＯＷとなると、ＰＭＯＳトランジスタｔｒ１がオンし
てＫＩＣＫ０がＨＩＧＨとなる。また、ＮＭＯＳトラン
ジスタｔｒ３はオフする。同時にＮＭＯＳトランジスタ
ｔｒ１５がオフして、ノードｂｂ４がフローティングと
なる。ノードｂｂ４は、ＮＭＯＳトランジスタｔｒ２の
ドレインとゲート間のキャパシタ（容量）によるカップ
リングで電源電圧以上の電圧に上昇し、またＮＭＯＳト
ランジスタｔｒ２はオンしてキャパシタＣａ、及びＣｂ
を急速に充電する。
ＬＯＷとなると、ＰＭＯＳトランジスタｔｒ１がオンし
てＫＩＣＫ０がＨＩＧＨとなる。また、ＮＭＯＳトラン
ジスタｔｒ３はオフする。同時にＮＭＯＳトランジスタ
ｔｒ１５がオフして、ノードｂｂ４がフローティングと
なる。ノードｂｂ４は、ＮＭＯＳトランジスタｔｒ２の
ドレインとゲート間のキャパシタ（容量）によるカップ
リングで電源電圧以上の電圧に上昇し、またＮＭＯＳト
ランジスタｔｒ２はオンしてキャパシタＣａ、及びＣｂ
を急速に充電する。
【０００９】一方、ＫＩＣＫ０がＨＩＧＨとなってか
ら、インバータ３０４及びインバータ３０５の２段分の
遅延の後、ＰＭＯＳトランジスタｔｒ４、ＮＭＯＳトラ
ンジスタｔｒ５、ｔｒ６がオンとなる。これによって、
ノードｂｂ４は、クランプ回路３１０において決定され
る所定の電圧にとなり、ＮＭＯＳトランジスタｔｒ２の
電流が制御される。このようにして、ノードｂｂ３は、
ノードｂｂ４の電圧からＮＭＯＳトランジスタｔｒ２の
しきい値Ｖｔｈだけ低い電圧に制御される。
ら、インバータ３０４及びインバータ３０５の２段分の
遅延の後、ＰＭＯＳトランジスタｔｒ４、ＮＭＯＳトラ
ンジスタｔｒ５、ｔｒ６がオンとなる。これによって、
ノードｂｂ４は、クランプ回路３１０において決定され
る所定の電圧にとなり、ＮＭＯＳトランジスタｔｒ２の
電流が制御される。このようにして、ノードｂｂ３は、
ノードｂｂ４の電圧からＮＭＯＳトランジスタｔｒ２の
しきい値Ｖｔｈだけ低い電圧に制御される。
【００１０】ノードａにおける昇圧された電圧Ｖａは、 Ｖａ＝電源電圧＋｛Ｃａ／（Ｃａ＋Ｃｂ）｝＊ｂｂ３ で与えられる。また、ＫＩＣＫＢがＬＯＷからＨＩＧＨ
に変化すると、ノードｂｂ３はグランドレベルとなる。
に変化すると、ノードｂｂ３はグランドレベルとなる。
【００１１】図３に示す昇圧回路は、ＫＩＣＫＢがＬＯ
Ｗになってから、ノードｂｂ３の電圧が所定の電圧まで
上昇するのに数ナノ秒かかり、また、ノードｂｂ３の電
圧が所定の電圧まで上昇してから数十ナノ秒でＫＩＣＫ
Ｂを再びＨＩＧＨにするように制御される。表１は、図
３に示す従来の昇圧回路の電源電圧依存性を示す。
Ｗになってから、ノードｂｂ３の電圧が所定の電圧まで
上昇するのに数ナノ秒かかり、また、ノードｂｂ３の電
圧が所定の電圧まで上昇してから数十ナノ秒でＫＩＣＫ
Ｂを再びＨＩＧＨにするように制御される。表１は、図
３に示す従来の昇圧回路の電源電圧依存性を示す。
【００１２】
【表１】
【００１３】電源電圧が２．６Ｖから３．７Ｖまで１．
１Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇
する。この様に、ノードａの電圧Ｖａは、正の電源電圧
依存性を有する。また、表２は、図３に示す従来の昇圧
回路の温度依存性を示す。
１Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇
する。この様に、ノードａの電圧Ｖａは、正の電源電圧
依存性を有する。また、表２は、図３に示す従来の昇圧
回路の温度依存性を示す。
【００１４】
【表２】
【００１５】温度が−５５℃から１４０℃に上昇したと
きに、ノードａの電圧Ｖａは、０．１７Ｖ低下する。こ
れは、温度が高いほど、一定の時間内にノードｂｂ３の
電圧がクランプ回路３１０で制御される電圧に到達する
のが遅いためである。この様に、ノードａの電圧Ｖａ
は、負の温度依存性を有する。従って、図３に示す従来
の昇圧回路は、電源電圧が高く且つ、温度が低い場合に
は最もノードａの昇圧電圧Ｖａは高くなる。逆に、電源
電圧が低く且つ、温度が高い場合には最もノードａの昇
圧電圧Ｖａは低くなる。
きに、ノードａの電圧Ｖａは、０．１７Ｖ低下する。こ
れは、温度が高いほど、一定の時間内にノードｂｂ３の
電圧がクランプ回路３１０で制御される電圧に到達する
のが遅いためである。この様に、ノードａの電圧Ｖａ
は、負の温度依存性を有する。従って、図３に示す従来
の昇圧回路は、電源電圧が高く且つ、温度が低い場合に
は最もノードａの昇圧電圧Ｖａは高くなる。逆に、電源
電圧が低く且つ、温度が高い場合には最もノードａの昇
圧電圧Ｖａは低くなる。
【００１６】
【発明が解決しようとする課題】上述したように、電源
電圧が低く且つ温度が高い場合には、セルアレイ内のメ
モリセルから”０”を読み出す際のマージンが減少す
る。一方、電源電圧が高く且つ、温度が低い場合には、
セルアレイ内のメモリセルに”０”を書き込んでしまう
場合があるという問題があった。
電圧が低く且つ温度が高い場合には、セルアレイ内のメ
モリセルから”０”を読み出す際のマージンが減少す
る。一方、電源電圧が高く且つ、温度が低い場合には、
セルアレイ内のメモリセルに”０”を書き込んでしまう
場合があるという問題があった。
【００１７】そこで、本発明は、昇圧電圧の電源電圧変
動及び温度変動を補償した昇圧回路を有する半導体記憶
装置を提供することを目的とする。
動及び温度変動を補償した昇圧回路を有する半導体記憶
装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記課題は、次のように
達成される。請求項１は、半導体記憶装置の昇圧回路に
おいて、電源電圧の変動による昇圧電圧の変動を抑制す
るための負の電源電圧依存性を有する補償回路を有する
ことを特徴とする。
達成される。請求項１は、半導体記憶装置の昇圧回路に
おいて、電源電圧の変動による昇圧電圧の変動を抑制す
るための負の電源電圧依存性を有する補償回路を有する
ことを特徴とする。
【００１９】請求項１によれば、補償回路により負の電
源電圧依存性をもつ制御電圧を発生できるので、昇圧電
圧の電源電圧変動を補償した昇圧回路を有する半導体記
憶装置を提供できる。請求項２は、半導体記憶装置の昇
圧回路において、温度の変動による昇圧電圧の変動を抑
制するための正の温度依存性を有する補償回路を有する
ことを特徴とする。
源電圧依存性をもつ制御電圧を発生できるので、昇圧電
圧の電源電圧変動を補償した昇圧回路を有する半導体記
憶装置を提供できる。請求項２は、半導体記憶装置の昇
圧回路において、温度の変動による昇圧電圧の変動を抑
制するための正の温度依存性を有する補償回路を有する
ことを特徴とする。
【００２０】請求項２によれば、補償回路により正の温
度依存性をもつ制御電圧を発生できるので、昇圧電圧の
温度変動を補償した昇圧回路を有する半導体記憶装置を
提供できる。請求項３は、半導体記憶装置の昇圧回路に
おいて、電源電圧の変動による昇圧電圧の変動を抑制す
るための負の電源電圧依存性及び温度の変動による昇圧
電圧の変動を抑制するための正の温度依存性を有する補
償回路を有することを特徴とする。
度依存性をもつ制御電圧を発生できるので、昇圧電圧の
温度変動を補償した昇圧回路を有する半導体記憶装置を
提供できる。請求項３は、半導体記憶装置の昇圧回路に
おいて、電源電圧の変動による昇圧電圧の変動を抑制す
るための負の電源電圧依存性及び温度の変動による昇圧
電圧の変動を抑制するための正の温度依存性を有する補
償回路を有することを特徴とする。
【００２１】請求項３によれば、補償回路により負の電
源電圧依存性をもち且つ正の温度依存性をもつ制御電圧
を発生できるので、昇圧電圧の電源電圧変動及び温度変
動を補償した昇圧回路を有する半導体記憶装置を提供で
きる。請求項４は、請求項１乃至３のうちいずれか一項
記載の半導体記憶装置の昇圧回路において、前記補償回
路は、電源電圧及び温度の変動を補償した定電圧を出力
する第１の出力と、電源電圧の上昇に対して上昇しか
つ、温度の上昇に対して低下する電圧を出力する第２の
出力を有する電圧源と、前記第１及び第２の出力を入力
とし、前記第２の出力の出力電圧が上昇した場合には低
下した電圧を出力し、前記第２の出力の出力電圧が低下
した場合には上昇する電圧を出力する変換回路を有する
ことを特徴とする。
源電圧依存性をもち且つ正の温度依存性をもつ制御電圧
を発生できるので、昇圧電圧の電源電圧変動及び温度変
動を補償した昇圧回路を有する半導体記憶装置を提供で
きる。請求項４は、請求項１乃至３のうちいずれか一項
記載の半導体記憶装置の昇圧回路において、前記補償回
路は、電源電圧及び温度の変動を補償した定電圧を出力
する第１の出力と、電源電圧の上昇に対して上昇しか
つ、温度の上昇に対して低下する電圧を出力する第２の
出力を有する電圧源と、前記第１及び第２の出力を入力
とし、前記第２の出力の出力電圧が上昇した場合には低
下した電圧を出力し、前記第２の出力の出力電圧が低下
した場合には上昇する電圧を出力する変換回路を有する
ことを特徴とする。
【００２２】請求項４によれば、補償回路により負の電
源電圧依存性をもち且つ正の温度依存性をもつ制御電圧
を発生できるので、昇圧電圧の電源電圧変動及び温度変
動を補償した昇圧回路を有する半導体記憶装置を提供で
きる。請求項５は、請求項４記載の半導体記憶装置の昇
圧回路において、前記変換回路は、電源とグランド間に
直列に接続された、前記電圧源を構成するＮＭＯＳトラ
ンジスタよりもしきい値の低い２つのＮＭＯＳトランジ
スタより成り、電源に接続されたＮＭＯＳトランジスタ
のゲートには、前記電圧源の前記第１の出力が接続さ
れ、グランドに接続されたＮＭＯＳトランジスタのゲー
トには、前記電圧源の前記第２の出力が接続されたこと
を特徴とする。
源電圧依存性をもち且つ正の温度依存性をもつ制御電圧
を発生できるので、昇圧電圧の電源電圧変動及び温度変
動を補償した昇圧回路を有する半導体記憶装置を提供で
きる。請求項５は、請求項４記載の半導体記憶装置の昇
圧回路において、前記変換回路は、電源とグランド間に
直列に接続された、前記電圧源を構成するＮＭＯＳトラ
ンジスタよりもしきい値の低い２つのＮＭＯＳトランジ
スタより成り、電源に接続されたＮＭＯＳトランジスタ
のゲートには、前記電圧源の前記第１の出力が接続さ
れ、グランドに接続されたＮＭＯＳトランジスタのゲー
トには、前記電圧源の前記第２の出力が接続されたこと
を特徴とする。
【００２３】請求項５によれば、前記変換回路をしきい
値の低いＮＭＯＳトランジスタで構成できるので、より
高精度に、昇圧電圧の電源電圧変動及び温度変動を補償
した昇圧回路を有する半導体記憶装置を提供できる。
値の低いＮＭＯＳトランジスタで構成できるので、より
高精度に、昇圧電圧の電源電圧変動及び温度変動を補償
した昇圧回路を有する半導体記憶装置を提供できる。
【００２４】
【発明の実施の形態】次に、本発明の実施例について説
明する。図５は、本発明の昇圧回路の実施例を示す回路
図である。図５において、図３と同一番号を付した構成
要素は、同一の構成要素を表す。本実施例の昇圧回路
は、図３の従来の昇圧回路に対して、改良したクランプ
回路５０１を有し、また、新たに、電源電圧及び温度補
償回路５０２及び、電源電圧及び温度補償回路５０３を
有する。電源電圧及び温度補償回路５０２は、ＰＭＯＳ
トランジスタｔｒ１１、ｔｒ１３、ＮＭＯＳトランジス
タｔｒ１２、ｔｒ１４及び抵抗Ｒ１を有する。電源電圧
及び温度補償回路５０３は、ＮＭＯＳトランジスタｔｒ
９、ｔｒ１０を有する。特に、ＮＭＯＳトランジスタｔ
ｒ９、ｔｒ１０は他のＮＭＯＳトランジスタよりもしき
い値Ｖｔｈの低いＮＭＯＳトランジスタを使用する。本
実施例は、図３のノードｂｂ４を制御するクランプ回路
３１０のノードｂｂ６に相当するノードとしてノードｃ
ｌａｍｐを追加し、ノードｃｌａｍｐを制御する回路と
して電源電圧及び温度補償回路５０２及び５０３を追加
した。そして、ノードｃｌａｍｐに負の電源電圧依存性
及び、正の温度依存性を持たせ、電圧Ｖａの変動を補償
するようにした。
明する。図５は、本発明の昇圧回路の実施例を示す回路
図である。図５において、図３と同一番号を付した構成
要素は、同一の構成要素を表す。本実施例の昇圧回路
は、図３の従来の昇圧回路に対して、改良したクランプ
回路５０１を有し、また、新たに、電源電圧及び温度補
償回路５０２及び、電源電圧及び温度補償回路５０３を
有する。電源電圧及び温度補償回路５０２は、ＰＭＯＳ
トランジスタｔｒ１１、ｔｒ１３、ＮＭＯＳトランジス
タｔｒ１２、ｔｒ１４及び抵抗Ｒ１を有する。電源電圧
及び温度補償回路５０３は、ＮＭＯＳトランジスタｔｒ
９、ｔｒ１０を有する。特に、ＮＭＯＳトランジスタｔ
ｒ９、ｔｒ１０は他のＮＭＯＳトランジスタよりもしき
い値Ｖｔｈの低いＮＭＯＳトランジスタを使用する。本
実施例は、図３のノードｂｂ４を制御するクランプ回路
３１０のノードｂｂ６に相当するノードとしてノードｃ
ｌａｍｐを追加し、ノードｃｌａｍｐを制御する回路と
して電源電圧及び温度補償回路５０２及び５０３を追加
した。そして、ノードｃｌａｍｐに負の電源電圧依存性
及び、正の温度依存性を持たせ、電圧Ｖａの変動を補償
するようにした。
【００２５】先ず最初に、電源電圧の変動に対する補償
について説明する。図３に示す従来の昇圧回路では、ノ
ードｂｂ３の電圧が正の電源電圧依存性を持っている。
そこでノードｃｌａｍｐによりノードｂｂ３に負の電源
電圧依存性を持たせる。電源電圧及び温度補償回路５０
２は定電圧源回路の一つであり、出力ＩＮ１は、電源電
圧ＶＣＣによらず一定の電圧が出力される。一方、出力
ＩＮ２は、電源電圧ＶＣＣが上昇するのに伴って電圧値
が上昇する。電源電圧及び温度補償回路５０３のＮＭＯ
Ｓトランジスタｔｒ９のゲートにはＩＮ１が接続され、
また、ＮＭＯＳトランジスタｔｒ１０のゲートにはＩＮ
２が接続されている。電源電圧ＶＣＣによらずＮＭＯＳ
トランジスタｔｒ９のゲート電圧は一定であり且つ、電
源電圧ＶＣＣが上昇するのに伴ってＩＮ２の電圧値は上
昇するので、電源電圧ＶＣＣが上昇するのに伴って、ノ
ードｃｌａｍｐの電圧値は減少する。このようにして、
ノードｃｌａｍｐは、負の電源電圧依存性を持つ。一
方、ノードｂｂ４の電圧は、ノードｃｌａｍｐの電圧か
ら、ＰＭＯＳトランジスタｔｒ７のしきい値電圧Ｖｔｈ
だけ高い電圧であるので、ノードｃｌａｍｐと同様に、
ノードｂｂ４の電圧も負の電源電圧依存性を持つ。ノー
ドｂｂ３の電圧は、ノードｂｂ４の電圧からＮＭＯＳト
ランジスタｔｒ２のしきい値電圧Ｖｔｈだけ下がった電
圧である。従って、ノードｂｂ３の電圧の正の電源電圧
依存性が補償される。この結果、電圧Ｖａの正の電源電
圧依存性が補償される。
について説明する。図３に示す従来の昇圧回路では、ノ
ードｂｂ３の電圧が正の電源電圧依存性を持っている。
そこでノードｃｌａｍｐによりノードｂｂ３に負の電源
電圧依存性を持たせる。電源電圧及び温度補償回路５０
２は定電圧源回路の一つであり、出力ＩＮ１は、電源電
圧ＶＣＣによらず一定の電圧が出力される。一方、出力
ＩＮ２は、電源電圧ＶＣＣが上昇するのに伴って電圧値
が上昇する。電源電圧及び温度補償回路５０３のＮＭＯ
Ｓトランジスタｔｒ９のゲートにはＩＮ１が接続され、
また、ＮＭＯＳトランジスタｔｒ１０のゲートにはＩＮ
２が接続されている。電源電圧ＶＣＣによらずＮＭＯＳ
トランジスタｔｒ９のゲート電圧は一定であり且つ、電
源電圧ＶＣＣが上昇するのに伴ってＩＮ２の電圧値は上
昇するので、電源電圧ＶＣＣが上昇するのに伴って、ノ
ードｃｌａｍｐの電圧値は減少する。このようにして、
ノードｃｌａｍｐは、負の電源電圧依存性を持つ。一
方、ノードｂｂ４の電圧は、ノードｃｌａｍｐの電圧か
ら、ＰＭＯＳトランジスタｔｒ７のしきい値電圧Ｖｔｈ
だけ高い電圧であるので、ノードｃｌａｍｐと同様に、
ノードｂｂ４の電圧も負の電源電圧依存性を持つ。ノー
ドｂｂ３の電圧は、ノードｂｂ４の電圧からＮＭＯＳト
ランジスタｔｒ２のしきい値電圧Ｖｔｈだけ下がった電
圧である。従って、ノードｂｂ３の電圧の正の電源電圧
依存性が補償される。この結果、電圧Ｖａの正の電源電
圧依存性が補償される。
【００２６】表３は、本実施例の昇圧回路の電源電圧依
存性を示した表である。
存性を示した表である。
【００２７】
【表３】
【００２８】図３に示す従来の昇圧回路では、表１に示
すように、電源電圧が２．６Ｖから３．７Ｖまで１．１
Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇し
た。しかし、本実施例の昇圧回路では、電源電圧が２．
６Ｖから３．７Ｖまで１．１Ｖ上昇した時のノードａの
電圧Ｖａの上昇は０．８４Ｖである。この様に、電源電
圧の上昇に伴うノードａの電圧Ｖａの上昇を小さくする
ことができる。
すように、電源電圧が２．６Ｖから３．７Ｖまで１．１
Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇し
た。しかし、本実施例の昇圧回路では、電源電圧が２．
６Ｖから３．７Ｖまで１．１Ｖ上昇した時のノードａの
電圧Ｖａの上昇は０．８４Ｖである。この様に、電源電
圧の上昇に伴うノードａの電圧Ｖａの上昇を小さくする
ことができる。
【００２９】次に、温度の変動に対する補償について説
明する。電源電圧及び温度補償回路５０２のＰ＋抵抗を
用いた抵抗Ｒ１は、温度が上昇するに伴ってキャリアの
移動度が減少することにより抵抗値が増加する。したが
って、抵抗Ｒ１は正の温度係数を持つ。同様に、ＭＯＳ
トランジスタも、温度が高くなるとキャリアの移動度が
減少する。しかし、温度に対するキャリアの移動度の減
少の割合は、ＭＯＳトランジスタの方が大きい。
明する。電源電圧及び温度補償回路５０２のＰ＋抵抗を
用いた抵抗Ｒ１は、温度が上昇するに伴ってキャリアの
移動度が減少することにより抵抗値が増加する。したが
って、抵抗Ｒ１は正の温度係数を持つ。同様に、ＭＯＳ
トランジスタも、温度が高くなるとキャリアの移動度が
減少する。しかし、温度に対するキャリアの移動度の減
少の割合は、ＭＯＳトランジスタの方が大きい。
【００３０】温度が上昇すると、ＮＭＯＳトランジスタ
ｔｒ１２を流れる電流Ｉは減少する。これにより、ＮＭ
ＯＳトランジスタｔｒ１２のソースｎ１の電圧は低下す
る。電源電圧及び温度補償回路５０２のノードＩＮ１の
電圧は若干上昇するが電圧変動は非常に小さいので、Ｎ
ＭＯＳトランジスタｔｒ１２のゲートソース間電圧が上
昇し、ＮＭＯＳトランジスタｔｒ１２の電流能力は補償
される。しかし、ＰＭＯＳトランジスタｔｒ１１は温度
に対して補償されていないので、温度の上昇に伴うキャ
リアの移動度の減少によりチャンネル抵抗が増加し、ノ
ードＩＮ２の電圧は低下する。ノードＩＮ２の電圧が低
下すると、ＰＭＯＳトランジスタｔｒ１３のゲートソー
ス間電圧が上昇し、ＰＭＯＳトランジスタｔｒ１３を流
れる電流は増加する。しかし、温度上昇により、ＰＭＯ
Ｓトランジスタｔｒ１３のキャリアの移動度は減少して
いるので、ＰＭＯＳトランジスタｔｒ１３を流れる電流
の増加はわずかである。従って、ノードＩＮ１の電圧は
わずかに上昇する。
ｔｒ１２を流れる電流Ｉは減少する。これにより、ＮＭ
ＯＳトランジスタｔｒ１２のソースｎ１の電圧は低下す
る。電源電圧及び温度補償回路５０２のノードＩＮ１の
電圧は若干上昇するが電圧変動は非常に小さいので、Ｎ
ＭＯＳトランジスタｔｒ１２のゲートソース間電圧が上
昇し、ＮＭＯＳトランジスタｔｒ１２の電流能力は補償
される。しかし、ＰＭＯＳトランジスタｔｒ１１は温度
に対して補償されていないので、温度の上昇に伴うキャ
リアの移動度の減少によりチャンネル抵抗が増加し、ノ
ードＩＮ２の電圧は低下する。ノードＩＮ２の電圧が低
下すると、ＰＭＯＳトランジスタｔｒ１３のゲートソー
ス間電圧が上昇し、ＰＭＯＳトランジスタｔｒ１３を流
れる電流は増加する。しかし、温度上昇により、ＰＭＯ
Ｓトランジスタｔｒ１３のキャリアの移動度は減少して
いるので、ＰＭＯＳトランジスタｔｒ１３を流れる電流
の増加はわずかである。従って、ノードＩＮ１の電圧は
わずかに上昇する。
【００３１】ノードＩＮ１は電源電圧及び温度補償回路
５０３のＮＭＯＳトランジスタｔｒ９のゲートに接続さ
れ、ノードＩＮ２は電源電圧及び温度補償回路５０３の
ＮＭＯＳトランジスタｔｒ１０のゲートに接続されてい
る。温度上昇に従って、ノードＩＮ２の電圧が低下する
と、ノードｃｌａｍｐの電圧が上昇する。このように、
ノードｃｌａｍｐは、正の温度依存性を持つ。
５０３のＮＭＯＳトランジスタｔｒ９のゲートに接続さ
れ、ノードＩＮ２は電源電圧及び温度補償回路５０３の
ＮＭＯＳトランジスタｔｒ１０のゲートに接続されてい
る。温度上昇に従って、ノードＩＮ２の電圧が低下する
と、ノードｃｌａｍｐの電圧が上昇する。このように、
ノードｃｌａｍｐは、正の温度依存性を持つ。
【００３２】電源電圧の温度依存性と同様な動作によっ
て、温度上昇に従ってノードｂｂ４の電圧が上昇し、ノ
ードｂｂ３の電圧が温度補償される。従って、ノードａ
の電圧Ｖａが温度補償される。表４は、本実施例の昇圧
回路の温度依存性を示した表である。
て、温度上昇に従ってノードｂｂ４の電圧が上昇し、ノ
ードｂｂ３の電圧が温度補償される。従って、ノードａ
の電圧Ｖａが温度補償される。表４は、本実施例の昇圧
回路の温度依存性を示した表である。
【００３３】
【表４】
【００３４】図３に示す従来の昇圧回路では、表２に示
すように、温度が−５５℃から１４０℃に上昇したとき
に、電圧Ｖａは、０．１７Ｖ低下する。しかし、本実施
例の昇圧回路では、温度が−５５℃から１４０℃に上昇
した時の電圧Ｖａの低下は０．０８Ｖである。この様
に、温度の上昇に伴うノードａの電圧Ｖａの低下を小さ
くすることができる。
すように、温度が−５５℃から１４０℃に上昇したとき
に、電圧Ｖａは、０．１７Ｖ低下する。しかし、本実施
例の昇圧回路では、温度が−５５℃から１４０℃に上昇
した時の電圧Ｖａの低下は０．０８Ｖである。この様
に、温度の上昇に伴うノードａの電圧Ｖａの低下を小さ
くすることができる。
【００３５】
【発明の効果】本発明によれば、補償回路により負の電
源電圧依存性をもち且つ正の温度依存性をもつ制御電圧
を発生できるので、昇圧電圧の電源電圧変動及び温度変
動を補償した昇圧回路を有する半導体記憶装置を提供で
きる。
源電圧依存性をもち且つ正の温度依存性をもつ制御電圧
を発生できるので、昇圧電圧の電源電圧変動及び温度変
動を補償した昇圧回路を有する半導体記憶装置を提供で
きる。
【図１】フラッシュメモリの概念図を示す図である。
【図２】リファレンスセル１０２及びセルアレイ１０１
内のメモリセルトランジスタのゲート電圧とドレイン電
流の関係を示す図である。
内のメモリセルトランジスタのゲート電圧とドレイン電
流の関係を示す図である。
【図３】従来の昇圧回路の回路図を示した図である。
【図４】従来の昇圧回路の動作タイミングを示した図で
ある。
ある。
【図５】本発明の昇圧回路の実施例を示す回路図であ
る。
る。
１０１ セルアレイ １０２ リファレンスセル １０３ センスアンプ １０４ 制御回路 １０５ 昇圧回路 １２０〜１２３ スイッチ ３０１〜３０５ インバータ ３１０ クランプ回路 Ｃａ、Ｃｂ キャパシタンス ５０１ クランプ回路 ５０２ 電源電圧及び温度補償回路 ５０３ 電源電圧及び温度補償回路 ｔｒ１、ｔｒ４、ｔｒ７、ｔｒ１１、ｔｒ１３ ＰＭＯ
Ｓトランジスタ ｔｒ２、ｔｒ３、ｔｒ５、ｔｒ６、ｔｒ８、ｔｒ９、ｔ
ｒ１０、ｔｒ１２、ｔｒ１４、ｔｒ１５ ＮＭＯＳトラ
ンジスタ
Ｓトランジスタ ｔｒ２、ｔｒ３、ｔｒ５、ｔｒ６、ｔｒ８、ｔｒ９、ｔ
ｒ１０、ｔｒ１２、ｔｒ１４、ｔｒ１５ ＮＭＯＳトラ
ンジスタ
Claims (5)
- 【請求項１】 半導体記憶装置の昇圧回路において、電
源電圧の変動による昇圧電圧の変動を抑制するための負
の電源電圧依存性を有する補償回路を有することを特徴
とする半導体記憶装置の昇圧回路。 - 【請求項２】 半導体記憶装置の昇圧回路において、温
度の変動による昇圧電圧の変動を抑制するための正の温
度依存性を有する補償回路を有することを特徴とする半
導体記憶装置の昇圧回路。 - 【請求項３】 半導体記憶装置の昇圧回路において、電
源電圧の変動による昇圧電圧の変動を抑制するための負
の電源電圧依存性及び温度の変動による昇圧電圧の変動
を抑制するための正の温度依存性を有する補償回路を有
することを特徴とする半導体記憶装置の昇圧回路。 - 【請求項４】 請求項１乃至３のうちいずれか一項記載
の半導体記憶装置の昇圧回路において、前記補償回路
は、 電源電圧及び温度の変動を補償した定電圧を出力する第
１の出力と、電源電圧の上昇に対して上昇しかつ、温度
の上昇に対して低下する電圧を出力する第２の出力を有
する電圧源と、 前記第１及び第２の出力を入力とし、前記第２の出力の
出力電圧が上昇した場合には低下し、前記第２の出力の
出力電圧が低下した場合には上昇する電圧を出力する変
換回路を有することを特徴とする半導体記憶装置の昇圧
回路。 - 【請求項５】 請求項４記載の半導体記憶装置の昇圧回
路において、前記変換回路は、 電源とグランド間に直列に接続された、前記電圧源を構
成するＮＭＯＳトランジスタよりもしきい値の低い２つ
のＮＭＯＳトランジスタより成り、電源に接続されたＮ
ＭＯＳトランジスタのゲートには、前記電圧源の前記第
１の出力が接続され、グランドに接続されたＮＭＯＳト
ランジスタのゲートには、前記電圧源の前記第２の出力
が接続されたことを特徴とする半導体記憶装置の昇圧回
路。
Priority Applications (4)
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|---|---|---|---|
| JP20529099A JP3753898B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置の昇圧回路 |
| US09/531,499 US6400615B2 (en) | 1999-07-19 | 2000-03-21 | Voltage raising circuit for semiconductor memory |
| TW089106165A TW468272B (en) | 1999-07-19 | 2000-04-01 | Voltage raising circuit for semiconductor memory |
| KR1020000017247A KR100596082B1 (ko) | 1999-07-19 | 2000-04-03 | 반도체 기억 장치의 승압 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20529099A JP3753898B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置の昇圧回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP3753898B2 JP3753898B2 (ja) | 2006-03-08 |
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ID=16504533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20529099A Expired - Fee Related JP3753898B2 (ja) | 1999-07-19 | 1999-07-19 | 半導体記憶装置の昇圧回路 |
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| Country | Link |
|---|---|
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| KR (1) | KR100596082B1 (ja) |
| TW (1) | TW468272B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003522366A (ja) * | 2000-02-07 | 2003-07-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ用の電圧ブーストレベルクランプ回路 |
| JP2011118982A (ja) * | 2009-12-03 | 2011-06-16 | Toppan Printing Co Ltd | フラッシュメモリ |
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|---|---|---|---|---|
| WO2006025081A1 (ja) * | 2004-08-30 | 2006-03-09 | Spansion Llc | 半導体装置及びワード線昇圧方法 |
| US7342831B2 (en) * | 2006-06-16 | 2008-03-11 | Sandisk Corporation | System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| US7391650B2 (en) * | 2006-06-16 | 2008-06-24 | Sandisk Corporation | Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| JP2008077705A (ja) | 2006-09-19 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置 |
| US20080247254A1 (en) * | 2007-04-05 | 2008-10-09 | Hao Thai Nguyen | Method for temperature compensating bit line during sense operations in non-volatile storage |
| JP5242186B2 (ja) * | 2008-02-04 | 2013-07-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9685223B2 (en) * | 2013-11-14 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company Limited | Voltage controller |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879505A (en) * | 1986-12-23 | 1989-11-07 | Analog Devices, Inc. | Temperature and power supply compensation circuit for integrated circuits |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
| JP2822791B2 (ja) * | 1992-06-30 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| US5602790A (en) * | 1995-08-15 | 1997-02-11 | Micron Technology, Inc. | Memory device with MOS transistors having bodies biased by temperature-compensated voltage |
| JP2924774B2 (ja) * | 1996-03-28 | 1999-07-26 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR100253645B1 (ko) * | 1996-09-13 | 2000-04-15 | 윤종용 | 기준 전압 발생 회로 |
| US5808506A (en) * | 1996-10-01 | 1998-09-15 | Information Storage Devices, Inc. | MOS charge pump generation and regulation method and apparatus |
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-
1999
- 1999-07-19 JP JP20529099A patent/JP3753898B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-21 US US09/531,499 patent/US6400615B2/en not_active Expired - Lifetime
- 2000-04-01 TW TW089106165A patent/TW468272B/zh not_active IP Right Cessation
- 2000-04-03 KR KR1020000017247A patent/KR100596082B1/ko not_active IP Right Cessation
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