CN118366501A - 一种存储器 - Google Patents

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Abstract

本公开提供一种存储器，属于集成电路技术领域。该存储器包括：第一电压跟随支路，用于生成具有负温度系数的第一电压信号；第一电流生成支路，用于根据具有负温度系数的第一电压信号生成具有负温度系数的第一电流信号；电压生成支路，用于根据具有负温度系数的第一电流信号生成具有负温度系数的参考电源电压信号；电荷泵电路，用于根据参考电源电压生成具有负温度系数的字线开启电源电压；字线驱动电路，接收字线开启电源电压，用于在驱动字线时向被驱动的字线提供字线开启电源电压。通过本公开实施例提供的方案，能够减小环境温度变化对存储器的读写速度的影响。

Description

一种存储器
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种存储器。
背景技术
相关技术中，由于存储器中的金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)在开启状态下，其导通电阻Ron的大小会影响存储器中电容上存储的电荷的分享速度，进而影响存储器的读写速度。而MOSFET的导通电阻Ron的大小会受到MOSFET的阈值电压的影响，MOSFET的阈值电压又受环境温度的影响，因此，环境温度影响存储器的读写速度。
进一步地，MOSFET在环境温度为低温条件时的阈值电压，和常温条件下的阈值电压相比会增加，从而导致其导通电阻Ron在低温条件下也有所增加，导致存储在低温条件下的读写速度也变慢，如此，如何抵消环境温度减小所导致的MOSFET的电压增加是亟待解决的技术问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种存储器，能够生成负温度系数的字线开启电源电压，并在驱动字线时向被驱动的字线提供负温度系数的字线开启电源电压，减小环境温度变化对存储器的读写速度的影响。
本公开实施例提供了一种存储器，包括：第一电压跟随支路，用于生成具有负温度系数的第一电压信号；第一电流生成支路，用于根据具有负温度系数的所述第一电压信号生成具有负温度系数的第一电流信号；电压生成支路，用于根据具有负温度系数的所述第一电流信号生成具有负温度系数的参考电源电压信号；电荷泵电路，用于根据所述参考电源电压信号生成具有负温度系数的字线开启电源电压；字线驱动电路，接收所述字线开启电源电压，用于在驱动字线时向被驱动的所述字线提供所述字线开启电源电压。
在本公开的一些示例性实施例中，所述第一电压跟随支路包括：恒流源，所述恒流源的输入端用于接收第一电源电压；第一晶体管，所述第一晶体管的控制极和第一极均耦接接地电源电压，所述第一晶体管的第二极耦接所述恒流源的输出端以生成具有负温度系数的所述第一电压信号；第一运算放大器，所述第一运算放大器的正向输入端分别耦接所述恒流源的输出端和所述第一晶体管的第二极，所述第一运算放大器的负向输入端耦接所述第一电流生成支路以向所述第一电流生成支路提供具有负温度系数的所述第一电压信号。
在本公开的一些示例性实施例中，所述第一晶体管包括PNP型三极管，所述第一晶体管的控制极、第一极和第二极分别为所述PNP型三极管的基极、集电极和发射极。
在本公开的一些示例性实施例中，所述第一电压跟随支路包括：恒流源，所述恒流源的输入端用于接收第一电源电压；第一晶体管，所述第一晶体管的控制极和第一极均耦接所述恒流源的输出端，所述第一晶体管的第二极耦接接地电源电压，以生成具有负温度系数的所述第一电压信号；第一运算放大器，所述第一运算放大器的正向输入端分别耦接所述恒流源的输出端和所述第一晶体管的第一极，所述第一运算放大器的负向输入端均耦接所述第一电流生成支路以向所述第一电流生成支路提供具有负温度系数的所述第一电压信号。
在本公开的一些示例性实施例中，所述第一晶体管包括NPN型三极管，所述第一晶体管的控制极、第一极和第二极分别为所述NPN型三极管的基极、集电极和发射极。
在本公开的一些示例性实施例中，所述第一电流生成支路包括：第二晶体管，所述第二晶体管的控制端耦接所述第一运算放大器的输出端；第一电阻，所述第一电阻的第一端分别耦接所述第二晶体管的第二端和所述第一运算放大器的负向输入端，所述第一电阻的第二端耦接接地电源电压，以根据具有负温度系数的所述第一电压信号和所述第一电阻在所述第一电阻生成具有负温度系数的所述第一电流信号；第三晶体管，所述第三晶体管的控制端和第一端均与所述第二晶体管的第一端耦接；所述第三晶体管的第二端与所述第一电源电压耦接；第四晶体管，所述第四晶体管的控制端耦接所述第二晶体管的第一端，所述第四晶体管的第一端与所述电压生成支路耦接，所述第四晶体管的第二端与所述第一电源电压耦接，以将具有负温度系数的所述第一电流信号镜像输出至所述电压生成支路。
在本公开的一些示例性实施例中，所述第二晶体管为NMOS管；所述第三晶体管和所述第四晶体管均为PMOS管；所述二晶体管、所述第三晶体管和所述第四晶体管的第一端均为漏极，第二端均为源极。
在本公开的一些示例性实施例中，所述存储器还包括：第二电压跟随支路，用于获取具有零温度系数的第二电压信号；第二电流生成支路，用于根据具有零温度系数的所述第二电压信号生成具有零温度系数的第二电流信号；所述电压生成支路还用于根据具有负温度系数的所述第一电流信号和具有零温度系数的所述第二电流信号生成具有负温度系数的所述参考电源电压信号。
在本公开的一些示例性实施例中，所述第二电压跟随支路包括：第二运算放大器，所述第二运算放大器的正向输入端用于接收具有零温度系数的第二电源电压；所述第二运算放大器的负向输入端均耦接所述第二电流生成支路以向所述第二电流生成支路提供具有零温度系数的所述第二电源电压。
在本公开的一些示例性实施例中，所述第二电流生成支路包括：第五晶体管，所述第五晶体管的控制端耦接所述第二运算放大器的输出端，所述第五晶体管的第二端耦接所述第二运算放大器的负向输入端，以在所述第五晶体管的第二端具有零温度系数的所述第二电源电压；第二电阻，所述第二电阻的第一端分别耦接所述第五晶体管的第二端和所述第二运算放大器的负向输入端，所述第二电阻的第二端耦接接地电源电压，以根据具有零温度系数的所述第二电源电压和所述第二电阻在所述第二电阻生成具有零温度系数的所述第二电流信号；第六晶体管，所述第六晶体管的控制端和第一端均与所述第五晶体管的第一端耦接；所述第六晶体管的第二端与所述第一电源电压耦接；第七晶体管，所述第七晶体管的控制端耦接所述第五晶体管的第一端，所述第七晶体管的第一端与所述电压生成支路耦接，所述第七晶体管的第二端与所述第一电源电压耦接，以将具有零温度系数的所述第二电流信号镜像输出至所述电压生成支路。
在本公开的一些示例性实施例中，所述第五晶体管为NMOS管；所述第六晶体管和所述第七晶体管均为PMOS管；所述第五晶体管、所述第六晶体管和所述第七晶体管的第一端均为漏极，第二端均为源极。
在本公开的一些示例性实施例中，所述电压生成支路包括：第三电阻，所述第三电阻的第一端分别与所述第一电流生成支路的输出端和所述第二电流生成支路的输出端耦接，第二端耦接接地电源电压，以用于接收并根据具有负温度系数的所述第一电流信号、具有零温度系数的所述第二电流信号和所述第三电阻生成具有负温度系数的所述参考电源电压信号。
在本公开的一些示例性实施例中，所述电荷泵电路包括：上拉电阻，所述上拉电阻的第一端耦接所述电荷泵电路的输出端，所述电荷泵电路的输出端用于输出具有负温度系数的所述字线开启电源电压；下拉电阻，所述下拉电阻的第一端耦接所述上拉电阻的第二端，所述下拉电阻的第二端藕接接地电源电压；比较器，所述比较器的负向输入端分别耦接所述上拉电阻的第二端和所述下拉电阻的第一端，所述比较器的正向输入端用于接收具有负温度系数的所述参考电源电压信号，所述比较器的输出端输出振荡使能信号；晶体振荡器，用于接收并根据所述振荡使能信号生成时钟信号；电荷泵，接收所述时钟信号，用于根据所述时钟信号生成并输出所述字线开启电源电压。
本公开实施例中的存储器，通过第一电压跟随支路生成具有负温度系数的第一电压信号，通过第一电流生成支路根据具有负温度系数的第一电压信号生成具有负温度系数的第一电流信号，然后通过电压生成支路根据具有负温度系数的第一电流信号生成负温度系数的参考电源电压信号，得到具有负温度系数的参考电源电压信号，最后通过电荷泵电路根据具有负温度系数的参考电源电压信号生成具有负温度系数的字线开启电源电压，并在驱动字线时通过字线驱动电路向被驱动的字线提供负温度系数的字线开启电源电压，使得随着环境温度的降低，字线开启电源电压也随之增大，从而保证存储器的读写速度不受环境温度的影响。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a是相关技术中存储器的构架示意图；
图1b是相关技术中子字线驱动电路的组成结构示意图；
图1c是相关技术中存储器中一个存储单元的组成结构示意图；
图2是本公开一示例性实施例中的存储器的组成结构示意图；
图3是本公开一示例性实施例中的第一电压跟随支路的组成结构示意图；
图4是本公开另一示例性实施例中的第一电压跟随支路的组成结构示意图；
图5是本公开又一示例性实施例中的第一电压跟随支路的组成结构示意图；
图6是本公开再一示例性实施例中的第一电压跟随支路的组成结构示意图；
图7是本公开一示例性实施例中的第一电流生成支路的组成结构示意图；
图8是本公开另一示例性实施例中的第一电流生成支路的组成结构示意图；
图9是本公开另一示例性实施例中的存储器的组成结构示意图；
图10是本公开一示例性实施例中的第二电压跟随支路的组成结构示意图；
图11是本公开一示例性实施例中的第二电流生成支路的组成结构示意图；
图12是本公开另一示例性实施例中的第二电流生成支路的组成结构示意图；
图13是本公开一示例性实施例中的包括总电流生成电路和电压生成支路的参考电源电压电路的组成结构示意图；
图14是本公开一示例性实施例中的电荷泵电路的组成结构示意图；
图15是本公开一示例性实施例中的补偿后的字线开启电源电压的变化示意图。
具体实施方式
附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。下面结合附图对本公开实施方式提供的存储器进行详细说明。
本公开实施例中的存储器可以理解的是可以是动态随机存取存储器(DynamicRandom Access Memory，DRAM)或同步动态随机存取存储器(Synchronous Dynamic RandomAccess Memory，SDRAM)，例如，半导体存储装置可以是双倍速率同步动态随机存储器(DualData Rate SDRAM，DDR SDRAM)或低功耗双倍速率同步动态随机存储器(Low Power DualData Rate SDRAM，LPDDR SDRAM)。例如，半导体存储装置可以是DDR3、DDR4、DDR5等。
图1a是相关技术中存储器的构架示意图。
如图1a所示，存储器中包括多个存储阵列101、多个设置在存储阵列右侧的子字线驱动电路(SWD)102和多个设置在存储阵列101下方的灵敏放大器(Sense Amplifier，SA)103。其中，子字线驱动电路102用于向存储阵列101中的字线提供驱动电压，以对存储阵列101进行读或写操作。
图1b是相关技术中子字线驱动电路的组成结构示意图。
如图1b所示，该子字线驱动电路102包括：PMOS晶体管P13、第一NMOS晶体管N13和第二NMOS晶体管N23。
其中，PMOS晶体管P13的源极耦接字线驱动电源电压PXID(相当于字线开启电源电压vwlp)；PMOS晶体管的漏极耦接存储阵列101的字线WL；PMOS晶体管P13的栅极用于接收主字线驱动信号WMLa，以根据主字线驱动信号WMLa导通或关断PMOS晶体管，使得字线开启电源电压vwlp传递至存储阵列101的字线WL。
第一NMOS晶体管N13的漏极耦接存储阵列101的字线WL；第一NMOS晶体管N13的源极耦接接地电源电压VSS；第一NMOS晶体管N13的栅极与PMOS晶体管P13的栅极耦接，用于接收主字线驱动信号WMLa，以根据主字线驱动信号WMLa导通或关断第一NMOS晶体管N13，使得接地电源电压VSS传递至存储阵列101的字线WL。
第二NMOS晶体管N23的的漏极耦接存储阵列101的字线WL；第二NMOS晶体管N23的源极耦接接地电源电压VSS；第二NMOS晶体管N23的栅极，用于接收字线驱动电源电压PXID的反相信号PXIB，以根据反相信号PXIB导通或关断第二NMOS晶体管N23，使得接地电源电压VSS传递至存储阵列101的字线WL。
可以理解的是，子字线驱动电路102的工作可以存在以下多种情况：
情况1：在主字线驱动信号WMLa为高电平，字线驱动电源电压PXID为高电平，对应反相信号PXIB为低电平时，PMOS晶体管P13断开，第一NMOS晶体管N13导通，第二NMOS晶体管N23断开，通过第一NMOS晶体管N13将接地电源电压VSS传递至存储阵列101的字线WL；
情况2：在主字线驱动信号WMLa为高电平，字线驱动电源电压PXID为低电平，对应反相信号PXIB为高电平时，PMOS晶体管P13断开，第一NMOS晶体管N13导通，第二NMOS晶体管N23导通，同时通过第一NMOS晶体管N13和第二NMOS晶体管N23将接地电源电压VSS传递至存储阵列101的字线WL；
情况3：在主字线驱动信号WMLa为低电平，字线驱动电源电压PXID为高电平，对应反相信号PXIB为低电平时，PMOS晶体管P13导通，第一NMOS晶体管N13断开，第二NMOS晶体管N23断开，通过PMOS晶体管P13将字线驱动电源电压PXID(高电平)传递至存储阵列101的字线WL。
图1c是相关技术中存储器中一个存储单元的组成结构示意图。
如图1c所示，存储器(DRAM)中一个存储单元包括一个Access(接入)MOSFET和一个存储电容Cmbit，其中，MOSFET的控制极(栅极)与字线耦接，MOSFET的第一极(漏极或源极)与位线耦接，MOSFET的第二极(源极或漏极)与接地电源电压耦接，Ccol array是位线的耦合电容。
可以理解的是，在对DRAM中如图1所示的一个存储单元进行读操作的时候，通常需要将字线置高，即，将向字线提供电源电压的vwlp设置在3V(伏)左右，在将MOSFET开启的情况下，将Cmbit中存储的电荷和位线进行分享，产生电压差ΔV后，提供给后面的灵敏放大器(Sense Amplifier，SA)进行放大。
MOSFET在开启状态下，其导通电阻Ron的大小会影响Cmbit中存储的电荷的分享速度；在环境温度为低温条件下，由于MOSFET的阈值电压会增加，从而导致其Ron在低温条件下也有所增加，如此，导致在低温条件下读写DRAM中一个存储单元的速度受到影响；为了抵消温度降低导致MOSFET的阈值电压增加的问题，可以在低温条件下将vwlp的电压值适当增加。
图2是本公开一示例性实施例中的存储器的组成结构示意图。
如图2所示，本公开实施例提供的存储器20可以包括：第一电压跟随支路201，可以生成具有负温度系数的第一电压信号；第一电流生成支路202，可以用于根据具有负温度系数的第一电压信号生成具有负温度系数的第一电流信号；电压生成支路203，可以用于根据具有负温度系数的第一电流信号生成具有负温度系数的参考电源电压信号；电荷泵电路204，可以用于根据参考电源电压生成具有负温度系数的字线开启电源电压；字线驱动电路205，可以接收字线开启电源电压，可以用于在驱动字线时向被驱动的所述字线提供所述字线开启电源电压。
可以理解的是，负温度系数的第一电压信号是指随着温度的降低电压值增加，或随着温度的增加电压值减小的电压信号。
本公开实施例中，第一电压跟随支路201可以是包括具有负温度系数的器件的电路。该具有负温度系数的器件可以是三极管、二极管等具有PN结的器件，也可以是其它具有负温度系数的器件，这里不进行具体限定。
在一些可能的实施方式中，具有负温度系数的第一电压信号和具有负温度系数的第一电流信号可以呈线性比例关系，或其它已知的关系。例如，具有负温度系数的第一电压信号的电压值可以是具有负温度系数的第一电流信号的电流值的N倍；N为大于1的数。
在一种可能的实施方式中，具有负温度系数的参考电源电压信号的电压值和具有负温度系数的第一电流信号的电流值也可以是呈线性比例关系，或其它已知的关系。例如，具有负温度系数的参考电源电压信号的电压值可以是具有负温度系数的第一电流信号的电流值的M倍；M为大于1的数。
在一种可能的实施方式中，具有负温度系数的字线开启电源电压的电压值和具有负温度系数的参考电源电压信号的电压值也可以是呈线性比例关系，或其它已知的关系。例如，具有负温度系数的字线开启电源电压的电压值可以是具有参考电源电压信号的电压值的Q倍；Q为大于1的数。
在本公开实施例中，字线驱动电路205可以在驱动字线时将字线开启电源电压提供给被驱动的字线。可以理解的是，存储器中包括多个字线驱动电路205，字线驱动电路205的电路结构并不限于如图1b所示的结构，每一字线驱动电路205中包括字线开启电源电压输入端，但并不是存储器中的每一字线驱动电路205中的字线开启电源电压输入端都会接收到字线开启电源电压，而是需要根据行地址确定。
子线驱动电路205的组成可以参见图1b所示，字线开启电源电压输入端与第一PMOS晶体管1021的源极耦接，以接收字线开启电源电压。
本公开实施例中，通过第一电压跟随支路生成具有负温度系数的第一电压信号，通过第一电流生成支路根据具有负温度系数的第一电压信号生成具有负温度系数的第一电流信号，然后通过电压生成支路根据具有负温度系数的第一电流信号生成负温度系数的参考电源电压信号，得到具有负温度系数的参考电源电压信号，最后通过电荷泵电路根据具有负温度系数的参考电源电压信号生成具有负温度系数的字线开启电源电压，并在驱动字线时通过字线驱动电路向被驱动的字线提供负温度系数的字线开启电源电压，使得随着环境温度的降低，字线开启电源电压也随之增大，从而保证存储器的读写速度不受环境温度的影响。
图3为本公开一示例性实施例中的第一电压跟随支路的组成结构示意图。
如图3所示，本公开实施例提供的第一电压跟随支路201可以包括：恒流源Is，恒流源Is的输入端用于接收第一电源电压VDD；第一晶体管Q1，第一晶体管Q1的控制极和第一极均耦接接地电源电压VSS，第一晶体管Q1的第二极耦接恒流源Is的输出端以生成具有负温度系数的第一电压信号；第一运算放大器AP1，第一运算放大器AP1的正向输入端分别耦接恒流源Is的输出端和第一晶体管Q1的第二极，第一运算放大器AP1的负向输入端耦接第一电流生成支路202以向所述第一电流生成支路202提供具有负温度系数的第一电压信号；第一运算放大器AP1的输出端也耦接第一电流生成支路202。
可以理解的是，第一晶体管Q1可以是PNP型三极管，第一晶体管Q1的控制极、第一极和第二极分别为PNP型三极管的基极、集电极和发射极。
本公开实施例中，由于第一晶体管Q1的控制极和第一极均耦接接地电源电压，因此，第一晶体管Q1等效为一个二极管，第一晶体管Q1的发射极等效于二极管的阳极，第一晶体管Q1的基极和集电极均等效于二极管的阴极，如此，二极管的阳极耦接恒流源的输出端，阴极耦接接地电源电压的情况下，二极管承受正向压降，处于导通状态。
根据第一晶体管Q1的发射极和基极之间的电压差VBE(等于发射极上的电压VE)、二极管或PN结的导通的负温度特性(-2mV/℃)可知，在常温条件下VBE约为0.7V，在低温条件下，VBE约为0.77V。
通过图3可以看出，第一晶体管Q1导通，在第一晶体管Q1的发射极上生成VBE(VE)，然后通过第一运算放大器AP跟随输出与VBE电压值相同的具有负温度系数的第一电压信号。
本申请实施例中，通过对第一晶体管采用二极管接法，使得第一晶体管等效的二极管正向偏置，使得二极管导通，如此生成具有负温度系数的第一电压信号，然后，通过第一运算放大器跟随具有负温度系数的第一电压信号输出，以便于后续根据具有负温度系数的第一电压信号生成具有负温度系数的参考电源电压信号。
图4为本公开另一示例性实施例中的第一电压跟随支路的组成结构示意图。
如图4所示，本公开实施例提供的第一电压跟随支路201包括：恒流源Is，恒流源Is的输入端用于接收第一电源电压VDD；第一晶体管Q1，第一晶体管Q1的控制极和第一极均耦接恒流源Is的输出端，第一晶体管Q1的第二极耦接接地电源电压VSS，以生成具有负温度系数的第一电压信号；第一运算放大器AP1，第一运算放大器AP1的正向输入端分别耦接恒流源Is的输出端和第一晶体管Q1的第一极，第一运算放大器AP1的负向输入端耦接第一电流生成支路202以向所述第一电流生成支路202提供具有负温度系数的第一电压信号；第一运算放大器AP1的输出端也耦接第一电流生成支路202。
可以理解的是，第一晶体管Q1可以是NPN型三极管，第一晶体管Q1的控制极、第一极和第二极分别为PNP型三极管的基极、集电极和发射极。
本公开实施例中，由于第一晶体管Q1的控制极和第一极均耦接恒流源Is的输出端，因此，第一晶体管Q1等效为一个二极管，第一晶体管Q1的集电极和基极均可以等效于二极管的阳极，第一晶体管Q1的发射极等效于二极管的阴极，如此，二极管的阳极耦接恒流源的输出端，阴极耦接接地电源电压的情况下，二极管承受正向压降，处于导通状态。
根据第一晶体管Q1的发射极和基极之间的电压差VBE(等于第一晶体管Q1的集电极上的电压VC)、二极管或PN结的导通的负温度特性(-2mV/℃)可知，在常温条件下VBE约为0.7V，在低温条件下，VBE约为0.77V。
通过图4可以看出，第一晶体管Q1导通，在第一晶体管Q1的集电极上生成VBE(VC)，然后通过第一运算放大器AP跟随输出与VBE电压值相同的具有负温度系数的第一电压信号。
本申请实施例中，通过对第一晶体管采用二极管接法，使得第一晶体管等效的二极管正向偏置，使得二极管导通，如此生成具有负温度系数的第一电压信号，然后，通过第一运算放大器跟随具有负温度系数的第一电压信号输出，以便于后续根据具有负温度系数的第一电压信号生成具有负温度系数的参考电源电压信号。
图5为本公开又一示例性实施例中的第一电压跟随支路的组成结构示意图。
如图5所示，和图3相比，第一晶体管Q1也为PNP型三极管，但图5中第一晶体管Q1的二极管接法与图3不同，图5中的第一晶体管Q1的发射极和集电极(作为等效的二极管的阳极)均耦接恒流源Is的输出端，第一晶体管Q1的基极(作为等效的二极管的阴极)耦接接地电源电压VSS，如此，第一晶体管Q1等效的二极管承受正向压降，处于导通状态，进而在第一晶体管Q1的发射极(输出端)生成具有负温度系数的第一电压信号。
图6为本公开再一示例性实施例中的第一电压跟随支路的组成结构示意图。
如图6所示，和图4相比，第一晶体管Q1也为NPN型三极管，但图6中第一晶体管Q1的二极管接法与图4不同，图4中的第一晶体管Q1的发射极和集电极(作为等效的二极管的阴极)均耦接接地电源压VSS，第一晶体管Q1的基极(作为等效的二极管的阳极)耦接恒流源Is的输出端，如此，第一晶体管Q1等效的二极管承受正向压降，处于导通状态，进而在第一晶体管Q1的基极(输出端)生成具有负温度系数的第一电压信号。
在本公开的一些实施例中，第一电压跟随支路201中，在第一晶体管Q1为PNP型三极管时，第一晶体管Q1的二极管接法也可以是第一晶体管Q1的集电极耦接恒流源Is的输出端，第一晶体管Q1的基极耦接接地电源电压，第一晶体管Q1的发射极悬浮，或第一晶体管Q1的发射极耦接恒流源Is的输出端，第一晶体管Q1的基极耦接接地电源电压，第一晶体管Q1的集电极悬浮；在第一晶体管Q1为NPN型三极管时，第一晶体管Q1的二极管接法也可以是第一晶体管Q1的基极耦接恒流源Is的输出端，第一晶体管Q1的集电极耦接接地电源电压，第一晶体管Q1的发射极悬浮，或第一晶体管Q1的基极耦接恒流源Is的输出端，第一晶体管Q1的发射极耦接接地电源电压，第一晶体管Q1的集电极悬浮。
在本公开的一些实施例中，第一电压跟随支路201中的第一晶体管Q1可以通过二极管D1代替，D1的阳极耦接恒流源Is的输出端，D1的阴极偶接接地电源电压VSS。
图7是本公开一示例性实施例中的第一电流生成支路的组成结构示意图。
如图7所示，本公开实施例提供的第一电流生成支路202包括：第二晶体管Q2，第二晶体管Q2的控制端耦接第一运算放大器AP1的输出端；第一电阻R1，第一电阻R1的第一端分别耦接第二晶体管Q2的第二端和第一运算放大器AP1的负向输入端，第一电阻R1的第二端耦接接地电源电压VSS，以根据具有负温度系数的第一电压信号和第一电阻在所述第一电阻生成具有负温度系数的第一电流信号；第三晶体管Q3，第三晶体管Q3的控制端和第一端均与第二晶体管Q2的第一端耦接；第三晶体管Q3的第二端与第一电源电压VDD耦接；第四晶体管Q4，第四晶体管Q4的控制端耦接第二晶体管Q2的第一端，第四晶体管Q4的第一端与电压生成支路203耦接，第四晶体管Q4的第二端与第一电源电压VDD耦接，以将具有负温度系数的第一电流信号镜像输出至电压生成支路203。
在本公开的实施例中，第二晶体管Q2可以为NMOS管；第三晶体管Q3和第四晶体管Q4可以均为PMOS管；第二晶体管Q2、第三晶体管Q3和第四晶体管Q4的第一端均为漏极，第二端均为源极，控制极均为栅极。
本公开的一些实施例中，由于第一电阻R1的第一端耦接第一运算放大器AP1的负向输入端，而第一运算放大器AP1的正向输入端上的输入为具有负温度系数的第一电压信号，根据放大器“虚短”和“虚断”特性，可知第一运算放大器AP1的负向输入端和第一电阻R1的第一端上也是具有负温度系数的第一电压信号，如此，可以在第一电阻R1上生成具有负温度系数的第一电流信号。
这里，具有负温度系数的第一电压信号可以是VBE，具有负温度系数的第一电流信号的电流值I1可以等于VBE除以第一电阻R1的阻抗值的商。
同时，可以理解的是，由于第三晶体管Q3的栅极、第四晶体管Q4的栅极、第三晶体管Q3的漏极均耦接第二晶体管Q2的漏极，第三晶体管Q3的源极和第四晶体管Q4的源极均耦接第一电源电压VDD，形成了电流镜结构，如此，可以将第三晶体管Q3的漏极上的电流镜像到第四晶体管Q4的漏极，而第三晶体管Q3的漏极上的电流与第一电阻R1上的电流相同均为具有负温度系数的第一电流信号，第四晶体管Q4的漏极与电压生成支路203耦接，进而可以将具有负温度系数的第一电流信号输出至电压生成支路203。
本公开实施例中，通过第二晶体管Q2的控制端耦接第一运算放大器AP1的输出端；第一电阻R1的第一端分别耦接第二晶体管Q2的第二端和第一运算放大器AP1的负向输入端，第一电阻R1的第二端耦接接地电源电压VSS，以根据具有负温度系数的第一电压信号和第一电阻在所述第一电阻生成具有负温度系数的第一电流信号；通过第三晶体管Q3的控制端和第一端均与第二晶体管Q2的第一端耦接；第三晶体管Q3的第二端与第一电源电压VDD耦接；第四晶体管Q4的控制端耦接第二晶体管Q2的第一端，第四晶体管Q4的第一端与电压生成支路耦接，第四晶体管Q4的第二端与第一电源电压VDD耦接，以将具有负温度系数的第一电流信号镜像输出至电压生成支路，以便于电压生成支路203根据具有负温度系数的第一电流信号生成具有负温度系数的参考电源电压信号。
图8是本公开另一示例性实施例中的第一电流生成支路的组成结构示意图。
如图8所示，本公开实施例提供的第一电流生成支路202包括：第八晶体管Q8，第八晶体管Q8的控制端耦接第一运算放大器AP1的输出端；第八晶体管Q8的第一端耦接第一电源电压VDD；第四电阻R4，第四电阻R4的第一端分别耦接第八晶体管Q8的第二端和第一运算放大器AP1的负向输入端，第四电阻R4的第二端耦接接地电源电压VSS，以根据具有负温度系数的第一电压信号和第四电阻R4在第四电阻R4生成具有负温度系数的第一电流信号；第九晶体管Q9，第九晶体管Q9的控制端耦接第一运算放大器AP1的输出端；第九晶体管Q9的第一端耦接第一电源电压VDD，以将具有负温度系数的第一电流信号镜像输出至电压生成支路203。
在本公开的实施例中，第八晶体管Q8和第九晶体管Q9可以均为PMOS管；第八晶体管Q8和第九晶体管Q9的第一端均为漏极，第二端均为源极，控制极均为栅极。
可以理解的是，本公开实施例中在第四电阻R4上生成具有负温度系数的第一电流信号的实现方式和图7中在第一电阻R1上形成具有负温度系数的第一电流信号的实现方式相同，这里不进行阐述。
同时，由于第八晶体管Q8的控制端和第九晶体管Q9的控制端均耦接第一运算放大器AP1的输出端；第八晶体管Q8的第一端和第九晶体管Q9的第一端均耦接第一电源电压VDD，如此形成电流镜结构，可以将第八晶体管Q8的第二端上的电流镜像到第九晶体管Q9的第二端，在第八晶体管Q8的第二端上的电流与第四电阻R4上的电流相同均为具有负温度系数的第一电流信号，第九晶体管Q9的第二端与电压生成支路203耦接的情况下，进而可以将具有负温度系数的第一电流信号输出至电压生成支路203。
图9是本公开另一示例性实施例中的存储器的组成结构示意图。
如图9所示，本公开实施例提供的存储器20还可以包括：第二电压跟随支路206，用于获取具有零温度系数的第二电压信号；第二电流生成支路207，用于根据具有零温度系数的第二电压信号生成具有零温度系数的第二电流信号；电压生成支路203，还用于具有负温度系数的第一电流信号和具有零温度系数的第二电流信号生成具有负温度系数的参考电源电压信号。
可以理解的是，零温度系数的第二电压信号是电压值随温度变化不发生变化的电压信号。
本公开实施例中，通过第二电压跟随支路获取具有零温度系数的第二电压信号，通过第二电流生成支路根据具有零温度系数的第二电压信号生成具有零温度系数的第二电流信号，然后通过电压生成支路根据具有负温度系数的第一电流信号和具有零温度系数的第二电流信号生成具有负温度系数的参考电源电压信号，由于具有负温度系数的参考电源电压信号是根据具有零温度系数的第二电流信号和具有负温度系数的第一电流信号生成的，因此在不改变参考电源电压信号的负温度系数的前提下能够改变参考电源电压信号大小。
图10是本公开一示例性实施例中的第二电压跟随支路的组成结构示意图。
如图10所示，本公开实施例提供的第二电压跟随支路206可以包括：第二运算放大器AP2，第二运算放大器AP2的正向输入端用于接收具有零温度系数的第二电源电压VBGR；第二运算放大器AP2的负向输入端耦接第二电流生成支路207以向所述第二电流生成支路207提供具有零温度系数的第二电源电压；第二运算放大器AP2的输出端也耦接第二电流生成支路207。
本申请实施例中，通过第二运算放大器跟随输入的具有零温度系数的第二电源电压并输出值第二电流生成支路，以便于第二电流生成支路根据具有零温度系数的第二电源电压生成具有零温度系数的第二电流信号。
图11是本公开一示例性实施例中的第二电流生成支路的组成结构示意图。
如图11所示，本公开实施例提供的第二电流生成支路207可以包括：第五晶体管Q5，第五晶体管Q5的控制端耦接第二运算放大器AP2的输出端，第五晶体管Q5的第二端耦接第二运算放大器AP2的负向输入端，以在第五晶体管Q5的第二端具有零温度系数的第二电源电压；第二电阻R2，第二电阻R2的第一端分别耦接第五晶体管Q5的第二端和第二运算放大器AP2的负向输入端，第二电阻R2的第二端耦接接地电源电压，以根据具有零温度系数的第二电源电压和第二电阻R2在第二电阻R2生成具有零温度系数的第二电流信号；第六晶体管Q6，第六晶体管Q6的控制端和第一端均与第五晶体管Q5的第一端耦接；第六晶体管Q6的第二端与第一电源电压耦接；第七晶体管Q7，第七晶体管Q7的控制端耦接第五晶体管Q5的第一端，第七晶体管Q7的第一端与电压生成支路103耦接，第七晶体管Q7的第二端与述第一电源电压耦接，以将具有零温度系数的第二电流信号镜像输出至电压生成支路203。
在本公开的实施例中，第五晶体管Q5可以为NMOS管；第六晶体管Q6和第七晶体管Q7可以均为PMOS管；第五晶体管Q5、第六晶体管Q6和第七晶体管Q7的第一端均为漏极，第二端均为源极，控制极均为栅极。
本公开的一些实施例中，由于第二电阻R2的第一端耦接第二运算放大器AP2的负向输入端，而第二运算放大器AP2的正向输入端上的输入为具有零温度系数的第二电压信号，根据放大器“虚短”和“虚断”特性，可知第二运算放大器AP2的负向输入端和第二电阻R2的第一端上也是具有零温度系数的第二电压信号，如此，可以在第二电阻R2上生成具有零温度系数的第二电流信号，在不改变参考电源电压信号的负温度系数的前提下，仅通过改变R2的电阻值便能改变参考电源电压信号的大小。
这里，具有零温度系数的第二电压信号可以是VBGR，具有零温度系数的第二电流信号的电流值I2可以等于VBGR除以第二电阻R2的阻抗值的商。
同时，可以理解的是，由于第六晶体管Q6的栅极、第七晶体管Q7的栅极、第六晶体管Q6的漏极均耦接第五晶体管Q5的漏极，第六晶体管Q6的源极和第七晶体管Q7的源极均耦接第一电源电压VDD，形成了电流镜结构，如此，可以将第六晶体管Q6的漏极上的电流镜像到第七晶体管Q7的漏极，而第六晶体管Q6的漏极上的电流与第二电阻R2上的电流相同均为具有零温度系数的第二电流信号，第七晶体管Q7的漏极与电压生成支路203耦接，进而可以将具有零温度系数的第二电流信号输出至电压生成支路203。
本公开实施例中，通过第五晶体管Q5的控制端耦接第二运算放大器AP2的输出端，第五晶体管Q5的第二端耦接第二运算放大器AP2的负向输入端，以在第五晶体管Q5的第二端具有零温度系数的第二电源电压；通过第二电阻R2的第一端分别耦接第五晶体管Q5的第二端和第二运算放大器AP2的负向输入端，第二电阻R2的第二端耦接接地电源电压，以根据具有零温度系数的第二电源电压和第二电阻R2在第二电阻R2生成具有零温度系数的第二电流信号；通过第六晶体管Q6的控制端和第一端均与第五晶体管Q5的第一端耦接；第六晶体管Q6的第二端与第一电源电压耦接；第七晶体管Q7的控制端耦接第五晶体管Q5的第一端，第七晶体管Q7的第一端与电压生成支路耦接，第七晶体管Q7的第二端与述第一电源电压耦接，以将具有零温度系数的第二电流信号镜像输出至电压生成支路，以便于电压生成支路根据具有零温度系数的第二电流信号和具有负温度系数的第一电流信号生成具有负温度系数的参考电源电压信号，在不改变参考电源电压信号的负温度系数的前提下，仅通过改变R2的电阻值便能改变参考电源电压信号的大小。
图12是本公开另一示例性实施例中的第二电流生成支路的组成结构示意图。
如图12所示，本公开实施例提供的第二电流生成支路207包括：第十晶体管Q10，第十晶体管Q10的控制端耦接第二运算放大器AP2的输出端；第十晶体管Q10的第一端耦接第一电源电压VDD；第五电阻R5，第五电阻R5的第一端分别耦接第十晶体管Q10的第二端和第二运算放大器AP2的负向输入端，第五电阻R5的第二端耦接接地电源电压VSS，以根据具有零温度系数的第二电压信号和第五电阻R5在第五电阻R5生成具有零温度系数的第二电流信号；第十一晶体管Q11，第十一晶体管Q11的控制端耦接第二运算放大器AP2的输出端；第十一晶体管Q11的第一端耦接第一电源电压VDD，以将具有零温度系数的第二电流信号镜像输出至电压生成支路203。
在本公开的实施例中，第十晶体管Q10和第十一晶体管Q11可以均为PMOS管；第十晶体管Q10和第十一晶体管Q11的第一端均为漏极，第二端均为源极，控制极均为栅极。
可以看出，图12中的第二电流生成支路207和图8中的第一电流生成支路202的组成结构相同。
可以理解的是，本公开实施例中在第五电阻R5上生成具有零温度系数的第二电流信号的实现方式和图8中在第四电阻R4(或图7中在第一电阻R1)上形成具有负温度系数的第一电流信号的实现方式相同，这里不进行阐述。
同时，由于第十晶体管Q10和第十一晶体管Q11的接法和图8中第八晶体管Q8的控制端和第九晶体管Q9的接法相同，形成的电流镜结构也相同，基于相同的工作原理，可以将具有零温度系数的第二电流信号输出至电压生成支路203。
图13是本公开一示例性实施例中的包括总电流生成电路和电压生成支路的参考电源电压电路的组成结构示意图。
如图13所示，该参考电源电压电路130包括总电流生成电路1300和电压生成支路203。总电流生成电路1300包括：第一电流生成电路1301，第一电流生成电路1301包括第一电压跟随支路201和第一电流生成支路202；第二电流生成电路1302，第二电流生成电路1302包括第二电压跟随支路206和第二电流生成支路207。
其中，第一电压跟随支路201参见图3所示，第一电流生成支路202参见图7所示；第二电压跟随支路206参见图10所示和第二电流生成支路207参见图11所示。
基于对图3、图7、图10和图11的分析可知，总电流生成电路120输出端生成的电流信号为(VBE/R1+VBGR/R2)，即I1和I2的和。
电压生成支路203包括第三电阻R3，第三电阻R3的第一端分别与第一电流生成支路202的输出端和第二电流生成支路207的输出端耦接，第二端耦接接地电源电压VSS，以用于接收并根据具有负温度系数的第一电流信号、具有零温度系数的第二电流信号和第三电阻R3生成具有负温度系数的参考电源电压信号，进而可以通过调节R1和R3的电阻值来改变参考电源电压信号的负温度系数，使得参考电源电压信号随温度变化的斜率可控。
本公开实施例中，通过将第三电阻的第一端分别与第一电流生成支路的输出端和第二电流生成支路的输出端耦接，第二端耦接接地电源电压，接收并根据具有负温度系数的第一电流信号、具有零温度系数的第二电流信号和第三电阻生成具有负温度系数的参考电源电压信号，以便后续电荷泵电路根据具有负温度系数的参考电源电压信号生成具有负温度系数的字线开启电源电压。
图14是本公开一示例性实施例中的电荷泵电路的组成结构示意图。
如图14所示，该电荷泵电路140包括：上拉电阻Rup，上拉电阻Rup的第一端耦接电荷泵电路140的输出端，电荷泵电路140的输出端用于输出具有负温度系数的字线开启电源电压vwlp；下拉电阻Rdn，下拉电阻Rdn的第一端耦接上拉电阻Rup的第二端，下拉电阻Rdn的第二端耦接接地电源电压VSS；比较器Comp，比较器Comp的负向输入端分别耦接上拉电阻Rup的第二端和下拉电阻Rdn的第一端，比较器Comp的正向输入端用于接收具有负温度系数的参考电源电压信号vref，比较器Comp的输出端输出振荡使能信号Enable；晶体振荡器OSC，用于接收并根据振荡使能信号Enable生成时钟信号CLK；电荷泵PUMP芯片，接收时钟信号CLK并用于根据时钟信号CLK生成字线开启电源电压vwlp。
可以理解是，当具有负温度系数的所述参考电源电压信号与字线开启电源电压vwlp在上拉电阻Rup与下拉电阻Rdn之间的连接点上的分压不相等时，比较器Comp输出的振荡使能信号Enable，使能晶体振荡器OSC震荡，输出时钟信号CLK给电荷泵PUMP芯片，调节电荷泵PUMP芯片的输出电压；当具有负温度系数的所述参考电源电压信号与字线开启电源电压vwlp在上拉电阻Rup与下拉电阻Rdn之间的连接点上的分压相等的情况下，输出的振荡使能信号Enable为零，晶体振荡器OSC停止工作，停止调节电荷泵PUMP芯片的输出电压。
本公开实施例中，电荷泵PUMP芯片输出端可以是电荷泵电路130的输出端的输出端，电荷泵PUMP芯片还与电源电压VDD’耦接，以向电荷泵PUMP芯片提供工作电源。
本公开实施例中,电荷泵电路140还包括跨接在接地电源电压VSS与电荷泵PUMP芯片的输出端(电荷泵电路130的输出端)之间的电容C，用于去除电荷泵PUMP芯片输出的字线开启电源电压vwlp的电磁干扰，稳定字线开启电源电压vwlp。
本公开实施例中，电荷泵PUMP芯片输出的字线开启电源电压vwlp表示参见公式(1)：
Vwlp＝(VREF/Rdn)*(Rup+Rdn) (1)
其中，Vwlp表示字线开启电源电压vwlp的电压值，VREF表示具有负温度系数的参考电源电压信号vref的电压值；Rup也同时表示上拉电阻Rup的阻抗值；Rdn也同时表示下拉电阻Rdn的阻抗值。
本公开实施例中，通过电荷泵电路可以基于具有负温度系数的参考电源电压信号生成具有负温度系数的字线开启电源电压，如此，当环境温度降低时，可以基于负温度系数的参考电源电压信号，改变字线开启电源电压，从而实现对字线开启电源电压的温度补偿。
图15是本公开一示例性实施例中的补偿后的字线开启电源电压的变化示意图。
如图15所示，横坐标为温度，单位为℃(摄氏度)；纵坐标为字线开启电源电压vwlp的电压值，单位为V。直线1501为对存储器中的字线开启电源电压进行补偿后得到的电压值随温度变化的曲线。
通过图15可以看出，随着温度的增加字线开启电源电压vwlp的电压值从3.5V以一定的斜率下降直至3.0V。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (13)

1.一种存储器，其特征在于，包括：
第一电压跟随支路，用于生成具有负温度系数的第一电压信号；
第一电流生成支路，用于根据具有负温度系数的所述第一电压信号生成具有负温度系数的第一电流信号；
电压生成支路，用于根据具有负温度系数的所述第一电流信号生成具有负温度系数的参考电源电压信号；
电荷泵电路，用于根据所述参考电源电压信号生成具有负温度系数的字线开启电源电压；
字线驱动电路，接收所述字线开启电源电压，用于在驱动字线时向被驱动的所述字线提供所述字线开启电源电压。
2.如权利要求1所述的存储器，其特征在于，所述第一电压跟随支路包括：
恒流源，所述恒流源的输入端用于接收第一电源电压；
第一晶体管，所述第一晶体管的控制极和第一极均耦接接地电源电压，所述第一晶体管的第二极耦接所述恒流源的输出端以生成具有负温度系数的所述第一电压信号；
第一运算放大器，所述第一运算放大器的正向输入端分别耦接所述恒流源的输出端和所述第一晶体管的第二极，所述第一运算放大器的负向输入端耦接所述第一电流生成支路以向所述第一电流生成支路提供具有负温度系数的所述第一电压信号。
3.如权利要求2所述的存储器，其特征在于，所述第一晶体管包括PNP型三极管，所述第一晶体管的控制极、第一极和第二极分别为所述PNP型三极管的基极、集电极和发射极。
4.如权利要求1所述的存储器，其特征在于，所述第一电压跟随支路包括：
恒流源，所述恒流源的输入端用于接收第一电源电压；
第一晶体管，所述第一晶体管的控制极和第一极均耦接所述恒流源的输出端，所述第一晶体管的第二极耦接接地电源电压，以生成具有负温度系数的所述第一电压信号；
第一运算放大器，所述第一运算放大器的正向输入端分别耦接所述恒流源的输出端和所述第一晶体管的第一极，所述第一运算放大器的负向输入端耦接所述第一电流生成支路以向所述第一电流生成支路提供具有负温度系数的所述第一电压信号。
5.如权利要求4所述的存储器，其特征在于，所述第一晶体管包括NPN型三极管，所述第一晶体管的控制极、第一极和第二极分别为所述NPN型三极管的基极、集电极和发射极。
6.如权利要求2所述的存储器，其特征在于，所述第一电流生成支路包括：
第二晶体管，所述第二晶体管的控制端耦接所述第一运算放大器的输出端；
第一电阻，所述第一电阻的第一端分别耦接所述第二晶体管的第二端和所述第一运算放大器的负向输入端，所述第一电阻的第二端耦接接地电源电压，以根据具有负温度系数的所述第一电压信号和所述第一电阻在所述第一电阻生成具有负温度系数的所述第一电流信号；
第三晶体管，所述第三晶体管的控制端和第一端均与所述第二晶体管的第一端耦接；所述第三晶体管的第二端与所述第一电源电压耦接；
第四晶体管，所述第四晶体管的控制端耦接所述第二晶体管的第一端，所述第四晶体管的第一端与所述电压生成支路耦接，所述第四晶体管的第二端与所述第一电源电压耦接，以将具有负温度系数的所述第一电流信号镜像输出至所述电压生成支路。
7.如权利要求6所述的存储器，其特征在于，所述第二晶体管为NMOS管；所述第三晶体管和所述第四晶体管均为PMOS管；所述二晶体管、所述第三晶体管和所述第四晶体管的第一端均为漏极，第二端均为源极。
8.如权利要求1至7任一项所述的存储器，其特征在于，还包括：
第二电压跟随支路，用于获取具有零温度系数的第二电压信号；
第二电流生成支路，用于根据具有零温度系数的所述第二电压信号生成具有零温度系数的第二电流信号；
所述电压生成支路还用于根据具有负温度系数的所述第一电流信号和具有零温度系数的所述第二电流信号生成具有负温度系数的所述参考电源电压信号。
9.如权利要求8所述的存储器，其特征在于，所述第二电压跟随支路包括：
第二运算放大器，所述第二运算放大器的正向输入端用于接收具有零温度系数的第二电源电压；所述第二运算放大器的负向输入端耦接所述第二电流生成支路以向所述第二电流生成支路提供具有零温度系数的所述第二电源电压。
10.如权利要求9所述的存储器，其特征在于，所述第二电流生成支路包括：
第五晶体管，所述第五晶体管的控制端耦接所述第二运算放大器的输出端，所述第五晶体管的第二端耦接所述第二运算放大器的负向输入端，以在所述第五晶体管的第二端具有零温度系数的所述第二电源电压；
第二电阻，所述第二电阻的第一端分别耦接所述第五晶体管的第二端和所述第二运算放大器的负向输入端，所述第二电阻的第二端耦接接地电源电压，以根据具有零温度系数的所述第二电源电压和所述第二电阻在所述第二电阻生成具有零温度系数的所述第二电流信号；
第六晶体管，所述第六晶体管的控制端和第一端均与所述第五晶体管的第一端耦接；所述第六晶体管的第二端与所述第一电源电压耦接；
第七晶体管，所述第七晶体管的控制端耦接所述第五晶体管的第一端，所述第七晶体管的第一端与所述电压生成支路耦接，所述第七晶体管的第二端与所述第一电源电压耦接，以将具有零温度系数的所述第二电流信号镜像输出至所述电压生成支路。
11.如权利要求10所述的存储器，其特征在于，所述第五晶体管为NMOS管；所述第六晶体管和所述第七晶体管均为PMOS管；所述第五晶体管、所述第六晶体管和所述第七晶体管的第一端均为漏极，第二端均为源极。
12.如权利要求10所述的存储器，其特征在于，所述电压生成支路包括：
第三电阻，所述第三电阻的第一端分别与所述第一电流生成支路的输出端和所述第二电流生成支路的输出端耦接，第二端耦接接地电源电压，以用于接收并根据具有负温度系数的所述第一电流信号、具有零温度系数的所述第二电流信号和所述第三电阻生成具有负温度系数的所述参考电源电压信号。
13.如权利要求1所述的存储器，其特征在于，所述电荷泵电路包括：
上拉电阻，所述上拉电阻的第一端耦接所述电荷泵电路的输出端，所述电荷泵电路的输出端用于输出具有负温度系数的所述字线开启电源电压；
下拉电阻，所述下拉电阻的第一端耦接所述上拉电阻的第二端，所述下拉电阻的第二端藕接接地电源电压；
比较器，所述比较器的负向输入端分别耦接所述上拉电阻的第二端和所述下拉电阻的第一端，所述比较器的正向输入端用于接收具有负温度系数的所述参考电源电压信号，所述比较器的输出端输出振荡使能信号；
晶体振荡器，用于接收并根据所述振荡使能信号生成时钟信号；
电荷泵，接收所述时钟信号，用于根据所述时钟信号生成并输出所述字线开启电源电压。
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