JP2822791B2 - 半導体装置 - Google Patents
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを主な構成
要素とする半導体装置、特に、電機的に書き込み可能な
不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭという）
を含む半導体装置に関する。
要素とする半導体装置、特に、電機的に書き込み可能な
不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭという）
を含む半導体装置に関する。
【０００２】
【従来の技術】図７に一括消去型ＥＥＰＲＯＭ（以下、
フラッシュＥＥＰＲＯＭという）において、書き込みま
たは読み出しを制御する回路の一部を示す。ＰＰは書き
込みモード時、高電圧（ＶＰＰ＝１２．０Ｖ）が印加さ
れる外部入力端子、Ｉ／Ｏ１は書き込みモード時に選択
されたメモリセルに書き込むデータが入力され、読み出
しモード時、選択されたメモリセルに記憶されたデータ
を出力する入出力端子、Ｍ１１１，・・・，Ｍ１１ｍは
ディジット線Ｄ１１に並列に接続されたメモリセル、Ｍ
１ｎ１，・・・，Ｍ１ｎｍはディジット線Ｄ１ｎに並列
に接続されたメモリセル、ＳＳはメモリセルのソースに
共通に接続されたソース端であり、書き込みモード時
と、読み出しモード時には、０Ｖが印加される。ＳＡ１
は選択されたメモリセルに記憶されたデータを読み出す
センスアンプ回路、ＱＷ１は外部入力端子ＰＰと、セン
スアンプ回路ＳＡ１の入力節点ＳＣ１の間に接続され、
選択されたメモリセルを書き込むか否かにより、ゲート
電圧が制御される書き込み制御用ＭＯＳＦＥＴ、Ｙ１，
・・・，ＹｎはメモリセルのＹアドレスを指定するＹア
ドレス線であり、書き込みモード時、選択されたものは
ＶＰＰが、非選択のものは０Ｖが印加される。Ｘ１，・
・・，ＸｍはメモリセルのＸアドレスを指定するＸアド
レス線であり、書き込みモード時、選択されたものはＶ
ＰＰが、非選択のものは０Ｖが印加される。ＱＹ１１，
・・・，ＱＹ１ｎはそれぞれディジット線Ｄ１１，・・
・，Ｄ１ｎと、節点ＳＣ１を接続するか否かを制御する
Ｙセレクト用ＭＯＳＦＥＴである。
フラッシュＥＥＰＲＯＭという）において、書き込みま
たは読み出しを制御する回路の一部を示す。ＰＰは書き
込みモード時、高電圧（ＶＰＰ＝１２．０Ｖ）が印加さ
れる外部入力端子、Ｉ／Ｏ１は書き込みモード時に選択
されたメモリセルに書き込むデータが入力され、読み出
しモード時、選択されたメモリセルに記憶されたデータ
を出力する入出力端子、Ｍ１１１，・・・，Ｍ１１ｍは
ディジット線Ｄ１１に並列に接続されたメモリセル、Ｍ
１ｎ１，・・・，Ｍ１ｎｍはディジット線Ｄ１ｎに並列
に接続されたメモリセル、ＳＳはメモリセルのソースに
共通に接続されたソース端であり、書き込みモード時
と、読み出しモード時には、０Ｖが印加される。ＳＡ１
は選択されたメモリセルに記憶されたデータを読み出す
センスアンプ回路、ＱＷ１は外部入力端子ＰＰと、セン
スアンプ回路ＳＡ１の入力節点ＳＣ１の間に接続され、
選択されたメモリセルを書き込むか否かにより、ゲート
電圧が制御される書き込み制御用ＭＯＳＦＥＴ、Ｙ１，
・・・，ＹｎはメモリセルのＹアドレスを指定するＹア
ドレス線であり、書き込みモード時、選択されたものは
ＶＰＰが、非選択のものは０Ｖが印加される。Ｘ１，・
・・，ＸｍはメモリセルのＸアドレスを指定するＸアド
レス線であり、書き込みモード時、選択されたものはＶ
ＰＰが、非選択のものは０Ｖが印加される。ＱＹ１１，
・・・，ＱＹ１ｎはそれぞれディジット線Ｄ１１，・・
・，Ｄ１ｎと、節点ＳＣ１を接続するか否かを制御する
Ｙセレクト用ＭＯＳＦＥＴである。
【０００３】ＷＣ１はデータ入力バッファであり、入出
力端Ｉ／Ｏ１に“０”が入力され、選択されたメモリセ
ルを書き込む場合は、出力ＤＩに高電圧ＶＰＧＯが出力
され、Ｉ／Ｏ１に“１”が入力され、選択されたメモリ
セルを書き込まない場合は、出力ＤＩに０Ｖが出力され
るように制御されている。ＰＧは書き込み電圧設定回路
であり、メモリセルのドレインに印加される電圧は、Ｐ
Ｇの出力電圧ＶＰＧＯにより制御される。
力端Ｉ／Ｏ１に“０”が入力され、選択されたメモリセ
ルを書き込む場合は、出力ＤＩに高電圧ＶＰＧＯが出力
され、Ｉ／Ｏ１に“１”が入力され、選択されたメモリ
セルを書き込まない場合は、出力ＤＩに０Ｖが出力され
るように制御されている。ＰＧは書き込み電圧設定回路
であり、メモリセルのドレインに印加される電圧は、Ｐ
Ｇの出力電圧ＶＰＧＯにより制御される。
【０００４】図７に示す回路は、入出力端子Ｉ／Ｏ１に
着目した場合の構成を示したものであり、実際の半導体
装置において、入出力端子がＩ／Ｏ１からＩ／Ｏ１６ま
で存在しているとすると、ＰＧを除く図示した回路は、
並列に１６個存在することになるが、ここでは省略し
た。以後、説明を簡単にするために、Ｎチャネル型ＭＯ
ＳＦＥＴ（以下、ＮＥ−ＭＯＳＦＥＴ）のしきい値は、
すべて同一でＶｔｎとし、特に断わらない限り、基板電
位は接地端に接続されているとする。Ｐチャネル型ＭＯ
ＳＦＥＴ（以下、ＰＥ−ＭＯＳＦＥＴ）のしきい値はす
べて同一でＶｔｐとし、特に断わらない限り、基板電位
は電源ＣＣに接続されているとする。
着目した場合の構成を示したものであり、実際の半導体
装置において、入出力端子がＩ／Ｏ１からＩ／Ｏ１６ま
で存在しているとすると、ＰＧを除く図示した回路は、
並列に１６個存在することになるが、ここでは省略し
た。以後、説明を簡単にするために、Ｎチャネル型ＭＯ
ＳＦＥＴ（以下、ＮＥ−ＭＯＳＦＥＴ）のしきい値は、
すべて同一でＶｔｎとし、特に断わらない限り、基板電
位は接地端に接続されているとする。Ｐチャネル型ＭＯ
ＳＦＥＴ（以下、ＰＥ−ＭＯＳＦＥＴ）のしきい値はす
べて同一でＶｔｐとし、特に断わらない限り、基板電位
は電源ＣＣに接続されているとする。
【０００５】図８は、図７に示すデータ入力バッファＷ
Ｃ１の具体的な回路例と、従来技術における書き込み電
圧設定回路ＰＧの具体的な回路例を示したものである。
Ｃ１の具体的な回路例と、従来技術における書き込み電
圧設定回路ＰＧの具体的な回路例を示したものである。
【０００６】以下、図８のデータ入力バッファＷＣ１を
説明する。ＱＷ１１，ＱＷ１２，ＱＷ１５，ＱＷ１７は
ＰＥ−ＭＯＳＦＥＴ、ＱＷ１３，ＱＷ１４，ＱＷ１６，
ＱＷ１８はＮＥ−ＭＯＳＦＥＴ、ＱＷ１９はＮチャネル
型で基板のしきい値をもち、しきい値がＮＥ−ＭＯＳＦ
ＥＴより低いＭＯＳＦＥＴ（以下、Ｅ０−ＭＯＳＦＥＴ
という）ＱＰ１１，ＱＰ１３はそれぞれ基板がＰＰに接
続されたＰＥ−ＭＯＳＦＥＴ、ＱＰ１２はＮＥ−ＭＯＳ
ＦＥＴである。
説明する。ＱＷ１１，ＱＷ１２，ＱＷ１５，ＱＷ１７は
ＰＥ−ＭＯＳＦＥＴ、ＱＷ１３，ＱＷ１４，ＱＷ１６，
ＱＷ１８はＮＥ−ＭＯＳＦＥＴ、ＱＷ１９はＮチャネル
型で基板のしきい値をもち、しきい値がＮＥ−ＭＯＳＦ
ＥＴより低いＭＯＳＦＥＴ（以下、Ｅ０−ＭＯＳＦＥＴ
という）ＱＰ１１，ＱＰ１３はそれぞれ基板がＰＰに接
続されたＰＥ−ＭＯＳＦＥＴ、ＱＰ１２はＮＥ−ＭＯＳ
ＦＥＴである。
【０００７】次に、書き込み電圧設定回路ＰＧの構成を
説明する。ＱＧ１，ＱＧ２はそれぞれ基板がＰＰに接続
されたＰＥ−ＭＯＳＦＥＴ、ＱＧ３，ＱＧ４はそれぞれ
Ｅ０−ＭＯＳＦＥＴ、ＱＧ５はＮＥ−ＭＯＳＦＥＴ、Ｒ
１，Ｒ２，Ｒ３はそれぞれ抵抗体である。Ｒ１，Ｒ２，
Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３とする。ＢＷ
Ｒは書き込みモード時には０Ｖが印加され、その他のモ
ードにおいては、ＶＰＰが印加される制御信号線、ＷＲ
は制御信号線ＢＷＲの逆相の信号線であり、書き込みモ
ード時にはＶＰＰが印加され、その他のモードにおいて
は、０Ｖが印加される制御信号線である。
説明する。ＱＧ１，ＱＧ２はそれぞれ基板がＰＰに接続
されたＰＥ−ＭＯＳＦＥＴ、ＱＧ３，ＱＧ４はそれぞれ
Ｅ０−ＭＯＳＦＥＴ、ＱＧ５はＮＥ−ＭＯＳＦＥＴ、Ｒ
１，Ｒ２，Ｒ３はそれぞれ抵抗体である。Ｒ１，Ｒ２，
Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３とする。ＢＷ
Ｒは書き込みモード時には０Ｖが印加され、その他のモ
ードにおいては、ＶＰＰが印加される制御信号線、ＷＲ
は制御信号線ＢＷＲの逆相の信号線であり、書き込みモ
ード時にはＶＰＰが印加され、その他のモードにおいて
は、０Ｖが印加される制御信号線である。
【０００８】次にメモリセルＭ１１１がアドレスにより
選択されたとして、図７，図８を参照して従来技術にお
ける書き込みモード時の動作について説明する。
選択されたとして、図７，図８を参照して従来技術にお
ける書き込みモード時の動作について説明する。
【０００９】書き込みモードになると、制御信号線ＷＲ
にＶＰＰが、制御信号線ＢＷＲに０Ｖが印加され、書き
込み電圧設定回路ＰＧにおいて、ＭＯＳＦＥＴＱＧ１，
ＱＧ２，ＱＧ５がすべて導通となる。このとき、ＭＯＳ
ＦＥＴＱＧ１の電流駆動能力が抵抗体Ｒ１，Ｒ２，Ｒ３
の合成抵抗（ｒ１＋ｒ２＋ｒ３）よりも十分大きく設計
されていいるので、節点ＰＧ１の電圧ＶＰＧ１は（１）
式で、節点ＰＧ２の電圧ＶＰＧ２は（２）式で表され
る。 ＶＰＧ１＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ・・・・（１）式 ＶＰＧ２＝ｒ３／（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ・・・・・・・・・（２）式 ＭＯＳＦＥＴＱＧ３の電流駆動能力が、ＭＯＳＦＥＴＱ
Ｇ４の電流駆動能力に比べ十分大きく設計されていると
仮定し、Ｅ０−ＭＯＳＦＥＴのしきい値がＶＴ０である
と仮定すると、出力節点ＰＧ３の電圧ＶＰＧ３は（３）
式で表される。 ＶＰＧ３≒ＶＰＧ１−ＶＴ０−α≒（ｒ２＋ｒ３）／
（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ−ＶＴ０−α・・・・・
・・（３）式（αはＱＧ４に電流が流れることによる電
圧降下分） 例えば、ＶＰＰ＝１２Ｖ、ｒ１＝３０ＫΩ、ｒ２＝８０
ＫΩ、ｒ３＝１０ＫΩに設計されており、ＶＴ０＝０．
５Ｖ、α＝０．１２Ｖとすると、ＶＰＧ１＝９Ｖ、ＶＰ
Ｇ２＝１．０Ｖ、ＶＰＧ３＝８．３８Ｖが得られる。
にＶＰＰが、制御信号線ＢＷＲに０Ｖが印加され、書き
込み電圧設定回路ＰＧにおいて、ＭＯＳＦＥＴＱＧ１，
ＱＧ２，ＱＧ５がすべて導通となる。このとき、ＭＯＳ
ＦＥＴＱＧ１の電流駆動能力が抵抗体Ｒ１，Ｒ２，Ｒ３
の合成抵抗（ｒ１＋ｒ２＋ｒ３）よりも十分大きく設計
されていいるので、節点ＰＧ１の電圧ＶＰＧ１は（１）
式で、節点ＰＧ２の電圧ＶＰＧ２は（２）式で表され
る。 ＶＰＧ１＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ・・・・（１）式 ＶＰＧ２＝ｒ３／（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ・・・・・・・・・（２）式 ＭＯＳＦＥＴＱＧ３の電流駆動能力が、ＭＯＳＦＥＴＱ
Ｇ４の電流駆動能力に比べ十分大きく設計されていると
仮定し、Ｅ０−ＭＯＳＦＥＴのしきい値がＶＴ０である
と仮定すると、出力節点ＰＧ３の電圧ＶＰＧ３は（３）
式で表される。 ＶＰＧ３≒ＶＰＧ１−ＶＴ０−α≒（ｒ２＋ｒ３）／
（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ−ＶＴ０−α・・・・・
・・（３）式（αはＱＧ４に電流が流れることによる電
圧降下分） 例えば、ＶＰＰ＝１２Ｖ、ｒ１＝３０ＫΩ、ｒ２＝８０
ＫΩ、ｒ３＝１０ＫΩに設計されており、ＶＴ０＝０．
５Ｖ、α＝０．１２Ｖとすると、ＶＰＧ１＝９Ｖ、ＶＰ
Ｇ２＝１．０Ｖ、ＶＰＧ３＝８．３８Ｖが得られる。
【００１０】この時、Ｉ／Ｏ１に“０”が入力された場
合、データ入力バッファＷＣ１において、まず節点ＷＡ
１が（ＶＣＣ−ＶＴ０）まで充電され、この時、ＱＰ１
１とＱＰ１２とから構成されるインバータが反転するよ
うに設計されているので、節点ＷＢ１の電圧が０Ｖにな
り、ＭＯＳＦＥＴＱＰ１３が導通し、節点ＷＡ１の電圧
は（ＶＣＣ−ＶＴ０）からさらに（３）式で表される値
まで上昇することになり、ＷＣ１の出力ＤＩの電圧ＶＤ
Ｉは、（４）式で表されることになる。 ＶＤＩ＝ＶＰＧＯ＝ＶＰＧ３≒（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ −ＶＴ０−α・・・・・（４）式
合、データ入力バッファＷＣ１において、まず節点ＷＡ
１が（ＶＣＣ−ＶＴ０）まで充電され、この時、ＱＰ１
１とＱＰ１２とから構成されるインバータが反転するよ
うに設計されているので、節点ＷＢ１の電圧が０Ｖにな
り、ＭＯＳＦＥＴＱＰ１３が導通し、節点ＷＡ１の電圧
は（ＶＣＣ−ＶＴ０）からさらに（３）式で表される値
まで上昇することになり、ＷＣ１の出力ＤＩの電圧ＶＤ
Ｉは、（４）式で表されることになる。 ＶＤＩ＝ＶＰＧＯ＝ＶＰＧ３≒（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）・ＶＰＰ −ＶＴ０−α・・・・・（４）式
【００１１】したがって、図７において、ＭＯＳＦＥＴ
ＱＷ１は導通する。この時、Ｙアドレス線Ｙ１にＶＰＰ
が、その他のＹアドレス線には０Ｖが、Ｘアドレス線Ｘ
１にＶＰＰが、その他のＸアドレス線には０Ｖが印加さ
れており、ディジット線Ｄ１１の電圧は、ＭＯＳＦＥＴ
ＱＷ１とメモリセルＭ１１１の電流駆動能力が一致する
値で平衡する。この値は通常、メモリセルの書き込み開
始電圧よりも高く設計されているので、メモリセルＭ１
１１は書き込まれることになる。
ＱＷ１は導通する。この時、Ｙアドレス線Ｙ１にＶＰＰ
が、その他のＹアドレス線には０Ｖが、Ｘアドレス線Ｘ
１にＶＰＰが、その他のＸアドレス線には０Ｖが印加さ
れており、ディジット線Ｄ１１の電圧は、ＭＯＳＦＥＴ
ＱＷ１とメモリセルＭ１１１の電流駆動能力が一致する
値で平衡する。この値は通常、メモリセルの書き込み開
始電圧よりも高く設計されているので、メモリセルＭ１
１１は書き込まれることになる。
【００１２】一方、入出力端Ｉ／Ｏ１に“１”が入力さ
れた場合、節点ＷＡ１は０Ｖまで放電され、ＭＯＳＦＥ
ＴＱＰ１１が導通、ＭＯＳＦＥＴＱＰ１２は非導通、Ｍ
ＯＳＦＥＴＱＰ１３は非導通となり、節点ＷＡ１は０Ｖ
を保持する。したがってＭＯＳＦＥＴＱＷ１は非導通に
なり、ディジット線Ｄ１１には高電圧が印加されず、メ
モリセルＭ１１１に書き込みは行われない。
れた場合、節点ＷＡ１は０Ｖまで放電され、ＭＯＳＦＥ
ＴＱＰ１１が導通、ＭＯＳＦＥＴＱＰ１２は非導通、Ｍ
ＯＳＦＥＴＱＰ１３は非導通となり、節点ＷＡ１は０Ｖ
を保持する。したがってＭＯＳＦＥＴＱＷ１は非導通に
なり、ディジット線Ｄ１１には高電圧が印加されず、メ
モリセルＭ１１１に書き込みは行われない。
【００１３】次に、従来技術において、温度が変化した
ときの書き込み電圧設定回路ＰＧの出力ＰＧＯの電圧
（ＶＰＧＯ）の変化、およびメモリセル書き込み時のデ
ィジット線Ｄ１１の電圧（ＶＤ１１）の変化について、
図７から図１１を用いて説明する。
ときの書き込み電圧設定回路ＰＧの出力ＰＧＯの電圧
（ＶＰＧＯ）の変化、およびメモリセル書き込み時のデ
ィジット線Ｄ１１の電圧（ＶＤ１１）の変化について、
図７から図１１を用いて説明する。
【００１４】図９は温度が変化したときのＶＰＧＯの変
化を、図１０はＶＰＧ３を変化したときのＱＧ３とＱＧ
４の電流−電圧特性を示したもので、Ｐ１，Ｐ２はそれ
ぞれ温度が２５℃の時のＦＥＴＱＧ３，ＱＧ４の電流−
電圧特性を、Ｏ１，Ｏ２はそれぞれ温度が１００℃の時
のＦＥＴＱＧ３，ＱＧ４の電流−電圧特性を示したもの
である。
化を、図１０はＶＰＧ３を変化したときのＱＧ３とＱＧ
４の電流−電圧特性を示したもので、Ｐ１，Ｐ２はそれ
ぞれ温度が２５℃の時のＦＥＴＱＧ３，ＱＧ４の電流−
電圧特性を、Ｏ１，Ｏ２はそれぞれ温度が１００℃の時
のＦＥＴＱＧ３，ＱＧ４の電流−電圧特性を示したもの
である。
【００１５】図１１は図７において、ディジット線Ｄ１
１の電圧（ＶＤ１１）が変化したときのＱＷ１とＱＹ１
１の電流駆動能力で決定される負荷特性（以下、書き込
み負荷特性という）を示したものであり、Ｓは温度が２
５℃の時、Ｔは温度が１００℃の時、Ｕは温度が−５０
℃の時の場合を示したものである。
１の電圧（ＶＤ１１）が変化したときのＱＷ１とＱＹ１
１の電流駆動能力で決定される負荷特性（以下、書き込
み負荷特性という）を示したものであり、Ｓは温度が２
５℃の時、Ｔは温度が１００℃の時、Ｕは温度が−５０
℃の時の場合を示したものである。
【００１６】メモリセルの書き込み特性、誤消去特性は
書き込みモード時に印加されるドレイン電圧に大きく依
存する。例えばディジット線Ｄ１１の電圧ＶＤ１１の値
が設計値より低くなると、Ｍ１１１の書き込みスピード
が遅くなり、ある一定電圧より低くなると、書き込みが
不能となる。また、ディジット線Ｄ１１の電圧ＶＤ１１
の値が設計値より高くなると、同一ディジット線上の非
選択セル（例えば、Ｍ１１１を選択したときのＭ１１
ｍ）に過大なストレスを印加してしまうことになり、あ
る一定電圧以上になると、書き込まれたメモリセルのし
きい値が低下し、誤消去される不良が生じる。
書き込みモード時に印加されるドレイン電圧に大きく依
存する。例えばディジット線Ｄ１１の電圧ＶＤ１１の値
が設計値より低くなると、Ｍ１１１の書き込みスピード
が遅くなり、ある一定電圧より低くなると、書き込みが
不能となる。また、ディジット線Ｄ１１の電圧ＶＤ１１
の値が設計値より高くなると、同一ディジット線上の非
選択セル（例えば、Ｍ１１１を選択したときのＭ１１
ｍ）に過大なストレスを印加してしまうことになり、あ
る一定電圧以上になると、書き込まれたメモリセルのし
きい値が低下し、誤消去される不良が生じる。
【００１７】したがって、温度が変化しても、書き込み
モード時に書き込むメモリセルに印加されるドレイン電
圧（以下、ＶＤ（ライト）という）が、設計値からでき
るだけ変化しないことが、製品特性上及び信頼性上必要
となる。
モード時に書き込むメモリセルに印加されるドレイン電
圧（以下、ＶＤ（ライト）という）が、設計値からでき
るだけ変化しないことが、製品特性上及び信頼性上必要
となる。
【００１８】従来技術の半導体内においては、前述した
通り、書き込み電圧設定回路は、図８中のＰＧに示すよ
うに構成される。前述した通り、節点ＰＧ１の電圧、節
点ＰＧ２の電圧はそれぞれ（１）式、（２）式で得ら
れ、これらは抵抗体の抵抗比で決定されているので、温
度に対して電圧はほとんど変化しない。したがって、Ｖ
ＰＧＯの値は、ＱＧ３及びＱＧ４の電流−電圧特性の温
度依存性により決定されることとなる。すなわち、温度
が２５℃の時のＶＰＧＯの値は図１０より、Ｐ１とＰ２
の交点のＸ座標で表され、この値はＶＰとなる。また、
温度が１００℃の時のＶＰＧＯの値は図１０より、Ｏ１
とＯ２の交点のＸ座標で表され、この値はＶＯとなる。
通り、書き込み電圧設定回路は、図８中のＰＧに示すよ
うに構成される。前述した通り、節点ＰＧ１の電圧、節
点ＰＧ２の電圧はそれぞれ（１）式、（２）式で得ら
れ、これらは抵抗体の抵抗比で決定されているので、温
度に対して電圧はほとんど変化しない。したがって、Ｖ
ＰＧＯの値は、ＱＧ３及びＱＧ４の電流−電圧特性の温
度依存性により決定されることとなる。すなわち、温度
が２５℃の時のＶＰＧＯの値は図１０より、Ｐ１とＰ２
の交点のＸ座標で表され、この値はＶＰとなる。また、
温度が１００℃の時のＶＰＧＯの値は図１０より、Ｏ１
とＯ２の交点のＸ座標で表され、この値はＶＯとなる。
【００１９】一般にＭＯＳＦＥＴは、高温になるほどし
きい値の絶対値は低下し、同様に移動度も低下する。し
たがって、高温になると、ゲート−ソース間の電圧差を
一定とした場合、ＭＯＳＦＥＴの電流駆動能力は低下す
る。図９，図１０より明らかなように、温度が高くなる
ほど、書き込み電圧設定回路（ＰＧ）の出力電圧ＶＰＧ
Ｏの値は低くなる。
きい値の絶対値は低下し、同様に移動度も低下する。し
たがって、高温になると、ゲート−ソース間の電圧差を
一定とした場合、ＭＯＳＦＥＴの電流駆動能力は低下す
る。図９，図１０より明らかなように、温度が高くなる
ほど、書き込み電圧設定回路（ＰＧ）の出力電圧ＶＰＧ
Ｏの値は低くなる。
【００２０】したがって、書き込み制御用ＭＯＳＦＥＴ
ＱＷ１とＹセレクト用ＭＯＳＦＥＴＱＹ１１の電流駆動
能力が、温度が高くなるほど低下することとあいまっ
て、書き込み負荷特性は図１１に示すように、温度が高
くなるほど、書き込み時のメモリセルのドレイン電圧は
低下する結果となる。例えばこの時、メモリセルＭ１１
１を書き込む場合、書き込み電流ＩＰがＩＰ＝５００μ
Ａとすると、メモリセルを書き込むときの選択されたデ
ィジット線の電圧と書き込み電流の関係は、温度が２５
℃の時は点Ｆで、温度が１００℃の時は点Ｅで、温度が
−５０℃の時は、点Ｇで平衡することになり、この時の
ディジット線Ｄ１１の電圧ＶＤ（ライト）は、それぞれ
ＶＦ，ＶＥ，ＶＧとなる。
ＱＷ１とＹセレクト用ＭＯＳＦＥＴＱＹ１１の電流駆動
能力が、温度が高くなるほど低下することとあいまっ
て、書き込み負荷特性は図１１に示すように、温度が高
くなるほど、書き込み時のメモリセルのドレイン電圧は
低下する結果となる。例えばこの時、メモリセルＭ１１
１を書き込む場合、書き込み電流ＩＰがＩＰ＝５００μ
Ａとすると、メモリセルを書き込むときの選択されたデ
ィジット線の電圧と書き込み電流の関係は、温度が２５
℃の時は点Ｆで、温度が１００℃の時は点Ｅで、温度が
−５０℃の時は、点Ｇで平衡することになり、この時の
ディジット線Ｄ１１の電圧ＶＤ（ライト）は、それぞれ
ＶＦ，ＶＥ，ＶＧとなる。
【００２１】本従来例の場合は、図１１よりＶＦ＝５，
４２Ｖ、ＶＥ＝５，１２Ｖ、ＶＧ＝５，７２Ｖとなるこ
とが分かる。つまり、本従来例の場合、温度が２５℃か
ら±７５℃変化すると、ＶＤ（ライト）の値は、５，４
２Ｖ±０．３Ｖ程度変化することが分かる。
４２Ｖ、ＶＥ＝５，１２Ｖ、ＶＧ＝５，７２Ｖとなるこ
とが分かる。つまり、本従来例の場合、温度が２５℃か
ら±７５℃変化すると、ＶＤ（ライト）の値は、５，４
２Ｖ±０．３Ｖ程度変化することが分かる。
【００２２】
【発明が解決しようとする課題】以上述べたように従来
の半導体装置は、書き込み用ＭＯＳＦＥＴのゲート電圧
を決定する書き込み電圧設定回路（ＰＧ）が、温度が高
くなるほど出力電圧が低下するような回路構成になって
いるので、温度が高くなるほど、書き込み用ＭＯＳＦＥ
Ｔの等価抵抗値自体も高くなることとあいまって、メモ
リセルを書き込む際のメモリセルのドレインに印加され
る電圧｛ＶＤ（ライト）｝が低くなる。
の半導体装置は、書き込み用ＭＯＳＦＥＴのゲート電圧
を決定する書き込み電圧設定回路（ＰＧ）が、温度が高
くなるほど出力電圧が低下するような回路構成になって
いるので、温度が高くなるほど、書き込み用ＭＯＳＦＥ
Ｔの等価抵抗値自体も高くなることとあいまって、メモ
リセルを書き込む際のメモリセルのドレインに印加され
る電圧｛ＶＤ（ライト）｝が低くなる。
【００２３】したがって、以下のような問題点がある。
【００２４】（１）メモリセルを高温で書き込むほど書
き込み時間が長く必要となり、製品特性上問題がある。
き込み時間が長く必要となり、製品特性上問題がある。
【００２５】（２）メモリセルを低温で書き込むほど、
書き込もうとするメモリセルと同一ディジット線上の非
選択のメモリセルに過大なストレスが印加され、すでに
書き込まれたメモリセルが誤消去され、信頼性上問題で
ある。
書き込もうとするメモリセルと同一ディジット線上の非
選択のメモリセルに過大なストレスが印加され、すでに
書き込まれたメモリセルが誤消去され、信頼性上問題で
ある。
【００２６】したがって、従来の半導体装置は書き込み
特性の温度マージンが小さいという欠点があった。
特性の温度マージンが小さいという欠点があった。
【００２７】
【課題を解決するための手段】本発明の要旨は、ディジ
ット線と、前記ディジット線にドレインが各々接続され
た複数の電気的に書き込み可能な不揮発性メモリセル
と、前記メモリセルの各々のゲートに接続されたＸアド
レス線と、ソースが前記ディジット線に、ゲートがＹア
ドレス線に接続されたＹアドレス選択用ＭＯＳＦＥＴ
と、データ入力端子と、高電圧供給端を有し、前記デー
タ入力端子に入力されたデータの“０”，“１”により
出力に高電圧が発生するか否かが制御されるデータ入力
バッファと出力が前記高電圧供給端に接続された書き込
み電圧設定回路と、ドレインが書き込み電圧供給端子
に、ゲートが前記データ入力バッファの出力に、ソース
が前記Ｙアドレス選択用ＭＯＳＦＥＴのドレインに接続
された書き込み制御用ＭＯＳＦＥＴとを含む半導体装置
において、前記書き込み電圧設定回路は、出力電圧が温
度に対して正の温度係数を持つように制御され、前記デ
ータ入力バッファは前記書き込み電圧設定回路の出力を
入力し、前記書き込み制御用ＭＯＳＦＥＴの電流駆動能
力の温度変化を少なくするように前記書き込み制御用Ｍ
ＯＳＦＥＴのゲート電圧となるその出力電圧を制御され
てなることである。
ット線と、前記ディジット線にドレインが各々接続され
た複数の電気的に書き込み可能な不揮発性メモリセル
と、前記メモリセルの各々のゲートに接続されたＸアド
レス線と、ソースが前記ディジット線に、ゲートがＹア
ドレス線に接続されたＹアドレス選択用ＭＯＳＦＥＴ
と、データ入力端子と、高電圧供給端を有し、前記デー
タ入力端子に入力されたデータの“０”，“１”により
出力に高電圧が発生するか否かが制御されるデータ入力
バッファと出力が前記高電圧供給端に接続された書き込
み電圧設定回路と、ドレインが書き込み電圧供給端子
に、ゲートが前記データ入力バッファの出力に、ソース
が前記Ｙアドレス選択用ＭＯＳＦＥＴのドレインに接続
された書き込み制御用ＭＯＳＦＥＴとを含む半導体装置
において、前記書き込み電圧設定回路は、出力電圧が温
度に対して正の温度係数を持つように制御され、前記デ
ータ入力バッファは前記書き込み電圧設定回路の出力を
入力し、前記書き込み制御用ＭＯＳＦＥＴの電流駆動能
力の温度変化を少なくするように前記書き込み制御用Ｍ
ＯＳＦＥＴのゲート電圧となるその出力電圧を制御され
てなることである。
【００２８】
【実施例】図１は本発明の第１実施例に係る半導体装置
における書き込み電圧設定回路を示したものである。書
き込み電圧設定回路ＰＧ１１において従来技術における
書き込み電圧設定回路（ＰＧ）と同一の箇所は同一の符
号をつけ、説明を省略する。また、データ入力バッファ
ＷＣ１は図８に示した従来技術のそれと同一であるの
で、説明を省略する。
における書き込み電圧設定回路を示したものである。書
き込み電圧設定回路ＰＧ１１において従来技術における
書き込み電圧設定回路（ＰＧ）と同一の箇所は同一の符
号をつけ、説明を省略する。また、データ入力バッファ
ＷＣ１は図８に示した従来技術のそれと同一であるの
で、説明を省略する。
【００２９】ＱＧ１１はソースと基板が共通に節点ＰＧ
４に接続され、ゲートが節点ＰＧ５に接続されたＰＥ−
ＭＯＳＦＥＴ、ＱＧ１２はソースと基板が共通に節点Ｐ
Ｇ５に、ゲートが節点ＰＧ６に接続されたＰＥ−ＭＯＳ
ＦＥＴ、ＱＧ１３はゲートとドレインが共通に節点ＰＧ
８に、ソースが接地に接続されたＮＥ−ＭＯＳＦＥＴで
ある。Ｒ１１，Ｒ１２，Ｒ１３は節点ＰＧ８の電圧と節
点ＰＧ６の電圧を分圧して出力するために用いる抵抗体
であり、それぞれ抵抗値がｒ１１，ｒ１２，ｒ１３に設
定されている。本実施例の半導体装置において、図７に
示すＰＧが書き込み電圧設定回路ＰＧ１１に置き換わ
り、従来の書き込み電圧設定回路ＰＧの出力ＰＧＯが、
書き込み電圧設定回路ＰＧ１１の出力ＰＧＯ１１に置き
換わったとし、本実施例の書き込みモード時の動作をア
ドレスによりメモリセルＭ１１１が選択されたとして図
１と図７を用いて説明する。なお、請求項との関連を説
明すると、ＰＰは書き込み電圧供給端子、ＷＰは高電圧
供給端、ＱＷ１は書き込み制御用ＭＯＳＦＥＴ、ＰＧ６
は第１の節点、ＰＧ７は第２の節点ＰＧ８は第３の節
点、ＱＧ３は第１のＭＯＳＦＥＴ、ＱＧ４は第２のＭＯ
ＳＦＥＴである。
４に接続され、ゲートが節点ＰＧ５に接続されたＰＥ−
ＭＯＳＦＥＴ、ＱＧ１２はソースと基板が共通に節点Ｐ
Ｇ５に、ゲートが節点ＰＧ６に接続されたＰＥ−ＭＯＳ
ＦＥＴ、ＱＧ１３はゲートとドレインが共通に節点ＰＧ
８に、ソースが接地に接続されたＮＥ−ＭＯＳＦＥＴで
ある。Ｒ１１，Ｒ１２，Ｒ１３は節点ＰＧ８の電圧と節
点ＰＧ６の電圧を分圧して出力するために用いる抵抗体
であり、それぞれ抵抗値がｒ１１，ｒ１２，ｒ１３に設
定されている。本実施例の半導体装置において、図７に
示すＰＧが書き込み電圧設定回路ＰＧ１１に置き換わ
り、従来の書き込み電圧設定回路ＰＧの出力ＰＧＯが、
書き込み電圧設定回路ＰＧ１１の出力ＰＧＯ１１に置き
換わったとし、本実施例の書き込みモード時の動作をア
ドレスによりメモリセルＭ１１１が選択されたとして図
１と図７を用いて説明する。なお、請求項との関連を説
明すると、ＰＰは書き込み電圧供給端子、ＷＰは高電圧
供給端、ＱＷ１は書き込み制御用ＭＯＳＦＥＴ、ＰＧ６
は第１の節点、ＰＧ７は第２の節点ＰＧ８は第３の節
点、ＱＧ３は第１のＭＯＳＦＥＴ、ＱＧ４は第２のＭＯ
ＳＦＥＴである。
【００３０】書き込みモードになると、信号ＷＲにＶＰ
Ｐが、信号ＢＷＲに０Ｖが印加され、ＭＯＳＦＥＴＱＧ
１，ＱＧ２，ＱＧ５がすべて導通となる。この時、ＭＯ
ＳＦＥＴＱＧ１，ＱＧ４，ＱＧ５，ＱＧ１３の電流駆動
能力が抵抗体Ｒ１１，Ｒ１２，Ｒ１３の合成抵抗（ｒ１
１＋ｒ１２＋ｒ１３）よりも十分大きく設計されている
ので、節点ＰＧ６の電圧ＶＰＧ６は（５）式で、節点Ｐ
Ｇ８の電圧ＶＰＧ８は（６）式で、節点ＰＧ７の電圧Ｖ
ＰＧ７は（７）式で表される。 ＶＰＧ６＝ＶＰＰ−２｜Ｖｔｐ｜・・・・・・・・・（５）式 ＶＰＧ８＝ＶＴＮ・・・・・・・・・・・・・・・・（６）式 ＶＰＧ７＝｛ｒ１１・Ｖｔｎ＋（ｒ１２＋ｒ１３）・（ＶＰＰ−２Ｖｔｐ）｝／ （ｒ１１＋ｒ１２＋ｒ１３）・・・・・・・・・・・（７）式
Ｐが、信号ＢＷＲに０Ｖが印加され、ＭＯＳＦＥＴＱＧ
１，ＱＧ２，ＱＧ５がすべて導通となる。この時、ＭＯ
ＳＦＥＴＱＧ１，ＱＧ４，ＱＧ５，ＱＧ１３の電流駆動
能力が抵抗体Ｒ１１，Ｒ１２，Ｒ１３の合成抵抗（ｒ１
１＋ｒ１２＋ｒ１３）よりも十分大きく設計されている
ので、節点ＰＧ６の電圧ＶＰＧ６は（５）式で、節点Ｐ
Ｇ８の電圧ＶＰＧ８は（６）式で、節点ＰＧ７の電圧Ｖ
ＰＧ７は（７）式で表される。 ＶＰＧ６＝ＶＰＰ−２｜Ｖｔｐ｜・・・・・・・・・（５）式 ＶＰＧ８＝ＶＴＮ・・・・・・・・・・・・・・・・（６）式 ＶＰＧ７＝｛ｒ１１・Ｖｔｎ＋（ｒ１２＋ｒ１３）・（ＶＰＰ−２Ｖｔｐ）｝／ （ｒ１１＋ｒ１２＋ｒ１３）・・・・・・・・・・・（７）式
【００３１】従来技術で述べた場合と同様に、ＭＯＳＦ
ＥＴＱＧ３の電流駆動能力がＭＯＳＦＥＴＱＧ４の電流
駆動能力に比べ、十分大きく設計されていると仮定し、
Ｅ０−ＭＯＳＦＥＴのしきい値がＶＴ０であると仮定す
ると、出力節点ＰＧ９の電圧ＶＰＧ９は（８）式で表さ
れる。 ＶＰＧ９≒ＶＰＧ７−ＶＴ０−α≒｛ｒ１１・Ｖｔｎ＋
（ｒ１２＋ｒ１３）・（ＶＰＰ−２・｜Ｖｔｐ｜｝／
｛ｒ１１＋ｒ１２＋ｒ１３｝−ＶＴ０−α・・・・・・
（８）式（αはＭＯＳＦＥＴＱＧ４に電流が流れること
による電圧降下分）
ＥＴＱＧ３の電流駆動能力がＭＯＳＦＥＴＱＧ４の電流
駆動能力に比べ、十分大きく設計されていると仮定し、
Ｅ０−ＭＯＳＦＥＴのしきい値がＶＴ０であると仮定す
ると、出力節点ＰＧ９の電圧ＶＰＧ９は（８）式で表さ
れる。 ＶＰＧ９≒ＶＰＧ７−ＶＴ０−α≒｛ｒ１１・Ｖｔｎ＋
（ｒ１２＋ｒ１３）・（ＶＰＰ−２・｜Ｖｔｐ｜｝／
｛ｒ１１＋ｒ１２＋ｒ１３｝−ＶＴ０−α・・・・・・
（８）式（αはＭＯＳＦＥＴＱＧ４に電流が流れること
による電圧降下分）
【００３２】例えば、ＶＰＰ＝１２Ｖ、ｒ１１＝１０Ｋ
Ω、（ｒ１２＋ｒ１３）＝８０ＫΩに設計されており、
ＶＴＮ＝１．０Ｖ、ＶＴＰ＝−１．０Ｖ、ＶＴ０＝０．
５Ｖ、α＝０．１２Ｖすると出力電圧ＶＰＧ９は従来例
の出力電圧ＶＰＧ３と同様に、ＶＰＧ９≒８．３８Ｖが
得られる。
Ω、（ｒ１２＋ｒ１３）＝８０ＫΩに設計されており、
ＶＴＮ＝１．０Ｖ、ＶＴＰ＝−１．０Ｖ、ＶＴ０＝０．
５Ｖ、α＝０．１２Ｖすると出力電圧ＶＰＧ９は従来例
の出力電圧ＶＰＧ３と同様に、ＶＰＧ９≒８．３８Ｖが
得られる。
【００３３】この時、Ｉ／Ｏ１に“０”が入力された場
合、従来技術で述べた通り、まずＷＡ１が（ＶＣＣ−Ｖ
Ｔ０）まで充電され、この時ＱＰ１１とＱＰ１２とから
構成されるインバータが反転するように設計されている
ので、節点ＷＢ１の電圧が０Ｖになり、ＭＯＳＦＥＴＱ
Ｐ１３が導通し、節点ＷＡ１の電圧は（ＶＣＣ−ＶＴ
０）からさらに（８）式で表される値まで上昇すること
になり、データ入力バッファＷＣ１の出力ＤＩの電圧Ｖ
ＤＩは、（９）式で表されることになる。 ＶＤＩ＝ＶＰＧＯ１１＝ＶＰＧ９≒｛ｒ１１・Ｖｔｎ＋
（ｒ１２＋ｒ１３）・（ＶＰＰ−２・｜Ｖｔｐ｜）｝／
｛ｒ１１＋ｒ１２＋ｒ１３｝−ＶＴ０−α・・・・
（９）式
合、従来技術で述べた通り、まずＷＡ１が（ＶＣＣ−Ｖ
Ｔ０）まで充電され、この時ＱＰ１１とＱＰ１２とから
構成されるインバータが反転するように設計されている
ので、節点ＷＢ１の電圧が０Ｖになり、ＭＯＳＦＥＴＱ
Ｐ１３が導通し、節点ＷＡ１の電圧は（ＶＣＣ−ＶＴ
０）からさらに（８）式で表される値まで上昇すること
になり、データ入力バッファＷＣ１の出力ＤＩの電圧Ｖ
ＤＩは、（９）式で表されることになる。 ＶＤＩ＝ＶＰＧＯ１１＝ＶＰＧ９≒｛ｒ１１・Ｖｔｎ＋
（ｒ１２＋ｒ１３）・（ＶＰＰ−２・｜Ｖｔｐ｜）｝／
｛ｒ１１＋ｒ１２＋ｒ１３｝−ＶＴ０−α・・・・
（９）式
【００３４】したがって、図７において、ＭＯＳＦＥＴ
ＱＷ１は導通する。この時、Ｙアドレス線Ｙ１にＶＰＰ
が、その他のＹアドレス線には０Ｖが、Ｘアドレス線Ｘ
１にＶＰＰが、その他のＸアドレス線には０Ｖが印加さ
れており、ＭＯＳＦＥＴＱＹ１１とメモリセルＭ１１１
が導通し、ディジット線Ｄ１１の電圧は、ＭＯＳＦＥＴ
ＱＷ１とメモリセルＭ１１１の電流駆動能力が一致する
値で平衡する。
ＱＷ１は導通する。この時、Ｙアドレス線Ｙ１にＶＰＰ
が、その他のＹアドレス線には０Ｖが、Ｘアドレス線Ｘ
１にＶＰＰが、その他のＸアドレス線には０Ｖが印加さ
れており、ＭＯＳＦＥＴＱＹ１１とメモリセルＭ１１１
が導通し、ディジット線Ｄ１１の電圧は、ＭＯＳＦＥＴ
ＱＷ１とメモリセルＭ１１１の電流駆動能力が一致する
値で平衡する。
【００３５】この値は、通常メモリセルの書き込み開始
電圧より高く設計されているので、メモリセルＭ１１１
は書き込まれることになる。
電圧より高く設計されているので、メモリセルＭ１１１
は書き込まれることになる。
【００３６】一方、入出力端Ｉ／Ｏ１に“１”が入力さ
れた場合、節点ＷＡ１は、０Ｖまで放電され、ＭＯＳＦ
ＥＴＱＰ１１が導通、ＭＯＳＦＥＴＱＰ１２は非導通、
ＭＯＳＦＥＴＱＰ１３は非導通となり、節点ＷＡ１１は
０Ｖを保持する。従って、書き込み制御用ＭＯＳＦＥＴ
ＱＷ１は非導通になり、ディジット線Ｄ１１には高電圧
は印加されず、メモリセルＭ１１１に書き込みは行われ
ない。
れた場合、節点ＷＡ１は、０Ｖまで放電され、ＭＯＳＦ
ＥＴＱＰ１１が導通、ＭＯＳＦＥＴＱＰ１２は非導通、
ＭＯＳＦＥＴＱＰ１３は非導通となり、節点ＷＡ１１は
０Ｖを保持する。従って、書き込み制御用ＭＯＳＦＥＴ
ＱＷ１は非導通になり、ディジット線Ｄ１１には高電圧
は印加されず、メモリセルＭ１１１に書き込みは行われ
ない。
【００３７】次に本実施例において、温度が変化したと
きのＰＧ１１の出力ＰＧＯ１１の電圧（ＶＰＧＯ１１）
の変化、及びメモリセルの書き込み時のディジット線Ｄ
１１の電圧（ＶＤ１１）の変化について、図１と図４か
ら図６を用いて説明する。
きのＰＧ１１の出力ＰＧＯ１１の電圧（ＶＰＧＯ１１）
の変化、及びメモリセルの書き込み時のディジット線Ｄ
１１の電圧（ＶＤ１１）の変化について、図１と図４か
ら図６を用いて説明する。
【００３８】図４は温度が変化したときのＶＰＧＯ１１
の変化を、図５はＶＰＧ９を変化した時のＱＧ３とＱＧ
４の電流−電圧特性の変化を示したもので、Ｐ１，Ｐ２
はそれぞれ、従来技術で述べたのと同様に、温度が２５
℃の時のＱＧ３，ＱＧ４の電流−電圧特性、Ｒ１，Ｒ２
はそれぞれ、温度が１００℃の時のＱＧ３，ＱＧ４の電
流−電圧特性を示したものである。
の変化を、図５はＶＰＧ９を変化した時のＱＧ３とＱＧ
４の電流−電圧特性の変化を示したもので、Ｐ１，Ｐ２
はそれぞれ、従来技術で述べたのと同様に、温度が２５
℃の時のＱＧ３，ＱＧ４の電流−電圧特性、Ｒ１，Ｒ２
はそれぞれ、温度が１００℃の時のＱＧ３，ＱＧ４の電
流−電圧特性を示したものである。
【００３９】図６は図７においてディジット線Ｄ１１の
電圧ＶＤ１１が変化したときのＭＯＳＦＥＴＱＷ１とＭ
ＯＳＦＥＴＱＹ１１の電流駆動能力で決定される書き込
み負荷特性を示したものであり、Ｓ１は温度が２５℃の
時、Ｔ１は温度が１００℃の時、Ｕ１は温度が−５０℃
の時の場合を示したものである。
電圧ＶＤ１１が変化したときのＭＯＳＦＥＴＱＷ１とＭ
ＯＳＦＥＴＱＹ１１の電流駆動能力で決定される書き込
み負荷特性を示したものであり、Ｓ１は温度が２５℃の
時、Ｔ１は温度が１００℃の時、Ｕ１は温度が−５０℃
の時の場合を示したものである。
【００４０】図１に示す書き込み電圧設定回路ＰＧ１１
の節点ＰＧ７の電圧ＶＰＧ７は前述した通り、（７）式
で表され、また出力ＰＧＯ１１の電圧ＶＰＧＯ１１は、
同じく（９）式で表される。
の節点ＰＧ７の電圧ＶＰＧ７は前述した通り、（７）式
で表され、また出力ＰＧＯ１１の電圧ＶＰＧＯ１１は、
同じく（９）式で表される。
【００４１】本実施例のＶＰＧ７は従来技術の図８のＶ
ＰＧ１に対応するが、（１）式と（７）式を比較すると
明らかなとおり、（７）式には温度により変化する項Ｖ
ｔｎ，Ｖｔｐが含まれている。
ＰＧ１に対応するが、（１）式と（７）式を比較すると
明らかなとおり、（７）式には温度により変化する項Ｖ
ｔｎ，Ｖｔｐが含まれている。
【００４２】一般に温度が高くなるとしきい値Ｖｔｎ，
｜Ｖｔｐ｜は低下する。これはＶｔｐ，Ｖｔｎは一般に
（１０）式（１１）式のように表されるが、｜φＦｎ
｜，φＦＰの値は、温度が高くなるほど小さくなる特性
を持つためである。 Ｖｔｐ＝ＶＦＢＮ＋２φＦｎ−√（２Ｋｓε０ｑＮＤ｜
２φＦｎ｜）／ＣＯＸ・・・・・（１０）式 Ｖｔｎ＝ＶＦＢＰ＋２φＦＰ＋√（２Ｋｓε０ｑＮＡ・
（２φＦＰ）／ＣＯＸ・・・・・・（１１）式（φＦｎ
は基板であるＮ型半導体のフェルミレベルを、φＦＰは
基板であるＰ型半導体のフェルミレベルを表す。）
｜Ｖｔｐ｜は低下する。これはＶｔｐ，Ｖｔｎは一般に
（１０）式（１１）式のように表されるが、｜φＦｎ
｜，φＦＰの値は、温度が高くなるほど小さくなる特性
を持つためである。 Ｖｔｐ＝ＶＦＢＮ＋２φＦｎ−√（２Ｋｓε０ｑＮＤ｜
２φＦｎ｜）／ＣＯＸ・・・・・（１０）式 Ｖｔｎ＝ＶＦＢＰ＋２φＦＰ＋√（２Ｋｓε０ｑＮＡ・
（２φＦＰ）／ＣＯＸ・・・・・・（１１）式（φＦｎ
は基板であるＮ型半導体のフェルミレベルを、φＦＰは
基板であるＰ型半導体のフェルミレベルを表す。）
【００４３】従って、図４に示すように、メモリセルを
書き込む場合、書き込み制御用ＭＯＳＦＥＴＱＷ１のゲ
ート電圧ＶＰＧＯ１１は、温度が高くなるほど高くなる
ことになる。例えば、前述したように、ＶＰＰ＝１２
Ｖ、ｒ１１＝１０ＫΩ、（ｒ１２＋ｒ１３）＝８０ＫΩ
に設計されており、Ｖｔｎ＝１．０Ｖ、Ｖｔｐ＝−１．
０Ｖ、ＶＴ０＝０．５Ｖ、α＝０．１２Ｖとし、また｜
Ｖｔｐ｜、Ｖｔｎ、ＶＴ０の温度特性が、−０．１Ｖ／
７５℃、つまり、温度が７５℃上昇すると、これらの値
が０．１Ｖ低下すると仮定すると、温度が２５℃の時、
ＶＰＧＯ１１＝ＶＰＧ９≒８．３８Ｖであったものが温
度が１００℃の時は、ＶＰＧＯ１１＝ＶＰＧ９≒８，６
５Ｖとなり、また、温度が−５０℃の時は、ＶＰＧＯ１
１＝ＶＰＧ９≒８．１１Ｖとなる。図４において、温度
が２５℃の時のＶＰＧＯ１１の値をＶＲに、又、温度が
１００℃の時のＶＰＧＯ１１の値をＶＰと表示してあ
る。
書き込む場合、書き込み制御用ＭＯＳＦＥＴＱＷ１のゲ
ート電圧ＶＰＧＯ１１は、温度が高くなるほど高くなる
ことになる。例えば、前述したように、ＶＰＰ＝１２
Ｖ、ｒ１１＝１０ＫΩ、（ｒ１２＋ｒ１３）＝８０ＫΩ
に設計されており、Ｖｔｎ＝１．０Ｖ、Ｖｔｐ＝−１．
０Ｖ、ＶＴ０＝０．５Ｖ、α＝０．１２Ｖとし、また｜
Ｖｔｐ｜、Ｖｔｎ、ＶＴ０の温度特性が、−０．１Ｖ／
７５℃、つまり、温度が７５℃上昇すると、これらの値
が０．１Ｖ低下すると仮定すると、温度が２５℃の時、
ＶＰＧＯ１１＝ＶＰＧ９≒８．３８Ｖであったものが温
度が１００℃の時は、ＶＰＧＯ１１＝ＶＰＧ９≒８，６
５Ｖとなり、また、温度が−５０℃の時は、ＶＰＧＯ１
１＝ＶＰＧ９≒８．１１Ｖとなる。図４において、温度
が２５℃の時のＶＰＧＯ１１の値をＶＲに、又、温度が
１００℃の時のＶＰＧＯ１１の値をＶＰと表示してあ
る。
【００４４】図５は前述した通り、節点ＰＧ９の電圧Ｖ
ＰＧ９を変化したときのＭＯＳＦＥＴＱＧ３とＱＧ４の
電流−電圧特性を示したものである。Ｐ１，Ｐ２はそれ
ぞれ温度が２５℃の時のＭＯＳＦＥＴＱＧ３とＱＧ４の
電流−電圧特性を示したものである。いま、温度が１０
０℃に上昇したとすると、（７）式より、ＭＯＳＦＥＴ
ＱＧ３のゲート電圧ＶＰＧ７の値は９Ｖから９．１７Ｖ
に上昇する。従って、Ｒ１に示すように節点ＰＧ９が到
達できる最高電位は、温度が２５℃の場合よりも高くな
り、その後、ＶＰＧ９の電圧が低下するに従い、ＩＢ１
２の値も多くなり、ＭＯＳＦＥＴＱＧ３が飽和領域で動
作し始めると、ＩＢ１２の値は一定値（ＩＳ２）で平衡
する。温度が高くなると、ＭＯＳＦＥＴの移動度は下が
るが、しきい値も低下する。従って、ＭＯＳＦＥＴの電
流駆動能力はこれらの程度の差によって決まるが、一般
的には、温度が高くなるほど電流駆動能力が低下する。
ＰＧ９を変化したときのＭＯＳＦＥＴＱＧ３とＱＧ４の
電流−電圧特性を示したものである。Ｐ１，Ｐ２はそれ
ぞれ温度が２５℃の時のＭＯＳＦＥＴＱＧ３とＱＧ４の
電流−電圧特性を示したものである。いま、温度が１０
０℃に上昇したとすると、（７）式より、ＭＯＳＦＥＴ
ＱＧ３のゲート電圧ＶＰＧ７の値は９Ｖから９．１７Ｖ
に上昇する。従って、Ｒ１に示すように節点ＰＧ９が到
達できる最高電位は、温度が２５℃の場合よりも高くな
り、その後、ＶＰＧ９の電圧が低下するに従い、ＩＢ１
２の値も多くなり、ＭＯＳＦＥＴＱＧ３が飽和領域で動
作し始めると、ＩＢ１２の値は一定値（ＩＳ２）で平衡
する。温度が高くなると、ＭＯＳＦＥＴの移動度は下が
るが、しきい値も低下する。従って、ＭＯＳＦＥＴの電
流駆動能力はこれらの程度の差によって決まるが、一般
的には、温度が高くなるほど電流駆動能力が低下する。
【００４５】従って、図５に示すように、ＩＳ１＞ＩＳ
２となる。同様に、節点ＰＧ８の値は、（６）式より、
０．５Ｖから０．４Ｖに低下する。従って、Ｒ２に示す
ようにＭＯＳＦＥＴＱＧ４の電流駆動能力は温度が２５
℃の場合よりも少なくなる。
２となる。同様に、節点ＰＧ８の値は、（６）式より、
０．５Ｖから０．４Ｖに低下する。従って、Ｒ２に示す
ようにＭＯＳＦＥＴＱＧ４の電流駆動能力は温度が２５
℃の場合よりも少なくなる。
【００４６】この時、節点ＰＧ９の電圧は、Ｒ１とＲ２
の交点のＸ座標で表され、この値はＶＲとなる。
の交点のＸ座標で表され、この値はＶＲとなる。
【００４７】従って、図４に示すように、温度が高いほ
ど、書き込み電圧設定回路（ＰＧ１１）の出力電圧ＶＰ
ＧＯ１１の値は高くなることになる。
ど、書き込み電圧設定回路（ＰＧ１１）の出力電圧ＶＰ
ＧＯ１１の値は高くなることになる。
【００４８】図４と図９を比較して分かる通り、従来技
術では書き込み電圧設定回路の出力電圧ＶＰＧＯが、負
の温度特性を持っていたのに対し、本実施例では正の温
度特性を持つ。
術では書き込み電圧設定回路の出力電圧ＶＰＧＯが、負
の温度特性を持っていたのに対し、本実施例では正の温
度特性を持つ。
【００４９】従って、書き込み制御用ＭＯＳＦＥＴＱＷ
１において、温度が高くなることによるＱＷ１の電流駆
動能力の低下を、ゲート電圧ＶＤＩの値を高くすること
により、温度が低くなることによるＱＷ１の電流駆動能
力の増加を、ゲート電圧ＶＤＩの値を低くすることによ
り、ＶＤ（ライト）の値の温度依存性を従来に比べ少な
くすることができる。
１において、温度が高くなることによるＱＷ１の電流駆
動能力の低下を、ゲート電圧ＶＤＩの値を高くすること
により、温度が低くなることによるＱＷ１の電流駆動能
力の増加を、ゲート電圧ＶＤＩの値を低くすることによ
り、ＶＤ（ライト）の値の温度依存性を従来に比べ少な
くすることができる。
【００５０】図６はＭＯＳＦＥＴＱＷ１とＭＯＳＦＥＴ
ＱＹ１１の電流駆動能力で決定される書き込み負荷特性
を示したものである。Ｓ１は温度が２５℃の時を示した
ものであり、この特性は従来技術の図１１のＳで示した
特性と同一である。Ｔ１は温度が１００℃の時を示した
ものであり、前述した通り、温度が１００℃の時の節点
ＰＧＯ１１の電圧つまりＱＷ１のゲート電圧は、温度が
２５℃の時に比べ高くなっているので、ディジット線Ｄ
１１に印加する電圧ＶＤ１１を下げていったときの電流
が流れ始める電圧Ｖｏｎ２は、温度が２５℃の場合の電
圧Ｖｏｎ１よりも高くなる。
ＱＹ１１の電流駆動能力で決定される書き込み負荷特性
を示したものである。Ｓ１は温度が２５℃の時を示した
ものであり、この特性は従来技術の図１１のＳで示した
特性と同一である。Ｔ１は温度が１００℃の時を示した
ものであり、前述した通り、温度が１００℃の時の節点
ＰＧＯ１１の電圧つまりＱＷ１のゲート電圧は、温度が
２５℃の時に比べ高くなっているので、ディジット線Ｄ
１１に印加する電圧ＶＤ１１を下げていったときの電流
が流れ始める電圧Ｖｏｎ２は、温度が２５℃の場合の電
圧Ｖｏｎ１よりも高くなる。
【００５１】さらにＶＤ１１の値を低下するにつれ、流
れる電流は増加するが、Ｔ１に示すように、増加する割
合は、温度が２５℃の場合よりもゆるやかになる。これ
は高温ほど、ＭＯＳＦＥＴＱＷ１の電流駆動能力が低下
するためである。
れる電流は増加するが、Ｔ１に示すように、増加する割
合は、温度が２５℃の場合よりもゆるやかになる。これ
は高温ほど、ＭＯＳＦＥＴＱＷ１の電流駆動能力が低下
するためである。
【００５２】又、Ｕ１は温度が−５０℃の時の書き込み
負荷特性を示したものであり、前述した通り、温度が−
５０℃の時の節点ＰＧＯ１１の電圧つまり、ＭＯＳＦＥ
ＴＱＷ１のゲート電圧は、温度が２５℃の時に比べ低く
なっているため、ディジット線Ｄ１１に印加する電圧Ｖ
Ｄ１１を下げていったときの電流が流れ始める電圧Ｖｏ
ｎ３は、温度が２５℃の場合の電圧Ｖｏｎ１よりも低く
なる。
負荷特性を示したものであり、前述した通り、温度が−
５０℃の時の節点ＰＧＯ１１の電圧つまり、ＭＯＳＦＥ
ＴＱＷ１のゲート電圧は、温度が２５℃の時に比べ低く
なっているため、ディジット線Ｄ１１に印加する電圧Ｖ
Ｄ１１を下げていったときの電流が流れ始める電圧Ｖｏ
ｎ３は、温度が２５℃の場合の電圧Ｖｏｎ１よりも低く
なる。
【００５３】さらにＶＤ１１の値を低下するにつれ、流
れる電流は増加するが、増加する割合は温度が２５℃の
場合よりも急になる。これは、低温ほどＭＯＳＦＥＴＱ
Ｗ１の電流駆動能力が増加するためである。
れる電流は増加するが、増加する割合は温度が２５℃の
場合よりも急になる。これは、低温ほどＭＯＳＦＥＴＱ
Ｗ１の電流駆動能力が増加するためである。
【００５４】従来例の場合と同様に、メモリセルＭ１１
１を書き込む場合、書き込み電流ＩＰがＩＰ＝５００μ
Ａとすると、本実施例の場合は、温度が２５℃の時は点
Ｆ１で、温度が１００℃の時は点Ｅ１で、温度が−５０
℃の時は点Ｇ１で平衡することとなる。
１を書き込む場合、書き込み電流ＩＰがＩＰ＝５００μ
Ａとすると、本実施例の場合は、温度が２５℃の時は点
Ｆ１で、温度が１００℃の時は点Ｅ１で、温度が−５０
℃の時は点Ｇ１で平衡することとなる。
【００５５】この時のディジット線Ｄ１１の電圧はそれ
ぞれＶＦ１，ＶＥ１，ＶＧ１となり、図６より、ＶＦ１
＝５，４２Ｖ、ＶＥ１＝５．２２Ｖ、ＶＧ１＝５．６２
Ｖとなることが分かる。つまり、本実施例の場合、温度
が２５℃から＋７５℃変化しても、ＶＤ（ライト）の値
は、５．４２Ｖ±０．２Ｖ程度しか変化しないこととな
り、従来例の場合に比べ変化量が小さい。
ぞれＶＦ１，ＶＥ１，ＶＧ１となり、図６より、ＶＦ１
＝５，４２Ｖ、ＶＥ１＝５．２２Ｖ、ＶＧ１＝５．６２
Ｖとなることが分かる。つまり、本実施例の場合、温度
が２５℃から＋７５℃変化しても、ＶＤ（ライト）の値
は、５．４２Ｖ±０．２Ｖ程度しか変化しないこととな
り、従来例の場合に比べ変化量が小さい。
【００５６】図２は本発明の第２実施例における書き込
み電圧設定回路（ＰＧ１２）を示したものである。書き
込み電圧設定回路ＰＧ１２において、従来技術と同一の
箇所は同一の符号を付け説明を省略する。ＭＯＳＦＥＴ
ＱＧ２１，ＱＧ２２，Ｃ２１は昇圧回路を構成してお
り、ＱＧ６，ＱＧ７は第１，第２のＭＯＳＦＥＴとして
機能する。
み電圧設定回路（ＰＧ１２）を示したものである。書き
込み電圧設定回路ＰＧ１２において、従来技術と同一の
箇所は同一の符号を付け説明を省略する。ＭＯＳＦＥＴ
ＱＧ２１，ＱＧ２２，Ｃ２１は昇圧回路を構成してお
り、ＱＧ６，ＱＧ７は第１，第２のＭＯＳＦＥＴとして
機能する。
【００５７】ＭＯＳＦＥＴＱＧ２１はドレインとゲート
が共通に節点ＰＧ２１に接続されたＥ０−ＭＯＳＦＥ
Ｔ、ＱＧ２２はドレインとゲートが共通に節点ＰＧ２２
に接続されたＥ０−ＭＯＳＦＥＴ、Ｃ２１は一端が節点
ＰＧ２２に、もう一端がクロック信号線φＰに接続され
たＭＯＳ容量で、φＰは書き込みモード時に０ＶからＶ
ＰＰまで振幅するある周波数を持ったクロックが印加さ
れる信号線である。
が共通に節点ＰＧ２１に接続されたＥ０−ＭＯＳＦＥ
Ｔ、ＱＧ２２はドレインとゲートが共通に節点ＰＧ２２
に接続されたＥ０−ＭＯＳＦＥＴ、Ｃ２１は一端が節点
ＰＧ２２に、もう一端がクロック信号線φＰに接続され
たＭＯＳ容量で、φＰは書き込みモード時に０ＶからＶ
ＰＰまで振幅するある周波数を持ったクロックが印加さ
れる信号線である。
【００５８】Ｄ２１は一端が節点ＰＧ２３に、もう一端
が接地に接続された半導体基板上に形成されたダイオー
ドであり、逆方向耐圧がＢＶＪに設計されており、書き
込みモード時、節点ＰＧ２３の電圧をＢＶＪに固定する
クランプ素子の機能を持つ。
が接地に接続された半導体基板上に形成されたダイオー
ドであり、逆方向耐圧がＢＶＪに設計されており、書き
込みモード時、節点ＰＧ２３の電圧をＢＶＪに固定する
クランプ素子の機能を持つ。
【００５９】ＱＧ６はドレインがＱＧ２のソースに、ゲ
ートが節点ＰＧ２３に、ソースが出力節点ＰＧ２０に接
続されたＥ０−ＭＯＳＦＥＴ、ＱＧ７はドレインが出力
節点ＰＧ２０に、ゲートがある一定電圧が印加されるＶ
Ｂｉａｓに、ソースがＱＧ５のドレインに接続されてい
る。又、出力節点ＰＧ２０はＰＧＯ１２に接続されてお
り、本実施例においても、第１実施例と同様にＰＧＯ１
２は、データ入力バッファの節点ＷＰに接続されてい
る。
ートが節点ＰＧ２３に、ソースが出力節点ＰＧ２０に接
続されたＥ０−ＭＯＳＦＥＴ、ＱＧ７はドレインが出力
節点ＰＧ２０に、ゲートがある一定電圧が印加されるＶ
Ｂｉａｓに、ソースがＱＧ５のドレインに接続されてい
る。又、出力節点ＰＧ２０はＰＧＯ１２に接続されてお
り、本実施例においても、第１実施例と同様にＰＧＯ１
２は、データ入力バッファの節点ＷＰに接続されてい
る。
【００６０】図２と図３を用い、第２実施例中の書き込
み電圧設定回路（ＰＧ１２）の書き込みモード時の動作
及び、出力ＰＧＯ１２の電圧（ＶＰＧＯ１２）の温度依
存性について説明する。図３はダイオードＤ２１の逆方
向耐圧ＢＶＪの温度依存性を示したものである。
み電圧設定回路（ＰＧ１２）の書き込みモード時の動作
及び、出力ＰＧＯ１２の電圧（ＶＰＧＯ１２）の温度依
存性について説明する。図３はダイオードＤ２１の逆方
向耐圧ＢＶＪの温度依存性を示したものである。
【００６１】書き込みモードになると、ＭＯＳＦＥＴＱ
Ｇ１，ＱＧ２，ＱＧ５がすべて導通し、又、φＰに０Ｖ
からＶＰＰまで振幅するクロック信号が印加され、ＭＯ
ＳＦＥＴＱＧ２１とＱＧ２２とＭＯＳ容量Ｃ２１とから
構成されるチャージポンプ回路がアクティブになり、節
点ＰＧ２３には電荷が次々と供給され、節点ＰＧ２３の
電圧つまりＭＯＳＦＥＴＱＧ６のゲート電圧は上昇して
いく。したがって、出力節点ＰＧ２０の電圧も上昇する
こととなる。
Ｇ１，ＱＧ２，ＱＧ５がすべて導通し、又、φＰに０Ｖ
からＶＰＰまで振幅するクロック信号が印加され、ＭＯ
ＳＦＥＴＱＧ２１とＱＧ２２とＭＯＳ容量Ｃ２１とから
構成されるチャージポンプ回路がアクティブになり、節
点ＰＧ２３には電荷が次々と供給され、節点ＰＧ２３の
電圧つまりＭＯＳＦＥＴＱＧ６のゲート電圧は上昇して
いく。したがって、出力節点ＰＧ２０の電圧も上昇する
こととなる。
【００６２】節点ＰＧ２３の電圧が上昇し、ダイオード
Ｄ２１の逆方向耐圧ＢＶＪまで到達すると、節点ＰＧ２
３の電圧はこの値でクランプされ、その結果、出力節点
ＰＧ２０の電圧ＶＰＧ２０は、（１２）式で表される値
で平衡する。ＶＰＧ２０＝ＶＰＧ２３−ＶＴ０−β＝Ｂ
ＶＪ−ＶＴ０−β・・・（１２）式（βはＱＧ７に電流
が流れることによる電圧降下分）
Ｄ２１の逆方向耐圧ＢＶＪまで到達すると、節点ＰＧ２
３の電圧はこの値でクランプされ、その結果、出力節点
ＰＧ２０の電圧ＶＰＧ２０は、（１２）式で表される値
で平衡する。ＶＰＧ２０＝ＶＰＧ２３−ＶＴ０−β＝Ｂ
ＶＪ−ＶＴ０−β・・・（１２）式（βはＱＧ７に電流
が流れることによる電圧降下分）
【００６３】例えば、温度が２５℃の時、ＢＶＪ＝９
Ｖ、ＶＴ０＝０．５Ｖ、β＝０．１２Ｖに設計されてい
るとすると、出力電圧ＶＰＧ２０の値は、第１実施例に
おけるＶＰＧ９と同一の値ＶＰＧ２０≒８．３８Ｖが得
られる。したがって、入出力端Ｉ／Ｏ１に“０”が入力
された場合、第１実施例で述べたように、ＭＯＳＦＥＴ
ＱＷ１のゲートには、ＶＰＧ２０の値が印加され、メモ
リセルＭ１１１が書き込まれることになる。この時の書
き込み負荷特性は、図６中Ｓ１で表されるものと同一と
なる。ＢＶＪの温度特性は、図３のＶに示すように温度
に対し、正の温度特性を持つ。
Ｖ、ＶＴ０＝０．５Ｖ、β＝０．１２Ｖに設計されてい
るとすると、出力電圧ＶＰＧ２０の値は、第１実施例に
おけるＶＰＧ９と同一の値ＶＰＧ２０≒８．３８Ｖが得
られる。したがって、入出力端Ｉ／Ｏ１に“０”が入力
された場合、第１実施例で述べたように、ＭＯＳＦＥＴ
ＱＷ１のゲートには、ＶＰＧ２０の値が印加され、メモ
リセルＭ１１１が書き込まれることになる。この時の書
き込み負荷特性は、図６中Ｓ１で表されるものと同一と
なる。ＢＶＪの温度特性は、図３のＶに示すように温度
に対し、正の温度特性を持つ。
【００６４】したがって、温度が２５℃から１００℃に
変化したとすると、ＶＰＧ２０の値も（１２）式にした
がって上昇する。
変化したとすると、ＶＰＧ２０の値も（１２）式にした
がって上昇する。
【００６５】このため、第２実施例においても図６に示
すように、ディジット線Ｄ１１に印加する電圧ＶＤ１１
を下げていった時の電流が流れ始める電圧Ｖｏｎ２は温
度が２５℃の場合の電圧Ｖｏｎ１よりも高くなる。
すように、ディジット線Ｄ１１に印加する電圧ＶＤ１１
を下げていった時の電流が流れ始める電圧Ｖｏｎ２は温
度が２５℃の場合の電圧Ｖｏｎ１よりも高くなる。
【００６６】同様に温度が２５℃から−５０℃に変化し
たとすると、ＶＰＧ２０の値も（１２）式にしたがって
低下する。
たとすると、ＶＰＧ２０の値も（１２）式にしたがって
低下する。
【００６７】したがって、温度が−５０℃の時のディジ
ット線Ｄ１１に印加する電圧ＶＤ１１を下げていった時
の電流が流れ始める電圧Ｖｏｎ３は、温度が２５℃の場
合の電圧Ｖｏｎ１よりも低くなる。
ット線Ｄ１１に印加する電圧ＶＤ１１を下げていった時
の電流が流れ始める電圧Ｖｏｎ３は、温度が２５℃の場
合の電圧Ｖｏｎ１よりも低くなる。
【００６８】以上述べたように、第２実施例において
も、書き込み負荷特性の温度依存性は、第１実施例と同
様な特性を持つこととなり、ＶＤ（ライト）の値の温度
依存性は従来例の場合に比べ小さいものとなる。
も、書き込み負荷特性の温度依存性は、第１実施例と同
様な特性を持つこととなり、ＶＤ（ライト）の値の温度
依存性は従来例の場合に比べ小さいものとなる。
【００６９】図１のＰＧ１１において、ＱＧ３，ＱＧ４
はＥ０−ＭＯＳＦＥＴとしているがＮＥ−ＭＯＳＦＥＴ
であってもよい。又ＱＧ１１とＱＧ１２はＰＥ−ＭＯＳ
ＦＥＴとしているが、ゲートとドレインが共通に接続さ
れたＮＥ−ＭＯＳＦＥＴ、あるいはＥ０−ＭＯＳＦＥＴ
であっても本発明は有効である。また直列に接続するＭ
ＯＳＦＥＴの個数に制限はない。さらに、Ｒ１１，Ｒ１
２，Ｒ１３は抵抗体としているが、抵抗成分を持つ素
子、例えばＭＯＳＦＥＴであっても本発明は有効であ
る。
はＥ０−ＭＯＳＦＥＴとしているがＮＥ−ＭＯＳＦＥＴ
であってもよい。又ＱＧ１１とＱＧ１２はＰＥ−ＭＯＳ
ＦＥＴとしているが、ゲートとドレインが共通に接続さ
れたＮＥ−ＭＯＳＦＥＴ、あるいはＥ０−ＭＯＳＦＥＴ
であっても本発明は有効である。また直列に接続するＭ
ＯＳＦＥＴの個数に制限はない。さらに、Ｒ１１，Ｒ１
２，Ｒ１３は抵抗体としているが、抵抗成分を持つ素
子、例えばＭＯＳＦＥＴであっても本発明は有効であ
る。
【００７０】
【発明の効果】以上述べたように、本発明の半導体装置
は、書き込みモード時、メモリセルを書き込む場合、書
き込み制御用ＭＯＳＦＥＴＱＷ１のゲート電圧が、温度
が高くなるほど高くなる温度に対して正の温度特性を持
つように制御されているので、温度が常温より高くな
り、ＱＷ１の電流駆動能力が低下しても、ゲート電圧が
高くなり、ＱＷ１の電流駆動能力の低下分をある程度補
うことができる。
は、書き込みモード時、メモリセルを書き込む場合、書
き込み制御用ＭＯＳＦＥＴＱＷ１のゲート電圧が、温度
が高くなるほど高くなる温度に対して正の温度特性を持
つように制御されているので、温度が常温より高くな
り、ＱＷ１の電流駆動能力が低下しても、ゲート電圧が
高くなり、ＱＷ１の電流駆動能力の低下分をある程度補
うことができる。
【００７１】又、温度が常温より低くなり、ＭＯＳＦＥ
ＴＱＷ１の電流駆動能力が増加しても、ゲート電圧が低
くなり、ＭＯＳＦＥＴＱＷ１の電流駆動能力の増加分を
ある程度補うことができる。
ＴＱＷ１の電流駆動能力が増加しても、ゲート電圧が低
くなり、ＭＯＳＦＥＴＱＷ１の電流駆動能力の増加分を
ある程度補うことができる。
【００７２】従って、書き込みの際のメモリセルのドレ
イン電圧ＶＤ（ライト）の値の温度による変化が、従来
例に比べて少なくできる。このため、温度が変化して
も、ＶＤ（ライト）の値が設計値に近い範囲で変化する
ことができ、高温で書き込んでも書き込み時間が長くな
るようなことはなく、又、低温で書き込んでも既に書き
込まれたメモリセルが誤消去されることもなく、書き込
み特性の温度マージンが従来技術よりも大きいという特
有の効果がある。
イン電圧ＶＤ（ライト）の値の温度による変化が、従来
例に比べて少なくできる。このため、温度が変化して
も、ＶＤ（ライト）の値が設計値に近い範囲で変化する
ことができ、高温で書き込んでも書き込み時間が長くな
るようなことはなく、又、低温で書き込んでも既に書き
込まれたメモリセルが誤消去されることもなく、書き込
み特性の温度マージンが従来技術よりも大きいという特
有の効果がある。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】第２実施例におけるダイオードＤ２１の逆方向
耐圧の温度依存性を示したグラフである。
耐圧の温度依存性を示したグラフである。
【図４】本発明の第１実施例におけるＰＧ１１の出力の
温度依存性を示したグラフである。
温度依存性を示したグラフである。
【図５】本発明の第１実施例におけるＱＧ４とＱＧ５の
電流−電圧特性を示したグラフである。
電流−電圧特性を示したグラフである。
【図６】本発明の第１実施例におけるＱＷ１とＱＹ１１
の書き込み負荷特性の温度依存性を示したグラフであ
る。
の書き込み負荷特性の温度依存性を示したグラフであ
る。
【図７】一括消去型ＥＥＰＲＯＭの書き込みまたは読み
出しを制御する回路の回路図である。
出しを制御する回路の回路図である。
【図８】従来技術の回路図である。
【図９】従来技術におけるＰＧの出力の温度依存性を示
したグラフである。
したグラフである。
【図１０】従来技術におけるＱＧ４とＱＧ５の電流−電
圧特性を示したグラフである。
圧特性を示したグラフである。
【図１１】従来技術におけるＱＷ１とＱＹ１１の書き込
み負荷特性の温度依存性を示したグラフである。
み負荷特性の温度依存性を示したグラフである。
ＰＧ 従来技術における書き込み電圧設定回路 ＰＧ１１ 本発明の第１実施例における書き込み電圧設
定回路 ＰＧ１２ 本発明の第２実施例における書き込み電圧設
定回路 ＷＣ１ データ入力バッファ ＱＷ１ 書き込み制御用ＭＯＳＦＥＴ ＰＰ 高電圧端子 ＣＣ 電源電圧端子 Ｄ１１，・・・，Ｄ１ｎ ディジット線 Ｍ１１１，・・・，Ｍ１１ｍ，・・・，Ｍ１ｎ１，・・
・，Ｍ１ｎｍ メモリセル
定回路 ＰＧ１２ 本発明の第２実施例における書き込み電圧設
定回路 ＷＣ１ データ入力バッファ ＱＷ１ 書き込み制御用ＭＯＳＦＥＴ ＰＰ 高電圧端子 ＣＣ 電源電圧端子 Ｄ１１，・・・，Ｄ１ｎ ディジット線 Ｍ１１１，・・・，Ｍ１１ｍ，・・・，Ｍ１ｎ１，・・
・，Ｍ１ｎｍ メモリセル
Claims (4)
- 【請求項１】 ディジット線と、前記ディジット線にド
レインが各々接続された複数の電気的に書き込み可能な
不揮発性メモリセルと、前記メモリセルの各々のゲート
に接続されたＸアドレス線と、ソースが前記ディジット
線に、ゲートがＹアドレス線に接続されたＹアドレス選
択用ＭＯＳＦＥＴと、データ入力端子と、高電圧供給端
を有し、前記データ入力端子に入力されたデータの
“０”，“１”により出力に高電圧が発生するか否かが
制御されるデータ入力バッファと、出力が前記高電圧供
給端に接続された書き込み電圧設定回路と、ドレインが
書き込み電圧供給端子に、ゲートが前記データ入力バッ
ファの出力に、ソースが前記Ｙアドレス選択用ＭＯＳＦ
ＥＴのドレインに接続された書き込み制御用ＭＯＳＦＥ
Ｔとを含む半導体装置において、前記書き込み電圧設定
回路は、出力電圧が温度に対して正の温度係数を持つよ
うに制御され、前記データ入力バッファは前記書き込み
電圧設定回路の出力を入力し、前記書き込み制御用ＭＯ
ＳＦＥＴの電流駆動能力の温度変化を少なくするように
前記書き込み制御用ＭＯＳＦＥＴのゲート電圧となるそ
の出力電圧を制御されてなることを特徴とする半導体装
置。 - 【請求項２】 特許請求項１記載の半導体装置におい
て、前記書き込み電圧設定回路は、前記書き込み電圧供
給端子と第１の節点の間に接続され、ゲートとドレイン
が共通に接続された１個または複数個直列のＭＯＳＦＥ
Ｔと、第４の節点と接地の間に接続され、ゲートとドレ
インが共通に接続された１個または複数個直列のＭＯＳ
ＦＥＴと、前記第１の節点と前記第４の節点の間に形成
された抵抗素子と、前記抵抗素子から、書き込み電圧よ
り低い第１の供給電圧を得る第２の節点と、第１の供給
電圧より低い第２の供給電圧を得る第３の節点から構成
された第１の部分回路と、ドレインが前記書き込み電圧
供給端子に、ゲートが前記第２の節点に、ソースが本書
き込み電圧設定回路の出力に接続された第１のＭＯＳＦ
ＥＴと、ドレインが本書き込み電圧設定回路の出力に、
ゲートが前記第３の節点に、ソースが接地に接続された
第２のＭＯＳＦＥＴとから構成される第２の部分回路と
から構成されてなることを特徴とする半導体装置。 - 【請求項３】 特許請求項１記載の半導体装置におい
て、前記書き込み電圧設定回路は、昇圧回路と、前記昇
圧回路の出力に一端が接続され、前記昇圧回路の出力電
圧をクランプするクランプ素子と、ドレインが前記書き
込み電圧供給端子に、ゲートが前記昇圧回路の出力に、
ソースが本書き込み電圧設定回路の出力に接続された第
１のＭＯＳＦＥＴと、ドレインが本書き込み電圧設定回
路の出力に、ゲートが一定電圧を供給するバイアス回路
の出力に、ソースが接地に接続された第２のＭＯＳＦＥ
Ｔとから構成されてなることを特徴とする半導体装置。 - 【請求項４】 特許請求項３記載の半導体装置におい
て、クランプ素子が、Ｐ型半導体基板とＮ型拡散層とで
構成されるダイオードにより構成されてなることを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196392A JP2822791B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体装置 |
| US08/084,022 US5392236A (en) | 1992-06-30 | 1993-06-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196392A JP2822791B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0620482A JPH0620482A (ja) | 1994-01-28 |
| JP2822791B2 true JP2822791B2 (ja) | 1998-11-11 |
Family
ID=16357110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196392A Expired - Lifetime JP2822791B2 (ja) | 1992-06-30 | 1992-06-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5392236A (ja) |
| JP (1) | JP2822791B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9417264D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Memory device |
| JP2913379B2 (ja) * | 1995-06-28 | 1999-06-28 | 日本プレシジョン・サーキッツ株式会社 | 不揮発性メモリの書込み回路 |
| US6073204A (en) * | 1997-04-23 | 2000-06-06 | Micron Technology, Inc. | Memory system having flexible architecture and method |
| US6021076A (en) | 1998-07-16 | 2000-02-01 | Rambus Inc | Apparatus and method for thermal regulation in memory subsystems |
| JP3753898B2 (ja) * | 1999-07-19 | 2006-03-08 | 富士通株式会社 | 半導体記憶装置の昇圧回路 |
| JP3633864B2 (ja) * | 2000-11-29 | 2005-03-30 | Ｎｅｃマイクロシステム株式会社 | 不揮発性メモリの基準電圧発生回路 |
| JP3510589B2 (ja) | 2000-12-15 | 2004-03-29 | Ｎｅｃエレクトロニクス株式会社 | セルサーチ方法およびセルサーチ装置 |
| JP4731794B2 (ja) * | 2001-05-07 | 2011-07-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリ効果を有するスイッチ素子及び該素子をスイッチングさせる方法 |
| CN100403450C (zh) * | 2001-05-07 | 2008-07-16 | 先进微装置公司 | 具有自组装聚合物薄膜的内存装置及其制造方法 |
| US6873540B2 (en) * | 2001-05-07 | 2005-03-29 | Advanced Micro Devices, Inc. | Molecular memory cell |
| DE60233486D1 (de) | 2001-05-07 | 2009-10-08 | Advanced Micro Devices Inc | Floating-gate-speicherbaustein, der zusammengesetztes molekularmaterial verwendet |
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