JP3633864B2 - 不揮発性メモリの基準電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリの基準電圧発生回路に関し、特に、書込み、消去、ベリファイ（ｖｅｒｉｆｙ）の各電圧を生成するに際し、１つのバンドギャップ回路によって各動作モード（書き込み／消去、ベリファイ／リード）に応じた温度特性を得ることのできる不揮発性メモリの基準電圧発生回路に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリにおいては、消去または書き込みの後、消去または書き込みが正しく行われたか否かを確認するために、書き込みベリファイまたは消去ベリファイを行い、これに対して読み出し動作を行うことが行われている。そのため、不揮発性半導体メモリの内部で、消去ベリファイ時（または書き込みベリファイ時）および読み出し時にメモリセルのゲート電圧として用いられる消去ベリファイ電圧（または書き込みベリファイ電圧）および読み出し電圧を基準電圧発生回路により生成している。上記の消去ベリファイ電圧、書き込みベリファイ電圧、及び読み出し電圧を切替えることにより、各ワード線には、選択的に電圧が出力される。
【０００３】
図５は、従来の不揮発性メモリの基準電圧発生回路の具体例を示す。
基準電圧発生回路５００は、出力電圧ＲＥＦを発生するバンドギャップ（ＢＧＲ）回路５１０と、このバンドギャップ回路５１０に接続される書込用レギュレータ回路５２０より構成されている。書込用レギュレータ回路５２０は、バンドギャップ回路５１０の出力電圧ＲＥＦを入力とし、このＲＥＦに基づいて出力電圧ＯＵＴを生成する。バンドギャップ回路５１０は、Ｐ型トランジスタ１，４，６、Ｎ型トランジスタ２，５、抵抗３，７、及びダイオード８を備えて構成されている。
【０００４】
Ｐ型トランジスタ１，４，６の各ソースは、共に電源ラインに接続されている。Ｐ型トランジスタ１のゲートとドレインは共通接続され、この部分はＮ型トランジスタ２のドレインに接続されている。Ｐ型トランジスタ４は、ゲートがＰ型トランジスタ１のドレインに接続され、更にドレインはＮ型トランジスタ５のドレインに接続されている。Ｐ型トランジスタ６は、ゲートがＰ型トランジスタ１のドレインに接続されている。Ｐ型トランジスタ６のドレインからは、抵抗３の抵抗値に反比例した定電流が出力される。Ｐ型トランジスタ１，４，６は、これらのゲートが並列接続された状態でＮ型トランジスタ２のドレインに接続されている。Ｎ型トランジスタ２のソースは抵抗３を介して接地され、ゲートはＮ型トランジスタ５のゲートに接続されている。Ｎ型トランジスタ５のソースは接地され、Ｎ型トランジスタ５のドレインとゲートは、共にＰ型トランジスタ６のソースに接続されている。Ｐ型トランジスタ６のドレインと接地間には、抵抗７とダイオード８を直列接続した回路が挿入されている。抵抗７の高電位側からは、バンドギャップ回路５１０の出力として、出力電圧ＲＥＦが出力される。
【０００５】
バンドギャップ回路５１０において、抵抗７とダイオード８からなる直列回路に供給される定電流は、抵抗３の抵抗値に反比例する。そのため、抵抗７には、抵抗３の抵抗値に応じた降下電圧、すなわち、抵抗７の抵抗値Ｒ７と抵抗３の抵抗値Ｒ３の抵抗値の比（＝抵抗Ｒ７／抵抗Ｒ３）で設定された電圧降下ＶＲが発生し、この電圧降下ＶＲとダイオード８の順方向電圧ＶＦの和（＝ＶＲ＋ＶＦ）が、出力電圧ＲＥＦとして出力される。
また、この出力電圧ＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、抵抗７，３の抵抗値Ｒ７，Ｒ３と、トランジスタ１，２，４，５，６の各〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード８の順方向電圧ＶＦにより、次式で表される。
【０００６】
（ただし、ｋはボルツマン定数で１．３８×ｅ−２３ 〔Ｊ／Ｋ〕、ｑは電子単体が持つ電荷量（素電荷）で１．６×ｅ−１９ 〔Ｃ〕、Ｔは絶対温度、Ｗ１，Ｗ２，Ｗ４，Ｗ５，Ｗ６はトランジスタ１〜６の各チャネル幅、Ｌ１，Ｌ２，Ｌ４，Ｌ５，Ｌ６はトランジスタ１〜６の各チャネル長さ、ｋ／ｑは定数である）
この式（１）は、ダイオード８の順方向電圧ＶＦの温度依存性δ（ＶＦ）／δＴが、通常は負の値を持ち、出力電圧ＲＥＦの温度依存性δ（ＲＥＦ）／δＴが抵抗７，３の抵抗値比Ｒ７／Ｒ３により設定可能であることがわかる。すなわち、ＲＥＦレベルに温度依存性を持たせるには、抵抗値比Ｒ７／Ｒ３を設定するのみでよい。
【０００７】
また、書込用レギュレータ回路５２０は、差動増幅器９、Ｐ型トランジスタ１０、および抵抗１１を備えて構成されている。差動増幅器９の（−）入力端子には、バンドギャップ回路５１０の出力電圧ＲＥＦが入力され、（＋）入力端子には抵抗１１の分割端子（抵抗Ｒ１０とＲ１１により分割）の電圧Ｓｒｅｆ が入力されている。差動増幅器９の出力端子にはＰ型トランジスタ１０のゲートが接続され、ドレインと接地間には抵抗１１が接続されている。Ｐ型トランジスタ１０のソースは、電源ラインに接続されている。差動増幅器９は、（−）および（＋）の入力端子に入力されたＲＥＦ値とＳｒｅｆ 値を比較する。
【０００８】
書き込みモード時において、書き込み用レギュレータ５２０のＯＵＴレベルは、抵抗１１の抵抗値Ｒ１０，１１による分割比に基づいて、次式のように求めらる。
ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（２）
また、バンドギャップ回路５１０から出力されるＲＥＦレベルは、上記のように温度依存性を持たないように設定したため、書き込み用レギュレータ５２０のＯＵＴレベルも温度依存性を持たない設定になる。
【０００９】
ベリファイモードでは、書き込みを行った後（消去後も含め）、書き込みが正しく行われたか否かを判定するため、書き込み後に書き込みベリファイが行われる。また、不揮発性メモリのメモリセルはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ） の一種であるため、通常、低温時のしきい値が高く、高温になるに従って低くなる特性をもっている。したがって、書き込み後、ベリファイを行う際、低温時にはベリファイレベルが高く、高温になるにつれてベリファイレベルが低くなるように設定すれば、メモリセルのしきい値の温度特性に合致するため、ベリファイが有利に行われることになる。そこで、高温になるに従ってベリファイレベルが低くなるような回路が求められる。
このような温度特性を持ったベリファイレベルを得るためには、基準電圧発生回路を後述する図６の（ｂ）に示す構成にし、温度依存性を持ったバンドギャップ回路で基準電圧を生成し、ベリファイ用レギュレータ回路で必要なレベルを得るようにすればよい。
【００１０】
図６は、バンドギャップ回路と書き込み用レギュレータ回路を備えた従来の基準電圧発生回路の書き込み用およびベリファイ用の概略構成を示す。
図６の（ａ）は書き込み用の基準電圧発生回路６０１であり、温度依存性無しのバンドギャップ（ＢＧＲ）回路６１１と、このバンドギャップ回路６１１に接続された書き込み用レギュレータ回路６１２を備えて構成され、レギュレータ回路６１２からは書き込み用の基準電圧が出力される。この書き込み用基準電圧は、バンドギャップ回路６１１が温度依存性を持たないことから、温度依存性無しになっている。
また、図６の（ｂ）はベリファイ用の基準電圧発生回路６０２であり、温度依存性有りのバンドギャップ（ＢＧＲ）回路６１１と、このバンドギャップ回路６２１に接続されたベリファイ用レギュレータ回路６２２を備えて構成され、レギュレータ回路６２２からはベリファイ用の基準電圧が出力される。バンドギャップ回路６２１は、その出力レベルが温度依存性を持つように設定（温度が高くなるに従い、出力レベルが低くなる）されるため、ベリファイ用レギュレータ６２２の入力（バンドギャップ回路の出力）が温度に対して変動し、ベリファイ用レギュレータ回路６２２の出力レベルも変動することになる。
【００１１】
図７は、図６の（ａ）の書き込み用レギュレータ回路６１２の出力レベルと温度の関係を示す。
上記したように、バンドギャップ回路６１１に温度依存性が無いことから、に示すように、温度変化に関わらず出力電圧は一定値を示している（図７）。バンドギャップ回路６１１に温度依存性が無いことから、書き込み用レギュレータ回路６２２の出力レベルも温度変化と無関係に一定となる。したがって、不揮発性メモリ（メモリセル）がどの様な温度環境下にあっても、一定レベルの電圧をドレインおよびゲートに与えることが可能になり、温度に関係なく書き込みが行えるようになる。
【００１２】
図８は、図６の（ｂ）のベリファイ用レギュレータ回路６２２の出力レベルと温度の関係を示す。
図８から明らかなように、バンドギャップ回路６２１の出力レベルが温度依存性を持つように設定されているため、ベリファイ用レギュレータ回路６２２の出力レベルは、温度に応じて変化（温度が高くなるに従い、出力レベルが低くなる）する。このように、メモリセルのしきい値の温度特性に応じたベリファイレベルが得られるため、書き込み後のベリファイにおいて有利な条件を作れることになる。
【００１３】
なお、図６において、書き込み用のバンドギャップ回路６１１とベリファイ用のバンドギャップ回路６２１は同一回路構成であり、書き込み用レギュレータ回路６１２とベリファイ用レギュレータ回路６２２も同一回路構成である。ただし、ベリファイ用レギュレータ回路６２２の出力レベルをメモリセルのしきい値の温度特性に応じたレベルと同じ変動にするため、次のような対策がとられる。
ベリファイ用バンドギャップ回路６２１のＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、抵抗７，抵抗３の抵抗値Ｒ７，Ｒ３と、トランジスタ１，２，４〜６のチャネル〔幅／長＝Ｗ／Ｌ〕比と、ダイオード８の順方向電圧ＶＦとにより、次式で表される。
【００１４】
式（３）は、ダイオード８の順方向電圧ＶＦの温度依存性δ（ＶＦ）／δＴは、通常は負の値を持ち、ＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、図５の抵抗７と３の抵抗値比（Ｒ７／Ｒ３）により設定可能であることを示している。すなわち、抵抗７と３の抵抗値の設定により、低温では高く、高温では低くなるような温度依存性をＲＥＦレベルに持たせることができる。
【００１５】
図５において、書き込みモード時における書き込み用レギュレータ５２０の出力（ＯＵＴ）レベルは、抵抗１１を抵抗値Ｒ１０とＲ１１で分割することによって、
ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（４）
で決まり、抵抗１１の抵抗値Ｒ１０と抵抗値１１によりベリファイに必要なレベルを得ることができる。また、ＲＥＦレベルは、温度依存性が低温では高く、高温では低くなるようにしたため、ベリファイ用レギュレータの出力（ＯＵＴ）レベルの温度依存性も、低温では高く、高温では低くなる。
以上より明らかなように、書き込み及びベリファイにおいて、温度依存性が異なる書き込みレベルとベリファイレベルを得るためには、書き込み用バンドギャップ回路とベリファイ用バンドギャップ回路の２つのバンドギャップ回路を持つ必要がある。
なお、式（３）を満たす従来技術として、特開平１１−１５４３９７号公報があり、メモリセルの閾値電圧と同等の温度依存性をもち、低温では高い出力レベル、高温では低い出力レベルを設定できるようにし、低温においてメモリセルの読み出しスピードが遅くなるのを改善している。
【００１６】
【発明が解決しようとする課題】
しかし、従来の不揮発性メモリの基準電圧発生回路によると、以下の問題がある。
（１）バンドギャップ回路はアナログ構成であり、精度向上のために小さなＭＯＳトランジスタを多数組み合わせ、半導体ウエハ内におけるＭＯＳトランジスタのしきい値のばらつきの影響を抑えている。このため、１つのバンドギャップ回路のレイアウト面積が大きくなっている。近年、ＩＣ（集積回路）のコスト削減のため、レイアウト面積を優先にした開発が多くなってきており、レイアウト面積が大きくなるバンドギャップ回路はネックになっている。
（２）書き込み時（消去時）には、メモリセルのドレイン電圧およびゲート電圧に温度依存性が無く常に一定レベルとなって、書き込み特性が温度に依存しないようにし、書き込み後（消去後）には、メモリセルのしきい値の温度特性に応じたベリファイレベルが得られ、ベリファイにおけるマージンの確保が得られるようにするためには、書き込み（消去）用とベリファイ用の２つのバンドギャップ回路を設けねばならないが、これによりレイアウト面積は更に増加する。この問題は、特開平１１−１５４３９７号公報においても同様に生じる。
【００１７】
本発明の目的は、レベル補正用レギュレータ回路と１つのバンドギャップ回路によってレイアウト面積を小さくしながら、各モードに応じた温度特性が実現できる不揮発性メモリの基準電圧発生回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、不揮発性メモリの書き込み／消去モードおよびベリファイ／読み出しモードに応じて書き込み電圧または消去電圧のほか、ベリファイ電圧を設定してメモリセルのゲートに印加するための基準電圧発生回路において、 前記モードのそれぞれに応じた温度特性の出力電圧を生成すると共に、前記モード毎に前記温度特性を切り替えるバンドギャップ回路と、前記バンドギャップ回路の出力電圧に基づいて前記モード毎の基準電圧を生成するレベル補正用レギュレータ回路を備え、前記バンドギャップ回路は、第１の抵抗と、前記第１の抵抗に定電流を流す駆動回路と、抵抗値Ｒ２を持ち、前記第１の抵抗の抵抗値Ｒ１との比（Ｒ２／Ｒ１）により温度依存性を決定する第２の抵抗と、前記第２の抵抗に順方向に直列接続され、出力電圧の一部を生成するダイオードと、前記第２の抵抗と前記ダイオードからなる直列回路に定電流を流し、前記第２の抵抗の所定位置から出力電圧を取り出す定電流回路と、前記第２の抵抗を所定の抵抗比で分割し、その分割点の出力を前記ベリファイ／読み出しモード時に選択し、前記第２の抵抗の高電位端の出力を前記書き込み／消去モード時に選択する切替手段を備えたバンドギャップ回路であることを特徴とする不揮発性メモリの基準電圧発生回路を提供する。
【００１９】
この構成によれば、バンドギャップ回路は、書き込み／消去モードおよびベリファイ／読み出しモードのそれぞれに対応した温度−出力電圧特性の出力電圧が生成され、その１つが前記モードに応じて選択して出力される。選択された出力電圧は、レベル補正用レギュレータ回路によってモード毎に出力レベルを補正し、これを基準電圧とする。したがって、書き込み／消去モードおよびベリファイ／読み出しモードの各基準電圧を１つのバンドギャップ回路と１つのレベル補正用レギュレータ回路により生成することができるため、レイアウト面積を小さくしながら、各モードに応じた温度特性が実現できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を基に説明する。
〔第１の実施の形態〕
図１は、本発明の不揮発性メモリの基準電圧発生回路を示す。
本発明の基準電圧発生回路１００は、バンドギャップ（ＢＧＲ）回路１１０と、このバンドギャップ回路１１０に接続されるレベル補正用レギュレータ回路１２０より構成されている。
バンドギャップ回路１１０から出力される出力電圧ＲＥＦのレベルは、モード（書き込みモード、ベリファイモード）毎に異なるため、レベル補正用レギュレータ回路１２０によってレギュレートを行う。例えば、温度２５℃にて、各モード毎でも同一レベルが得られるように、レベル補正用レギュレータ回路１２０の抵抗３５のＳｒｅｆ を取り出すための抵抗比をトランスファーゲート３６，３７でモード毎に変更し、出力レベルの調整を行って出力電圧ＯＵＴ（基準電圧）を生成している。
【００２１】
バンドギャップ回路１１０において、Ｐ型トランジスタ２１，２２，２３の各ソースは、共に電源ライン３２に接続されている。Ｐ型トランジスタ２１は、そのゲートとドレインが共通接続され、この部分はＮ型トランジスタ２４のドレインに接続されている。Ｐ型トランジスタ２２は、Ｐ型トランジスタ２１のドレインにゲートが接続され、そのドレインはＮ型トランジスタ２５のドレインに接続されている。さらに、Ｐ型トランジスタ２３は、ゲートがＰ型トランジスタ２１のドレインに接続され、ドレインから抵抗２５の抵抗値に反比例した定電流を出力する。Ｐ型トランジスタ２１，２２，２３は、ゲートが並列接続され、Ｎ型トランジスタ２４のドレインに接続されている。Ｎ型トランジスタ２４のソースは抵抗２５を介して接地され、ゲートはＮ型トランジスタ２６のゲートに接続されている。Ｎ型トランジスタ２６のソースは接地され、ドレインとゲートは直に接続されている。Ｐ型トランジスタ２３のドレインと接地間には、抵抗２７，２８とダイオード２９を直列にした回路が接続されている。抵抗２７の高電位側（ＲＥＦ１）と出力端子４２の間にはスイッチとなるトランスファーゲート３０が接続され、ＷＲＩＴＥ端子４０の印加電圧に応じてオン／オフする。さらに、抵抗２７，２８の接続点（ＲＥＦ２）と出力端子４２の間にはトランスファーゲート３１が接続され、ベリファイ端子４１の印加電圧に応じてオン／オフする。出力端子４２からは、出力電圧ＲＥＦが出力される。トランジスタ２１，１１，２３の基板電極はそれぞれのドレインに接続され、トランジスタ２４の基板電極は接地され、トランジスタ２６の基板電極はソースに接続されている。
【００２２】
レベル補正用レギュレータ回路１２０は差動増幅器３３を主体に構成され、バンドギャップ回路１１０の出力電圧ＲＥＦが（−）入力端子に入力され、その出力端子にはＰ型トランジスタ３４のゲートが接続されている。Ｐ型トランジスタ３４のドレインと接地間には抵抗３５が接続され、ソースは電源ライン３８および基板電極に接続されている。抵抗３５は抵抗値Ｒ１，Ｒ２，Ｒ３の３つに分割され、各境界により２ヵ所の分割点（取り出し位置）が設けられており、それぞれから電圧Ｓｒｅｆ１と電圧Ｓｒｅｆ２が取り出される。電圧Ｓｒｅｆ１が出力される分割点と差動増幅器３３の（＋）入力端子の間にはトランスファーゲート３６が接続され、電圧Ｓｒｅｆ２が出力される分割点と差動増幅器３３の（＋）入力端子の間にはトランスファーゲート３７が接続されている。トランスファーゲート３６の制御端子はＷＲＩＴＥ端子４０に接続され、トランスファーゲート３７の制御端子はベリファイ端子４１に接続されている。差動増幅器３３は、２つの入力端子に入力されたＲＥＦ値とＳｒｅｆ 値を比較、その結果に応じた出力電圧ＯＵＴを出力する。
【００２３】
次に、上記構成による基準電圧発生回路１００の動作の概略について説明する。
バンドギャップ回路１１０内部の抵抗を抵抗２７と抵抗２８の２つに分け、それぞれの接続点にトランスファーゲート３０、３１を接続し、これらをＷＲＩＴＥモードとベリファイモードに応じて駆動することにより、バンドギャップ回路１１０の出力レベルが変化する。この構成により、バンドギャップ回路１１０の出力レベルの温度依存性も異なるようになる。バンドギャップ回路１１０の出力レベルが、モード（ＷＲＩＴＥモード、ベリファイモード）毎に異なる結果、レベル補正用レギュレータ１２０によりレギュレートを行う必要がある。例えば、温度２５℃においてモードによらず同一出力レベルが得られるように、抵抗３５の抵抗比を変更する。この変更は、電圧Ｓｒｅｆ１と電圧Ｓｒｅｆ２の各出力点に接続したトランスファーゲート３６と３７をＷＲＩＴＥモードとベリファイモードで切り替えることにより行い、これによってレギュレータレベル補正用レギュレータ１２０の出力レベルが調整される。
【００２４】
次に、図１の基準電圧発生回路の動作の詳細について説明をする。
バンドギャップ回路１１０において、Ｐ型トランジスタ２３からダイオードに至る回路は、定電流回路を形成している。この定電流回路は、Ｐ型トランジスタ２３のドレインから定電流が出力され、この定電流は抵抗２５の抵抗値に反比例した値となる。トランスファゲート３０と３１の選択は、不揮発性メモリのＷＲＩＴＥモードとベリファイモードにより選択される。すなわち、ＷＲＩＴＥモード時にはトランスファ３０が選択され、ＲＥＦ１（抵抗２７の高電位側出力）のレベルがＲＥＦとして出力され、ベリファイモード時にはトランスファ３１が選択され、ＲＥＦ２（抵抗２７と２８の接続点の出力）のレベルがＲＥＦとして出力される。
【００２５】
バンドギャップ回路１１０において、定電流回路に流れる定電流は、抵抗２５の抵抗値に反比例する。そのため、抵抗２７，２８には、これらの抵抗値に比例し、かつ抵抗２５の抵抗値に反比例した電圧降下、すなわち、抵抗比｛（抵抗２７＋抵抗２８）／抵抗２５｝で決まる電圧降下が発生し、この電圧値ＶＲとダイオード２９の順方向電圧ＶＦの和が、出力電圧ＲＥＦ１として出力される。
また、この出力電圧ＲＥＦ１の温度依存性δ（ＲＥＦ１）／δＴは、抵抗２８，２７と抵抗２５の抵抗値Ｒ２８，Ｒ２７，Ｒ２５と、トランジスタ２１，２２，２３，２４，２６の各〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとにより定まり、次式で表される。
【００２６】
（ただし、Ｗ２１〜 ２４，Ｗ２６はトランジスタ２１〜２４，２６の各チャネル幅、Ｌ２１〜 ２４，Ｌ２６はトランジスタ２１〜２４，２６の各チャネル長、ｋ／ｑである）
この式（５）は、ダイオード２９の順電圧ＶＦの温度依存性δ（ＶＦ）／δＴは、通常は負の値を持ち、ＲＥＦ１の温度依存性δ（ＲＥＦ１）／δＴは、抵抗２８，２７，２５の抵抗値比｛（Ｒ２８＋Ｒ２７）／Ｒ２５｝により設定可能なことを表している。すなわち、抵抗２７，２８，２５の各抵抗値の設定により、ＲＥＦ１のレベルが温度依存性を持たないようにすることができる。
【００２７】
一方、ＲＥＦ２のレベルは、抵抗２８、ダイオード２９の直列回路に供給される定電流は、抵抗２５の抵抗値に反比例する。そのため、抵抗２８には、抵抗２８の抵抗値に比例し、かつ抵抗２５の抵抗値に反比例した電圧降下、すなわち、抵抗２８および２５の抵抗値比（抵抗２８／抵抗２５）で設定可能な降下電圧が発生し、この降下電圧とダイオード２９の順方向電圧ＶＦの和が、ＲＥＦ２としてトランスファゲート３１を介して出力される。
また、このＲＥＦ２の温度依存性δ（ＲＥＦ２）／δＴは、抵抗２８と２５の抵抗値Ｒ２８，Ｒ２５と、トランジスタ２１〜２４，２６の各〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとにより、次式で表される。
【００２８】
この式（６）は、ダイオード２９の順方向電圧ＶＦの温度依存性δ（ＶＦ）／δＴは、通常は負の値を持ち、ＲＥＦ２の温度依存性δ（ＲＥＦ２）／δＴは、抵抗２８，２５の抵抗値比（Ｒ２８／Ｒ２５）により設定可能であることを示している。すなわち、ＲＥＦ２のレベルは、抵抗２８，２５の設定によって温度依存性を持ち、低温では高く、高温では低くなるように設定される。
【００２９】
以上説明したように、トランスファーゲート３０，３１の選択によってＲＥＦ１またはＲＥＦ２が選択されることにより、最終的な出力であるＲＥＦのレベルは異なるものとなり、同時に、ＲＥＦレベルの温度依存性も異なることになる。このように、バンドギャップ回路１１０の出力（ＲＥＦ）レベルが、ＷＲＩＴＥモードとベリファイモードで異なるため、一旦、レベル補正用レギュレータ回路１２０でレギュレートする。
ＷＲＩＴＥモード時には、レベル補正用レギュレータ回路１２０のトランスファーゲート３６が駆動される。また、バンドギャップ回路１１０ではトランスファーゲート３０が選択される。このとき、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、抵抗３５を分割している抵抗値Ｒ１〜Ｒ３によって決まり、次の式で表される。
【００３０】
ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ１・・・（７）
また、ベリファイ時には、レベル補正用レギュレータ回路１２０ではトランスファーゲート３７が選択される。また、バンドギャップ回路１１０ではトランスファーゲート３１が選択される。このため、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、抵抗３５を分割している抵抗値Ｒ１〜Ｒ３によって、次式で求められる。
ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ２・・・（８）
【００３１】
以上のように、バンドギャップ回路１１０のトランスファ３０，３１の選択とレベル補正用レギュレータ回路１２０のトランスファーゲート３６，３７の選択を連動させ、ＷＲＩＴＥモードとベリファイモードにおいて、ＲＥＦ１とＲＥＦ２のレベルが異なる分を、レベル補正用レギュレータ回路１２０の抵抗３５の抵抗比の設定（電圧Ｓｒｅｆ１と電圧Ｓｒｅｆ２の取り出し位置の選択）により、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベル（基準電圧）を２つのモードで同一レベルに設定することが可能になる。例えば、２５℃において、ＷＲＩＴＥモードとベリファイモードに変化しても、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、常に同一値が得られるようになる。
また、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベル（＝基準電圧）の温度特性は、ＷＲＩＴＥモード時にはＲＥＦ１レベルが温度依存性を持たないため、温度に関係なくＯＵＴレベルは一定値になる。更に、レベル補正用レギュレータ回路１２０のＯＵＴレベルの温度特性は、ベリファイモード時には、ＲＥＦ２が温度特性を持たない（低温では高く、高温では低い）ため、低温時にはＯＵＴレベルが高く、高温になるに従って低くなる設定になる。
【００３２】
このように、レベル補正用レギュレータ回路１２０の出力電圧ＯＵＴを基準電圧源にした場合、例えば、温度２５℃時には、ＷＲＩＴＥモードでもベリファイモードでも同じ値が得られることになる。しかし、ＷＲＩＴＥモード時には、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、温度変化に関係なく温度２５℃のときのＯＵＴレベルと同じ値に設定されることになる。ベリファイモード時には、低温時のＯＵＴレベルが高くなり、高温時のＯＵＴレベルが低くなるように設定される。
【００３３】
ここで、ＷＲＩＴＥ時およびベリファイ時のトランスファーゲート３０，３６の動作について説明する。
ＷＲＩＴＥ時においては、メモリセルのドレインとゲートの電圧は温度依存性を持たない一定レベルが必要である。そこで、ＷＲＩＴＥ時には、以下のように動作する。
バンドギャップ回路１１０のＷＲＩＴＥ端子４０には、ＷＲＩＴＥ信号として“Ｈ”レベルの電圧を印加する。これにより、バンドギャップ回路１１０からはＲＥＦ１＝ＲＥＦが出力される。ここで、ＲＥＦ１は温度依存性がないため、ＲＥＦ信号も温度依存性がなく、一定レベルになる。トランスファーゲート３０と同時に、レベル補正用レギュレータ回路１２０のトランスファーゲート３６が選択される。これにより、Ｓｒｅｆ１がトランスファーゲート３６を通して差動増幅器３３の（＋）入力端子に印加され、Ｓｒｅｆ１＝Ｓｒｅｆ となる。このレベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルも温度依存性がないので、一定レベルを得ることができる。
【００３４】
一方、ベリファイ時においては、温度依存性を持った出力レベルが必要である。温度が低いときにはベリファイレベルは高く、温度が高いときにはベリファイレベルが低くなることが求められる。そこで、バンドギャップ回路１１０のベリファイ端子４１に“Ｈ”レベルの電圧を印加する。このため、バンドギャップ回路１１０はトランスファーゲート３１を選択し、ＲＥＦ２＝ＲＥＦにする。この動作により、ＲＥＦレベルは、温度が低いときには高く、温度が高いときには低くなる。同時に、レベル補正用レギュレータ回路１２０においては、トランスファーゲート３１の選択に連動してトランスファーゲート３７が選択され、Ｓｒｅｆ２＝Ｓｒｅｆ となる。レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、ＲＥＦレベルに応じて温度が低いときには高く、温度が高いときには低くなる。
【００３５】
図２は、１つのバンドギャップ回路および１つのレベル補正用レギュレータ回路を用いて温度依存性無しの書き込み用電圧と温度依存性有りのベリファイ用電圧を生成するための回路を示す。この回路構成は、レベル補正用レギュレータ回路１２０の出力電圧（ＯＵＴ）を基準電圧源とし、その基準電圧を書き込み用レギュレータ回路１３０とベリファイ用レギュレータ回路１４０に印加するようにしている。これにより、書き込み用レギュレータ回路１３０から出力される書き込みレベルは温度依存性を持たず、ベリファイ用レギュレータ回路１４０から出力されるベリファイレベルは温度依存性を持つようになる。
【００３６】
図３は、図２の構成における各回路の出力電圧レベルと温度の関係を示す。
図３から明らかなように、書き込み時には、バンドギャップ回路１１０ではＲＥＦ２が選択され、ＲＥＦが温度依存性を持つように設定（特性ａ）されることにより、書き込み用レギュレータ回路１３０から出力される書き込みレベルは温度依存性を持つようになる（特性ｃ）。一方、ベリファイ時には、バンドギャップ回路１１０ではＲＥＦ１が選択され、ＲＥＦが温度依存性を持たないように設定（特性ｂ）することにより、ベリファイ用レギュレータ回路１４０から出力されるベリファイレベルは温度依存性を持たないようになる（特性ｄ）。
【００３７】
以上より明らかなように、上記実施の形態によれば、書き込み（消去）、ベリファイの際の基準電圧源となるバンドギャップ回路を従来の２つから１つに減らせるようになるため、レイアウト面積の削減が可能になる。
また、ベリファイモードにおいて、バンドギャップ回路１１０の出力部のトランスファーゲート及び電圧補正用のレギュレータ回路の抵抗部のトランスファーゲートの選択により、より細かい温度特性のベリファイレベルが得られるため、メモリセルの温度特性等の特性に細かく対応が可能となり、メモリセルの特性を最大限に引き出すことが可能となる。
近年、微細化が進み、メモリセルの特性を十分に引き出すことが難しくなってきている。また、ローコスト化も要求されている。このような要求を満たすことは従来技術では不可能であったが、本発明によれば、書き込み（消去）に応じたレベルを最適に生成し、ベリファイモードに応じたレベルを最適に生成でき、メモリセルの特性に合わせたレベルを作り出せ、さらにレイアウト面積を小さくできる。このため、上記した課題が解決される。
【００３８】
次に、本発明の他の実施の形態について説明をする。
〔第２の実施の形態〕
図４は本発明の他の実施の形態を示す。図４においては、図１と同一または同一機能を有するものには同一引用数字を用いており、以下においては、重複する部分の説明を省略する。
バンドギャップ回路２１０は、Ｐ型トランジスタ２３のソースと抵抗２７の間に挿入され、その接続点からＲＥＦ３を取り出せるようにした抵抗５１と、前記接続点と出力端子４２の間に設けられたトランスファーゲート５２と、このトランスファーゲート５２のゲートに接続されたベリファイＩＩ端子５３を、図１のバンドギャップ回路１１０に追加して構成されている。
トランスファーゲート３０，３１，５２は、不揮発性メモリのＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードに応じて１つが選択される。すなわち、ＷＲＩＴＥモード時にはトランスファーゲート３０が選択されることによりＲＥＦ１が出力され、ベリファイモード時にはトランスファーゲート３１が選択されることによりＲＥＦ２が出力され、さらに、ベリファイＩＩモード時にはトランスファーゲート５２が選択されることによりＲＥＦ３が出力される。
【００３９】
また、レベル補正用レギュレータ回路２２０は、図１のレベル補正用レギュレータ回路１２０にトランスファーゲート５４を追加した構成にしている。さらに、抵抗３５に抵抗値Ｒ４を新たに設定して第３の分割点を設け、この分割点からＳｒｅｆ３を取り出せるようにし、この分割点と差動増幅器３３の（＋）入力端子との間にトランスファーゲート５４を設け、そのゲートをベリファイＩＩ端子５３に接続している。
【００４０】
バンドギャップ回路２１０においては、抵抗５１，２７，２８と抵抗２５の抵抗値比｛（Ｒ５１＋Ｒ２７＋Ｒ２８）／Ｒ２５）｝で決まる電圧降下ＶＲが発生し、この電圧降下とダイオード２９の順方向電圧ＶＦの和（ＶＲ＋ＶＦ）が、ＲＥＦ３として出力される。また、このＲＥＦ３の温度依存性δ（ＲＥＦ３）／δＴは、抵抗５１，２７，２８と抵抗２５の抵抗値Ｒ５１，Ｒ２７、Ｒ２８、Ｒ２５と、各トランジスタ２１〜２４，２６の〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとにより、次式で示される。
【００４１】
（ただし、Ｗ２１〜Ｗ２４，Ｗ２６はトランジスタ２１〜２４，２６のチャネル幅、Ｌ２１〜Ｌ２４，Ｌ２６はトランジスタ２１〜２４，２６のチャネル長である）
この式（９）は、ダイオード２９の順電圧ＶＦの温度依存性δ（ＶＦ）／δＴが、通常は負の値を持ち、ＲＥＦ３の温度依存性δ（ＲＥＦ３）／δＴは、抵抗２７，２８，５１，２５の抵抗値比｛（Ｒ２７＋Ｒ２８＋Ｒ５１）／Ｒ２５｝により設定可能であることを示している。すなわち、抵抗２７，２８，５１，２５を適宜設定することにより、ＲＥＦ３のレベルは温度依存性を持ち、低温では低く、高温では高い値を得ることができる。
【００４２】
このように、バンドギャップ回路２１０のＲＥＦ１、ＲＥＦ２、およびＲＥＦ３をＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードに応じてトランスファーゲート３０，３１，５１により選択することにより、バンドギャップ回路の出力（ＲＥＦ）レベルは３種類に変更できる。同時に、バンドギャップ回路の出力（ＲＥＦ）レベルの温度依存性も異なる。このように、バンドギャップ回路２１０の出力レベルがＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードのそれぞれで異なることになるため、レベル補正用レギュレータ２２０によってレギュレートが行われる。
【００４３】
レベル補正用レギュレータ回路２２０は、バンドギャップ回路２１０からのＲＥＦを入力とし、このＲＥＦに基づいてレベル補正用レギュレータ２２０の出力電圧（ＯＵＴ）を設定ならびに生成する。ベリファイＩＩモードのとき、トランスファーゲート５４が選択される。また、バンドギャップ回路２１０ではトランスファーゲート５２が選択される。このため、レベル補正用レギュレータ２２０の出力（ＯＵＴ）レベルは、抵抗３５の分割点により分割された抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４により、次式で決定される。
ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３）｝×ＲＥＦ３・・・（１０）
【００４４】
以上のように、バンドギャップ回路２１０のトランスファーゲート３０，３１，５２の選択と、レベル補正用レギュレータ２２０のトランスファーゲート３６，３７，５４の選択を連動させることにより、ＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードに対応して出力されるＲＥＦ１，ＲＥＦ２，ＲＥＦ３の各レベルは相違するが、これを抵抗３５の抵抗値Ｒ１〜Ｒ４を最適に設定することにより、レベル補正用レギュレータの出力（ＯＵＴ）レベルは、どのモードでも同じにすることが可能になる。例えば、２５℃において、ＷＲＩＴＥモード、ベリファイモード、およびベリファイＩＩモードが変化したとしても、レベル補正用レギュレータ２２０の出力（ＯＵＴ）レベルが常に同じ値になるように設定される。
【００４５】
そして、レベル補正用レギュレータ２２０の出力（ＯＵＴ）レベルにおいては、ＷＲＩＴＥモードのときにＲＥＦ１に温度依存性を持たせないため、温度に関係なく一定レベルになる。また、ベリファイモードのときには、ＲＥＦ２に温度依存性を持たせたことにより、低温時にはＯＵＴレベルが高く、高温になるに従ってＯＵＴレベルが低くなる設定になる。更に、ベリファイＩＩモードのときには、ＲＥＦ３に温度特性を持たせたため、低温時にはＯＵＴレベルが低く、高温になるに従ってＯＵＴレベルが高くなる設定になる。
【００４６】
このように、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルを基準電圧源にした場合、ＷＲＩＴＥモードでもベリファイレベルでも同じ出力値が得られる。しかし、ＷＲＩＴＥモード時におけるレベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルは、温度に関係なく、ＯＵＴレベルと同一レベルに設定されることになる。また、ベリファイモード時には、温度に対して低温時にはＯＵＴレベルが高く、高温になるに従ってＯＵＴレベルが低くなるように設定される。更に、ベリファイＩＩモード時では、低温時にはＯＵＴレベルが低くなり、高温になるに従ってＯＵＴレベルが高くなるように設定される。
【００４７】
次に、図４の実施の形態の全体的な動作について説明する。
ＷＲＩＴＥ時には、メモリセルのドレインとゲート電圧は温度依存性を持たない一定レベルが必要である。そこで、以下のように基準電圧を生成する。
バンドギャップ回路２１０のＷＲＩＴＥ端子４０に“Ｈ”レベルの電圧を印加し、バンドギャップ回路２１０のトランスファーゲート３０を選択し、ＲＥＦ１＝ＲＥＦにする。ＲＥＦ１は温度依存性がないので、出力ＲＥＦも温度依存性はなく、一定レベルになる。同時に、レベル補正用レギュレータ回路２２０のトランスファーゲート３６にも“Ｈ”レベルの電圧が選択されるので、Ｓｒｅｆ１＝Ｓｒｅｆ が差動増幅器３３の（＋）入力端子に入力され、Ｓｒｅｆ１に対応した出力電圧ＯＵＴが出力される。ＲＥＦ１が温度依存性を持たないため、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルも温度に対して依存性がなく、一定レベルを得ることができる。
【００４８】
次に、ベリファイ時においては、温度依存性を持ったＯＵＴレベルが必要である。そこで、以下のように基準電圧を生成する。バンドギャップ回路２１０のベリファイ端子４１に“Ｈ”レベルの電圧を印加し、バンドギャップ回路２１０のトランスファーゲート３１を選択し、ＲＥＦ２＝ＲＥＦにする。これにより、温度が低いときにはＲＥＦが高く、温度が高いときには低い値のＲＥＦが生成される。同時に、レベル補正用レギュレータ回路２２０のトランスファーゲート３７にも“Ｈ”レベルの電圧が印加され、Ｓｒｅｆ２＝Ｓｒｅｆ になるため、Ｓｒｅｆ２に対応した出力電圧ＯＵＴが出力される。ＲＥＦ２が温度依存性を持たないため、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルも温度に対して依存性がなく、一定レベルを得ることができる。
ベリファイＩＩのとき、レベル補正用レギュレータ回路２２０は温度依存性を持った出力レベルである必要がある。そこで、以下のように基準電圧を生成する。バンドギャップ回路２１０のベリファイＩＩ端子に“Ｈ”レベルの電圧を印加してトランスファーゲート５２を選択し、ＲＥＦ３＝ＲＥＦにする。ＲＥＦ３は温度が低いときには低く、温度が高いときには高くなるため、ＲＥＦも同じ特性になる。同時に、レベル補正用レギュレータ回路２２０のトランスファーゲート５４にも“Ｈ”レベルの電圧が印加されるため、Ｓｒｅｆ３＝Ｓｒｅｆ になるため、Ｓｒｅｆ３に対応した出力電圧ＯＵＴが出力される。このとき、ＲＥＦ３が温度依存性を持つため、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルは、温度が低いときには低く、高いときには高くなる。
【００４９】
上記した第２の実施の形態によれば、不揮発性メモリが、ＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードの３つのモードを持つ場合でも、基準電圧源となるバンドギャップ回路が１つで済ませることができ、レイアウト面積の削減が可能になる。また、第１の実施の形態と同様に、各回路のトランスファーゲートを連動させて選択することにより、きめ細かなベリファイレベルが得られるため、メモリセルの温度特性等の特性に細かく対応することが可能になり、メモリセルの特性を十分に引き出すことが可能になる。
【００５０】
なお、上記実施の形態においては、選択手段および切替手段にトランスファーゲートを用いるものとしたが、本発明はトランスファーゲートに限定されるものではなく、他の半導体スイッチ素子、マイクロリレー等であってもよい。
【００５１】
【発明の効果】
以上より明らかなように、本発明の不揮発性メモリの基準電圧発生回路によれば、書き込み／消去モードおよびベリファイ／読み出しモードのそれぞれに対応した温度−出力電圧特性の出力電圧が生成され、その１つが前記モードに応じて選択して出力する１つのバンドギャップ回路と、このバンドギャップ回路からの出力電圧をモード毎に出力レベルを補正し、これを基準電圧とする１つのレベル補正用レギュレータ回路により構成したので、書き込み／消去モードおよびベリファイ／読み出しモードのそれぞれの基準電圧を最小構成の回路により生成することができ、レイアウト面積を小さくしながら、各モードに応じた温度特性が実現できる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの基準電圧発生回路を示す回路図である。
【図２】１つのバンドギャップ回路および１つのレベル補正用レギュレータ回路を用いて温度依存性無しの書き込み用電圧と温度依存性有りのベリファイ用電圧を生成するための回路を示すブロック図である。
【図３】図２の構成における各回路の出力電圧レベルと温度の関係を示す電圧−温度特性図である。
【図４】本発明の他の実施の形態を示す回路図である。
【図５】従来の不揮発性メモリの基準電圧発生回路を示す回路図である。
【図６】バンドギャップ回路と書き込み用レギュレータ回路を備えた従来の基準電圧発生回路の書き込み用およびベリファイ用の概略構成を示すブロック図である。
【図７】図６の（ａ）の書き込み用レギュレータ回路の出力レベルと温度の関係を示す電圧−温度特性図である。
【図８】図６の（ｂ）のベリファイ用レギュレータ回路の出力レベルと温度の関係を示す電圧−温度特性図である。
【符号の説明】
２１，２２，２３，３４ Ｐ型トランジスタ
２４，２５，２６ Ｎ型トランジスタ
２５，２７，２８，３５ 抵抗
２９ ダイオード
３０，３１，３６，３７，５２，５４ トランスファーゲート
３３ 差動増幅器
１００，２００ 基準電圧発生回路
１１０，２１０ バンドギャップ（ＢＧＲ）回路
１２０，２２０ レベル補正用レギュレータ回路
１３０ 書き込み用レギュレータ回路
１４０ ベリファイ用レギュレータ回路
【発明の属する技術分野】
本発明は、不揮発性メモリの基準電圧発生回路に関し、特に、書込み、消去、ベリファイ（ｖｅｒｉｆｙ）の各電圧を生成するに際し、１つのバンドギャップ回路によって各動作モード（書き込み／消去、ベリファイ／リード）に応じた温度特性を得ることのできる不揮発性メモリの基準電圧発生回路に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリにおいては、消去または書き込みの後、消去または書き込みが正しく行われたか否かを確認するために、書き込みベリファイまたは消去ベリファイを行い、これに対して読み出し動作を行うことが行われている。そのため、不揮発性半導体メモリの内部で、消去ベリファイ時（または書き込みベリファイ時）および読み出し時にメモリセルのゲート電圧として用いられる消去ベリファイ電圧（または書き込みベリファイ電圧）および読み出し電圧を基準電圧発生回路により生成している。上記の消去ベリファイ電圧、書き込みベリファイ電圧、及び読み出し電圧を切替えることにより、各ワード線には、選択的に電圧が出力される。
【０００３】
図５は、従来の不揮発性メモリの基準電圧発生回路の具体例を示す。
基準電圧発生回路５００は、出力電圧ＲＥＦを発生するバンドギャップ（ＢＧＲ）回路５１０と、このバンドギャップ回路５１０に接続される書込用レギュレータ回路５２０より構成されている。書込用レギュレータ回路５２０は、バンドギャップ回路５１０の出力電圧ＲＥＦを入力とし、このＲＥＦに基づいて出力電圧ＯＵＴを生成する。バンドギャップ回路５１０は、Ｐ型トランジスタ１，４，６、Ｎ型トランジスタ２，５、抵抗３，７、及びダイオード８を備えて構成されている。
【０００４】
Ｐ型トランジスタ１，４，６の各ソースは、共に電源ラインに接続されている。Ｐ型トランジスタ１のゲートとドレインは共通接続され、この部分はＮ型トランジスタ２のドレインに接続されている。Ｐ型トランジスタ４は、ゲートがＰ型トランジスタ１のドレインに接続され、更にドレインはＮ型トランジスタ５のドレインに接続されている。Ｐ型トランジスタ６は、ゲートがＰ型トランジスタ１のドレインに接続されている。Ｐ型トランジスタ６のドレインからは、抵抗３の抵抗値に反比例した定電流が出力される。Ｐ型トランジスタ１，４，６は、これらのゲートが並列接続された状態でＮ型トランジスタ２のドレインに接続されている。Ｎ型トランジスタ２のソースは抵抗３を介して接地され、ゲートはＮ型トランジスタ５のゲートに接続されている。Ｎ型トランジスタ５のソースは接地され、Ｎ型トランジスタ５のドレインとゲートは、共にＰ型トランジスタ６のソースに接続されている。Ｐ型トランジスタ６のドレインと接地間には、抵抗７とダイオード８を直列接続した回路が挿入されている。抵抗７の高電位側からは、バンドギャップ回路５１０の出力として、出力電圧ＲＥＦが出力される。
【０００５】
バンドギャップ回路５１０において、抵抗７とダイオード８からなる直列回路に供給される定電流は、抵抗３の抵抗値に反比例する。そのため、抵抗７には、抵抗３の抵抗値に応じた降下電圧、すなわち、抵抗７の抵抗値Ｒ７と抵抗３の抵抗値Ｒ３の抵抗値の比（＝抵抗Ｒ７／抵抗Ｒ３）で設定された電圧降下ＶＲが発生し、この電圧降下ＶＲとダイオード８の順方向電圧ＶＦの和（＝ＶＲ＋ＶＦ）が、出力電圧ＲＥＦとして出力される。
また、この出力電圧ＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、抵抗７，３の抵抗値Ｒ７，Ｒ３と、トランジスタ１，２，４，５，６の各〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード８の順方向電圧ＶＦにより、次式で表される。
【０００６】
この式（１）は、ダイオード８の順方向電圧ＶＦの温度依存性δ（ＶＦ）／δＴが、通常は負の値を持ち、出力電圧ＲＥＦの温度依存性δ（ＲＥＦ）／δＴが抵抗７，３の抵抗値比Ｒ７／Ｒ３により設定可能であることがわかる。すなわち、ＲＥＦレベルに温度依存性を持たせるには、抵抗値比Ｒ７／Ｒ３を設定するのみでよい。
【０００７】
また、書込用レギュレータ回路５２０は、差動増幅器９、Ｐ型トランジスタ１０、および抵抗１１を備えて構成されている。差動増幅器９の（−）入力端子には、バンドギャップ回路５１０の出力電圧ＲＥＦが入力され、（＋）入力端子には抵抗１１の分割端子（抵抗Ｒ１０とＲ１１により分割）の電圧Ｓｒｅｆ が入力されている。差動増幅器９の出力端子にはＰ型トランジスタ１０のゲートが接続され、ドレインと接地間には抵抗１１が接続されている。Ｐ型トランジスタ１０のソースは、電源ラインに接続されている。差動増幅器９は、（−）および（＋）の入力端子に入力されたＲＥＦ値とＳｒｅｆ 値を比較する。
【０００８】
書き込みモード時において、書き込み用レギュレータ５２０のＯＵＴレベルは、抵抗１１の抵抗値Ｒ１０，１１による分割比に基づいて、次式のように求めらる。
ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（２）
また、バンドギャップ回路５１０から出力されるＲＥＦレベルは、上記のように温度依存性を持たないように設定したため、書き込み用レギュレータ５２０のＯＵＴレベルも温度依存性を持たない設定になる。
【０００９】
ベリファイモードでは、書き込みを行った後（消去後も含め）、書き込みが正しく行われたか否かを判定するため、書き込み後に書き込みベリファイが行われる。また、不揮発性メモリのメモリセルはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ） の一種であるため、通常、低温時のしきい値が高く、高温になるに従って低くなる特性をもっている。したがって、書き込み後、ベリファイを行う際、低温時にはベリファイレベルが高く、高温になるにつれてベリファイレベルが低くなるように設定すれば、メモリセルのしきい値の温度特性に合致するため、ベリファイが有利に行われることになる。そこで、高温になるに従ってベリファイレベルが低くなるような回路が求められる。
このような温度特性を持ったベリファイレベルを得るためには、基準電圧発生回路を後述する図６の（ｂ）に示す構成にし、温度依存性を持ったバンドギャップ回路で基準電圧を生成し、ベリファイ用レギュレータ回路で必要なレベルを得るようにすればよい。
【００１０】
図６は、バンドギャップ回路と書き込み用レギュレータ回路を備えた従来の基準電圧発生回路の書き込み用およびベリファイ用の概略構成を示す。
図６の（ａ）は書き込み用の基準電圧発生回路６０１であり、温度依存性無しのバンドギャップ（ＢＧＲ）回路６１１と、このバンドギャップ回路６１１に接続された書き込み用レギュレータ回路６１２を備えて構成され、レギュレータ回路６１２からは書き込み用の基準電圧が出力される。この書き込み用基準電圧は、バンドギャップ回路６１１が温度依存性を持たないことから、温度依存性無しになっている。
また、図６の（ｂ）はベリファイ用の基準電圧発生回路６０２であり、温度依存性有りのバンドギャップ（ＢＧＲ）回路６１１と、このバンドギャップ回路６２１に接続されたベリファイ用レギュレータ回路６２２を備えて構成され、レギュレータ回路６２２からはベリファイ用の基準電圧が出力される。バンドギャップ回路６２１は、その出力レベルが温度依存性を持つように設定（温度が高くなるに従い、出力レベルが低くなる）されるため、ベリファイ用レギュレータ６２２の入力（バンドギャップ回路の出力）が温度に対して変動し、ベリファイ用レギュレータ回路６２２の出力レベルも変動することになる。
【００１１】
図７は、図６の（ａ）の書き込み用レギュレータ回路６１２の出力レベルと温度の関係を示す。
上記したように、バンドギャップ回路６１１に温度依存性が無いことから、に示すように、温度変化に関わらず出力電圧は一定値を示している（図７）。バンドギャップ回路６１１に温度依存性が無いことから、書き込み用レギュレータ回路６２２の出力レベルも温度変化と無関係に一定となる。したがって、不揮発性メモリ（メモリセル）がどの様な温度環境下にあっても、一定レベルの電圧をドレインおよびゲートに与えることが可能になり、温度に関係なく書き込みが行えるようになる。
【００１２】
図８は、図６の（ｂ）のベリファイ用レギュレータ回路６２２の出力レベルと温度の関係を示す。
図８から明らかなように、バンドギャップ回路６２１の出力レベルが温度依存性を持つように設定されているため、ベリファイ用レギュレータ回路６２２の出力レベルは、温度に応じて変化（温度が高くなるに従い、出力レベルが低くなる）する。このように、メモリセルのしきい値の温度特性に応じたベリファイレベルが得られるため、書き込み後のベリファイにおいて有利な条件を作れることになる。
【００１３】
なお、図６において、書き込み用のバンドギャップ回路６１１とベリファイ用のバンドギャップ回路６２１は同一回路構成であり、書き込み用レギュレータ回路６１２とベリファイ用レギュレータ回路６２２も同一回路構成である。ただし、ベリファイ用レギュレータ回路６２２の出力レベルをメモリセルのしきい値の温度特性に応じたレベルと同じ変動にするため、次のような対策がとられる。
ベリファイ用バンドギャップ回路６２１のＲＥＦの温度依存性δ（ＲＥＦ）／δＴは、抵抗７，抵抗３の抵抗値Ｒ７，Ｒ３と、トランジスタ１，２，４〜６のチャネル〔幅／長＝Ｗ／Ｌ〕比と、ダイオード８の順方向電圧ＶＦとにより、次式で表される。
【００１４】
【００１５】
図５において、書き込みモード時における書き込み用レギュレータ５２０の出力（ＯＵＴ）レベルは、抵抗１１を抵抗値Ｒ１０とＲ１１で分割することによって、
ＯＵＴ＝｛（Ｒ１０＋Ｒ１１）／Ｒ１０｝×ＲＥＦ ・・・（４）
で決まり、抵抗１１の抵抗値Ｒ１０と抵抗値１１によりベリファイに必要なレベルを得ることができる。また、ＲＥＦレベルは、温度依存性が低温では高く、高温では低くなるようにしたため、ベリファイ用レギュレータの出力（ＯＵＴ）レベルの温度依存性も、低温では高く、高温では低くなる。
以上より明らかなように、書き込み及びベリファイにおいて、温度依存性が異なる書き込みレベルとベリファイレベルを得るためには、書き込み用バンドギャップ回路とベリファイ用バンドギャップ回路の２つのバンドギャップ回路を持つ必要がある。
なお、式（３）を満たす従来技術として、特開平１１−１５４３９７号公報があり、メモリセルの閾値電圧と同等の温度依存性をもち、低温では高い出力レベル、高温では低い出力レベルを設定できるようにし、低温においてメモリセルの読み出しスピードが遅くなるのを改善している。
【００１６】
【発明が解決しようとする課題】
しかし、従来の不揮発性メモリの基準電圧発生回路によると、以下の問題がある。
（１）バンドギャップ回路はアナログ構成であり、精度向上のために小さなＭＯＳトランジスタを多数組み合わせ、半導体ウエハ内におけるＭＯＳトランジスタのしきい値のばらつきの影響を抑えている。このため、１つのバンドギャップ回路のレイアウト面積が大きくなっている。近年、ＩＣ（集積回路）のコスト削減のため、レイアウト面積を優先にした開発が多くなってきており、レイアウト面積が大きくなるバンドギャップ回路はネックになっている。
（２）書き込み時（消去時）には、メモリセルのドレイン電圧およびゲート電圧に温度依存性が無く常に一定レベルとなって、書き込み特性が温度に依存しないようにし、書き込み後（消去後）には、メモリセルのしきい値の温度特性に応じたベリファイレベルが得られ、ベリファイにおけるマージンの確保が得られるようにするためには、書き込み（消去）用とベリファイ用の２つのバンドギャップ回路を設けねばならないが、これによりレイアウト面積は更に増加する。この問題は、特開平１１−１５４３９７号公報においても同様に生じる。
【００１７】
本発明の目的は、レベル補正用レギュレータ回路と１つのバンドギャップ回路によってレイアウト面積を小さくしながら、各モードに応じた温度特性が実現できる不揮発性メモリの基準電圧発生回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、不揮発性メモリの書き込み／消去モードおよびベリファイ／読み出しモードに応じて書き込み電圧または消去電圧のほか、ベリファイ電圧を設定してメモリセルのゲートに印加するための基準電圧発生回路において、 前記モードのそれぞれに応じた温度特性の出力電圧を生成すると共に、前記モード毎に前記温度特性を切り替えるバンドギャップ回路と、前記バンドギャップ回路の出力電圧に基づいて前記モード毎の基準電圧を生成するレベル補正用レギュレータ回路を備え、前記バンドギャップ回路は、第１の抵抗と、前記第１の抵抗に定電流を流す駆動回路と、抵抗値Ｒ２を持ち、前記第１の抵抗の抵抗値Ｒ１との比（Ｒ２／Ｒ１）により温度依存性を決定する第２の抵抗と、前記第２の抵抗に順方向に直列接続され、出力電圧の一部を生成するダイオードと、前記第２の抵抗と前記ダイオードからなる直列回路に定電流を流し、前記第２の抵抗の所定位置から出力電圧を取り出す定電流回路と、前記第２の抵抗を所定の抵抗比で分割し、その分割点の出力を前記ベリファイ／読み出しモード時に選択し、前記第２の抵抗の高電位端の出力を前記書き込み／消去モード時に選択する切替手段を備えたバンドギャップ回路であることを特徴とする不揮発性メモリの基準電圧発生回路を提供する。
【００１９】
この構成によれば、バンドギャップ回路は、書き込み／消去モードおよびベリファイ／読み出しモードのそれぞれに対応した温度−出力電圧特性の出力電圧が生成され、その１つが前記モードに応じて選択して出力される。選択された出力電圧は、レベル補正用レギュレータ回路によってモード毎に出力レベルを補正し、これを基準電圧とする。したがって、書き込み／消去モードおよびベリファイ／読み出しモードの各基準電圧を１つのバンドギャップ回路と１つのレベル補正用レギュレータ回路により生成することができるため、レイアウト面積を小さくしながら、各モードに応じた温度特性が実現できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を基に説明する。
〔第１の実施の形態〕
図１は、本発明の不揮発性メモリの基準電圧発生回路を示す。
本発明の基準電圧発生回路１００は、バンドギャップ（ＢＧＲ）回路１１０と、このバンドギャップ回路１１０に接続されるレベル補正用レギュレータ回路１２０より構成されている。
バンドギャップ回路１１０から出力される出力電圧ＲＥＦのレベルは、モード（書き込みモード、ベリファイモード）毎に異なるため、レベル補正用レギュレータ回路１２０によってレギュレートを行う。例えば、温度２５℃にて、各モード毎でも同一レベルが得られるように、レベル補正用レギュレータ回路１２０の抵抗３５のＳｒｅｆ を取り出すための抵抗比をトランスファーゲート３６，３７でモード毎に変更し、出力レベルの調整を行って出力電圧ＯＵＴ（基準電圧）を生成している。
【００２１】
バンドギャップ回路１１０において、Ｐ型トランジスタ２１，２２，２３の各ソースは、共に電源ライン３２に接続されている。Ｐ型トランジスタ２１は、そのゲートとドレインが共通接続され、この部分はＮ型トランジスタ２４のドレインに接続されている。Ｐ型トランジスタ２２は、Ｐ型トランジスタ２１のドレインにゲートが接続され、そのドレインはＮ型トランジスタ２５のドレインに接続されている。さらに、Ｐ型トランジスタ２３は、ゲートがＰ型トランジスタ２１のドレインに接続され、ドレインから抵抗２５の抵抗値に反比例した定電流を出力する。Ｐ型トランジスタ２１，２２，２３は、ゲートが並列接続され、Ｎ型トランジスタ２４のドレインに接続されている。Ｎ型トランジスタ２４のソースは抵抗２５を介して接地され、ゲートはＮ型トランジスタ２６のゲートに接続されている。Ｎ型トランジスタ２６のソースは接地され、ドレインとゲートは直に接続されている。Ｐ型トランジスタ２３のドレインと接地間には、抵抗２７，２８とダイオード２９を直列にした回路が接続されている。抵抗２７の高電位側（ＲＥＦ１）と出力端子４２の間にはスイッチとなるトランスファーゲート３０が接続され、ＷＲＩＴＥ端子４０の印加電圧に応じてオン／オフする。さらに、抵抗２７，２８の接続点（ＲＥＦ２）と出力端子４２の間にはトランスファーゲート３１が接続され、ベリファイ端子４１の印加電圧に応じてオン／オフする。出力端子４２からは、出力電圧ＲＥＦが出力される。トランジスタ２１，１１，２３の基板電極はそれぞれのドレインに接続され、トランジスタ２４の基板電極は接地され、トランジスタ２６の基板電極はソースに接続されている。
【００２２】
レベル補正用レギュレータ回路１２０は差動増幅器３３を主体に構成され、バンドギャップ回路１１０の出力電圧ＲＥＦが（−）入力端子に入力され、その出力端子にはＰ型トランジスタ３４のゲートが接続されている。Ｐ型トランジスタ３４のドレインと接地間には抵抗３５が接続され、ソースは電源ライン３８および基板電極に接続されている。抵抗３５は抵抗値Ｒ１，Ｒ２，Ｒ３の３つに分割され、各境界により２ヵ所の分割点（取り出し位置）が設けられており、それぞれから電圧Ｓｒｅｆ１と電圧Ｓｒｅｆ２が取り出される。電圧Ｓｒｅｆ１が出力される分割点と差動増幅器３３の（＋）入力端子の間にはトランスファーゲート３６が接続され、電圧Ｓｒｅｆ２が出力される分割点と差動増幅器３３の（＋）入力端子の間にはトランスファーゲート３７が接続されている。トランスファーゲート３６の制御端子はＷＲＩＴＥ端子４０に接続され、トランスファーゲート３７の制御端子はベリファイ端子４１に接続されている。差動増幅器３３は、２つの入力端子に入力されたＲＥＦ値とＳｒｅｆ 値を比較、その結果に応じた出力電圧ＯＵＴを出力する。
【００２３】
次に、上記構成による基準電圧発生回路１００の動作の概略について説明する。
バンドギャップ回路１１０内部の抵抗を抵抗２７と抵抗２８の２つに分け、それぞれの接続点にトランスファーゲート３０、３１を接続し、これらをＷＲＩＴＥモードとベリファイモードに応じて駆動することにより、バンドギャップ回路１１０の出力レベルが変化する。この構成により、バンドギャップ回路１１０の出力レベルの温度依存性も異なるようになる。バンドギャップ回路１１０の出力レベルが、モード（ＷＲＩＴＥモード、ベリファイモード）毎に異なる結果、レベル補正用レギュレータ１２０によりレギュレートを行う必要がある。例えば、温度２５℃においてモードによらず同一出力レベルが得られるように、抵抗３５の抵抗比を変更する。この変更は、電圧Ｓｒｅｆ１と電圧Ｓｒｅｆ２の各出力点に接続したトランスファーゲート３６と３７をＷＲＩＴＥモードとベリファイモードで切り替えることにより行い、これによってレギュレータレベル補正用レギュレータ１２０の出力レベルが調整される。
【００２４】
次に、図１の基準電圧発生回路の動作の詳細について説明をする。
バンドギャップ回路１１０において、Ｐ型トランジスタ２３からダイオードに至る回路は、定電流回路を形成している。この定電流回路は、Ｐ型トランジスタ２３のドレインから定電流が出力され、この定電流は抵抗２５の抵抗値に反比例した値となる。トランスファゲート３０と３１の選択は、不揮発性メモリのＷＲＩＴＥモードとベリファイモードにより選択される。すなわち、ＷＲＩＴＥモード時にはトランスファ３０が選択され、ＲＥＦ１（抵抗２７の高電位側出力）のレベルがＲＥＦとして出力され、ベリファイモード時にはトランスファ３１が選択され、ＲＥＦ２（抵抗２７と２８の接続点の出力）のレベルがＲＥＦとして出力される。
【００２５】
バンドギャップ回路１１０において、定電流回路に流れる定電流は、抵抗２５の抵抗値に反比例する。そのため、抵抗２７，２８には、これらの抵抗値に比例し、かつ抵抗２５の抵抗値に反比例した電圧降下、すなわち、抵抗比｛（抵抗２７＋抵抗２８）／抵抗２５｝で決まる電圧降下が発生し、この電圧値ＶＲとダイオード２９の順方向電圧ＶＦの和が、出力電圧ＲＥＦ１として出力される。
また、この出力電圧ＲＥＦ１の温度依存性δ（ＲＥＦ１）／δＴは、抵抗２８，２７と抵抗２５の抵抗値Ｒ２８，Ｒ２７，Ｒ２５と、トランジスタ２１，２２，２３，２４，２６の各〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとにより定まり、次式で表される。
【００２６】
この式（５）は、ダイオード２９の順電圧ＶＦの温度依存性δ（ＶＦ）／δＴは、通常は負の値を持ち、ＲＥＦ１の温度依存性δ（ＲＥＦ１）／δＴは、抵抗２８，２７，２５の抵抗値比｛（Ｒ２８＋Ｒ２７）／Ｒ２５｝により設定可能なことを表している。すなわち、抵抗２７，２８，２５の各抵抗値の設定により、ＲＥＦ１のレベルが温度依存性を持たないようにすることができる。
【００２７】
一方、ＲＥＦ２のレベルは、抵抗２８、ダイオード２９の直列回路に供給される定電流は、抵抗２５の抵抗値に反比例する。そのため、抵抗２８には、抵抗２８の抵抗値に比例し、かつ抵抗２５の抵抗値に反比例した電圧降下、すなわち、抵抗２８および２５の抵抗値比（抵抗２８／抵抗２５）で設定可能な降下電圧が発生し、この降下電圧とダイオード２９の順方向電圧ＶＦの和が、ＲＥＦ２としてトランスファゲート３１を介して出力される。
また、このＲＥＦ２の温度依存性δ（ＲＥＦ２）／δＴは、抵抗２８と２５の抵抗値Ｒ２８，Ｒ２５と、トランジスタ２１〜２４，２６の各〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとにより、次式で表される。
【００２８】
【００２９】
以上説明したように、トランスファーゲート３０，３１の選択によってＲＥＦ１またはＲＥＦ２が選択されることにより、最終的な出力であるＲＥＦのレベルは異なるものとなり、同時に、ＲＥＦレベルの温度依存性も異なることになる。このように、バンドギャップ回路１１０の出力（ＲＥＦ）レベルが、ＷＲＩＴＥモードとベリファイモードで異なるため、一旦、レベル補正用レギュレータ回路１２０でレギュレートする。
ＷＲＩＴＥモード時には、レベル補正用レギュレータ回路１２０のトランスファーゲート３６が駆動される。また、バンドギャップ回路１１０ではトランスファーゲート３０が選択される。このとき、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、抵抗３５を分割している抵抗値Ｒ１〜Ｒ３によって決まり、次の式で表される。
【００３０】
ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ１・・・（７）
また、ベリファイ時には、レベル補正用レギュレータ回路１２０ではトランスファーゲート３７が選択される。また、バンドギャップ回路１１０ではトランスファーゲート３１が選択される。このため、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、抵抗３５を分割している抵抗値Ｒ１〜Ｒ３によって、次式で求められる。
ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２）｝×ＲＥＦ２・・・（８）
【００３１】
以上のように、バンドギャップ回路１１０のトランスファ３０，３１の選択とレベル補正用レギュレータ回路１２０のトランスファーゲート３６，３７の選択を連動させ、ＷＲＩＴＥモードとベリファイモードにおいて、ＲＥＦ１とＲＥＦ２のレベルが異なる分を、レベル補正用レギュレータ回路１２０の抵抗３５の抵抗比の設定（電圧Ｓｒｅｆ１と電圧Ｓｒｅｆ２の取り出し位置の選択）により、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベル（基準電圧）を２つのモードで同一レベルに設定することが可能になる。例えば、２５℃において、ＷＲＩＴＥモードとベリファイモードに変化しても、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、常に同一値が得られるようになる。
また、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベル（＝基準電圧）の温度特性は、ＷＲＩＴＥモード時にはＲＥＦ１レベルが温度依存性を持たないため、温度に関係なくＯＵＴレベルは一定値になる。更に、レベル補正用レギュレータ回路１２０のＯＵＴレベルの温度特性は、ベリファイモード時には、ＲＥＦ２が温度特性を持たない（低温では高く、高温では低い）ため、低温時にはＯＵＴレベルが高く、高温になるに従って低くなる設定になる。
【００３２】
このように、レベル補正用レギュレータ回路１２０の出力電圧ＯＵＴを基準電圧源にした場合、例えば、温度２５℃時には、ＷＲＩＴＥモードでもベリファイモードでも同じ値が得られることになる。しかし、ＷＲＩＴＥモード時には、レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、温度変化に関係なく温度２５℃のときのＯＵＴレベルと同じ値に設定されることになる。ベリファイモード時には、低温時のＯＵＴレベルが高くなり、高温時のＯＵＴレベルが低くなるように設定される。
【００３３】
ここで、ＷＲＩＴＥ時およびベリファイ時のトランスファーゲート３０，３６の動作について説明する。
ＷＲＩＴＥ時においては、メモリセルのドレインとゲートの電圧は温度依存性を持たない一定レベルが必要である。そこで、ＷＲＩＴＥ時には、以下のように動作する。
バンドギャップ回路１１０のＷＲＩＴＥ端子４０には、ＷＲＩＴＥ信号として“Ｈ”レベルの電圧を印加する。これにより、バンドギャップ回路１１０からはＲＥＦ１＝ＲＥＦが出力される。ここで、ＲＥＦ１は温度依存性がないため、ＲＥＦ信号も温度依存性がなく、一定レベルになる。トランスファーゲート３０と同時に、レベル補正用レギュレータ回路１２０のトランスファーゲート３６が選択される。これにより、Ｓｒｅｆ１がトランスファーゲート３６を通して差動増幅器３３の（＋）入力端子に印加され、Ｓｒｅｆ１＝Ｓｒｅｆ となる。このレベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルも温度依存性がないので、一定レベルを得ることができる。
【００３４】
一方、ベリファイ時においては、温度依存性を持った出力レベルが必要である。温度が低いときにはベリファイレベルは高く、温度が高いときにはベリファイレベルが低くなることが求められる。そこで、バンドギャップ回路１１０のベリファイ端子４１に“Ｈ”レベルの電圧を印加する。このため、バンドギャップ回路１１０はトランスファーゲート３１を選択し、ＲＥＦ２＝ＲＥＦにする。この動作により、ＲＥＦレベルは、温度が低いときには高く、温度が高いときには低くなる。同時に、レベル補正用レギュレータ回路１２０においては、トランスファーゲート３１の選択に連動してトランスファーゲート３７が選択され、Ｓｒｅｆ２＝Ｓｒｅｆ となる。レベル補正用レギュレータ回路１２０の出力（ＯＵＴ）レベルは、ＲＥＦレベルに応じて温度が低いときには高く、温度が高いときには低くなる。
【００３５】
図２は、１つのバンドギャップ回路および１つのレベル補正用レギュレータ回路を用いて温度依存性無しの書き込み用電圧と温度依存性有りのベリファイ用電圧を生成するための回路を示す。この回路構成は、レベル補正用レギュレータ回路１２０の出力電圧（ＯＵＴ）を基準電圧源とし、その基準電圧を書き込み用レギュレータ回路１３０とベリファイ用レギュレータ回路１４０に印加するようにしている。これにより、書き込み用レギュレータ回路１３０から出力される書き込みレベルは温度依存性を持たず、ベリファイ用レギュレータ回路１４０から出力されるベリファイレベルは温度依存性を持つようになる。
【００３６】
図３は、図２の構成における各回路の出力電圧レベルと温度の関係を示す。
図３から明らかなように、書き込み時には、バンドギャップ回路１１０ではＲＥＦ２が選択され、ＲＥＦが温度依存性を持つように設定（特性ａ）されることにより、書き込み用レギュレータ回路１３０から出力される書き込みレベルは温度依存性を持つようになる（特性ｃ）。一方、ベリファイ時には、バンドギャップ回路１１０ではＲＥＦ１が選択され、ＲＥＦが温度依存性を持たないように設定（特性ｂ）することにより、ベリファイ用レギュレータ回路１４０から出力されるベリファイレベルは温度依存性を持たないようになる（特性ｄ）。
【００３７】
以上より明らかなように、上記実施の形態によれば、書き込み（消去）、ベリファイの際の基準電圧源となるバンドギャップ回路を従来の２つから１つに減らせるようになるため、レイアウト面積の削減が可能になる。
また、ベリファイモードにおいて、バンドギャップ回路１１０の出力部のトランスファーゲート及び電圧補正用のレギュレータ回路の抵抗部のトランスファーゲートの選択により、より細かい温度特性のベリファイレベルが得られるため、メモリセルの温度特性等の特性に細かく対応が可能となり、メモリセルの特性を最大限に引き出すことが可能となる。
近年、微細化が進み、メモリセルの特性を十分に引き出すことが難しくなってきている。また、ローコスト化も要求されている。このような要求を満たすことは従来技術では不可能であったが、本発明によれば、書き込み（消去）に応じたレベルを最適に生成し、ベリファイモードに応じたレベルを最適に生成でき、メモリセルの特性に合わせたレベルを作り出せ、さらにレイアウト面積を小さくできる。このため、上記した課題が解決される。
【００３８】
次に、本発明の他の実施の形態について説明をする。
〔第２の実施の形態〕
図４は本発明の他の実施の形態を示す。図４においては、図１と同一または同一機能を有するものには同一引用数字を用いており、以下においては、重複する部分の説明を省略する。
バンドギャップ回路２１０は、Ｐ型トランジスタ２３のソースと抵抗２７の間に挿入され、その接続点からＲＥＦ３を取り出せるようにした抵抗５１と、前記接続点と出力端子４２の間に設けられたトランスファーゲート５２と、このトランスファーゲート５２のゲートに接続されたベリファイＩＩ端子５３を、図１のバンドギャップ回路１１０に追加して構成されている。
トランスファーゲート３０，３１，５２は、不揮発性メモリのＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードに応じて１つが選択される。すなわち、ＷＲＩＴＥモード時にはトランスファーゲート３０が選択されることによりＲＥＦ１が出力され、ベリファイモード時にはトランスファーゲート３１が選択されることによりＲＥＦ２が出力され、さらに、ベリファイＩＩモード時にはトランスファーゲート５２が選択されることによりＲＥＦ３が出力される。
【００３９】
また、レベル補正用レギュレータ回路２２０は、図１のレベル補正用レギュレータ回路１２０にトランスファーゲート５４を追加した構成にしている。さらに、抵抗３５に抵抗値Ｒ４を新たに設定して第３の分割点を設け、この分割点からＳｒｅｆ３を取り出せるようにし、この分割点と差動増幅器３３の（＋）入力端子との間にトランスファーゲート５４を設け、そのゲートをベリファイＩＩ端子５３に接続している。
【００４０】
バンドギャップ回路２１０においては、抵抗５１，２７，２８と抵抗２５の抵抗値比｛（Ｒ５１＋Ｒ２７＋Ｒ２８）／Ｒ２５）｝で決まる電圧降下ＶＲが発生し、この電圧降下とダイオード２９の順方向電圧ＶＦの和（ＶＲ＋ＶＦ）が、ＲＥＦ３として出力される。また、このＲＥＦ３の温度依存性δ（ＲＥＦ３）／δＴは、抵抗５１，２７，２８と抵抗２５の抵抗値Ｒ５１，Ｒ２７、Ｒ２８、Ｒ２５と、各トランジスタ２１〜２４，２６の〔チャネル幅／長＝Ｗ／Ｌ〕比と、ダイオード２９の順方向電圧ＶＦとにより、次式で示される。
【００４１】
この式（９）は、ダイオード２９の順電圧ＶＦの温度依存性δ（ＶＦ）／δＴが、通常は負の値を持ち、ＲＥＦ３の温度依存性δ（ＲＥＦ３）／δＴは、抵抗２７，２８，５１，２５の抵抗値比｛（Ｒ２７＋Ｒ２８＋Ｒ５１）／Ｒ２５｝により設定可能であることを示している。すなわち、抵抗２７，２８，５１，２５を適宜設定することにより、ＲＥＦ３のレベルは温度依存性を持ち、低温では低く、高温では高い値を得ることができる。
【００４２】
このように、バンドギャップ回路２１０のＲＥＦ１、ＲＥＦ２、およびＲＥＦ３をＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードに応じてトランスファーゲート３０，３１，５１により選択することにより、バンドギャップ回路の出力（ＲＥＦ）レベルは３種類に変更できる。同時に、バンドギャップ回路の出力（ＲＥＦ）レベルの温度依存性も異なる。このように、バンドギャップ回路２１０の出力レベルがＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードのそれぞれで異なることになるため、レベル補正用レギュレータ２２０によってレギュレートが行われる。
【００４３】
レベル補正用レギュレータ回路２２０は、バンドギャップ回路２１０からのＲＥＦを入力とし、このＲＥＦに基づいてレベル補正用レギュレータ２２０の出力電圧（ＯＵＴ）を設定ならびに生成する。ベリファイＩＩモードのとき、トランスファーゲート５４が選択される。また、バンドギャップ回路２１０ではトランスファーゲート５２が選択される。このため、レベル補正用レギュレータ２２０の出力（ＯＵＴ）レベルは、抵抗３５の分割点により分割された抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４により、次式で決定される。
ＯＵＴ＝｛（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３）｝×ＲＥＦ３・・・（１０）
【００４４】
以上のように、バンドギャップ回路２１０のトランスファーゲート３０，３１，５２の選択と、レベル補正用レギュレータ２２０のトランスファーゲート３６，３７，５４の選択を連動させることにより、ＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードに対応して出力されるＲＥＦ１，ＲＥＦ２，ＲＥＦ３の各レベルは相違するが、これを抵抗３５の抵抗値Ｒ１〜Ｒ４を最適に設定することにより、レベル補正用レギュレータの出力（ＯＵＴ）レベルは、どのモードでも同じにすることが可能になる。例えば、２５℃において、ＷＲＩＴＥモード、ベリファイモード、およびベリファイＩＩモードが変化したとしても、レベル補正用レギュレータ２２０の出力（ＯＵＴ）レベルが常に同じ値になるように設定される。
【００４５】
そして、レベル補正用レギュレータ２２０の出力（ＯＵＴ）レベルにおいては、ＷＲＩＴＥモードのときにＲＥＦ１に温度依存性を持たせないため、温度に関係なく一定レベルになる。また、ベリファイモードのときには、ＲＥＦ２に温度依存性を持たせたことにより、低温時にはＯＵＴレベルが高く、高温になるに従ってＯＵＴレベルが低くなる設定になる。更に、ベリファイＩＩモードのときには、ＲＥＦ３に温度特性を持たせたため、低温時にはＯＵＴレベルが低く、高温になるに従ってＯＵＴレベルが高くなる設定になる。
【００４６】
このように、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルを基準電圧源にした場合、ＷＲＩＴＥモードでもベリファイレベルでも同じ出力値が得られる。しかし、ＷＲＩＴＥモード時におけるレベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルは、温度に関係なく、ＯＵＴレベルと同一レベルに設定されることになる。また、ベリファイモード時には、温度に対して低温時にはＯＵＴレベルが高く、高温になるに従ってＯＵＴレベルが低くなるように設定される。更に、ベリファイＩＩモード時では、低温時にはＯＵＴレベルが低くなり、高温になるに従ってＯＵＴレベルが高くなるように設定される。
【００４７】
次に、図４の実施の形態の全体的な動作について説明する。
ＷＲＩＴＥ時には、メモリセルのドレインとゲート電圧は温度依存性を持たない一定レベルが必要である。そこで、以下のように基準電圧を生成する。
バンドギャップ回路２１０のＷＲＩＴＥ端子４０に“Ｈ”レベルの電圧を印加し、バンドギャップ回路２１０のトランスファーゲート３０を選択し、ＲＥＦ１＝ＲＥＦにする。ＲＥＦ１は温度依存性がないので、出力ＲＥＦも温度依存性はなく、一定レベルになる。同時に、レベル補正用レギュレータ回路２２０のトランスファーゲート３６にも“Ｈ”レベルの電圧が選択されるので、Ｓｒｅｆ１＝Ｓｒｅｆ が差動増幅器３３の（＋）入力端子に入力され、Ｓｒｅｆ１に対応した出力電圧ＯＵＴが出力される。ＲＥＦ１が温度依存性を持たないため、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルも温度に対して依存性がなく、一定レベルを得ることができる。
【００４８】
次に、ベリファイ時においては、温度依存性を持ったＯＵＴレベルが必要である。そこで、以下のように基準電圧を生成する。バンドギャップ回路２１０のベリファイ端子４１に“Ｈ”レベルの電圧を印加し、バンドギャップ回路２１０のトランスファーゲート３１を選択し、ＲＥＦ２＝ＲＥＦにする。これにより、温度が低いときにはＲＥＦが高く、温度が高いときには低い値のＲＥＦが生成される。同時に、レベル補正用レギュレータ回路２２０のトランスファーゲート３７にも“Ｈ”レベルの電圧が印加され、Ｓｒｅｆ２＝Ｓｒｅｆ になるため、Ｓｒｅｆ２に対応した出力電圧ＯＵＴが出力される。ＲＥＦ２が温度依存性を持たないため、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルも温度に対して依存性がなく、一定レベルを得ることができる。
ベリファイＩＩのとき、レベル補正用レギュレータ回路２２０は温度依存性を持った出力レベルである必要がある。そこで、以下のように基準電圧を生成する。バンドギャップ回路２１０のベリファイＩＩ端子に“Ｈ”レベルの電圧を印加してトランスファーゲート５２を選択し、ＲＥＦ３＝ＲＥＦにする。ＲＥＦ３は温度が低いときには低く、温度が高いときには高くなるため、ＲＥＦも同じ特性になる。同時に、レベル補正用レギュレータ回路２２０のトランスファーゲート５４にも“Ｈ”レベルの電圧が印加されるため、Ｓｒｅｆ３＝Ｓｒｅｆ になるため、Ｓｒｅｆ３に対応した出力電圧ＯＵＴが出力される。このとき、ＲＥＦ３が温度依存性を持つため、レベル補正用レギュレータ回路２２０の出力（ＯＵＴ）レベルは、温度が低いときには低く、高いときには高くなる。
【００４９】
上記した第２の実施の形態によれば、不揮発性メモリが、ＷＲＩＴＥモード、ベリファイモード、ベリファイＩＩモードの３つのモードを持つ場合でも、基準電圧源となるバンドギャップ回路が１つで済ませることができ、レイアウト面積の削減が可能になる。また、第１の実施の形態と同様に、各回路のトランスファーゲートを連動させて選択することにより、きめ細かなベリファイレベルが得られるため、メモリセルの温度特性等の特性に細かく対応することが可能になり、メモリセルの特性を十分に引き出すことが可能になる。
【００５０】
なお、上記実施の形態においては、選択手段および切替手段にトランスファーゲートを用いるものとしたが、本発明はトランスファーゲートに限定されるものではなく、他の半導体スイッチ素子、マイクロリレー等であってもよい。
【００５１】
【発明の効果】
以上より明らかなように、本発明の不揮発性メモリの基準電圧発生回路によれば、書き込み／消去モードおよびベリファイ／読み出しモードのそれぞれに対応した温度−出力電圧特性の出力電圧が生成され、その１つが前記モードに応じて選択して出力する１つのバンドギャップ回路と、このバンドギャップ回路からの出力電圧をモード毎に出力レベルを補正し、これを基準電圧とする１つのレベル補正用レギュレータ回路により構成したので、書き込み／消去モードおよびベリファイ／読み出しモードのそれぞれの基準電圧を最小構成の回路により生成することができ、レイアウト面積を小さくしながら、各モードに応じた温度特性が実現できる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの基準電圧発生回路を示す回路図である。
【図２】１つのバンドギャップ回路および１つのレベル補正用レギュレータ回路を用いて温度依存性無しの書き込み用電圧と温度依存性有りのベリファイ用電圧を生成するための回路を示すブロック図である。
【図３】図２の構成における各回路の出力電圧レベルと温度の関係を示す電圧−温度特性図である。
【図４】本発明の他の実施の形態を示す回路図である。
【図５】従来の不揮発性メモリの基準電圧発生回路を示す回路図である。
【図６】バンドギャップ回路と書き込み用レギュレータ回路を備えた従来の基準電圧発生回路の書き込み用およびベリファイ用の概略構成を示すブロック図である。
【図７】図６の（ａ）の書き込み用レギュレータ回路の出力レベルと温度の関係を示す電圧−温度特性図である。
【図８】図６の（ｂ）のベリファイ用レギュレータ回路の出力レベルと温度の関係を示す電圧−温度特性図である。
【符号の説明】
２１，２２，２３，３４ Ｐ型トランジスタ
２４，２５，２６ Ｎ型トランジスタ
２５，２７，２８，３５ 抵抗
２９ ダイオード
３０，３１，３６，３７，５２，５４ トランスファーゲート
３３ 差動増幅器
１００，２００ 基準電圧発生回路
１１０，２１０ バンドギャップ（ＢＧＲ）回路
１２０，２２０ レベル補正用レギュレータ回路
１３０ 書き込み用レギュレータ回路
１４０ ベリファイ用レギュレータ回路
Claims (8)
- 不揮発性メモリの書き込み／消去モードおよびベリファイ／読み出しモードに応じて書き込み電圧または消去電圧のほか、ベリファイ電圧を設定してメモリセルのゲートに印加するための基準電圧発生回路において、
前記モードのそれぞれに応じた温度特性の出力電圧を生成すると共に、前記モード毎に前記温度特性を切り替えるバンドギャップ回路と、
前記バンドギャップ回路の出力電圧に基づいて前記モード毎の基準電圧を生成するレベル補正用レギュレータ回路を備え、
前記バンドギャップ回路は、第１の抵抗と、
前記第１の抵抗に定電流を流す駆動回路と、
抵抗値Ｒ２を持ち、前記第１の抵抗の抵抗値Ｒ１との比（Ｒ２／Ｒ１）により温度依存性を決定する第２の抵抗と、
前記第２の抵抗に順方向に直列接続され、出力電圧の一部を生成するダイオードと、
前記第２の抵抗と前記ダイオードからなる直列回路に定電流を流し、前記第２の抵抗の所定位置から出力電圧を取り出す定電流回路と、
前記第２の抵抗を所定の抵抗比で分割し、その分割点の出力を前記ベリファイ／読み出しモード時に選択し、前記第２の抵抗の高電位端の出力を前記書き込み／消去モード時に選択する切替手段を備えたバンドギャップ回路であることを特徴とする不揮発性メモリの基準電圧発生回路。 - 前記ベリファイ／読み出しモードは、２種類のベリファイモードを持つことを特徴とする請求項１記載の不揮発性メモリの基準電圧発生回路。
- 前記バンドギャップ回路は、前記温度特性として、前記ベリファイ／読み出しモードにあっては温度の低いときには出力レベルが高く、温度が高くなるにつれて出力レベルが低くなる特性を備えることを特徴とする請求項１記載の不揮発性メモリの基準電圧発生回路。
- 前記切替手段は、前記第２の抵抗の高電位端に接続され、前記書き込み／消去モード時にオンにされる第１のトランスファーゲートと、
前記第２の抵抗の前記分割点に接続され、前記ベリファイ／読み出しモード時にオンにされる第２のトランスファーゲートを備えることを特徴とする請求項１記載の不揮発性メモリの基準電圧発生回路。 - 前記バンドギャップ回路は、第２のベリファイ／読み出しモードに対応した出力電圧を取り出す第３の抵抗が前記第２の抵抗に直列接続され、前記第３の抵抗の出力電圧を出力端子に導く第３のトランスファーゲートが前記替手段に設けられていることを特徴とする請求項４記載の不揮発性メモリの基準電圧発生回路。
- 前記レベル補正用レギュレータ回路は、前記バンドギャップ回路の出力電圧を一方の入力とする差動増幅器と、
前記差動増幅器の出力段と接地間に接続されると共に前記２つのモードに対応した第１および第２の抵抗分割点を持つ第３の抵抗と、
前記書き込み／消去モードと前記ベリファイ／読み出しモードに応じて選択した前記第１および第２の抵抗分割点の出力電圧の一方を前記差動増幅器の他方の入力端子に入力させる選択手段を備えることを特徴とする請求項１記載の不揮発性メモリの基準電圧発生回路。 - 前記選択手段は、前記第１の抵抗分割点と前記差動増幅器の他方の入力端子の間に設けられ、前記書き込み／消去モード時にオンにされる第４のトランスファーゲートと、
前記第２の抵抗分割点と前記差動増幅器の他方の入力端子の間に設けられ、前記ベリファイ／読み出しモード時にオンにされる第５のトランスファーゲートを備えることを特徴とする請求項６記載の不揮発性メモリの基準電圧発生回路。 - 前記レベル補正用レギュレータ回路は、前記第３の抵抗が第２のベリファイ／読み出しモードに対応する第３の抵抗分割点と、前記選択手段が前記第３の抵抗分割点と前記差動増幅器の他方の入力端子の間に設けられ、前記ベリファイ／読み出しモード時にオンにされる第６のトランスファーゲートを備えることを特徴とする請求項７記載の不揮発性メモリの基準電圧発生回路。
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