JP2733029B2 - 電圧調整器 - Google Patents
電圧調整器Info
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- JP2733029B2 JP2733029B2 JP6325653A JP32565394A JP2733029B2 JP 2733029 B2 JP2733029 B2 JP 2733029B2 JP 6325653 A JP6325653 A JP 6325653A JP 32565394 A JP32565394 A JP 32565394A JP 2733029 B2 JP2733029 B2 JP 2733029B2
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Power Engineering (AREA)
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Description
【0001】
【産業上の利用分野】この発明は、電気的にプログラマ
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
1個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
1個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。
【0002】
【従来の技術】周知のように、個々の不揮発性メモリ・
セルはMOSトランジスタを備え、そのチャネル領域の
上方に配置されたゲート電極は浮遊している、即ち当該
メモリ・セル及びこれが挿入される回路の他の全ての端
子に高い連続インピーダンスを呈する。メモリ・セルは
制御ゲートと呼ばれる第2の電極も有し、この第2の電
極は適切なコマンド電圧により制御される。トランジス
タの他の電極は、通常のドレイン端子、ソース端子及び
基板端子である。
セルはMOSトランジスタを備え、そのチャネル領域の
上方に配置されたゲート電極は浮遊している、即ち当該
メモリ・セル及びこれが挿入される回路の他の全ての端
子に高い連続インピーダンスを呈する。メモリ・セルは
制御ゲートと呼ばれる第2の電極も有し、この第2の電
極は適切なコマンド電圧により制御される。トランジス
タの他の電極は、通常のドレイン端子、ソース端子及び
基板端子である。
【0003】セル端子に適切な電圧を印加することによ
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び/又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを2つの論理段階に置かせる、即ち
第1の状態は“高い”閾値電圧でそして第2の状態は
“低い”閾値電圧である。もしこれら2つの値の中間の
電圧が制御ゲートに印加されるならば、トランジスタが
ドレイン端子とソース端子の間で閾値電圧値に依存する
低い又は高いインピーダンスを呈するので、トランジス
タの状態を“読み出す”ことが可能である。従って、ト
ランジスタは論理メモリ素子と考えることができる。
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び/又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを2つの論理段階に置かせる、即ち
第1の状態は“高い”閾値電圧でそして第2の状態は
“低い”閾値電圧である。もしこれら2つの値の中間の
電圧が制御ゲートに印加されるならば、トランジスタが
ドレイン端子とソース端子の間で閾値電圧値に依存する
低い又は高いインピーダンスを呈するので、トランジス
タの状態を“読み出す”ことが可能である。従って、ト
ランジスタは論理メモリ素子と考えることができる。
【0004】浮遊ゲートが他のどのセル端子にも高いイ
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。
【0005】電荷が浮遊ゲートに貯えられる動作は“プ
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。
【0006】不揮発性メモリ・セル、特にフラッシュ・
タイプのものでは、プログラミング動作中ドレイン電圧
Vd即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように2〜3の状態を実際に満足しなければな
らない。 ━ メモリ・セルに速いプログラミングをさせる程高く
なければならない。 ━ 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして ━ 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。 そのような電圧の最適範囲は、一般にむしろ低く、典形
的な例では5〜6ボルトである。
タイプのものでは、プログラミング動作中ドレイン電圧
Vd即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように2〜3の状態を実際に満足しなければな
らない。 ━ メモリ・セルに速いプログラミングをさせる程高く
なければならない。 ━ 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして ━ 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。 そのような電圧の最適範囲は、一般にむしろ低く、典形
的な例では5〜6ボルトである。
【0007】上述した条件は、製造方法、特にメモリ・
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの1つになる。
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの1つになる。
【0008】上述した全ての観察結果から導かれた結論
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。
【0009】既知技術は、この要件を満たす幾つかの解
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に2つ、特に5Vの電源電圧
Vcc及び12Vのプログラミング電圧Vppであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
Vppを分圧することで行われる。このようにして、温
度及び回路製造方法パラメータに関しては比較的安定で
あり且つプログラミング電圧Vppで±5%だけ変わり
得るドレイン電圧が得られる。
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に2つ、特に5Vの電源電圧
Vcc及び12Vのプログラミング電圧Vppであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
Vppを分圧することで行われる。このようにして、温
度及び回路製造方法パラメータに関しては比較的安定で
あり且つプログラミング電圧Vppで±5%だけ変わり
得るドレイン電圧が得られる。
【0010】図1には、プログラミング電圧を分圧する
ことにより提供される既知の第1の解決策が回路図で示
されている。図1に示した電圧調整器は、プログラミン
グ電圧ラインVppとグランドの間に接続された3個の
抵抗R1,R2及びR3から成る抵抗分圧器を備えてい
る。これら抵抗と並列に一群(4個)のMOSトランジ
スタM1ないしM4がそれぞれのソース端子及びドレイ
ン端子により互いに直列に接続されている。第1のトラ
ンジスタM1のゲート端子は第1の抵抗R1と第2の抵
抗R2との接続点に接続され、第4のトランジスタM4
のゲート端子は第2の抵抗R2と第3の抵抗R3との接
続点に接続されている。
ことにより提供される既知の第1の解決策が回路図で示
されている。図1に示した電圧調整器は、プログラミン
グ電圧ラインVppとグランドの間に接続された3個の
抵抗R1,R2及びR3から成る抵抗分圧器を備えてい
る。これら抵抗と並列に一群(4個)のMOSトランジ
スタM1ないしM4がそれぞれのソース端子及びドレイ
ン端子により互いに直列に接続されている。第1のトラ
ンジスタM1のゲート端子は第1の抵抗R1と第2の抵
抗R2との接続点に接続され、第4のトランジスタM4
のゲート端子は第2の抵抗R2と第3の抵抗R3との接
続点に接続されている。
【0011】ビット・ラインBLに印加された電圧は、
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第2のトランジスタM2のゲート
端子に取り出される。書き込み用の第1の選択トランジ
スタM6及び第2の選択トランジスタM7が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインBLに印加される。
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第2のトランジスタM2のゲート
端子に取り出される。書き込み用の第1の選択トランジ
スタM6及び第2の選択トランジスタM7が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインBLに印加される。
【0012】幾つかの観点から利点は有るが、この第1
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。
【0013】もしビット・ラインBL従って電圧調整器
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインBLでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過について減少する。上述した回
路では、電圧調整器が平均プログラミング電流に基づい
ているので、着実に良い結果が得られるとは限らない。
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインBLでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過について減少する。上述した回
路では、電圧調整器が平均プログラミング電流に基づい
ているので、着実に良い結果が得られるとは限らない。
【0014】既知技術の第2の解決策は、図2に示さ
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第2の解決策でさえ欠点をなくせな
い、特に、この回路は、ビット・ラインBLの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第2の解決策でさえ欠点をなくせな
い、特に、この回路は、ビット・ラインBLの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。
【0015】
【発明が解決しようとする課題】この発明の基礎をなす
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し且つ現在の解決
策の諸制限を打破できる電圧調整器を考えることであ
る。
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し且つ現在の解決
策の諸制限を打破できる電圧調整器を考えることであ
る。
【0016】
【課題を解決するための手段】この発明の基礎をなす解
決策は、電圧調整器中に抵抗回路網を組み込むことであ
って、この抵抗回路網での電圧降下がメモリ・セルの実
際の長さの関数である。この解決策に基づき、技術的問
題は、上述して特許請求の範囲の特徴部分に規定された
タイプの電圧調整器によって解決される。
決策は、電圧調整器中に抵抗回路網を組み込むことであ
って、この抵抗回路網での電圧降下がメモリ・セルの実
際の長さの関数である。この解決策に基づき、技術的問
題は、上述して特許請求の範囲の特徴部分に規定された
タイプの電圧調整器によって解決される。
【0017】
【実施例】この発明に係る電圧調整器の特徴及び利点
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図1において、1は少
なくとも1個の電気的にプログラマブルな不揮発性メモ
リ・セル2例えばフラッシュ・セルのためのプログラミ
ング回路を全体として示す回路図である。メモリ・セル
2は、同じタイプの他のメモリ・セルと共に、浮遊ゲー
トGを有し且つ制御ゲートと名付けられた他のゲートC
Gも有するMOSトランジスタで提供される。メモリ・
セル2は列に配置され、それぞれのソース端子Sが全て
同一の基準電圧例えば信号グランドGNDに接続されそ
してそれぞれのドレイン端子Dがいわゆるビット・ライ
ン5へ一緒に接続されている。
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図1において、1は少
なくとも1個の電気的にプログラマブルな不揮発性メモ
リ・セル2例えばフラッシュ・セルのためのプログラミ
ング回路を全体として示す回路図である。メモリ・セル
2は、同じタイプの他のメモリ・セルと共に、浮遊ゲー
トGを有し且つ制御ゲートと名付けられた他のゲートC
Gも有するMOSトランジスタで提供される。メモリ・
セル2は列に配置され、それぞれのソース端子Sが全て
同一の基準電圧例えば信号グランドGNDに接続されそ
してそれぞれのドレイン端子Dがいわゆるビット・ライ
ン5へ一緒に接続されている。
【0018】ビット・ライン5には、このビット・ライ
ン5を選択するために互いに直列に接続された一対のM
OSトランジスタMB及びNWが接続されている。
ン5を選択するために互いに直列に接続された一対のM
OSトランジスタMB及びNWが接続されている。
【0019】プログラミング回路1は、この発明によっ
て設計され、メモリ・セル2のプログラミング中そのド
レイン電圧Vdを調整するための電圧調整器3を備えて
いる。このため、電圧調整器3は、演算増幅器Avによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器IBによっ
て極性が与えられるMOSトランジスタMOUTから成
る。演算増幅器Avは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン5から成る負荷に供給
するために、電圧調整器3の出力側で反復されるべき電
圧Vrefが印加される。出力端子Uは演算増幅器Av
の反転入力端子に帰還接続されている。
て設計され、メモリ・セル2のプログラミング中そのド
レイン電圧Vdを調整するための電圧調整器3を備えて
いる。このため、電圧調整器3は、演算増幅器Avによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器IBによっ
て極性が与えられるMOSトランジスタMOUTから成
る。演算増幅器Avは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン5から成る負荷に供給
するために、電圧調整器3の出力側で反復されるべき電
圧Vrefが印加される。出力端子Uは演算増幅器Av
の反転入力端子に帰還接続されている。
【0020】上述した電圧Vrefは、一対の抵抗R1
及びR2から成る抵抗分圧器6でプログラミング電圧V
ppを分圧することにより得られる。抵抗R1及びR2
は、プログラミング電圧端子Vppと信号グランドの間
に挿入される。都合の良いことには、この発明によれ
ば、電圧調整器3は、メモリ・セル2の電気長Lへ出力
電圧を適合させる少なくとも1個の回路素子を備えてい
る。こゝに説明する実施例では、上述した回路素子が抵
抗分圧器6と直列にグランドに接続された抵抗回路網4
である。詳しく云うと、この抵抗回路網4は可変抵抗率
を有し且つ抵抗R2とグランドの間に接続されている。
こゝに説明する実施例では、抵抗回路網4が最小面積の
一連のMOSトランジスタM1,・・・・,Mnを含
む。これらトランジスタは、抵抗R2とグランドの間で
それぞれのソース端子及びドレイン端子により直列に接
続されている。これらトランジスタのゲート端子は全て
図7の例で示されるようにプログラミング電圧Vppに
至る。
及びR2から成る抵抗分圧器6でプログラミング電圧V
ppを分圧することにより得られる。抵抗R1及びR2
は、プログラミング電圧端子Vppと信号グランドの間
に挿入される。都合の良いことには、この発明によれ
ば、電圧調整器3は、メモリ・セル2の電気長Lへ出力
電圧を適合させる少なくとも1個の回路素子を備えてい
る。こゝに説明する実施例では、上述した回路素子が抵
抗分圧器6と直列にグランドに接続された抵抗回路網4
である。詳しく云うと、この抵抗回路網4は可変抵抗率
を有し且つ抵抗R2とグランドの間に接続されている。
こゝに説明する実施例では、抵抗回路網4が最小面積の
一連のMOSトランジスタM1,・・・・,Mnを含
む。これらトランジスタは、抵抗R2とグランドの間で
それぞれのソース端子及びドレイン端子により直列に接
続されている。これらトランジスタのゲート端子は全て
図7の例で示されるようにプログラミング電圧Vppに
至る。
【0021】このようにして、抵抗回路網4は、プログ
ラミング電圧Vppの公称発振による百分率変動も補償
する。しかし、トランジスタM1,・・・・,Mnのゲ
ート端子を接続すること及び一般に全ての端子を接続す
ることは、適切なシミュレーションで最も効果的にされ
得ることに注目するのが重要である。
ラミング電圧Vppの公称発振による百分率変動も補償
する。しかし、トランジスタM1,・・・・,Mnのゲ
ート端子を接続すること及び一般に全ての端子を接続す
ることは、適切なシミュレーションで最も効果的にされ
得ることに注目するのが重要である。
【0022】例えば、この発明に従ってまた提供される
別な解決策は図8に示され、こゝでは上述した全てのト
ランジスタのそれぞれゲート端子が抵抗R1とR2の接
続点に接続されている。同様に、図9の例では、全ての
トランジスタM1,・・・・,Mnはそれぞれのゲート
端子とドレイン端子が短絡されたダイオード構成で抵抗
回路網4に挿入される解決策である。
別な解決策は図8に示され、こゝでは上述した全てのト
ランジスタのそれぞれゲート端子が抵抗R1とR2の接
続点に接続されている。同様に、図9の例では、全ての
トランジスタM1,・・・・,Mnはそれぞれのゲート
端子とドレイン端子が短絡されたダイオード構成で抵抗
回路網4に挿入される解決策である。
【0023】これら例でも、プログラミング電圧Vpp
の百分率変動は間接的にさえ補償される。都合の良いこ
とには、チャネル領域の幅W及び長さLについてトラン
ジスタの数及びサイズは、抵抗回路網4がメモリ・セル
2の長さと相関された抵抗率を有するような仕方で調整
される。
の百分率変動は間接的にさえ補償される。都合の良いこ
とには、チャネル領域の幅W及び長さLについてトラン
ジスタの数及びサイズは、抵抗回路網4がメモリ・セル
2の長さと相関された抵抗率を有するような仕方で調整
される。
【0024】もちろん、こゝに提案されたこの発明の解
決策は、プログラミング回路の電圧調整器用の種々の実
施例に適用可能である。例えば、図4〜図6を参照すれ
ば、電圧調整器3の利得段がそれぞれ単一のトランジス
タで、直列又は並列の一対のトランジスタで、図1の既
知の解決策におけるように、提供されることとは、無関
係に、抵抗分圧器6中に挿入され得ることが理解でき
る。従って、抵抗回路網4の両端には、メモリ・セル2
の実際の長さに応じて変わる電圧降下がある。
決策は、プログラミング回路の電圧調整器用の種々の実
施例に適用可能である。例えば、図4〜図6を参照すれ
ば、電圧調整器3の利得段がそれぞれ単一のトランジス
タで、直列又は並列の一対のトランジスタで、図1の既
知の解決策におけるように、提供されることとは、無関
係に、抵抗分圧器6中に挿入され得ることが理解でき
る。従って、抵抗回路網4の両端には、メモリ・セル2
の実際の長さに応じて変わる電圧降下がある。
【0025】具体的には、メモリ・セル2のドレイン端
子Dには、メモリ・セル2の実際の長さに応じて変わる
ドレイン電圧が印加され、このドレイン電圧で広い範囲
に変わり得る実際の長さを持つメモリ・セル2を作動で
き、従ってメモリ回路の性能、実行可能性及び信頼性を
改善する。
子Dには、メモリ・セル2の実際の長さに応じて変わる
ドレイン電圧が印加され、このドレイン電圧で広い範囲
に変わり得る実際の長さを持つメモリ・セル2を作動で
き、従ってメモリ回路の性能、実行可能性及び信頼性を
改善する。
【0026】
【発明の効果】要するに、この発明に係る電圧調整器の
主な利点は、電圧(その値が定期的且つ適切にメモリ・
セルの寸法に適応される)を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。加うるに、可変抵抗率を有する抵抗回
路網4に組み込まれたトランジスタの配置は、抵抗もま
たプログラミング電圧Vppで可変であることのせい
で、±0.6V程度のプログラミング電圧Vppの変動
を部分的に補償するようなものである。
主な利点は、電圧(その値が定期的且つ適切にメモリ・
セルの寸法に適応される)を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。加うるに、可変抵抗率を有する抵抗回
路網4に組み込まれたトランジスタの配置は、抵抗もま
たプログラミング電圧Vppで可変であることのせい
で、±0.6V程度のプログラミング電圧Vppの変動
を部分的に補償するようなものである。
【図1】既知技術によって得られた電圧調整器を含むプ
ログラミング回路の回路図である。
ログラミング回路の回路図である。
【図2】既知タイプの他の電圧調整器を含むプログラミ
ング回路の回路図である。
ング回路の回路図である。
【図3】この発明に係る電圧調整器の第1の実施例の回
路図である。
路図である。
【図4】この発明に係る電圧調整器の第2の実施例の回
路図である。
路図である。
【図5】図1の電圧調整器の具体例の回路図である。
【図6】図1の電圧調整器の他の具体例の回路図であ
る。
る。
【図7】この発明に係る電圧調整器の細部の一例を示す
回路図である。
回路図である。
【図8】この発明に係る電圧調整器の細部の他の例を示
す回路図である。
す回路図である。
【図9】上述した細部の更に他の例を示す回路図であ
る。
る。
1 プログラミング回路 2 メモリ・セル 3 電圧調整器 4 抵抗回路網 5 ビット・ライン 6 抵抗分圧器 Vpp プログラミング電圧 R1,R2 抵抗 M1,・・・Mn トランジスタ
フロントページの続き (72)発明者 ジュリオ・カサグランデ イタリア国、20041 アグラーテ・ブリ アンツァ、ヴィア・チ・オリヴェッティ 2、ケア・オブ・エスジーエス−トム ソン・マイクロエレクトロニクス・ソチ エタ・ア・レスポンサビリタ・リミター タ (72)発明者 エミリオ・カメルレンギ イタリア国、24100 ベルガモ、ヴィ ア・ツェンブリーニ 2 (56)参考文献 特開 平6−223584(JP,A) 特開 平2−5297(JP,A) 特開 昭60−103827(JP,A)
Claims (8)
- 【請求項1】 プログラミング電圧(Vpp)が供給され且
つこのプログラミング電圧(Vpp)の分圧器(6)に接続され
た入力端子及び少なくとも1個のメモリ・セル(2)のプ
ログラミング・ライン(5)に接続された出力端子(U)を有
する利得段を備えたタイプの電気的にプログラマブルな
不揮発性半導体メモリ・デバイス用電圧調整器(3)にお
いて、 前記メモリ・セル(2)の長さ(L)にプログラミング・ライ
ン電圧(5)を適合させることができ、且つ可変抵抗率を
有し前記分圧器(6)と直列に接続された回路網(4)を備
え、 この回路網(4)が、前記メモリ・セル(2)の長さ(L)と相
関された抵抗率値を有し、且つプログラミング電圧(Vp
p)による百分率変動を補償し、 さらに、前記回路網(4)が、互いに直列に接続された複
数個のトランジスタ(M1, ・・・ ,Mn)を含む ことを特徴とす
る電圧調整器。 - 【請求項2】 前記回路網(4)が、前記プログラミング
電圧(Vpp)の供給される少なくとも一端を有することを
特徴とする請求項1の電圧調整器。 - 【請求項3】 前記トランジスタ(M1, ・・・ ,Mn)が、MO
Sタイプであり且つ前記分圧器とグランドの間でそれぞ
れのソース端子及びドレイン端子によって直列に接続さ
れていることを特徴とする請求項1の電圧調整器。 - 【請求項4】 前記トランジスタ(M1, ・・・ ,Mn)がダイオ
ード構成で直列に接続されていることを特徴とする請求
項1の電圧調整器。 - 【請求項5】 前記トランジスタ(M1,・・・,Mn)のそれぞ
れのゲート端子が全て前記プログラミング電圧(Vpp)を
供給されることを特徴とする請求項1の電圧調整器。 - 【請求項6】 前記分圧器(6)が少なくとも1個の第1
の抵抗素子(R1)及び1個の第2の抵抗素子(R2)から成
り、そして前記回路網(4)がこれら抵抗素子の一方(R2)
と基準電位の間に接続されていることを特徴とする請求
項1の電圧調整器。 - 【請求項7】 前記回路網(4)が前記分圧器(6)に挿入さ
れることを特徴とする請求項1の電圧調整器。 - 【請求項8】 前記トランジスタ(M1, ・・・ ,Mn)のそれぞ
れのゲート端子が全て、前記第1の抵抗素子(R1)と前記
抵抗素子(R2)との相互接続点に接続されていることを特
徴とする請求項1の電圧調整器。
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