JP2733029B2

JP2733029B2 - 電圧調整器

Info

Publication number: JP2733029B2
Application number: JP6325653A
Authority: JP
Inventors: ジュリオ・カサグランデ; エミリオ・カメルレンギ
Original assignee: ETSUSE JI ETSUSE TOMUSON MIKUROERETSUTORONIKA SpA; STMicroelectronics SRL
Current assignee: ETSUSE JI ETSUSE TOMUSON MIKUROERETSUTORONIKA SpA; STMicroelectronics SRL
Priority date: 1993-12-31
Filing date: 1994-12-27
Publication date: 1998-03-30
Anticipated expiration: 2013-03-30
Also published as: DE69325278T2; US5659516A; EP0661715A1; US5905677A; EP0661715B1; DE69325278D1; JPH07220490A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的にプログラマ
ブルな不揮発性半導体メモリ・デバイス用電圧調整器に
関するものである。もう少し詳しく云えば、この発明
は、プログラミング電圧が供給され且つこのプログラミ
ング電圧の分圧器に接続された入力端子及び少なくとも
１個のメモリ・セルのプログラミング・ラインに接続さ
れた出力端子を有する利得段を備えたタイプの電圧調整
器に関するものである。

【０００２】

【従来の技術】周知のように、個々の不揮発性メモリ・
セルはＭＯＳトランジスタを備え、そのチャネル領域の
上方に配置されたゲート電極は浮遊している、即ち当該
メモリ・セル及びこれが挿入される回路の他の全ての端
子に高い連続インピーダンスを呈する。メモリ・セルは
制御ゲートと呼ばれる第２の電極も有し、この第２の電
極は適切なコマンド電圧により制御される。トランジス
タの他の電極は、通常のドレイン端子、ソース端子及び
基板端子である。

【０００３】セル端子に適切な電圧を印加することによ
り、例えば周知のホウラー・ノーハイムのトンネル現象
及び／又はチャネル熱電子注入現象を利用して、浮遊ゲ
ート中に存在する電荷量を変えることが可能である。こ
れは、トランジスタを２つの論理段階に置かせる、即ち
第１の状態は“高い”閾値電圧でそして第２の状態は
“低い”閾値電圧である。もしこれら２つの値の中間の
電圧が制御ゲートに印加されるならば、トランジスタが
ドレイン端子とソース端子の間で閾値電圧値に依存する
低い又は高いインピーダンスを呈するので、トランジス
タの状態を“読み出す”ことが可能である。従って、ト
ランジスタは論理メモリ素子と考えることができる。

【０００４】浮遊ゲートが他のどのセル端子にも高いイ
ンピーダンスを呈するので、トランジスタの挿入されて
いる回路の電源が断たれても、浮遊ゲートに貯えられた
電荷は不定時間の間持続し得る。従って、メモリ・セル
は不揮発性メモリ特性を呈する。

【０００５】電荷が浮遊ゲートに貯えられる動作は“プ
ログラミング”と云われるが、電荷が浮遊ゲートから除
かれる動作は“消去”と云われる。一般に、半導体上に
集積された不揮発性メモリ回路は、“ワード・ライン”
と呼ばれる行及び“ビット・ライン”と呼ばれる列に構
成された上述のタイプの多数のメモリ・セルを備えてい
る。同一のワード・ラインに属するメモリ・セルはそれ
ぞれの制御ゲートを制御する電気ラインを共通に有する
が、同一のビット・ラインに属するメモリ・セルはドレ
イン端子を共通に有する。

【０００６】不揮発性メモリ・セル、特にフラッシュ・
タイプのものでは、プログラミング動作中ドレイン電圧
Ｖｄ即ちビット・ラインに印加される電圧を正確に制御
する必要があることも知られている。上記ドレイン電圧
は下記のように２〜３の状態を実際に満足しなければな
らない。 ━ メモリ・セルに速いプログラミングをさせる程高く
なければならない。 ━ 同時に、メモリ・セルの部分的消去又は使用時のメ
モリ・セルの特性の劣下から成るいわゆる“ソフト消
去”現象を避ける程低くなければならない、そして ━ 信頼性のためには、“バイポーラ寄生”として知ら
れた現象を誘発するのを常に避けるようでなければなら
ない。そのような電圧の最適範囲は、一般にむしろ低く、典形
的な例では５〜６ボルトである。

【０００７】上述した条件は、製造方法、特にメモリ・
セルの長さに依存して可変であることにも注目された
い。製造方法次第では、メモリ・セル特にポリシリコン
層の寸法が変動し、そしてこれは製造中の重要なパラメ
ータの１つになる。

【０００８】上述した全ての観察結果から導かれた結論
は、プログラミング動作中に正しい電圧をビット・ライ
ンへ供給するために特別に精密で正確な電圧調整器をメ
モリ回路に設ける必要があると云うことである。

【０００９】既知技術は、この要件を満たす幾つかの解
決策を既に提案している。一般に、外部からメモリ回路
へ供給される電圧が実質的に２つ、特に５Ｖの電源電圧
Ｖｃｃ及び１２Ｖのプログラミング電圧Ｖｐｐであるの
で、ドレイン電圧の制御は、通常、プログラミング電圧
Ｖｐｐを分圧することで行われる。このようにして、温
度及び回路製造方法パラメータに関しては比較的安定で
あり且つプログラミング電圧Ｖｐｐで±５％だけ変わり
得るドレイン電圧が得られる。

【００１０】図１には、プログラミング電圧を分圧する
ことにより提供される既知の第１の解決策が回路図で示
されている。図１に示した電圧調整器は、プログラミン
グ電圧ラインＶｐｐとグランドの間に接続された３個の
抵抗Ｒ１，Ｒ２及びＲ３から成る抵抗分圧器を備えてい
る。これら抵抗と並列に一群（４個）のＭＯＳトランジ
スタＭ１ないしＭ４がそれぞれのソース端子及びドレイ
ン端子により互いに直列に接続されている。第１のトラ
ンジスタＭ１のゲート端子は第１の抵抗Ｒ１と第２の抵
抗Ｒ２との接続点に接続され、第４のトランジスタＭ４
のゲート端子は第２の抵抗Ｒ２と第３の抵抗Ｒ３との接
続点に接続されている。

【００１１】ビット・ラインＢＬに印加された電圧は、
ゲート端子とドレイン端子が短絡されたダイオード構成
で回路中に挿入された第２のトランジスタＭ２のゲート
端子に取り出される。書き込み用の第１の選択トランジ
スタＭ６及び第２の選択トランジスタＭ７が有るので、
負のレベル変換が無ければ、上述した電圧は実際にはビ
ット・ラインＢＬに印加される。

【００１２】幾つかの観点から利点は有るが、この第１
の解決策は必ずしも有効ではなく或る種の欠点を呈す
る。上述したように、メモリ・セルによって吸収される
プログラミング電流は、生産中にどうしても避けられな
い固有の変動のために集積回路毎に変わり得る。プログ
ラミング電流は、回路が作動される周囲条件でも変わり
得る。

【００１３】もしビット・ラインＢＬ従って電圧調整器
の出力段を通って流れる電流が実際には設計時のものと
違っているならば、ビット・ラインＢＬでの電圧も所望
の電圧と違う。加うるに、プログラミング中セルの閾値
電圧が徐々に上昇しがちであるので、セルによって吸収
される電流は時間の経過について減少する。上述した回
路では、電圧調整器が平均プログラミング電流に基づい
ているので、着実に良い結果が得られるとは限らない。

【００１４】既知技術の第２の解決策は、図２に示さ
れ、ドレイン電圧がいわゆるソース・ホロワで供給さ
れ、そしてこのソース・ホロワが適当な帰還演算増幅器
で制御される。この第２の解決策でさえ欠点をなくせな
い、特に、この回路は、ビット・ラインＢＬの容量を増
大するので、読み出し動作が遅いことが分かった。その
上、セルの寸法特にその実際の長さが短くなると、ドレ
イン電圧の変動範囲により精密な制限がいつも課せら
れ、そしてこれがメモリ回路全体の信頼性及び性能を妥
協させることが分かった。

【００１５】

【発明が解決しようとする課題】この発明の基礎をなす
技術的問題は、生産中の変動を最適に追求するような電
圧を出力側で定期的にビット・ラインに供給する電圧調
整器を考えることである。換言すれば、この発明の目的
は、メモリ・セルの実際の長さに適合し且つ現在の解決
策の諸制限を打破できる電圧調整器を考えることであ
る。

【００１６】

【課題を解決するための手段】この発明の基礎をなす解
決策は、電圧調整器中に抵抗回路網を組み込むことであ
って、この抵抗回路網での電圧降下がメモリ・セルの実
際の長さの関数である。この解決策に基づき、技術的問
題は、上述して特許請求の範囲の特徴部分に規定された
タイプの電圧調整器によって解決される。

【００１７】

【実施例】この発明に係る電圧調整器の特徴及び利点
は、添付図面に一例として示された一実施例についての
以下の説明から明らかになろう。図１において、１は少
なくとも１個の電気的にプログラマブルな不揮発性メモ
リ・セル２例えばフラッシュ・セルのためのプログラミ
ング回路を全体として示す回路図である。メモリ・セル
２は、同じタイプの他のメモリ・セルと共に、浮遊ゲー
トＧを有し且つ制御ゲートと名付けられた他のゲートＣ
Ｇも有するＭＯＳトランジスタで提供される。メモリ・
セル２は列に配置され、それぞれのソース端子Ｓが全て
同一の基準電圧例えば信号グランドＧＮＤに接続されそ
してそれぞれのドレイン端子Ｄがいわゆるビット・ライ
ン５へ一緒に接続されている。

【００１８】ビット・ライン５には、このビット・ライ
ン５を選択するために互いに直列に接続された一対のＭ
ＯＳトランジスタＭＢ及びＮＷが接続されている。

【００１９】プログラミング回路１は、この発明によっ
て設計され、メモリ・セル２のプログラミング中そのド
レイン電圧Ｖｄを調整するための電圧調整器３を備えて
いる。このため、電圧調整器３は、演算増幅器Ａｖによ
って提供され且つ例えば単位利得を有する利得段、及び
この利得段と縦続接続されたソース・ホロワ段を備えて
いる。このソース・ホロワ段は定電流発生器Ｉ_Bによっ
て極性が与えられるＭＯＳトランジスタＭ_OUTから成
る。演算増幅器Ａｖは非反転入力端子を有し、この非反
転入力端子には、ビット・ライン５から成る負荷に供給
するために、電圧調整器３の出力側で反復されるべき電
圧Ｖｒｅｆが印加される。出力端子Ｕは演算増幅器Ａｖ
の反転入力端子に帰還接続されている。

【００２０】上述した電圧Ｖｒｅｆは、一対の抵抗Ｒ１
及びＲ２から成る抵抗分圧器６でプログラミング電圧Ｖ
ｐｐを分圧することにより得られる。抵抗Ｒ１及びＲ２
は、プログラミング電圧端子Ｖｐｐと信号グランドの間
に挿入される。都合の良いことには、この発明によれ
ば、電圧調整器３は、メモリ・セル２の電気長Ｌへ出力
電圧を適合させる少なくとも１個の回路素子を備えてい
る。こゝに説明する実施例では、上述した回路素子が抵
抗分圧器６と直列にグランドに接続された抵抗回路網４
である。詳しく云うと、この抵抗回路網４は可変抵抗率
を有し且つ抵抗Ｒ２とグランドの間に接続されている。
こゝに説明する実施例では、抵抗回路網４が最小面積の
一連のＭＯＳトランジスタＭ１，・・・・，Ｍｎを含
む。これらトランジスタは、抵抗Ｒ２とグランドの間で
それぞれのソース端子及びドレイン端子により直列に接
続されている。これらトランジスタのゲート端子は全て
図７の例で示されるようにプログラミング電圧Ｖｐｐに
至る。

【００２１】このようにして、抵抗回路網４は、プログ
ラミング電圧Ｖｐｐの公称発振による百分率変動も補償
する。しかし、トランジスタＭ１，・・・・，Ｍｎのゲ
ート端子を接続すること及び一般に全ての端子を接続す
ることは、適切なシミュレーションで最も効果的にされ
得ることに注目するのが重要である。

【００２２】例えば、この発明に従ってまた提供される
別な解決策は図８に示され、こゝでは上述した全てのト
ランジスタのそれぞれゲート端子が抵抗Ｒ１とＲ２の接
続点に接続されている。同様に、図９の例では、全ての
トランジスタＭ１，・・・・，Ｍｎはそれぞれのゲート
端子とドレイン端子が短絡されたダイオード構成で抵抗
回路網４に挿入される解決策である。

【００２３】これら例でも、プログラミング電圧Ｖｐｐ
の百分率変動は間接的にさえ補償される。都合の良いこ
とには、チャネル領域の幅Ｗ及び長さＬについてトラン
ジスタの数及びサイズは、抵抗回路網４がメモリ・セル
２の長さと相関された抵抗率を有するような仕方で調整
される。

【００２４】もちろん、こゝに提案されたこの発明の解
決策は、プログラミング回路の電圧調整器用の種々の実
施例に適用可能である。例えば、図４〜図６を参照すれ
ば、電圧調整器３の利得段がそれぞれ単一のトランジス
タで、直列又は並列の一対のトランジスタで、図１の既
知の解決策におけるように、提供されることとは、無関
係に、抵抗分圧器６中に挿入され得ることが理解でき
る。従って、抵抗回路網４の両端には、メモリ・セル２
の実際の長さに応じて変わる電圧降下がある。

【００２５】具体的には、メモリ・セル２のドレイン端
子Ｄには、メモリ・セル２の実際の長さに応じて変わる
ドレイン電圧が印加され、このドレイン電圧で広い範囲
に変わり得る実際の長さを持つメモリ・セル２を作動で
き、従ってメモリ回路の性能、実行可能性及び信頼性を
改善する。

【００２６】

【発明の効果】要するに、この発明に係る電圧調整器の
主な利点は、電圧（その値が定期的且つ適切にメモリ・
セルの寸法に適応される）を出力側に供給することであ
る。従って、電圧調整器は、電気的にプログラマブルな
不揮発性メモリのビット・ラインへ電力を供給するのに
特に適している。加うるに、可変抵抗率を有する抵抗回
路網４に組み込まれたトランジスタの配置は、抵抗もま
たプログラミング電圧Ｖｐｐで可変であることのせい
で、±０.６Ｖ程度のプログラミング電圧Ｖｐｐの変動
を部分的に補償するようなものである。

【図面の簡単な説明】

【図１】既知技術によって得られた電圧調整器を含むプ
ログラミング回路の回路図である。

【図２】既知タイプの他の電圧調整器を含むプログラミ
ング回路の回路図である。

【図３】この発明に係る電圧調整器の第１の実施例の回
路図である。

【図４】この発明に係る電圧調整器の第２の実施例の回
路図である。

【図５】図１の電圧調整器の具体例の回路図である。

【図６】図１の電圧調整器の他の具体例の回路図であ
る。

【図７】この発明に係る電圧調整器の細部の一例を示す
回路図である。

【図８】この発明に係る電圧調整器の細部の他の例を示
す回路図である。

【図９】上述した細部の更に他の例を示す回路図であ
る。

【符号の説明】

１プログラミング回路２メモリ・セル３電圧調整器４抵抗回路網５ビット・ライン６抵抗分圧器Ｖｐｐプログラミング電圧Ｒ１，Ｒ２抵抗Ｍ１，・・・Ｍｎトランジスタ

フロントページの続き (72)発明者ジュリオ・カサグランデイタリア国、20041 アグラーテ・ブリアンツァ、ヴィア・チ・オリヴェッティ２、ケア・オブ・エスジーエス−トムソン・マイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ (72)発明者エミリオ・カメルレンギイタリア国、24100 ベルガモ、ヴィア・ツェンブリーニ２ (56)参考文献特開平６−223584（ＪＰ，Ａ) 特開平２−5297（ＪＰ，Ａ) 特開昭60−103827（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】プログラミング電圧(Vpp)が供給され且
つこのプログラミング電圧(Vpp)の分圧器(6)に接続され
た入力端子及び少なくとも１個のメモリ・セル(2)のプ
ログラミング・ライン(5)に接続された出力端子(U)を有
する利得段を備えたタイプの電気的にプログラマブルな
不揮発性半導体メモリ・デバイス用電圧調整器(3)にお
いて、前記メモリ・セル(2)の長さ(L)にプログラミング・ライ
ン電圧(5)を適合させることができ、且つ可変抵抗率を
有し前記分圧器(6)と直列に接続された回路網(4)を備
え、この回路網(4)が、前記メモリ・セル(2)の長さ(L)と相
関された抵抗率値を有し、且つプログラミング電圧(Vp
p)による百分率変動を補償し、さらに、前記回路網(4)が、互いに直列に接続された複
数個のトランジスタ(M1, ・・・ ,Mn)を含むことを特徴とす
る電圧調整器。
【請求項２】前記回路網(4)が、前記プログラミング
電圧(Vpp)の供給される少なくとも一端を有することを
特徴とする請求項１の電圧調整器。
【請求項３】前記トランジスタ(M1, ・・・ ,Mn)が、ＭＯ
Ｓタイプであり且つ前記分圧器とグランドの間でそれぞ
れのソース端子及びドレイン端子によって直列に接続さ
れていることを特徴とする請求項１の電圧調整器。
【請求項４】前記トランジスタ(M1, ・・・ ,Mn)がダイオ
ード構成で直列に接続されていることを特徴とする請求
項１の電圧調整器。
【請求項５】前記トランジスタ(M1,・・・,Mn)のそれぞ
れのゲート端子が全て前記プログラミング電圧(Vpp)を
供給されることを特徴とする請求項１の電圧調整器。
【請求項６】前記分圧器(6)が少なくとも１個の第１
の抵抗素子(R1)及び１個の第２の抵抗素子(R2)から成
り、そして前記回路網(4)がこれら抵抗素子の一方(R2)
と基準電位の間に接続されていることを特徴とする請求
項１の電圧調整器。
【請求項７】前記回路網(4)が前記分圧器(6)に挿入さ
れることを特徴とする請求項１の電圧調整器。
【請求項８】前記トランジスタ(M1, ・・・ ,Mn)のそれぞ
れのゲート端子が全て、前記第１の抵抗素子(R1)と前記
抵抗素子(R2)との相互接続点に接続されていることを特
徴とする請求項１の電圧調整器。