KR100551883B1 - 플래쉬 메모리 셀의 프로그램 회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 셀의 프로그램 회로에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
플래쉬 메모리 셀의 프로그램시 프로그램 전류가 과다하게 흐름으로 인하여 드레인 전압이 저하되는 문제점을 해결하여 프로그램 특성을 향상시킬 수 있도록 한다.
3. 발명의 해결 방법의 요지
플래쉬 메모리 셀에 프로그램을 실시할 때 콘트롤 게이트와 드레인에 프로그램 전압을 인가하는 각각의 레귤레이터의 입력단에 소오스 전압을 인가하고, 소오스와 접지 단자 사이에 저항을 연결하므로써 플래쉬 메모리 셀의 채널 길이를 줄이면서 플래쉬 메모리 셀을 프로그램시키는데 필요한 전류의 증가를 방지하여 프로그램 특성을 향상시킨다.
Description
본 발명은 플래쉬 메모리 셀의 프로그램 회로에 관한 것으로, 특히 플래쉬 메모리 셀에 프로그램을 실시할 때 콘트롤 게이트와 드레인에 프로그램 전압을 인가하는 각각의 레귤레이터의 입력단에 소오스 전압의 값을 인가하고, 소오스와 접지 단자 사이에 저항을 연결하므로써 플래쉬 메모리 셀의 채널 길이를 줄이면서 플래쉬 메모리 셀을 프로그램시키는데 필요한 전류의 증가를 방지할 수 있는 플래쉬 메모리 셀의 프로그램 회로에 관한 것이다.
플래쉬 메모리 셀을 소형화할 때 독출 전류와 프로그램 전류의 적절한 조화가 어려운 문제점이 있다. 즉, 셀의 채널 길이가 작아지면서 프로그램시 드레인에 걸리는 비교적 높은 전압으로 인하여 프로그램 전류가 급격히 증가한다. 이는 펌핑 회로를 통해서 제공되는 드레인 전압을 적정한 수준으로 유지시킬 수 없는 문제점이 있다. 이러한 문제점을 해결하기 위해서는 채널 폭을 줄여야 한다. 이는 독출 전류 또한 작게하여 소자의 동작 속도를 저하시키는 요인으로 작용할 뿐만 아니라 소거 문턱 전압의 분포를 결정하는데에도 많은 부담을 주게 된다. 도 1은 상기와 같은 문제점을 나타내는 그래프로서, 프로그램 전류가 증가함에 따라 드레인 전압이 작아지는 것을 나타낸다.
따라서, 본 발명은 플래쉬 메모리 셀의 프로그램시 프로그램 전류가 과다하게 흐름으로 인하여 드레인 전압이 저하되는 문제점을 해결하여 프로그램 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 프로그램 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 플로팅 게이트, 콘트롤 게이트, 소오스 단자 및 드레인 단자로 이루어진 플래쉬 메모리 셀의 프로그램 회로에 있어서, 제 1 전압을 생성하기 위한 제 1 펌핑 회로와, 상기 제 1 펌핑 회로에서 생성된 제 1 전압 및 상기 소오스 전압을 입력하여 상기 콘트롤 게이트에 인가되는 전압을 제어하기 위한 제 1 레귤레이터와, 제 2 전압을 생성하기 위한 제 2 펌핑 회로와, 상기 제 1 펌핑 회로에서 생성된 제 1 전압 및 상기 소오스 전압을 입력하여 상기 드레인에 인가되는 전압을 제어하기 위한 제 2 레귤레이터와, 상기 소오스 단자와 접지 단자 사이에 접속된 저항을 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
먼저, 본 발명에 적용되는 원리를 도 2 및 도 3을 이용하여 설명한다.
도 2는 일반적인 플래쉬 메모리 셀의 개략도로서, 반도체 기판 상부의 선택된 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 스택 게이트와 스택 게이트가 형성되지 않은 반도체 기판상에 형성된 소오스 및 드레인으로 구성된다.
상기와 같이 구성되는 플래쉬 메모리 셀의 소오스 전압(Vs)과 기판 전압(Vsub)은 소거를 제외한 프로그램과 독출등 거의 모든 경우 그라운드로 고정되고, 콘트롤 게이트 전압(Vcg)과 드레인 전압(Vd)은 각각의 동작을 수행하는데 필요한 적절한 전압으로 인가된다.
그러나, 본 발명에서 적용하고자 하는 바와 같이 소오스 전압이 그라운드가 아닐 경우 도 3과 같이 소오스를 그라운드로 가정하고 소오스의 입장에서 등가 회로를 구성해 보면, 기판 전압의 경우 -Vs의 값을 가지게 된다. 이것은 결과적으로 트랜지스터에서 기판에 가해주는 백바이어스와 같은 효과를 보이게 된다. 즉, 트랜지스터의 문턱 전압이 증가하고, 그에 따라 채널이 열렸을 경우 전류의 값이 감소하게 되는 것이다. 그러나 프로그램의 속도를 결정하는데 중요한 콘트롤 게이트 전압과 드레인 전압의 값 또한 소오스의 전압만큼의 감소를 보이기 때문에 프로그램의 속도가 낮아질 가능성이 있다.
이러한 단점을 보완하기 위해 도 4와 같은 회로를 구성하였다.
도 4는 본 발명에 따른 플래쉬 메모리 셀의 프로그램 회로의 개략도로서, 콘트롤 게이트 전압과 드레인 전압의 감소분을 펌핑 회로로부터의 각 전압을 조절하는 전압 레귤레이터의 입력단에 소오스 전압의 값을 연결시키므로써 Vcg'=Vcg+Vs, Vd'=Vd+Vs가 되도록 한다.
콘트롤 게이트 전압 펌핑 회로(1)에서 발생된 전압을 콘트롤 게이트 전압 레귤레이터(2)에서 조절하여 콘트롤 게이트에 인가한다. 또한, 드레인 전압 펌핑 회로(3)에서 발생된 전압을 드레인 전압 레귤레이터(4)에서 조절하여 드레인에 인가한다. 소오스에 그라운드가 아닌 소정의 전압이 인가될 때 소오스 전압을 콘트롤 게이트 레귤레이터(2) 및 드레인 레귤레이터(4)의 입력단에 각각 인가하여 콘트롤 게이트와 드레인에 인가되는 전압의 감소분을 보상한다.
여기서, 소오스 전압을 각각의 레귤레이터의 입력단에 인가하여 전압 감소분을 보상하기 때문에 기판은 그라운드된다고 할 수 있다. 또한, 소오스를 저항(R)을 통해서 그라운드에 연결시킬 경우 프로그램을 시키고자 하는 비트라인에 흐르는 전류(Ipgm)에 따라서 소오스 전압은 프로그램 전류와 저항값의 곱만큼 변화하게 된다. 따라서, 어느 정도 프로그램이 진행되어 전류가 작아지게 되어 결국 정상적인 상태로 되돌아 오게 된다.
그리고, 콘트롤 게이트 전압과 드레인 전압의 프로그램시의 생성 및 제어는 도시된 바와 같이 콘트롤 게이트 전압 레귤레이터(2)와 드레인 전압 레귤레이터(4)의 입력단에 소오스 전압을 기준 전압으로 콘트롤 게이트 전압과 드레인 전압을 제어하므로써 저항에 의한 두 노드의 전압 저하를 없애고 소오스의 입장에서 일정하도록 한다.
상술한 본 발명의 예에서는 프로그램의 경우만을 설명하였으나 저항을 소오스에 연결시키는 구조를 독출 동작 또는 소거 동작후의 리커버리 동작에 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면 독출 전류를 감소시키지 않으면서 셀 사이즈를 작게할 수 있으며, 소거 문턱 전압의 분포가 좋지 않은 셀에 대해서도 그 이후의 프로그램에 부담을 주지 않는다. 또한, 안정적인 프로그램 특성을 확보할 수 있으므로 프로그램 속도를 향상시킬 수 있고, 독출 전류가 크게 셀을 제조하여도 문제가 없어짐에 따라 독출 속도를 향상시킬 수 있으며, 독출 전류가 큰 셀의 경우 낮은 게이트 전압에서도 문제없이 셀이 적당한 양의 전류를 발생시키므로 제품의 저전압화가 가능하다.
도 1은 플래쉬 메모리 셀에 프로그램을 실시할 때 프로그램 전류와 그레인 전압 간의 관계를 도시한 그래프.
도 2는 일반적인 플래쉬 메모리 셀에 프로그램을 실시할 경우의 개략도.
도 3은 소오스 전압이 그라운드가 아닌 경우 플래쉬 메모리 셀의 개략도.
도 4는 본 발명에 따른 플래쉬 메모리 셀의 프로그램 회로의 개략적인 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 콘트롤 게이트 전압 펌핑 회로
2 : 콘트롤 게이트 전압 레귤레이터
3 : 드레인 전압 펌핑 회로
4 : 드레인 전압 레귤레이터
Claims (2)
- 플로팅 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 프로그램 회로에 있어서,제 1 전압을 생성하는 제 1 펌핑 회로와,상기 제 1 펌핑 회로에서 생성된 제 1 전압과 상기 소오스의 전압에 응답하여 상기 콘트롤 게이트에 인가되는 출력 전압을 발생하는 제 1 레귤레이터와,제 2 전압을 생성하기 위한 제 2 펌핑 회로와,상기 제 2 펌핑 회로에서 생성된 제 2 전압과 상기 소오스의 전압에 응답하여 상기 드레인에 인가되는 출력 전압을 발생하는 제 2 레귤레이터와,상기 소오스와 접지 단자 사이에 접속된 저항을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 프로그램 회로.
- 제 1 항에 있어서, 상기 저항은 프로그램 전류와 상기 저항의 저항값에 의하여 상기 소오스의 전압을 제어하는 것을 특징으로 하는 플래쉬 메모리 셀의 프로그램 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980060323A KR100551883B1 (ko) | 1998-12-29 | 1998-12-29 | 플래쉬 메모리 셀의 프로그램 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980060323A KR100551883B1 (ko) | 1998-12-29 | 1998-12-29 | 플래쉬 메모리 셀의 프로그램 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000043885A KR20000043885A (ko) | 2000-07-15 |
| KR100551883B1 true KR100551883B1 (ko) | 2006-05-03 |
Family
ID=19567141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980060323A KR100551883B1 (ko) | 1998-12-29 | 1998-12-29 | 플래쉬 메모리 셀의 프로그램 회로 |
Country Status (1)
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| KR (1) | KR100551883B1 (ko) |
Citations (3)
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| US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
| KR960035649A (ko) * | 1995-03-21 | 1996-10-24 | 김주용 | 플래쉬이이피롬셀의 문턱전압 자동 검증회로 |
| KR980006526A (ko) * | 1996-06-24 | 1998-03-30 | 니시무로 다이조 | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 |
-
1998
- 1998-12-29 KR KR1019980060323A patent/KR100551883B1/ko not_active IP Right Cessation
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| KR980006526A (ko) * | 1996-06-24 | 1998-03-30 | 니시무로 다이조 | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 |
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