JPH10228790A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 設計およびプロセスが容易で、製造後の書き
込みの手間を要さず、またあらゆる条件でセルのデータ
を正常に読み出す事が出来、また経時変化の心配のない
不揮発性半導体メモリを実現することである。 【解決手段】 浮遊ゲートと制御ゲートと備え、前記浮
遊ゲートに蓄積された電荷の有無によって所定のデータ
を格納する複数のメモリセルトランジスタを有する不揮
発性メモリにおいて、前記複数のメモリセルトランジス
タのうちの少なくともいずれかの前記浮遊ゲートにバイ
アス電圧を印加する端子を設けることによりダミーセル
を形成し、その端子に所定の電圧を印加して、前記メモ
リセルトランジスタからの電流と前記ダミーセルからの
電流とを比較することにより前記所定のデータの読み出
しを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関する。より詳しくは、電気的に書き込みと消去
が可能なメモリであって、メモリセルが書き込み状態か
消去状態かを検知し、その状態に応じて１（電源電位）
または０（接地電位）を出力する読み出し動作を安定し
て行うことのできる不揮発性半導体メモリに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭに代表される不揮発性半導
体メモリは、各種コンピュータやその周辺機器、テレ
ビ、電話など幅広い応用分野を有している。このような
不揮発性半導体メモリの一例として、ＥＥＰＲＯＭを挙
げ、そのデータ読み出し回路周辺部について以下に説明
する。

【０００３】図７は、従来のＥＥＰＲＯＭのデータ読み
出し回路周辺部の第１の例を表す概略構成図である。差
動型増輻器１１０の一方の入力端には、トランジスタＮ
１と本体選択トランジスタ１５８を介して本体メモリセ
ル１５０が接続されている。本体メモリセル１５０は、
データを蓄積する本体メモリセルトランジスタ１５２と
スイッチングの役割を果たす選択ゲート１５４とによっ
て構成されている。このメモリセルトランジスタ１５２
は、選択ゲート１５４と本体選択トランジスタ１５８の
ゲートにそれぞれ電源電位が印加されることによって選
択される。メモリセルトランジスタ１５２は、グラウン
ドに接続されているコントロール・ゲートと、電気的に
浮いている浮遊ゲートとを有する。浮遊ゲートとドレイ
ンとの間には、膜厚が非常に薄いトンネル酸化膜が存在
する。そして、高電圧を印加することによって、トンネ
ル電流が流れ、浮遊ゲートに電子が注入される。本願明
細書においては、浮遊ゲートに電子が蓄積されてメモリ
セルトランジスタ１５２がオフの状態を「消去状態」と
定義し、浮遊ゲートから電子が引き抜かれてメモリセル
トランジスタ１５２がオンの状態を「書き込み状態」と
定義する。

【０００４】一方、差動型増幅器１１０の他方の入力端
にはトランジスタＮ２とダミー選択トランジスタ１６８
を介してダミーセル１６０が接続されている。ダミーセ
ル１６０はＮチャネル型のダミーセルトランジスタ１６
２によって構成されている。ダミーセルトランジスタ１
６２とダミー選択トランジスタ１６８のゲートには常に
電源電位ＶＤＤが印加されている。ダミーセル１６０
は、ダミー選択トランジスタ１６８のゲートに電源電圧
が印加されることによって選択される。

【０００５】本体メモリセル１５０と差動型増幅器１１
０の間には、ＰチャネルトランジスタＰ１を介して電源
ＶＤＤが接続されている。また、同様に、ダミーセル１
６０と差動型増幅器１１０の間には、Ｐチャネルトラン
ジスタＰ２を介して電源ＶＤＤが接続されている。ここ
で、本体メモリセルから差動型増幅器の入力端までの等
価コンダクタンスと、ダミーセルから差動型増幅器まで
の等価コンダクタンスとが等しいような状態において
は、本体メモリ側からの差動型増輻器への入力がダミー
セル側からの入力信号よりも低くなるように、トランジ
スタＰ２の負荷サイズをトランジスタＰ１の負荷サイズ
よりも大きく設定してある。従って、メモリセルトラン
ジスタ１５２がオン、すなわち「書き込み状態」の場合
は、差動型増輻器の出力電位は低レベルとなる。一方、
メモリセルトランジスタ１５２がオフすなわち「消去状
態」であれば、本体メモリセル側の電位が高くなるので
差動型増輻器の出力は高レベルとなる。

【０００６】バイアス回路１２０およびＮチャネルトラ
ンジスタＮ１、Ｎ２はメモリセルトランジスタ１５２の
ソフトライトを避けるために設けられている。すなわ
ち、メモリセルトランジスタ１５２の読み出し動作の際
に、ゲート・ドレイン間に印加される電圧が高いと、ソ
フトライト、すなわちデータの書き込みが生ずるおそれ
がある。バイアス回路１２０によってトランジスタＮ
１、Ｎ２を制御することにより、ビット線電位を例えば
約１Ｖ程度まで低下させることによってこのようなソフ
トライトを防止することができる。

【０００７】トランジスタＮ３とＮ４は、データの読み
出し時にビット線電位を高速充電するためのものであ
る。すなわち、トランジスタＮ３およびＮ４を介して電
源ＶＤＤによりビット線を充電することによって、ビッ
ト線電位を速やかに読み出し電位まで昇圧することがで
き、データ読み出し速度を向上することができる。

【０００８】つぎに、このような構造を改良した第２の
従来例について説明する。

【０００９】図８は、ＥＥＰＲＯＭのセンスアンプ回路
周辺部の第２の従来例を示す概略構成図である。同図に
示した構成では、ダミーセル１６１の構造を本体メモリ
セル１５０と同ーとしている。すなわち、ダミーセル１
６１は、ダミーセルトランジスタ１６３と選択ゲート１
６５とを有する。ダミーセルのメモリトランジスタ１６
３には、製造後に一度書き込みを行いオン状態としてお
き、使用中には書き込みや消去動作は行わない。

【００１０】

【発明が解決しようとする課題】ここで、差動型増幅器
１１０による安定した信号検出のためには、ダミーセル
の電流は、常に本体メモリセルの電流と同等以下か、ま
たはトランジスタＰ１およびＰ２の負荷のサイズ比以下
でなくてはならない。しかし、図７に示した第１の従来
例では、ダミーセル１６０と本体メモリセル１５０の構
造が異なるため、両者の電圧対電流特性が異なる。

【００１１】図９は、このような第１の従来例の不揮発
性半導体メモリのダミーセル１６０と本体メモリセル１
５０の電圧対電流特性を表したグラフである。同図に示
したように、第１の従来例の構成では、両者の電流電圧
特性が異なるために、全ての電圧範囲において前述した
条件を満たすようにダミーセルを設計することが非常に
困難であった。また、ダミーセルと本体メモリセルの構
造が異なると、電流電圧特性だけでなく、温度特性やプ
ロセス条件のばらつきに起因する効果もそれぞれ異なる
ので、前述の条件を常に満足することが困難となる。そ
の結果として、第１の従来例の構成においては、差動型
増幅器１１０による安定した信号検出が容易でない場合
が生じていた。

【００１２】一方、図８に示した第２の従来例では、ま
ず製造後にダミーセルに書き込みを行う手間がかかる。
また、ダミーセルの特性は書き込み条件によっても大き
く変化するが、ワーストケースの書き込み条件を設定す
るのが困難である。すなわち、前述したように、差動型
増幅器１１０による安定した信号検出のためには、ダミ
ーセルの電流は、常に本体メモリセルの電流と同等以下
か、またはトランジスタＰ１およびＰ２の負荷のサイズ
比以下でなくてはならない。しかし、電気的に書き込み
消去可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の場
合、書き込みに必要な高電位を内部昇圧により発生させ
る事が多く、書き込みと消去の繰り返しによる本体セル
の電流の低下や、浮遊ゲートからの電荷抜けまで考慮し
たワーストに対応するようにダミーセルを書き込むとい
う事は非常に困難だからである。また、一度書き込んだ
ダミーセルの電荷が何らかの原因でリークしてしまえば
メモリセルすべてのデータが読み出し不可能となってし
まうという問題もあった。

【００１３】以上、説明したように、従来の不揮発性半
導体メモリでは、ダミーセルの構造を本体メモリセルと
異なるものとすると、その特性の不一致によりダミーセ
ルの設計の最適化が非常に困難であった。一方、ダミー
セルを本体セルと同一の構造とすると、製造後に書き込
みの手間がかかり、ワーストケースの書き込み条件設定
が困難であり、さらにダミーセルの経時変化により動作
不良が生ずるという問題があった。

【００１４】本発明は上記に鑑みてなされたものであ
る。すなわち、その目的は、設計およびプロセスが容易
で、製造後の書き込みの手間を要さず、またあらゆる条
件でセルのデータを正常に読み出す事が出来、また経時
変化の心配のない不揮発性半導体メモリを実現すること
にある。

【００１５】

【課題を解決するための手段】すなわち、本発明による
第１の不揮発性半導体メモリは、浮遊ゲートと制御ゲー
トとを有し、前記浮遊ゲートに蓄積された電荷の有無に
よって所定のデータを格納する本体メモリセルトランジ
スタと、前記本体メモリセルトランジスタを選択する本
体選択ゲートとからなる本体メモリセルと、ダミーセル
トランジスタと、前記ダミーセルトランジスタを選択す
るダミー選択ゲートとからなるダミーセルと、第１の電
位を出力する第１のバイアス回路と、電位降下を生じる
第１および第２の負荷素子と、前記本体メモリセルを選
択するための本体選択トランジスタと、前記ダミーセル
を選択するためのダミー選択トランジスタと、第１およ
び第２の入力端を有する差動型増幅器と、を備え、前記
本体メモリセルトランジスタと、前記本体選択トランジ
スタと、前記第１の負荷素子の前記両端のうちの一端と
がこの順序で直列に接続され、前記ダミーセルと、前記
ダミー選択トランジスタと、前記第２の負荷素子の一端
とがこの順序で直列に接続され、前記選択トランジスタ
と前記第１の負荷素子の前記一端との間のノードが前記
差動型増幅器の前記第１の入力端に接続され、前記ダミ
ー選択トランジスタと前記第２の負荷素子の前記一端と
の間のノードが前記差動型増幅器の前記第２の入力端に
接続され、前記本体メモリセルトランジスタに格納され
ている前記データの読み出し時には、前記ダミーセルト
ランジスタのゲートに前記第１のバイアス回路が接続さ
れて前記第１の電位にバイアスされ、前記第１の負荷素
子の前記両端のうちの他端と、前記第２の負荷素子の他
端と、前記本体選択トランジスタのゲートと、前記ダミ
ー選択トランジスタのゲートと、前記本体選択ゲート
と、前記ダミー選択ゲートとが電源電位にバイアスさ
れ、且つ、前記本体メモリセルトランジスタの前記制御
ゲートと、前記本体メモリセルの前記選択トランジスタ
に接続されていないノードと、前記ダミーセルの前記ダ
ミー選択トランジスタに接続されていないノードとが接
地電位にバイアスされることを特徴とするものとして構
成される。

【００１６】また、本発明による第２の不揮発性半導体
メモリは、第１のメモリにおいて、前記第１のバイアス
回路から出力される前記第１の電位は、前記浮遊ゲート
から前記電荷が引き抜かれることによって前記データの
書き込みがされることにより前記浮遊ゲートがとりうる
電位のうちで最も低い電位と等しく設定されたことを特
徴とするものして構成される。

【００１７】また、本発明による第３の不揮発性半導体
メモリは、第１のメモリにおいて、前記第１のバイアス
回路から出力される前記第１の電位は、前記浮遊ゲート
から前記電荷が引き抜かれることによって前記データの
書き込みがされることにより前記浮遊ゲートがとりうる
電位のうちで最も低い電位よりもさらに低く、かつ、前
記本体メモリセルトランジスタをオン状態にスイッチン
グさせるために必要とされる前記浮遊ゲートのしきい値
電位よりは高く設定されたことを特徴とするものして構
成される。

【００１８】また、本発明による第４の不揮発性半導体
メモリは、第１〜３のメモリにおいて、前記第１の負荷
素子は、前記第２の負荷素子よりも高い等価抵抗値を有
することを特徴とするものして構成される。

【００１９】また、本発明による第５の不揮発性半導体
メモリは、第１〜４のメモリにおいて、前記ダミーセル
トランジスタは、ゲート酸化膜の膜厚が一定であること
を特徴とするものとして構成される。

【００２０】また、本発明による第６の不揮発性半導体
メモリは、第１〜５のメモリにおいて、前記ダミーセル
トランジスタは、単層のゲートを有することを特徴とす
るものして構成される。

【００２１】また、本発明による第７の不揮発性半導体
メモリは、第１〜６のメモリにおいて、前記ダミーセル
トランジスタは、前記本体メモリセルトランジスタと同
様の電流電圧特性を有するように、前記本体メモリセル
トランジスタと実質的に同一の形状寸法を有することを
特徴とするものとして構成される。

【００２２】また、本発明による第８の不揮発性半導体
メモリは、第１〜７のメモリにおいて、前記本体選択ト
ランジスタと、前記第１の負荷素子の前記一端との間に
直列に接続された第１のＮチャネルトランジスタと、前
記ダミー選択トランジスタと上記第２の負荷素子の前記
一端との間に直列に接続された第２のＮチャネルトラン
ジスタと、前記第１のＮチャネルトランジスタのゲート
と前記第２のＮチャネルトランジスタのゲートとにそれ
ぞれ接続され、第２の電位を出力する第２のバイアス回
路と、を備え、前記本体メモリセルトランジスタのドレ
インが前記選択トランジスタに接続され、前記ダミーセ
ルトランジスタのドレインが前記ダミー選択トランジス
タに接続され、前記本体メモリセルトランジスタに格納
されている前記データの読み出し時には、前記本体メモ
リセルトランジスタおよび前記ダミーセルトランジスタ
のソースが接地電位にバイアスされることを特徴とする
ものして構成される。

【００２３】また、本発明による第９の不揮発性半導体
メモリは、第１〜７のメモリにおいて、前記本体選択ト
ランジスタと、前記第１の負荷素子の前記一端との間に
直列に接続された第１のＮチャネルトランジスタと、前
記ダミー選択トランジスタと上記第２の負荷素子の前記
一端との間に直列に接続された第２のＮチャネルトラン
ジスタと、入力端と出力端とを有し前記入力端から入力
された電圧を調整して前記出力端に出力する調整回路
と、を備え、前記調整回路の前記入力端が前記第１のバ
イアス回路の出力に接続され、前記調整回路の前記出力
端が前記第１のＮチャネルトランジスタのゲートと前記
第２のＮチャネルトランジスタのゲートとにそれぞれ接
続され、前記本体メモリセルトランジスタのドレインが
前記選択トランジスタに接続され、前記ダミーセルトラ
ンジスタのドレインが前記ダミー選択トランジスタに接
続され、前記本体メモリセルトランジスタに格納されて
いる前記データの読み出し時には、前記本体メモリセル
トランジスタおよび前記ダミーセルトランジスタのソー
スが接地電位にバイアスされるとともに、前記調整回路
から前記第１のＮチャネルトランジスタのゲートと前記
第２のＮチャネルトランジスタのゲートとにそれぞれ第
２のバイアス電位が出力されることを特徴とするものし
て構成される。

【００２４】また、本発明による第１０の不揮発性半導
体メモリは、第８のメモリにおいて、前記第２のバイア
ス回路により出力される前記第２の電位は、前記第１お
よび第２のＮチャネルトランジスタのドレインの電位
が、前記本体メモリセルトランジスタに格納されている
前記データの読み出し時に前記本体メモリセルトランジ
スタにソフトライトを生じさせるドレイン電位よりも低
くなるように設定されていることを特徴とするものして
構成される。

【００２５】また、本発明による第１１の不揮発性半導
体メモリは、第９のメモリにおいて、前記調整回路によ
り出力される前記第２の電位は、前記第１および第２の
Ｎチャネルトランジスタのドレインの電位が、前記本体
メモリセルトランジスタに格納されている前記データの
読み出し時に前記本体メモリセルトランジスタにソフト
ライトを生じさせるドレイン電位よりも低くなるように
設定されていることを特徴とするものして構成される。

【００２６】また、本発明による第１２の不揮発性半導
体メモリは、第８または第１０のメモリにおいて、ドレ
インは電源電位にバイアスされ、ソースは前記第１のＮ
チャネルトランジスタと前記本体選択トランジスタとの
間のノードに接続され、ゲートは前記第２のバイアス回
路に接続されている、第３のＮチャネルトランジスタ
と、ドレインは電源電位にバイアスされ、ソースは前記
第２のＮチャネルトランジスタと前記ダミー選択トラン
ジスタとの間のノードに接続され、ゲートは前記第２の
バイアス回路に接続されている、第４のＮチャネルトラ
ンジスタと、を備えることを特徴とするものして構成さ
れる。

【００２７】また、本発明による第１３の不揮発性半導
体メモリは、第９または第１１のメモリにおいて、ドレ
インは電源電位にバイアスされ、ソースは前記第１のＮ
チャネルトランジスタと前記本体選択トランジスタとの
間のノードに接続され、ゲートは前記調整回路の前記出
力端に接続されている、第３のＮチャネルトランジスタ
と、ドレインは電源電位にバイアスされ、ソースは前記
第２のＮチャネルトランジスタと前記ダミー選択トラン
ジスタとの間のノードに接続され、ゲートは前記調整回
路に接続されている、第４のＮチャネルトランジスタ
と、を備えることを特徴とするものして構成される。

【００２８】また、本発明による第１４の不揮発性半導
体メモリは、第１〜１３のメモリにおいて、前記本体メ
モリセルトランジスタのソースは前記本体トランジスタ
に接続され、前記ダミーセルトランジスタのソースは前
記ダミー選択トランジスタに接続され、前記本体メモリ
セルトランジスタに格納されている前記データの読み出
し時には、前記本体メモリセルトランジスタのドレイン
と前記ダミーセルトランジスタのドレインがそれぞれ接
地電位にバイアスされることを特徴とするものとして構
成される。

【００２９】また、本発明による第１５の不揮発性半導
体メモリは、第１〜１４のメモリにおいて、前記第１お
よび第２の負荷素子は抵抗素子であることを特徴とする
ものとして構成される。

【００３０】また、本発明による第１６の不揮発性半導
体メモリは、第１〜１４のメモリにおいて、前記第１お
よび第２の負荷素子は、それぞれドレインとゲートとが
接続されたＰチャネルトランジスタであることを特徴と
するものして構成される。

【００３１】また、本発明による第１７の不揮発性半導
体メモリは、浮遊ゲートと制御ゲートと備え、前記浮遊
ゲートに蓄積された電荷の有無によって所定のデータを
格納する複数のメモリセルトランジスタを有する不揮発
性メモリにおいて、前記複数のメモリセルトランジスタ
のうちの少なくともいずれかの前記浮遊ゲートにバイア
ス電圧を印加する端子を設けることによりダミーセルを
形成し、前記メモリセルトランジスタからの電流と前記
ダミーセルからの電流とを比較することにより前記所定
のデータの読み出しを行うことを特徴とするものして構
成される。

【００３２】

【発明の実施の形態】本発明は、本体セルと同一形状の
ダミーセルを用い、且つその浮遊ゲートをバイアス回路
によってバイアスしたことをひとつの特徴としている。

【００３３】以下に、図面を参照しながら本発明の実施
の形態について説明する。図１は本発明の第１の実施の
形態を表す概略構成図である。前述した従来例と同様
に、差動型増輻器１０の一方の入力端には、トランジス
タＮ１と本体選択トランジスタ５８を介して本体メモリ
セル５０が接続されている。また、差動型増幅器１０の
他方の入力端にはトランジスタＮ２とダミー選択トラン
ジスタ６８を介してダミーセル６１が接続されている。
本体メモリセル５０は、データを蓄積する本体メモリセ
ルトランジスタ５２とスイッチングの役割を果たす選択
ゲート５４とから構成されている。バイアス回路１２０
および、ｎチャネル型トランジスタＮ１〜Ｎ４とｐチャ
ネル型トランジスタＰ１、Ｐ２については前述した従来
の構成と同様であるので、同一の符号を付して説明を省
略する。

【００３４】図２は、ダミーセル６１の構造を表す概略
構成図である。すなわち、同図（ａ）は、その概略平面
図であり、同図（ｂ）は、そのＸ−Ｘ線で切断して矢印
方向からみた概略断面図である。ダミーセル６１を構成
しているダミーセルトランジスタ６３とダミー選択ゲー
ト６５は、いずれも２重のポリシリコン・ゲートを有す
る。すなわち、ダミーセルトランジスタ６３は、第１の
ポリシリコン・ゲート層６３Ａと、第２のポリシリコン
・ゲート層６３Ｂとを有する。また、ダミー選択ゲート
６５は、第１のポリシリコン・ゲート層６５Ａと、第２
のポリシリコン・ゲート層６５Ｂとを有する。

【００３５】ダミー選択ゲート６５は、ポリシリコン・
ゲート層６５Ａおよび６５Ｂがいずれもゲート線６５Ｇ
に接続され、本体メモリセルの選択ゲート５４と同様の
構造を構成している。しかし、ダミーセルトランジスタ
６３は、本体メモリセルのメモリセルトランジスタ５２
の場合と異なり、第１ポリシリコン・ゲート６３Ａが電
気的に浮遊しておらず、第２のバイアス回路２２に接続
されている。第２のバイアス回路２２によりバイアスさ
れるポリシリコン・ゲート６３Ａの電位は、本体セルの
あらゆる場合を想定したワーストケースの電位に設定さ
れる。ここで、第１のポリシリコン・ゲート６３Ａをバ
イアスしている事以外は、ダミーセルトランジスタ６３
の構成は本体セルのトランジスタ５２と同一である。す
なわち、ダミーセル６１のトランジスタ６３と６５は、
本体メモリセル５０と共通のプロセスにより製造するこ
とができる。つまり、本発明の実施に際しては、従来の
ＥＥＰＲＯＭの一般的な製造プロセスを流用して簡単に
実現することができ、製造工程が複雑化することもな
い。

【００３６】図３は、このような本発明による不揮発性
半導体メモリの本体メモリセル５０とダミーセル６１の
電圧対電流特性を表すグラフである。同図から分かるよ
うに、本発明によれば、ダミーセルの電流電圧特性は、
本体セルの電流電圧特性と非常に相似しており、あらゆ
る電源電位において本体セルの電流はダミーセルの電流
より大きくなる。すなわち、いかなる状態でも本体セル
の電流がダミーセルよりも小さくなる事はない。したが
って、従来問題であった、設計やプロセスの困難性が解
消され、デバイスの温度特性も安定したものとなる。

【００３７】またワーストケースの浮遊ゲート電位は、
本体メモリセルのしきい値電位と、浮遊ゲートと制御ゲ
ート間の電気容量を測定することにより簡単に求める事
が出来る。すなわち、本発明の実施に際しては、まず、
試作プロセスにより評価用のウェーハを作成する。そし
て、そのウェーハ上に形成されている本体メモリセルの
諸特性を測定することにより、ワーストケースの浮遊ゲ
ート電位を調べることができる。そして、この測定結果
をもとに、バイアス回路２２の素子構造およびプロセス
パラメータを決定して、正式なウェーハ製造プロセスを
実施することにより、ワーストケースに対応したバイア
ス電位を供給するバイアス回路を作り込むことができ
る。

【００３８】あるいは、プロセス条件と素子特性の相関
について統計的なデータが蓄積されている場合は、その
ようなデータに基づいてワーストケースの電位を導出す
ることも可能である。すなわち、このような統計的なデ
ータを用いれば、本体メモリセルトランジスタの浮遊ゲ
ートの電位のばらつきを予測することができる。そし
て、この予測値にもとづいて、バイアス回路２２の回路
定数やプロセスパラメータを決定することができる。こ
のようにして、ワーストケースを考慮した電位をダミー
セルトランジスタ６３にバイアスすることが可能とな
り、データの安定した読み出しが実現される。

【００３９】以上説明したように本発明によれば、メモ
リ製造後にダミーセルに書き込む手間がいらない。ま
た、ダミーセルの特性が本体セルと同様であるので、設
計やプロセスが容易になり差動型増幅器によるデータの
読みとり結果も安定する。また、浮遊ゲート電位はバイ
アス回路によってバイアスされているため経時変化の心
配も無い。しかも、本発明の構成は、従来のプロセスを
流用して簡単に実現することができる。

【００４０】次に本発明の第２の実施の形態について説
明する。図４は本発明の第２の実施の形態による不揮発
性半導体メモリのセンスアンプ部の回路構成を表す概略
構成図である。同図に示した構成においては、バイアス
回路２２から調整回路３０を介してＮチャネルトランジ
スタＮ１、Ｎ２のゲートに、バイアス電圧を供給するよ
うにしている。すなわち、データ読み出し時のソフトラ
イトを防ぐためのトランジスタＮ１、Ｎ２のバイアス電
源として、バイアス回路２２が併用されている。調整回
路３０は、バイアス回路２２から供給される電圧をトラ
ンジスタＮ１、Ｎ２のゲート電位に調節する役割を有す
る。

【００４１】本実施の形態においても、前述した第１の
実施の形態と同様の効果を得ることができる。すなわ
ち、本発明によれば、メモリ製造後にダミーセルに書き
込む手間がいらない。また、ダミーセルの特性が本体セ
ルと同様であるので、設計やプロセスが容易になりメモ
リの動作特性も安定する。また、浮遊ゲート電位はバイ
アス回路によってバイアスされているため経時変化の心
配も無い。しかも、本発明の構成は、従来のプロセスを
流用して簡単に実現することができる。さらに、本発明
によれば、バイアス回路２２を共有することが可能とな
り、回路が簡略化されて、設計が容易になるとともに、
メモリのチップ面積を縮小することも可能となる。

【００４２】次に、本発明の第３の実施の形態について
説明する。図５は本発明の第３の実施の形態による不揮
発性半導体メモリのセンスアンプ部の回路構成を表す概
略構成図である。同図に示した構成においては、本体メ
モリセルトランジスタ５３のドレインは、選択ゲート５
５を介して接地され、ソース側が電源ＶＤＤに接続され
ている。同様に、ダミーセルトランジスタ６４のドレイ
ンも選択ゲート６６を介して接地され、ソース側が電源
ＶＤＤに接続されている。前述したように、トランジス
タ５３や６４は、そのドレイン側に膜厚の薄いトンネル
酸化膜の領域を有している。しかし、図５に示した構成
では、ソース側に電源が接続されており、ソースからの
ソフトライトの心配は無い。したがって、図５に示した
構成では、第１および第２の実施の形態において説明し
た、バイアス回路１２０とＮチャネルトランジスタＮ１
〜Ｎ４が不要となり、回路が簡略化される。また、本実
施の形態では差動型増幅器１０の入力信号を調節する負
荷素子として、抵抗Ｒ１，Ｒ２が用いられている。この
ような抵抗は、トランジスタに比べて素子構造が簡素で
あるので、特性のばらつきも少なく、安定した負荷特性
を得ることができるという利点を有する。

【００４３】本実施の形態においても、前述した第１の
実施の形態と同様の効果を得ることができる。すなわ
ち、本発明によれば、メモリ製造後にダミーセルに書き
込む手間がいらない。また、ダミーセルの特性が本体セ
ルと同様であるので、設計やプロセスが容易になりメモ
リの動作特性も安定する。また、浮遊ゲート電位はバイ
アス回路によってバイアスされているため経時変化の心
配も無い。しかも、本発明の構成は、従来のプロセスを
流用して簡単に実現することができる。さらに、本発明
によれば、バイアス回路１２０とトランジスタＮ１〜Ｎ
４が不要となり、回路が大幅に簡略化され、設計が容易
になるとともに、チップ面積を縮小することも可能とな
る。

【００４４】次に、本発明の第４の実施の形態について
説明する。図６は本発明の第４の実施の形態におけるダ
ミーセルの概略断面図であり、図２（ｂ）に対応するも
のである。本発明によれば、ダミーセル７０のダミーセ
ルトランジスタ７２はバイアス回路２２によってバイア
スされるので、従来と異なり、浮遊ゲートへの書き込み
の必要はない。したがって、例えばトンネル電流を流す
ためのトンネル酸化膜領域や、消去時に高電位を印加す
る制御ゲートが不要である。図６に示したダミーセル
は、これらを削除した簡潔な構造を有する。すなわち、
ダミーセル７０はダミーセルトランジスタ７２と選択ゲ
ート７４とからなる。ダミーセルトランジスタ７２は、
図２（ｂ）に示した例と異なり、ゲートが１層のポリシ
リコン７２Ａにより構成されている。また、ゲート７３
の下部に膜厚の薄いトンネル酸化膜が存在しない。この
ように、簡略化した構造にしても、トランジスタ特性を
決定する部分の構造は、本体セルのメモリセルトランジ
スタと同様であるので、動作の上で問題はない。

【００４５】本実施の形態においても、前述した第１の
実施の形態と同様の効果を得ることができる。すなわ
ち、本発明によれば、ダミーセルに製造後に書き込む手
間がいらない。また、ダミーセルの特性が本体セルと同
様であるので、設計やプロセスが容易になりメモリの動
作特性も安定する。また、浮遊ゲート電位はバイアス回
路によってバイアスされているため経時変化の心配も無
い。しかも、本発明の構成は、従来のプロセスを流用し
て簡単に実現することができる。また、膜厚の薄い酸化
膜のトンネル領域が存在しないために、バイアス回路２
２から出力されるノイズに対する耐性も向上する。同時
にトンネル酸化膜の劣化に伴う特性の劣化もない。した
がって、構造が簡素化されるとともにメモリの信頼性を
向上することができる。

【００４６】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。すなわち、本発
明によれば、浮遊ゲートをバイアス回路によってバイア
スした本体セルと同一形状のダミーセルを用いる事によ
り、設計やプロセスが容易で、あらゆる条件でセルのデ
ータを正常に読み出す事が出来、また製造後の書き込み
という手間もいらず、経時変化の心配のないセンスアン
プを実現する事が出来る。

【００４７】また、膜厚の薄い酸化膜のトンネル領域が
存在しないために、バイアス回路２２から出力されるノ
イズに対する耐性も向上する。同時にトンネル酸化膜の
劣化に伴う特性の劣化もない。したがって、構造が簡素
化されるとともにメモリの信頼性を向上することができ
る。

【００４８】このように、本発明によれば、高性能の不
揮発性半導体メモリを容易に得ることができるようにな
り、産業上のメリットは多大である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を表す概略構成図で
ある。

【図２】ダミーセル６１の構造を表す概略構成図であ
る。すなわち、同図（ａ）はその概略平面図であり、同
図（ｂ）はその概略断面図である。

【図３】本発明による不揮発性半導体メモリの本体メモ
リセル５０とダミーセル６１の電圧対電流特性を表すグ
ラフである。

【図４】本発明の第２の実施の形態による不揮発性半導
体メモリのセンスアンプ部の回路構成を表す概略構成図
である。

【図５】本発明の第３の実施の形態による不揮発性半導
体メモリのセンスアンプ部の回路構成を表す概略構成図
である。

【図６】本発明の第４の実施の形態におけるダミーセル
の概略断面図であり、図２（ｂ）に対応するものであ
る。

【図７】従来のＥＥＰＲＯＭのセンスアンプ回路周辺部
の第１の例を表す概略構成図である。

【図８】ＥＥＰＲＯＭのセンスアンプ回路周辺部の第２
の従来例を示す概略構成図である。

【図９】第１の従来例の不揮発性半導体メモリのダミー
セル１６０と本体メモリセル１５０の電圧対電流特性を
表したグラフである。

【符号の説明】

１０ 差動型増幅器 ２２ バイアス回路 ５０ 本体メモリセル ５２ 本体メモリセルトランジスタ ５４ 本体ゲート ５８ 本体選択トランジスタ ６１、６２、７０ ダミーセル ６３、６４、７２ ダミーセルトランジスタ ６３Ａ、６３Ｂ ポリシリコンゲート ６５、６６、７４ ダミー選択ゲート ６５Ａ、６５Ｂ、７４Ａ、７４Ｂ ポリシリコンゲート ６８ ダミー選択トランジスタ １１０ 差動型増幅器 １２０ バイアス回路 １５０ 本体メモリセル １５２ 本体メモリセルトランジスタ １５４ 本体ゲート １５８ 本体選択トランジスタ １６０、１６１ ダミーセル １６２、１６３ ダミーセルトランジスタ １６５ ダミー選択ゲート １６８ ダミー選択トランジスタ

Claims (17)

【特許請求の範囲】
1. 【請求項１】浮遊ゲートと制御ゲートとを有し、前記浮
   遊ゲートに蓄積された電荷の有無によって所定のデータ
   を格納する本体メモリセルトランジスタと、前記本体メ
   モリセルトランジスタを選択する本体選択ゲートとから
   なる本体メモリセルと、 ダミーセルトランジスタと、前記ダミーセルトランジス
   タを選択するダミー選択ゲートとからなるダミーセル
   と、 第１の電位を出力する第１のバイアス回路と、 電位降下を生じる第１および第２の負荷素子と、 前記本体メモリセルを選択するための本体選択トランジ
   スタと、 前記ダミーセルを選択するためのダミー選択トランジス
   タと、 第１および第２の入力端を有する差動型増幅器と、を備
   え、 前記本体メモリセルトランジスタと、前記本体選択トラ
   ンジスタと、前記第１の負荷素子の前記両端のうちの一
   端とがこの順序で直列に接続され、 前記ダミーセルと、前記ダミー選択トランジスタと、前
   記第２の負荷素子の一端とがこの順序で直列に接続さ
   れ、 前記選択トランジスタと前記第１の負荷素子の前記一端
   との間のノードが前記差動型増幅器の前記第１の入力端
   に接続され、 前記ダミー選択トランジスタと前記第２の負荷素子の前
   記一端との間のノードが前記差動型増幅器の前記第２の
   入力端に接続され、 前記本体メモリセルトランジスタに格納されている前記
   データの読み出し時には、 前記ダミーセルトランジスタのゲートに前記第１のバイ
   アス回路が接続されて前記第１の電位にバイアスされ、 前記第１の負荷素子の前記両端のうちの他端と、前記第
   ２の負荷素子の他端と、前記本体選択トランジスタのゲ
   ートと、前記ダミー選択トランジスタのゲートと、前記
   本体選択ゲートと、前記ダミー選択ゲートとが電源電位
   にバイアスされ、且つ、 前記本体メモリセルトランジスタの前記制御ゲートと、
   前記本体メモリセルの前記選択トランジスタに接続され
   ていないノードと、前記ダミーセルの前記ダミー選択ト
   ランジスタに接続されていないノードとが接地電位にバ
   イアスされることを特徴とする、不揮発性半導体メモ
   リ。
2. 【請求項２】前記第１のバイアス回路から出力される前
   記第１の電位は、前記浮遊ゲートから前記電荷が引き抜
   かれることによって前記データの書き込みがされること
   により前記浮遊ゲートがとりうる電位のうちで最も低い
   電位と等しく設定されたことを特徴とする、請求項１に
   記載の不揮発性半導体メモリ。
3. 【請求項３】前記第１のバイアス回路から出力される前
   記第１の電位は、前記浮遊ゲートから前記電荷が引き抜
   かれることによって前記データの書き込みがされること
   により前記浮遊ゲートがとりうる電位のうちで最も低い
   電位よりもさらに低く、かつ、前記本体メモリセルトラ
   ンジスタをオン状態にスイッチングさせるために必要と
   される前記浮遊ゲートのしきい値電位よりは高く設定さ
   れたことを特徴とする、請求項１記載の不揮発性半導体
   メモリ。
4. 【請求項４】前記第１の負荷素子は、前記第２の負荷素
   子よりも高い等価抵抗値を有することを特徴とする、請
   求項１〜３のいずれか１つに記載の不揮発性半導体メモ
   リ。
5. 【請求項５】前記ダミーセルトランジスタは、ゲート酸
   化膜の膜厚が一定であることを特徴とする、請求項１〜
   ４のいずれか１つに記載の不揮発性半導体メモリ。
6. 【請求項６】前記ダミーセルトランジスタは、単層のゲ
   ートを有することを特徴とする、請求項１〜５のいずれ
   か１つに記載の不揮発性半導体メモリ。
7. 【請求項７】前記ダミーセルトランジスタは、前記本体
   メモリセルトランジスタと同様の電流電圧特性を有する
   ように、前記本体メモリセルトランジスタと実質的に同
   一の形状寸法を有することを特徴とする、請求項１〜６
   のいずれか１つに記載の不揮発性半導体メモリ。
8. 【請求項８】前記本体選択トランジスタと、前記第１の
   負荷素子の前記一端との間に直列に接続された第１のＮ
   チャネルトランジスタと、 前記ダミー選択トランジスタと上記第２の負荷素子の前
   記一端との間に直列に接続された第２のＮチャネルトラ
   ンジスタと、 前記第１のＮチャネルトランジスタのゲートと前記第２
   のＮチャネルトランジスタのゲートとにそれぞれ接続さ
   れ、第２の電位を出力する第２のバイアス回路と、を備
   え、 前記本体メモリセルトランジスタのドレインが前記選択
   トランジスタに接続され、 前記ダミーセルトランジスタのドレインが前記ダミー選
   択トランジスタに接続され、 前記本体メモリセルトランジスタに格納されている前記
   データの読み出し時には、前記本体メモリセルトランジ
   スタおよび前記ダミーセルトランジスタのソースが接地
   電位にバイアスされることを特徴とする、請求項１〜７
   のいずれか１つに記載の不揮発性半導体メモリ。
9. 【請求項９】前記本体選択トランジスタと、前記第１の
   負荷素子の前記一端との間に直列に接続された第１のＮ
   チャネルトランジスタと、 前記ダミー選択トランジスタと上記第２の負荷素子の前
   記一端との間に直列に接続された第２のＮチャネルトラ
   ンジスタと、 入力端と出力端とを有し前記入力端から入力された電圧
   を調整して前記出力端に出力する調整回路と、を備え、 前記調整回路の前記入力端が前記第１のバイアス回路の
   出力に接続され、 前記調整回路の前記出力端が前記第１のＮチャネルトラ
   ンジスタのゲートと前記第２のＮチャネルトランジスタ
   のゲートとにそれぞれ接続され、 前記本体メモリセルトランジスタのドレインが前記選択
   トランジスタに接続され、 前記ダミーセルトランジスタのドレインが前記ダミー選
   択トランジスタに接続され、 前記本体メモリセルトランジスタに格納されている前記
   データの読み出し時には、前記本体メモリセルトランジ
   スタおよび前記ダミーセルトランジスタのソースが接地
   電位にバイアスされるとともに、前記調整回路から前記
   第１のＮチャネルトランジスタのゲートと前記第２のＮ
   チャネルトランジスタのゲートとにそれぞれ第２のバイ
   アス電位が出力されることを特徴とする、請求項１〜７
   のいずれか１つに記載の不揮発性半導体メモリ。
10. 【請求項１０】前記第２のバイアス回路により出力され
    る前記第２の電位は、前記第１および第２のＮチャネル
    トランジスタのドレインの電位が、前記本体メモリセル
    トランジスタに格納されている前記データの読み出し時
    に前記本体メモリセルトランジスタにソフトライトを生
    じさせるドレイン電位よりも低くなるように設定されて
    いることを特徴とする、請求項８記載の不揮発性半導体
    メモリ。
11. 【請求項１１】前記調整回路により出力される前記第２
    の電位は、前記第１および第２のＮチャネルトランジス
    タのドレインの電位が、前記本体メモリセルトランジス
    タに格納されている前記データの読み出し時に前記本体
    メモリセルトランジスタにソフトライトを生じさせるド
    レイン電位よりも低くなるように設定されていることを
    特徴とする、請求項９記載の不揮発性半導体メモリ。
12. 【請求項１２】ドレインは電源電位にバイアスされ、ソ
    ースは前記第１のＮチャネルトランジスタと前記本体選
    択トランジスタとの間のノードに接続され、ゲートは前
    記第２のバイアス回路に接続されている、第３のＮチャ
    ネルトランジスタと、 ドレインは電源電位にバイアスされ、ソースは前記第２
    のＮチャネルトランジスタと前記ダミー選択トランジス
    タとの間のノードに接続され、ゲートは前記第２のバイ
    アス回路に接続されている、第４のＮチャネルトランジ
    スタと、を備えることを特徴とする、請求項８または１
    ０に記載の不揮発性半導体メモリ。
13. 【請求項１３】ドレインは電源電位にバイアスされ、ソ
    ースは前記第１のＮチャネルトランジスタと前記本体選
    択トランジスタとの間のノードに接続され、ゲートは前
    記調整回路の前記出力端に接続されている、第３のＮチ
    ャネルトランジスタと、 ドレインは電源電位にバイアスされ、ソースは前記第２
    のＮチャネルトランジスタと前記ダミー選択トランジス
    タとの間のノードに接続され、ゲートは前記調整回路に
    接続されている、第４のＮチャネルトランジスタと、を
    備えることを特徴とする、請求項９または１１に記載の
    不揮発性半導体メモリ。
14. 【請求項１４】前記本体メモリセルトランジスタのソー
    スは前記本体トランジスタに接続され、 前記ダミーセルトランジスタのソースは前記ダミー選択
    トランジスタに接続され、 前記本体メモリセルトランジスタに格納されている前記
    データの読み出し時には、前記本体メモリセルトランジ
    スタのドレインと前記ダミーセルトランジスタのドレイ
    ンがそれぞれ接地電位にバイアスされることを特徴とす
    る、請求項１〜１３のいずれか１つに記載の不揮発性半
    導体メモリ。
15. 【請求項１５】前記第１および第２の負荷素子は抵抗素
    子であることを特徴とする、請求項１〜１４のいずれか
    １つに記載の不揮発性半導体メモリ。
16. 【請求項１６】前記第１および第２の負荷素子は、それ
    ぞれドレインとゲートとが接続されたＰチャネルトラン
    ジスタであることを特徴とする、請求項１〜１４のいず
    れか１つに記載の不揮発性半導体メモリ。
17. 【請求項１７】浮遊ゲートと制御ゲートと備え、前記浮
    遊ゲートに蓄積された電荷の有無によって所定のデータ
    を格納する複数のメモリセルトランジスタを有する不揮
    発性メモリにおいて、前記複数のメモリセルトランジス
    タのうちの少なくともいずれかの前記浮遊ゲートにバイ
    アス電圧を印加する端子を設けることによりダミーセル
    を形成し、前記メモリセルトランジスタからの電流と前
    記ダミーセルからの電流とを比較することにより前記所
    定のデータの読み出しを行うことを特徴とする、不揮発
    性メモリ。