KR920009057B1 - 반도체기억장치 - Google Patents

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KR920009057B1
KR920009057B1 KR1019890019152A KR890019152A KR920009057B1 KR 920009057 B1 KR920009057 B1 KR 920009057B1 KR 1019890019152 A KR1019890019152 A KR 1019890019152A KR 890019152 A KR890019152 A KR 890019152A KR 920009057 B1 KR920009057 B1 KR 920009057B1
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아오이 죠이치
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Abstract

내용 없음.

Description

반도체기억장치
제1도는 본 발명을 EPROM에 실시한 경우에 따른 데이터기록 계통회로의 개략적인 구성을 나타낸 도면.
제2도는 제1도의 실시예에 따른 일부회로의 구체적인 구성을 나타낸 회로도.
제3도는 제1도의 실시예에 따른 일부회로의 다른 구체적인 구성을 나타낸 회로도.
제4도는 본 발명의 원리를 설명하기 위한 특성도.
제5도는 종래 EPROM에서의 데이터기록계통회로의 개략적인 구성을 나타낸 도면.
제6도는 제5도에 도시한 메모리셀의 특성도.
제7도는 실제의 메모리셀 어레이에서 일부의 구성을 나타낸 회로도.
제8도는 제5도에 도시된 메모리셀의 소자구조를 나타낸 단면도.
제9도는 제5도에 도시된 메모리셀의 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 12 : 전원단자 13 : 메모리셀
14 : Y셀렉터 15 : 기록제어용 트랜지스터
16 : 기록제어용 버퍼 17 : 전원강하회로
18 : 전원절환회로 19 : 어드레스용 버퍼
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 불휘발성 트랜지스터를 메모리셀로 사용하여 테이터의 기록시 메모리셀에 고전압을 인가할 수 있도록 된 반도체기억장치에 관한 것이다.
[종래의 기술과 그 문제점]
데이터의 기록이 가능한 EPROM에서는 데이터의 기록시 메모리셀에 고전압을 인가해주게 되는 바, 제5도는 종래의 EPROM에 채용된 데이터기록계통회로의 개략적인 구성을 나타낸 도면으로, 이 제5도의 EPROM에는 전원단자로서 통상의 데이터독출용 전압(VDD)이 공급되는 전원단자(51)와, 데이터의 기록시에 사용되는 고전압(VPP)이 공급되는 단자(52)가 설치되어 있다. 또 도면의 참조부호 53은 부유게이트(floating) 및 제어 게이트가 설계된 불휘발성 트랜지스터로 이루어진 메모리셀, 54는 이 메모리셀(53)을 선택하기 위한 복수의 N채널 MOS트랜지스터로 이루어진 Y셀렉터, 55는 상시 고전압(VPP)이 전원전압으로서 공급되는 기록제어용 버퍼, 56은 소오스, 드레인 사이가 상기 단자(52)와 상기 Y셀렉터(54)사이에 삽입되어 있으면서 상시 기록제어용 버퍼(55)로부터의 출력이 게이트에 공급되는 기록제어용 트랜지스터, 57은 상기 양 전원단자(51,52)에 공급되는 전원전압(VDD,VPP)을 절환하여 출력하는 전원절환회로, 58은 이 전원 절환회로(57)의 출력전압(SW)이 전원전압으로서 공급되는 어드레스용 버퍼를 나타낸다.
이러한 구성에 있어서, 상시 메모리셀(53)에 데이터를 기록하는 경우에는 전원절환회로(57)로부터 출력전압(SW)으로서의 고전압(VPP)이 상기 어드레스용 버퍼(58)에 출력되고, 이때 기록제어용 버퍼(55)로부터 기록제어용 트랜지스터(56)의 게이트에 고전압(VPP)이 공급된다. 여기서 상시 트랜지스터(56)의 임계치전압을 Vth로하면 메모리셀(53)의 드레인에는 상기 Y셀렉터(54)를 매개해서 VPP-Vth의 전압이 인가되는 한편, 어드레스용버퍼(58)로부터 메모리셀(53)의 제어게이트에 고전압(VPP)이 공급된다. 이때 상기 메모리셀(53)에는 전류가 흐르게 되므로 그 부유게이트에 뜨거운 전자(hot electron)가 주입되고, 이에 따라 상기 메모리셀(53)의 임계치전압이 상승되어 데이터의 기록이 수행된다.
제6도는 제5도에 도시된 메모리셀(53)에서 데이터의 기록이 수행되는 경우의 전압-전류특성을 나타낸 특성도로서, 도면중 실선으로 표시된 특성곡선(a)은 메모리셀(53)자체의 특성을 나타내는 반면, 점선으로 표시된 특성곡선(b)은 상기 트랜지스터(56)와 Y셀렉터(54)내에 직렬 접속된 트랜지스터 전체의 정특성(靜特性)을 나타내는 바, 양 특성곡선(a,b)의 교차점(c)이 데이터기록시의 동작점으로 된다.
그런데, 실제의 메모리셀어레이에서는 1개의 비트선에 다수의 메모리셀이 접속되어 있으면서, 그중 1개의 메모리셀만이 데이터의 기록상태로 된다. 즉, 제7도에 도시된 바와 같이 1개의 비트선(61)에는 다수의 메모리셀(53)의 드레인이 접속되어 있고, 각 메모리셀(53)의 제어게이트에는 복수의 각 어드레스용 버퍼(58)의 출력이 공급된다. 이 경우, 선택대상으로 되는 예컨대 메모리셀(53)의 제어게이트에 접속되어 있는 어드레스용 버퍼(58)에서만 상기한 고전압(VPP)이 출력되는 반면 그 이외의 버퍼(58)로부터는 OV의 기준전압(VSS)이 출력된다. 따라서, 선택된 메모리셀의 제어게이트에만 고전압(VPP)이 인가되는 반면 그 이외의 메모리셀의 제어게이트에는 기준전압(VSS)이 인가되지만, 동일한 비트선에 접속된 모든 메모리셀의 드레인에는 상기한 바와 같이 VPP-Vth의 전압이 동일하게 인가되므로 비선택 메모리셀은 이 VPP-Vth전압에 의한 스트레스를 받게 된다.
제8도는 상기한 메모리셀의 소자구조를 나타낸 단면도로서, p형 기판(71)상에는 n+확산영역으로 이루어지는 소오드(72)와 드레인(73)이 설치되어 있으면서, 그 소오스(72)와 드레인(73)사이의 기판상에는 부유게이트(74)가 설치됨과 더블어 그 위에는 제어게이트(75)가 설치되어 있다. 여기서, 도면의 참조부호 76은 절연막으로서, 상기 기판(71)과 부유게이트(74)사이에서의 절연막(76)의 막두께는 tox1으로 설정되어 있는 반면, 부유게이트(74)와 제어게이트(75)사이의 막두께는 tox2로 설정되어 있다.
그런데, 미리 데이터의 기록이 수행된 메모리셀이 상기한 전압스트레스를 받게 되면 부유게이트내에 주입된 전자가 드레인측으로 유도되고, 결국에는 드레인으로 배출되어 버려 메모리셀의 임계치전압이 저하되게 되므로 데이터의 열화가 초래되는 현상이 나타나게 되는 바, 이러한 현상은 드레인누설이라 칭해지고 있다.
제9도는 메모리셀의 드레인ㆍ부유게이트 사이의 전체(EDF)와 본래의 임계치전압(Vth)에 대한 임계치전압의 변화량(△Vth)의 비(比)와의 관계에 대해 상기 전압스트레스의 인가시간을 파라미터로 해서 나타낸특성도로서, 이 제9도에 도시된 바와 같이 드레인전압이 높고, 드레인ㆍ부유게이트사이의 전계(EDF)가높을수록, 또 스트레스시간이 길어질수록 전자의 누설은 심하게 되어 임계치전압의 변화량(△Vth)이 크게된다. 따라서, 이 드레인누설 현상을 억제하기 위해서는 스트레스의 인가시간을 작게하든가, 비선택메모리셀의 드레인ㆍ부유게이트사이의 전계를 억제시킬 필요가 있지만, 스트레스의 인가시간은 메모리셀 1개당 데이터프로그램시간(Tpw)과 동일 비트선상의 메모리셀수의(n)의 곱(積; n×Tpw)에 의해 결정되므로 이 시간을 작게함에는 한계가 있게 된다.
한편, 메모리셀의 드레인ㆍ부유게이트 사이의 전계를 억압하기 위해서는 상기 제8도에서의 절연막(76)의막두께(tox1)를 두껍게 하여 드레인(73)과 부유게이트(74)의 거리가 멀어지게 하는 방법이 있지만, 상기절연막(76)의 막두께(tox1)를 두껍게 하면 데이터독출시 메모리셀 자체의 콘덕턴스가 저하되어 데이터독출속도가 열화될 뿐만 아니라 기록시간도 길어지게 된다.
상기한 바와 같이 종래에는 데이터기록시에 비선택 메모리셀에 대한 전압스트레스에 의해 데이터가 열화되는 상태를 개선하려고 하면 독출속도의 저하라던지 기록속도의 악화가 초래된다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 사정의 고려해서 이루어진 것으로, 독출속도의 저하라던지 기록속도의 악화를 초래하지 않으면서 비선택 메모리셀에 대한 전압스트레스에 의해 데이터가 열화되는 상태를 해소할 수 있는 반도체 기억장치를 제공함에 목적이 있다.
[발명의 구성 및 작용]
[발명의 구성]
본 발명의 반도체기억장치는 데이터독출용 제1전원전압이 공급되는 제1전원단자와, 데이터기록용 제2전원전압이 공급되는 제2전원단자, MOS형 부유게이트 트랜지스터로 이루어진 메모리셀, 상기 제1 및 제2전원단자에 공급되는 제1 및 제2전원전압을 절환해서 출력하는 전원절환회로, 상기 제2전원단자에 공급되는 제2전원전압을 강하시켜 출력하는 전원강하회로, 상기 전원절환회로의 출력전압이 전원전압으로서 공급되는 한편 그 출력을 상기 메모리셀의 게이트에 공급해주는 게이트전위제어회로, 상기 전원강하회로의 출력전압이 전원전압으로 공급되는 한편 그 출력을 상기 메모리셀의 드레인에 공급해주는 드레인전위제어회로를 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 반도체기억장치에 따르면 제2전원단자에 공급되는 데이터기록용 제2전원전압이 전원강하회로에 의해 강하된 다음 드레인전위제어회로를 매개해서 메모리셀의 드레인에 공급된다. 즉, 본 발명의 반도체기억장치에서는 데이터기록용 제2전원전압을 강하시켜 메모리셀의 드레인에 인가해주도록 되어 있다.
이러한 본 발명의 반도체기억장치는 다음과 같은 원리에 기초해서 이루어진 것으로, 불휘발성트랜지스터 구성된 메모리셀에서 프로그램시간(Tpw)과 임계치전압의 변화량(△Vth)의 관계에 대해 드레인전압을 파라미터로 해서 나타낸 제4도에서 알 수 있는 바와 같이 임계치전압의 변화량(△Vth)은 프로그램시간(Tpw)이 길어짐에 따라 증가되고 있는데, 여기서 드레인전압에 따라 기록특성에 차이가 발생되는 것은 임의 프로그램(Tpwo) 이하인 경우이므로 그 Tpwo시간을 넘게 되면 드레인전압의 영향은 무시할 수 있게 된다. 예컨대 상기 제8도에 도시된 바와 같은 소자구조의 메모리셀에서 tox1=200Å, 챈널길이(L)=0.9㎛인 경우 드레인전압을 6V 이상으로 설정하게 되면 프로그램시간(Tpwo)을 1㎲로 할 수 있고, 이에 따라 예컨대 4메가비트의 기억용량을 갖는 EPROM의 표준적인 사양인 Tpw=25㎲를 충분히 만족시킬 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명을 실시예에 따라 설명한다.
제1도는 본 발명을 EPROM에 실시한 경우의 데이터기록계통회로에 대한 개략적인 구성을 나타낸 회로도로서, 도면의 참조 부호 11은 통상의 데이터독출용 5V계통의 전압(VDD)이 공급되는 전원단자, 12는 데이터기록시에 사용되는 예컨대 12.5V계통의 고전압(VPP)이 공급되는 전원단자, 13은 부유게이트와 제어게이트가 설계된 불휘발성트랜지스터로 구성된 메모리셀로서, 이 메모리셀(13)의 소오스는 OV의 기준전압(VSS)에 접속되어 있다. 또 14는 상기 메모리셀(13)을 선택하기 위한 복수의 N챈널 MOS트랜지스터로 구성된 Y셀렉터, 15는 이 Y셀렉터(14)와 상기 전원단자(12)사이에 소오스ㆍ드레인 사이가 삽입된 기록제어용 N채널 MOS트랜지스터, 16은 기록용 데이터에 다른 신호가 공급되는 기록제어용 버퍼, 17은 상기 전원단자(12)에 공급되는 전원전압(VPP)을 소정치만큼 강하시키는 전원강하회로로서, 여기서 강하된 전압(VPP')은 상기 기록제어용 버퍼(16)에 전원전압으로서 공급된다. 그리고 18은 상기 양 전원단자(11,12)에 공급되는 전원전압(VDD,VPP)을 절환출력하는 전원절환회로, 19는 이 전원절환회로(18)의 출력전압(SW)이 전원전압으로서 공급되는 어드레스용 버퍼이다.
이러한 구성에서 데이터기록시 메모리셀(13)이 선택된다고 하면, 이 메모리셀(13)의 제어게이트에는 어드레스용 버퍼(19)로부터 출력되는 고전압(VPP)이 인가되는 한편, 기록제어용 버퍼(16)로부터는 기록용 고전압(VPP)보다도 소정치만큼 낮은 전압(VPP')이 출력되고, 이에 따라 트랜지스터(15)를 매개해서 Y셀렉터(14)에 VPP'-Vth의 전압이 공급되며, 이 전압이 상기 메모리셀(13)의 드레인에 인가되어 상기 메모리셀(13)에서 데이터의 기록이 수행된다.
한편, 도시되지 않은 비선택 메모리셀의 드레인에도 상기 전압(VPP'-Vth)이 인가되지만, 이 전압치에 대해서는 상기 드레인에 전압이 인가되어도 부유게이트로부터 전자가 방출되지 않도록 상기 제9도중의 전계(E0)와 상기 제8도중의 절연막두께(tox1)를 곱한 값 이하로 설정하는 한편, 상기 제4도에 도시된 기록 특성을 손상시키지 않는 드레인전압이상으로 설정함으로써 독출속도의 저하라던지 기록속도의 악화를 초래하지 않고서 비선택 메모리셀에서의 전압스트레스에 의한 데이터의 열화를 해소할 수 있게 된다.
제2도는 상기 실시예 회로에서의 기록제어용 버퍼(16)와 전원강하회로(17)의 구체적인 구성을 나타낸 회로도로서, 이 전원강하회로(17)은 전압강하용 N챈널 MOS트랜지스터(21)와, 게이트에 전압(VDD)이 공급되는 P챈널 MOS트랜지스터(22) 및, 바이어스전류설정용 디플리션형(depletion 型) MOS트랜지스터(23)로 구성되어 있고, 상기 트랜지스터(21,22)는 모두 인헨스먼트형(enhancement 型)이 사용된다.
여기서, 상기 트랜지스터(23)에 의해 소정의 바이어스전류가 흐르게 되어 고전압(VPP)이 VDD보다도 어느정도 높은 경우이면 트랜지스터(22)가 턴온되어 출력노드(24)에는 VPP보다도 트랜지스터(21)의 임계치전압(Vth)만큼 낮은 전압(VPP')이 출력된다. 여기서, 상기 트랜지스터(22)를 설치한 이유는 상기 전원단자(12)에 통상의 전원전압(VDD)이 공급될때 이 트랜지스터(22)를 오프상태로 하여 쓸데 없는 전류가 흐르지 않도록 하기 위함이다.
한편, 기록제어용 버퍼(16)는 전압(VDD)이 전원전압으로서 공급되는 CMOS인버터(31)와, 이 인버터(31)의 출력노드(32)와 노드(33)사이에 직렬로 삽입되어 있으면서 게이트에 전압(VDD) 또는 전압(VPP')이 공급되는 N챈널 MOS트랜지스터(34,35), 전압(VPP')과 출력노드(36)사이에 삽입되어 있으면서 게이트가 상기노드(33)에 접속된 P챈널 MOS트랜지스터(37), 상기 출력노드(36)와 기준전압(VSS)사이에 삽입되어 있으면서 게이트가 상기 노드(32)에 접속된 N챈널 MOS트랜지스터(38) 및, 전압(VPP')과 노드(33)사이에 삽입되어 있으면서 게이트가 출력노드(36)에 접속된 P챈널 MOS트랜지스터(38)로 구성되어 있다.
이러한 구성에 있어서, 인버터(31)에 공급되는 입력데이터가 VDD계통의 1레벨이면 노드(32)가 VSS로 되어 트랜지스터(37)를 매개해서 출력노드(36)가 VPP'로 충전되고, 이때 트랜지스터(15)를 매개해서 상기 메모리셀(13)의 드레인에 인가되는 전압은 VPP보다도 트랜지스터(15)의 임계치전압(Vth)만큼 저하된 VPP-2Vth로 되는 한편, 인버터(31)에 공급되는 입력데이터가 “0”레벨이면 노드(32)는 VDD로 되어 트랜지스터(38)를 매개해서 출력노드(36)가 VSS로 방전된다.
여기서, 기록제어용 버퍼(16)의 출력노드(36)에 나타나는 전압이 VPP-2Vth인 때 기록전류로서 예컨대 16mA정도 흐르게 되고, VPP로서 12.5V가 공급되는 경우 상기 메모리셀(13)의 드레인에 인가되는 전압은7V정도로 되는데, 이 값은 상기 제8도중의 막두께(tox1)을 200Å으로 설정하면서, 상기 프로그램시간(Tpw)이 25㎲라고 가정하면, 전압스트레스에 의한 전자의 방출이 개시되는 8V보다도 충분히 낮고, 또 드레인전압이 프로그램시간(Tpw)에 영향을 끼치는 6V보다는 충분하게 높은 전압이다. 여기서, 데이터기록시에 종래의 드레인전압인 VPP-Vth를 견딜 수 있는 메모리셀의 절연막두께의 하한치는 240Å정도이고, 이러한 막두께로 메모리셀을 구성하면 독출시에 셀전류가 감소되어 억세스시간이 약 10ns정도 악화되게 된다.
제3도는 상기 실시예회로에서 전원강하회로(17)의 다른 구체적인 구성을 나타낸 화로도로서, 이 회로에서는 전압(VPP)과 출력전압(VPP) 얻어지는 출력노드(41)에 n개의 N챈널 MOS트랜지스터(42)를 직렬로 접속시킴으로써 (VPP)보다도 트랜지스터(42)의 임계치전압(Vth)의 n개분만큼 낮은 전압을 VPP'전압으로서 얻을 수 있도록 되어 있다.
또, 본 발명은 메모리셀의 게이트절연막으로서 예컨대 산화막, 질화막, 산화막으로 이루어지는 복합막(ONO막)을 사용한 경우에 보다 큰 효과를 발휘할 수 있는바, 이러한 복합막은 단층막보다도 내압이 높을뿐만 아니라 제어게이트에 고전압을 인가해도 부유게이트내의 전하가 제어게이트로 방출되는 것이 적기 때문이다. 따라서, 상기 메모리셀(13)에서는 상기 제8도중의 제어게이트(75)와 부유게이트(74)사이의 절연막(76)으로서 ONO막과 같은 복합막을 사용하면 보다 효과적으로 된다.
[발명의 효과］
이상에서 설명한 바와 같이 본 발명에 의하면 독출속도의 저하라던지 기록속도의 악화를 초래하지 않고서 비선택 메모리셀에서의 전압스트레스에 의한 데이터의 열화를 해소시킬 수 있는 반도체장치를 제공할 수 있게 된다.

Claims (3)

  1. 데이터 독출용 제1전원전압(VDD)이 공급되는 제1전원단자(11)와, 데이터기록용 제2전원전압(VPP)이 공급되는 제2전원단자(12), MOS형 부유게이트 트랜지스터로 이루어진 메모리셀(13), 상기 제1 및 제2전원단자에 공급되는 제1 및 제2전원전압을 절환해서 출력하는 전원절환회로(18), 상기 제2전원단자에 공급되는 제2전원전압을 강하시켜 출력하는 전원강하회로(17), 상기 전원절환회로의 출력전압이 전원전압으로서 공급되는 한편 그 출력을 상기 메모리셀의 게이트에 공급해주는 게이트전위제어회로(19) 및, 상기 전원 강하회로의 출력전압이 전원전압으로서 공급되는 한편 그 출력을 상기 메모리셀의 드레인에 공급해주는 드레인전위제어회로(16)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 전원절환회로(18)는 상기 메모리셀에서의 데이터독출시에는 상기 제1전원단자(11)에 공급되는 제1전원전압(VDD)을 출력하게 되고, 데이터기록시에는 상기 제2전원단자(12)에 공급되는 제2전원전압(VDD)을 출력하도록 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제1항에있어서, 상기 전원강하회로(17)는 상기 제2전원전압(VPP)보다도 MOS트랜지스터의 임계치전압이상 낮은 전압을 출력하도록 구성된 것을 특징으로 하는 반도체기억장치.
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