JPS60147165A - 不揮発性半導体メモリセル及びその使用方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は不揮発性半導体メモリセル、特に絶縁ゲート電
界効果半導体素子からなる不揮発性半導体メモリセル及
びその使用方法に関する。

（従来技術） 近年の不揮発性半導体メモリセル（以下、メモリセルと
いう。）の発展には目ざましいものがあシ種々の製品が
考案発表されてい・る。しかしそれらの中で特に、スタ
ックドゲート型絶縁ゲート’ｔ　７界効果半導体素子を
利用したメモリセルは、その製造方法の容易さ及びデー
タ保持等の信頼性の高さから広く普及している。しかも
その記憶容置はメモリセル寸法の縮小Ｉ（より大容曖化
が非酸に進んでいる。しかしメモリセル寸法の縮小や高
能力化に伴ないソース・ドレイン間耐圧、ドレインアバ
ランシェ耐圧の減少が問題になってきている。

この乏めプログラミング電圧の設定にも制限が加えられ
、低電圧によるメモリセルプログラミングの要請、が大
きくなってきている。

ところがかかるメモリセルは、制御ゲート電極及びドレ
イン４極に電圧全印加しチャンネル゛ｔ！Ｌ流を流すモ
ードで動作する。仁の結果、プログラミングはドレイン
電界により加速され定エレクトロンがホットエレクトロ
ンとなり浮遊ゲート絶縁膜に注入されることで行われる
。この現象はホットエレクトロン注入現象としてよく知
られている。メモリセルは読出し時にも同一モードで動
作するが、従来は、プログラミング電圧が高く読出し時
の動作電圧との差が大きく設定できた几め続出し時のホ
ットエレクトロン注入現象は問題にならなかった。とこ
ろがメモリセルを低電圧プログラミング用に設計すれば
、読出し一作鑞圧との差が小さくなシ％続出し時にも緩
やかにプログラミングが進むことが起こってくる。この
現象はすでに“ソフトライト”現象としてよく仰られて
いる。

この“ソフトライト”現象は、通常の読出し電圧に対し
てだけでなく、瞬間的に発生するサージ電圧などに対し
ても考慮されなければいけない。

従りて、この現象は長期使用時の保持データの変化など
信頼性上の大きな問題となる。ま几低プログラミング電
圧を有するメモリセル構造の設計。

製造においても、それらの自由度を少なくしてしまうと
匹う問題を発生する。次にこれらの問題点を従来のメモ
リセルを例にとって具体的に説明する。

第１図は、従来のメモリセルの一例の要部を示す断面図
でちる。１は一導電型の半導体基板、２゜３はそれぞれ
反対導戒型不純物拡層からなるソース領域及びドレイン
領域、４はプログラミングを容易にするために導入され
た半導体基板ｌと同一導電型のチャネルドーピング領域
、５は第１のゲート絶縁膜、６は浮遊ゲート電極で他の
部分と慮気的に絶縁されている。７は第２のゲート絶縁
膜、８は制御ゲート成極、９はソース電極、１０はドレ
イン′戒極、１１はフィールド絶縁膜である。この従来
のメモリセル構造では、ソース・ドレイン領域２．３の
拡攻層は、浮遊ゲート１．極６にセルファラインに形成
され、ソース・ドレインが同−形状金有する構造が一般
的である。

上目己のように、このメモリセルは、プログラミング時
にも読出し時にも同一のモード、すなわちｉ１ｉ！Ｉ鍔
ゲート電極８とドレイン′電極１０に電圧を印加し、ソ
ース４ｔｉ９を低１位にしチャネル電流全光すモードで
動作する。

しかも従来は、メモリセルアレイを構成する場もそのド
レイン電極は続出し時もプログラミング時も同一の不純
物拡散層から取出したものを固定して使用していｔｏと
ころがこのメモリセル構造において、プログラミング電
圧の低下をはかれば、必然的にプログラミング時のドレ
イン電界と読出し時のドレインφ亀界の差が小さくなり
、“ソフトライト”現象が問題となって（る。

第２図は、従来のメモリセルでのプログラミング時（制
御ゲート電圧Ｖｃａ＝　１３　Ｖ、ドレイン螺圧Ｖ、ｐ
＝６Ｖ）、ｇｆｆｉＬ時（Ｖｃｏ＝５Ｖ、ＶＩ）＝２．
５Ｖ）におけるメモリセルのスレッシュホールド亀圧Ｖ
Ｔの読出し、プログラミング時間ｔに対する変動量ΔＶ
Ｔを示す’（？性図である。メモリセル畦、低電圧で十
分速くプログラミングが行なわれるよう設計されている
ので、読出し時の動作電圧とプログラミング電圧との差
は小さくなっている。しかし、低電圧での読出し時にお
いて長時間の繰返し動作時に、メモリセルのスレッシュ
ホールド電圧ＶＴの増加が起こり、このため１０〜１０
’（６）程度の読出し時において、メモリセルのスレッ
シュホールド電圧ＶＴはセンス回路の“ｌ”。

“０”判定スレッシュホールド電圧Ｖｔｏｉ越えデータ
の反転が起こってしまう。このような現象を避ける几め
には読出し電圧をプログラミング電圧の低電圧化に応じ
て低く設定する必要がある。しかしこれは読出し時に流
せるメモリセルのオン電流の低下を引起しセンス回路の
能力及び設計に負担がかかることになる。すなわち、従
来のメモリセルには、′ソフトライト”現象の発生に伴
う種々の間頃点がある。

（発明の目的） 本発明の目的は、Ｌ記問題点ｔ−解消することにより、
低プログラミング逍圧設計においても。

“ソフトライト”間頓が発生せず安定に動作するところ
の不揮発性半導本メモリセル及びその使用方法を提供す
ることにある。

（発明の構成） 本発明の不揮発性半導体メモリセルは、−導電型の半導
体基板の一生面の所ポの領域に設けられた反応導磁型の
、ｉｇｌ、第２の領域と、該第１．第２の領域に挾まれ
友前記半導体基板の一生面からなるチャネル領域と、該
チャネル領域を覆うごとく設けられｔ第１のゲート絶縁
膜と、該第１のゲート絶縁幌上に他の部分から１気的に
絶縁され几浮遊ゲート鎮極とヲＩＪえる不暉発性半導体
メモリセルにおいて、前記第１．第２の領域が、前記第
１の４峨と前記半導体基板間に形成されるＷＪｌの空乏
層電界の強さが前記＄２の領域と前記半導体基板間に形
成される第２の空乏層電界の雀さよ抄も強くなる工うに
構成されてなることからなっている。

又５本発明の不揮発性半導体メモリセルの使用方法は、
本発明の不揮発性半導体メモリセルを、プログラミング
時においては前記第１の領域をドレイン領域前記第２の
領域をソース置載とし、読出し時においては前記第２の
領域をドレイン領域前記第１の＠＠１ソース領域として
１吏用することからなっている。

（実施例） 以下、本発明の実ｍ（！ＩＪについて図面ｔｌ−参照し
て説明する。

第３図は本発明のメモリセルの第１の実施例の要Ｓｔ示
す断面図である。

本実施例は、−導電型の半導体基板２１の一生面の所定
の領域に設けられ几反対導電型の第１゜第２の領域２２
．２３と、この第１．第２の領域２２．２３に挾まれ九
半導体基板２１の一生面に設けられたチャネル領域とし
ての一導電型のチャネルドーピング領域２４と、このチ
ャネルドーピング領域２４を覆うごとく設けられたｉｔ
のゲート絶縁膜２５と、この第１のゲート絶縁膜２５上
に他の部分から屯気的に絶縁された浮遊ゲート電極２６
とこの浮遊ゲート電極２６を覆うごとく設けられた第２
のゲート絶縁膜２７と、この雨２のゲート絶縁膜２７上
に接して設けられた判御グー）を極２８’を含むメモリ
セルにおいて、第１の領域２２と半導体基板２１間に形
成される第１の空乏ｒｆ＆　電界の強さが第２の領域２
３と半導本基板２１間に形成される第２の空乏層電界の
強さよりも強くなるように、第２の領域２３の不純物濃
度を第１の領域２２の不純物濃度よりも１氏くしたこと
から成っている。

なお、同図で２９は第１の＠賊亀１水、３０は第２の領
域電極、３１はフィールド絶縁膜である。

すなわち、第２の須Ｉ或２３の不純物＃度は第１の領域
２２のそれよりも低いので、第２の領域における空乏層
電界は第１の領域２２のそれよりも弱くなる。

従って、本実施例のメモリセルにおいて、プログラミン
グ時には、空乏１稽′１界の強い第１の領域２２ｔ″ド
レイン領域、空乏層電界の弱い第２の領域２３全ソース
領域となるように第１の領域ＦＩＥ極２９と第２の領域
を極３０間に所定のシ圧を印加し、一方読出し時には、
これと反対にｉ２の領域２３がドレイン領域、第１の領
域２９がソース領域になるように所定の１圧を印加する
。

かくすることにより、プログラミング時には強められた
ドレインα界が得られ、低ドレインル圧でも効率の良い
プログラミングが実現でき、一方読出し時には弱められ
定ドレイン屯界により、ホットエレクトロンの注入が抑
制され“ノットライト現象が防止できる。

本実施例においては、プログラミング時にソース領域に
空乏ＩＩ覗電界弱い第２の領域２３が用い　２られる点
、従来例のプログラミング時と条件が異なることになる
。しかしプログラミング効率はドレイン電界だけで決定
されるので、ノース・ドレイン間の距離全同一にすれば
同じプログラミング特性を得ることができる。

第４図は本発明のメモリセルの第２の実施例の要部を示
す断面図である。

本実施列は、第２の領域３２の不捕物虚度が。

第１の碩威２２よりも低く、かつ第２の領域３２の妾什
深さが第１の領域２２の接合深さよりも栗いことからで
きている。すなわち、本実施例は第３図の第１の実施例
に比べて、第２の領域３２の接合深さがより深くなって
いるために、接合周縁の曲率半径が犬となり、空乏１ｉ
ｉｔ界の強さ、従って読出し時におけるドレインα界の
強さがより弱められることになり、より一層“ソフトラ
イト”現象の発生を防止できる。

第５１凶は本発明のメモリセルの第３の実施例の要部を
示す断面図である。

本実施例は、第２の領域３２′が、第１の領域２２とほ
ぼ同じ第３の領域３３と、この第３の領域３３の外周に
接して設けられその不純物濃度が第１の領域２２の不純
物濃度よりも低い第４の領域３４とからなることででき
ている。

すなわち１本実施例においては、＠２の領域３２′を不
純濃度の高い第３の領域３３を設けることにより、第４
図の第２の実施例で問題と考えられる読出し時における
ドレイン領域における等価抵抗の高くなるのを軽減した
もので、より浸れｔ特性のメモリセルが得られる。

第６図は１本発明の第４の実ｍ例の反部を示す断面図で
ある。

本実施例は、第２の領域３２“が、浮遊ゲート電極２６
との重なりを有せず設けられた高不純物濃度の第５の領
域３６と、この第５の領域３６と浮遊ゲートｇ極２６下
の間に設けられその不純物濃度が第５の領域３６の不純
物濃度よシも低い第６の領域３５とからなることででき
ている。

本実施例によると、読出し時において、第２の領域３２
“の空乏層は、低不純物濃度の第６の領域３５内に拡が
る之め、ドレイン′電界は大きく緩和され、より“ソフ
トライト”現象の発生全防止することができる。

第７図は、第６図の第４の実施例のメモ＋７セルについ
て、上記のプログラミング時及び読１慣し時における、
メモリセルのスレッシュホールド１圧ＶＴに対する読出
し、プログラミング時１司ｔＫ対する変動量ΔＶＴｆ示
す特性図である。実効チャンネル長は第２図に示した従
来例のメモ１）セルと同一である。プログラミング時（
ＶＣＧ＝　ｌ　３　Ｖ。

ＶＤ＝６　Ｖ　）のスレッシュホールド電圧ＶＴの変化
特性は第２図とほぼ同一であるものの、続出し時（Ｖｃ
ｃ　＝　５　Ｖ　、　Ｖ　Ｄ　＝　２．５　Ｖ　）　（
Ｄ　スＬ’　ツ’／　ｚ　ホールド電圧ＶＴの変化は全
くない。従って、長期間繰返し続出し及びサー　ジ電圧
等による“ソフトライビ現象はなく信頼性も高い、又、
これら実施例のメモリセルによると、スレッシュホール
ド這王ＶＴの非刈称註は少なく、製造・条件に上る特性
変動の小さいメモリセＩしが得られる。

更に、これら実施例によると°“ソフトドライ”現象が
問題にならなくなることから、低プログラミング電圧に
対応したメモリセル構欲の設δ干も゛自由になる。例え
ば第１のゲート絶縁膜の薄膜イヒ。

プログラミングモード時のドレイン領域（第１の領域）
の浅い接合化、チャネルドーピング領域の不純物濃度の
高濃度化、チャネル長の短チヤネル化等が、プログラミ
ング電圧に応じて自由に進めることができる。という効
果が付加される。

なお、本発明は上記の実施例に限定されるものではなく
、要は、空乏層電圧の強い第１の・領域と、空乏層の弱
い第２の領域と全備え、グログラミング時には第１の領
域をドレイン領域、読出し時には＠２の領域をドレイン
領域として使用することにより達せられる。

なお又、以上の説明は、すべてスタックドゲート型 できた。このメモリセルは一般にＮチャンネｌし型が使
用される例が多い。しかしその’ａｎＢの意力１らＰチ
ャンネル型であってもよい。又、スタックドゲート型の
メモリセルだけでなく　’１ｉｌＪＩ卸ゲート屈極　７
のないいわゆるＦＡＭＯ８型でも本発明を適用すること
は可能である。

（発明の効果） 以上、詳細に説明しｔとおり５本発明によれば、空乏層
電界の強い第１の領域と、空乏層電界の弱い第２の領域
を備えｔ不揮発性半導体メモリセルを用い、プログラミ
ング時には第１の領域をドレイン領域、読出し時には第
２の領域全ドレイン領域として使用することにより、従
来問題とされた“ソフトライト”現象の発生を防止する
ことができ、プログラミング効率が良く信頼性の高い不
揮発性半導本メモリセル及びその使用方法が得られる。

さらに、低プログラミング電圧に対応したメモリセルの
設計の自由度や製造上の余裕Ｉｆヲ増すという効果が付
加される。

【図面の簡単な説明】

第１図は従来の不揮発性半導体メモリセルの要部金示す
：＠面図、第２図はそα持性図％第３図。 第４図、第５図及び第６図はそれぞれ本発明の不揮発性
半導体メモリセルの４１．第２．第３及び第４の実ＩＭ
列の要部金示す断面図、第７図は第４の実ａｎの特性図
である。 １・・・・・・半導体基板、２・・・・・・ソース領域
、３・・・・・・ドレイン領域、４・・・・・・チャネ
ルドーピング領域、５・・・・・・第１のゲート絶鏝゛
膜、６・・団・浮遊ゲート電極、７・・・・・・第２の
ゲート絶縁膜、８・旧・・＋ｊＩＪ（ＩＩＪゲーグー４
１．９・・・・・・ソース電極、１０・・・・・・ドレ
イン１極、１１・・・・・・フィールド絶縁膜、２１・
・・・・・半導体基板、２２・・・・・・第１の領域、
２３・・・・・・第２の領域、２４・・・・・・チャネ
ルドーピング領吠、２５・・・・・・第１のゲート絶縁
膜、２６・・・・・・浮遊ゲート電極、２７・・・・・
・第２の’ｌ−ｗｍｔ　２ｓ・・・・・・制御ゲート電
極。 ２９・・・・・・第１の領域電極、３０・・・・・・第
２の領域電極、３１・・・・・・フィールド絶縁膜、３
２．３２’。 ３２“・・・・・・第２の領域％　３３・・・・・・第
３の領域、３４・・・・・・第４の領域、３５・・・・
・・第５の領域、３６・・・・・・第６の領域、ｔ・・
・・・・時間、ΔＶＴ・・・・・・スレッシュホールド
電圧ＶＴの変＠址。 第１回 イ　−３　４　−／　６　ｔ　２　Ｊ　す　ｔ４１Ｏｌ
ρ　／ｌ）　１０　／ｌ）　１０　／θ　／ρ　ｌθ　
／ρ　ｌθｔ（Ｓｅり 茅Ｚ侶 察３Ｓ！１ 茅４回 亭を回

Claims (1)

1. 【特許請求の範囲】 （１）−導電型の半導体基板の一生面の所定の領域に設
   けられた反対導電型の第１．＠２の領域と、該第１．第
   ２の領域に挾まれ几前記半導体基板の一生面からなるチ
   ャネル領域と、該チャネル領域を覆うごとく設けられた
   第１のゲート絶縁膜と、該第１のゲート絶縁膜上に他の
   部分から電気的に絶縁された浮遊ゲート成極とを含む不
   揮発性半導体メモリセルにおいて、前記Ｍｌの領域と前
   記半導体基板間に形成される第１の空乏層電界の強さが
   前記第２の領域と前記半導体基板間に形成される第２の
   空乏層電界の強さよりも強くなるように前記第１．第２
   の領域が構成されてなることを特徴とする不揮発性半導
   体メモリセル。 ２）浮遊ゲート電極上に該浮遊ゲート電極を覆うごとく
   設けられ定第２のゲート絶縁膜と、該第２のゲート絶縁
   膜上に接して設けられた制御ゲート電極を含む特許請求
   の範囲第ｔ１１項記載の不揮発性半導体メモリセル。 、３）第２の領域の不純物濃度が、第１の領域の不純物
   濃度よりも低いことからなる特許請求の範囲第（１）項
   あるいは第（２）項記載の不揮発性半導体メモリセル。 ：４）第２の領域の不純物濃度が、第１の領域の不純物
   濃度よりも低く、かつ第２の領域の接合深さが前記第１
   の領域の接合深さよりも深いことからなる特許請求の範
   囲！（１）項あるいは第（２）項記載の不揮発性半導体
   メモリ。 （５）　第２の領域が、第１の領域とほぼ同じ＄３の領
   域と該第３の領域の外周に接して設けられその不純物濃
   度が前記第１の領域の不純物濃度よシも低い第４の領域
   とからなる特許請求の範囲第（１）項あるいは第２項記
   載の不揮発性半導体メモリセル。 （６）第２の領域が、浮遊ゲート１極との重なりを有せ
   ず設けられた第５の領域と、該第５の領域と前記浮遊グ
   ーｈＦＩＥｆｆｉ下の間に設けられその不純物濃度が前
   記第５の領域の不純物濃度よりも低い第６の領域とから
   なる特許請求の範囲第（１）項あるいは第（２）項記載
   の不揮発性半導体メモリセル。 （７）−導電型の半導体基板の一生面の所定の領域に設
   けられｔ反対導電型の第１．＄２の領域と。 該４！１．第２の領域に挾まれＬ＠１１記半導体基体の
   一生面からなるチャネル領域と、該チャネル領域を覆う
   ごとく設けられた第１のゲート絶縁膜と、該第１のゲー
   ト絶縁膜上に他の部分からシス的に絶縁された浮遊ゲー
   ト電極と金備える不揮発性半導体メモリセルにおいて、
   前記＄１の領域と前記半導体基板間に形成される第１の
   空乏１−電界の強さが前記第２の領域と前記半導体基板
   間に形成される窮２の空乏層電界の強さよりも強くなる
   ように前記第１．　第２の領域が構成されてなる不揮発
   性半導体メモリセルを、プログラミング時に訃いては前
   記第１の領域をドレイン領域前記第２の領域をノース領
   域とし。 読出し時においては前記第２の領域をドレイン領域前記
   第１の領域全ソース須咳として開用することｔ−特徴と
   する不揮発性半導体メモリセルの使用方法。