KR100280806B1 - 플래쉬 메모리 셀 및 그 구동 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000005549 size reduction Methods 0.000 abstract 1
- 230000005641 tunneling Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 셀 및 그 구동 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
일반적인 단위 셀에서 약 20%의 면적을 차지하는 소오스 영역에 의해 셀의 사이즈의 축소에 한계가 도달해 있어 셀 사이즈를 줄일 수 있도록 한다.
3. 발명의 해결 방법의 요지
본 발명에서는 반도체 기판상의 선택된 영역에 형성된 접합부의 둘레를 따라 속이 빈 원통형으로 플로팅 게이트를 형성하고, 상기 원통형으로 형성된 플로팅 게이트의 내부 및 상부에 유전체막을 형성하며, 상기 속이 빈 원통형의 플로팅 게이트의 원통 부분이 매립되어 상기 접합부와 접속되고 상부는 배선 형태를 갖도록 콘트롤 게이트를 형성한다.
Description
본 발명은 플래쉬 메모리 셀(flash memory cell) 및 그 구동 방법에 관한 것으로, 특히 반도체 기판상의 선택된 영역에 형성된 접합부의 둘레를 따라 속이 빈 원통형으로 플로팅 게이트를 형성하고, 상기 원통형으로 형성된 플로팅 게이트의 내부 및 상부에 유전체막을 형성하며, 상기 속이 빈 원통형의 플로팅 게이트의 원통 부분이 매립되어 상기 접합부와 접속되고 상부는 배선 형태를 갖도록 콘트롤 게이트를 형성하므로써 같은 디자인 룰을 가지는 기존의 플래쉬 메모리 셀에 비해 40% 정도의 면적을 축소할 수 있는 플래쉬 메모리 셀 및 그 구동 방법에 관한 것이다.
비휘발성 메모리의 응용 분야중 하나인 대용량 기억(mass storage)용 메모리의 개발은 기존의 하드 디스크나 플로피 디스크등과 같은 마그네틱 대용량 기억 수단(magnetic mass storage)에 비해 저전력 소모(low power consumption), 작은 사이즈, 속도등의 장점으로 개발이 가속화되고 있다. 그러나, 마그네틱 대용량 기억 수단의 용량은 현재 수기가(giga)를 실용화한 상태이나, 비휘발성 메모리(flash memory)의 용량은 현재 64M, 256M 비트에 머물러 있는 상태이다.
일반적인 플래쉬 메모리 셀의 단면도를 도 1에 도시하였다. 반도체 기판(11) 상부의 선택된 영역에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)가 순차적으로 적층된 스택 게이트 구조가 형성되고, 반도체 기판(11)상의 선택된 영역에 소오스(16) 및 드레인(17)이 형성된다.
이러한 구조를 갖는 플래쉬 메모리 셀은 기판, 소오스, 드레인 및 콘트롤 게이트의 네 단자로 구성된다. 이 네 단자중 드레인(비트라인)과 콘트롤 게이트(워드라인)는 1개의 셀을 액세스하기 위해 꼭 필요하며, 전류의 공급원인 소오스는 프로그램, 소거, 독출등 모든 동작에서 그라운드 상태이고, 기판도 마찬가지로 모든 동작에서 그라운드 상태이다.
일반적으로 단위 셀에서 소오스 영역이 차지하는 면적은 약 20%가 되고, 이 소오스 영역에 의해 셀의 사이즈의 축소(shrink)가 한계에 도달해 있다.
따라서, 본 발명은 단위 셀의 면적을 극도로 줄일 수 있어 고집적화에 기여할 수 있는 플래쉬 메모리 셀 및 그 구동 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 반도체 기판상의 선택된 영역에 형성된 접합부와, 상기 접합부의 둘레를 따라 속이 빈 원통형으로 형성된 플로팅 게이트와, 상기 접합부와 플로팅 게이트 사이에 형성된 터널 산화막과, 상기 원통형으로 형성된 플로팅 게이트의 내부 및 상부에 형성된 유전체막과, 상기 속이 빈 원통형의 플로팅 게이트의 원통 부분이 매립되어 상기 접합부와 접속되고 상부는 배선 형태를 갖는 콘트롤 게이트를 포함하여 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 구동 방법은 반도체 기판 상부의 선택된 영역에 속이 빈 원통형으로 형성된 플로팅 게이트의 원통 부분에 매립되고 상부는 배선 형태를 갖는 콘트롤 게이트에 -6V 내지 -15V, 상기 반도체 기판에 -6V 내지 -18V를 인가하여 프로그램 동작을 수행하고, 상기 콘트롤 게이트에 6V 내지 15V, 상기 반도체 기판에 3V 내지 12V를 인가하여 소거 동작을 수행하며, 상기 콘트롤 게이트에 0V 내지 5V, 상기 반도체 기판에 0V 내지 -5V를 인가하여 독출 동작을 수행하는 것을 특징으로 한다.
도 1은 일반적인 플래쉬 메모리 셀의 단면도.
도 2(a) 및 도 2(b)는 본 발명에 따른 플래쉬 메모리 셀의 3차원 분해도 및 이의 결합도.
도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 단면도.
도 3은 네가티브 게이트 스윕에 따른 드레인 전압의 변화 그래프.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 반도체 기판 12 및 23 : 터널 산화막
13 및 24 : 플로팅 게이트 14 및 25 : 유전체막
15 및 26 : 콘트롤 게이트 16 : 소오스
17 : 드레인 22 : 접합부
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a)는 본 발명에 따른 플래쉬 메모리 셀의 3차원 분해도이고, 도 2(b)는 이의 결합도이다.
도시된 바와 같이 반도체 기판(21)상에 접합부(22)가 형성되어 있고, 반도체 기판(21) 상부에 속이 빈 원통형의 플로팅 게이트(24)와 원통형의 돌출부를 갖는 막대형의 콘트롤 게이트(26)로 이루어져 있다. 속이 빈 원통형의 플로팅 게이트(24)와 반도체 기판(21) 사이는 70∼120Å의 터널 산화막(도시안됨)으로 절연되어 있고, 속이 빈 원통형의 플로팅 게이트 내부에는 200∼2500Å 사이의 두께를 가진 유전체막(25)이 형성되어 원통형의 플로팅 게이트(24)와 여기에 매립되도록 형성되는 콘트롤 게이트(26)의 원통형의 돌출부를 전기적으로 절연한다. 반도체 기판(21)상에 형성된 접합부(22)는 콘트롤 게이트(26)와 전기적으로 연결된다.
도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 단면도로서, 반도체 기판(21) 상의 선택된 영역에 접합부(22)가 형성되며, 반도체 기판(21) 상부에 터널 산화막(23)이 접합부(22)의 둘레에 속이 빈 원통형으로 형성된다. 터널 산화막(23) 상부에 제 1 폴리실리콘막으로 이루어진 플로팅 게이트(24)가 역시 속이 빈 원통형으로 형성되고, 원통형으로 형성된 플로팅 게이트(24) 내부 및 상부에는 유전체막(25)이 형성된다. 유전체막(25)으로 절연된 원통형의 플로팅 게이트(24) 내부가 매립되어 접합부(22)와 접속되고, 상부에는 배선 형태로 형성된다.
상기와 같은 구조를 갖는 셀이 비휘발성 메모리로서의 역할을 하기 위해서는 프로그램 동작, 소거 동작 및 독출 동작을 수행할 수 있어야 한다.
프로그램 동작은 콘트롤 게이트에 -6V∼-15V의 전압을 인가하여 접합부와 플로팅 게이트 사이의 전위차로 접합부의 전자가 F-N 터널링 현상에 의해 플로팅 게이트로 옮겨지는 동작이다. 이때, 플로팅 게이트의 전위는 약 -3V∼-8V이다.
소거 동작은 프로그램 동작과 반대로 콘트롤 게이트에 6V∼15V의 전압을 인가하여 접합부와 플로팅 게이트 사이의 전위차로 플로팅 게이트의 전자가 접합부로 F-N 터널링 현상에 의해 옮겨지는 동작이다. 이때, 플로팅 게이트의 전위는 약 -1V∼0.5V이다.
독출 동작은 게이트 유도 누설 전류(gate induced leakage current)를 이용하는 것으로, 접합부가 상대적으로 게이트에 비해 포지티브 바이어스일 때, 접합부의 오버랩 부분에 깊은 접합부가 생겨 밴드투밴드 전류가 생긴다. 이 현상을 일반 트랜지스터에서 측정해 보면 도 3과 같이 네가티브 게이트 스윕(negative gate sweep)에 따른 드레인 전류의 변화를 볼 수 있다. 도 3은 소오스에 0V, 기판에 0V를 인가한 상태에서 게이트 전압을 -10V에서 3V까지 변화시키고, 드레인 전압을 0V에서 5V까지 변화시킬 때 드레인 전류와 기판 전류의 변화를 도시한 것이다.
독출시 드레인에 3V를 인가한 상태에서 셀이 프로그램 상태일 때 플로팅 게이트의 전위가 약 -8V 정도로 되어 드레인 전류는 약 100㎁ 정도 흐르고, 셀이 소거 상태일 경우 플로팅 게이트의 전위가 약 0V 정도로 되어 드레인 전류는 약 1㎀ 정도 흐른다. 따라서, 이 드레인 전류를 센싱하여 프로그램 상태와 소거 상태를 독출할 수 있다.
상술한 바와 같이 본 발명에 의하면 전류의 공급원 역할을 하는 소오스와 벌크의 역할을 합하여 벌크가 담당하게 하므로써 단위 셀에서 20% 정도의 면적을 차지하는 소오스 영역을 제거하고, 부가적으로 단위 셀에서 20% 정도의 면적을 차지하는 소자 분리 영역을 제거하므로써 같은 디자인 룰을 가지는 기존의 플래쉬 메모리 셀에 비해 40% 정도의 면적을 축소할 수 있다.
Claims (4)
- 반도체 기판상의 선택된 영역에 형성된 접합부와,상기 접합부의 둘레를 따라 속이 빈 원통형으로 형성된 플로팅 게이트와,상기 접합부와 플로팅 게이트 사이에 형성된 터널 산화막과,상기 원통형으로 형성된 플로팅 게이트의 내부 및 상부에 형성된 유전체막과,상기 속이 빈 원통형의 플로팅 게이트의 원통 부분이 매립되어 상기 접합부와 접속되고 상부는 배선 형태를 갖는 콘트롤 게이트를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀.
- 제 1 항에 있어서, 상기 터널 산화막은 70 내지 120Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀.
- 제 1 항에 있어서, 상기 유전체막은 200 내지 2500Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀.
- 반도체 기판 상부의 선택된 영역에 속이 빈 원통형으로 형성된 플로팅 게이트의 원통 부분에 매립되고 상부는 배선 형태를 갖는 콘트롤 게이트에 -6V 내지 -15V, 상기 반도체 기판에 -6V 내지 -18V를 인가하여 프로그램 동작을 수행하고, 상기 콘트롤 게이트에 6V 내지 15V, 상기 반도체 기판에 3V 내지 12V를 인가하여 소거 동작을 수행하며, 상기 콘트롤 게이트에 0V 내지 5V, 상기 반도체 기판에 0V 내지 -5V를 인가하여 독출 동작을 수행하는 것을 특징으로 하는 플래쉬 메모리 셀의 구동 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980061403A KR100280806B1 (ko) | 1998-12-30 | 1998-12-30 | 플래쉬 메모리 셀 및 그 구동 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980061403A KR100280806B1 (ko) | 1998-12-30 | 1998-12-30 | 플래쉬 메모리 셀 및 그 구동 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000044900A KR20000044900A (ko) | 2000-07-15 |
KR100280806B1 true KR100280806B1 (ko) | 2001-02-01 |
Family
ID=19568155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980061403A KR100280806B1 (ko) | 1998-12-30 | 1998-12-30 | 플래쉬 메모리 셀 및 그 구동 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100280806B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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- 1998-12-30 KR KR1019980061403A patent/KR100280806B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20000044900A (ko) | 2000-07-15 |
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