KR100776871B1 - 반도체 집적 회로 - Google Patents

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KR100776871B1
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마사따까 가또
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

고집적, 고속, 고신뢰적인 다중 기억 장치 형태의 불휘발성 메모리를 제공한다.
이산적으로 트랩을 포함하는 게이트 절연막(2) 및 메모리 게이트 전극(7)을 갖는 메모리 트랜지스터부(Trmc)를 포함하고, 그 양측에 스위치 게이트 전극(6-1, 6-2)을 구비한 스위치 트랜지스터부(Trsw)를 포함한다. 이산적으로 트랩을 포함하는 게이트 절연막(2)은 정보 전하를 저장하기 위한 이산적 트랩을 갖고, 국소적인 캐리어의 주입이 가능하며, 1개의 메모리셀은 적어도 2 비트 분량의 정보를 축적하는 다중 기억 장치를 이룬다. 스위치 게이트 전극을 구비한 스위치 트랜지스터부 (Trsw)는 소스 사이드 주입 방식을 실현한다. 메모리 트랜지스터부는 그것과 자기 정합적으로 형성된다. 메모리 트랜지스터부의 메모리 게이트 전극(7)은 워드라인 (5)에 접속되어 워드라인 단위에서의 소거가 가능하게 된다.
반도체 집적 회로, 다중 기억 장치, 불휘발성 메모리, 스위치 트랜지스터부, 메모리 트랜지스터부, 워드라인, 소스라인, 비트라인

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명에 따른 반도체 집적 회로가 사용하는 불휘발성 메모리셀의 기본적 형태로써 l개의 메모리셀 트랜지스터부와 2개의 스위치 트랜지스터부로 이루어지는 불휘발성 메모리셀을 예시하는 단면도이다.
도 2는 본 발명에 따른 반도체 집적 회로가 사용하는 불휘발성 메모리셀의 기본적 형태로써 2개의 메모리셀 트랜지스터부와 1개의 스위치 트랜지스터부로 이루어지는 불휘발성 메모리셀을 예시하는 단면도이다.
도 3은 본 발명자가 사전에 검토한 NROM 메모리셀의 제 l의 기록 판독 형태를 도시하는 설명도이다.
도 4는 본 발명자가 사전에 검토한 NROM 메모리셀의 제2의 기록 판독 형태를 도시하는 설명도이다.
도 5는 NROM 메모리셀의 평면 레이아웃도이다.
도 6은 NROM의 페이지 소거 동작의 설명도이다.
도 7은 NROM의 칩 소거 동작의 설명도이다.
도 8은 NROM 의 기록 동작의 설명도이다.
도 9는 NROM 의 판독 동작의 설명도이다.
도 10은 본 발명자가 사전에 검토한 다른 메모리셀의 설명도이다.
도 11은 본 발명자가 사전에 검토한 또 다른 메모리셀의 설명도이다.
도 12는 도 11의 메모리셀에 대한 선택, 비선택의 바이어스 관계를 예시한 설명도이다.
도 13은 불휘발성 반도체 메모리 장치의 일례를 나타내는 블록도이다.
도 14는 본 발명에 따른 제1 형태의 불휘발성 메모리셀을 제1의 기록·판독 형태에 주목하여 도시하는 단면도이다.
도 15는 본 발명에 따른 제1 형태의 불휘발성 메모리셀을 제2의 기록·판독 형태에 주목하여 도시하는 단면도이다.
도 16은 도 14 및 도 15의 메모리셀의 레이아웃 패턴이다.
도 17은 제1 형태의 메모리셀에 대한 제1의 페이지 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 18은 제1 형태의 메모리셀에 대한 제1의 칩 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 19는 제1 형태의 메모리셀에 대한 제l의 기록 동작의 바이어스 조건을 도시하는 회로도이다.
도 20은 제1 형태의 메모리셀에 대한 제1의 판독 동작의 바이어스 조건을 도시하는 회로도이다.
도 21은 제1 형태의 메모리셀에 대한 제2의 페이지 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 22는 제1 형태의 메모리셀에 대한 제2의 칩 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 23은 제1 형태의 메모리셀에 대한 제2의 기록 동작의 바이어스 조건을 도시하는 회로도이다.
도 24는 제1 형태의 메모리셀에 대한 제2의 판독 동작의 바이어스 조건을 도시하는 회로도이다.
도 25는 메모리셀 어레이 및 주변 회로의 일례를 도시하는 블럭도이다.
도 26은 메모리 동작을 대표적으로 도시하는 플로차트이다.
도 27은 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예(A)를 도시하는 레이아웃 패턴이다.
도 28은 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예(A)를 도시하는 회로이다.
도 29는 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예(B)를 도시하는 레이아웃 패턴이다.
도 30은 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예(B)를 도시하는 회로이다.
도 31은 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제3 구성예(C)를 도시하는 레이아웃 패턴이다.
도 32는 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제3 구성예(C)를 도시하는 회로이다.
도 33은 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제4 구성예(D) 를 도시하는 레이아웃 패턴이다.
도 34는 제1 형태의 메모리셀을 포함하는 메모리셀 어레이의 제4 구성예(D)를 도시하는 회로이다.
도 35는 제1 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 36은 제1 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 37은 제1 형태의 메모리셀의 제조 공정에 있어서의 제3 단계를 도시하는 디바이스 단면도이다.
도 38은 제1 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 디바이스 단면도이다.
도 39는 제1 형태의 메모리셀의 제조 공정에 있어서의 제5 단계를 도시하는 디바이스 단면도이다.
도 40은 제1 형태의 메모리셀의 제조 공정에 있어서의 제5 단계를 도시하는 다른 디바이스 단면도이다.
도 41은 본 발명에 따른 제2 형태의 불휘발성 메모리셀을 제1 기록·판독 형태에 주목하여 도시하는 단면도이다.
도 42는 본 발명에 따른 제2 형태의 불휘발성 메모리셀을 제2 기록·판독 형태에 주목하여 도시하는 단면도이다.
도 43은 제2 형태의 불휘발성 메모리셀의 레이아웃 패턴이다.
도 44는 제2 형태의 불휘발성 메모리셀을 이용한 메모리셀 어레이의 레이아웃 패턴이다.
도 45는 제2 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 46은 제2 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 47은 제2 형태의 메모리셀의 제조 공정에 있어서의 제3 단계를 도시하는 디바이스 단면도이다.
도 48은 제2 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 디바이스 단면도이다.
도 49는 제2 형태의 메모리셀의 제조 공정에 있어서의 제5 단계를 도시하는 디바이스 단면도이다.
도 50은 제2 형태의 메모리셀의 제조 공정에 있어서의 제6 단계를 도시하는 디바이스 단면도이다.
도 51은 제2 형태의 메모리셀의 제조 공정에 있어서의 제6 단계를 도시하는 다른 디바이스 단면도이다.
도 52는 본 발명에 따른 제3 형태의 불휘발성 메모리셀을 도시하는 단면도이다.
도 53은 본 발명에 따른 제3 형태의 불휘발성 메모리셀을 도시하는 레이아웃 패턴이다.
도 54는 제3 형태의 메모리셀에 대한 페이지 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 55는 제3 형태의 메모리셀에 대한 칩 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 56은 제3 형태의 메모리셀에 대한 기록 동작의 바이어스 조건을 도시하는 회로도이다.
도 57은 제3 형태의 메모리셀에 대한 판독 동작의 바이어스 조건을 도시하는 회로도이다.
도 58은 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예(A)를 도시하는 레이아웃 패턴이다.
도 59는 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예(A)를 도시하는 회로도이다.
도 60은 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예(B)를 도시하는 레이아웃 패턴이다.
도 61은 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예(B)를 도시하는 회로도이다.
도 62는 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제3 구성예(C)를 도시하는 레이아웃 패턴이다.
도 63은 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제3 구성예(C)를 도시하는 회로도이다.
도 64는 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제4 구성예(D)를 도시하는 레이아웃 패턴이다.
도 65는 제3 형태의 메모리셀을 포함하는 메모리셀 어레이의 제4 구성예(D)를 도시하는 회로도이다.
도 66은 제3 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 67은 제3 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 68은 제3 형태의 메모리셀의 제조 공정에 있어서의 제3 단계를 도시하는 디바이스 단면도이다.
도 69는 제3 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 디바이스 단면도이다.
도 70은 제3 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 다른 디바이스 단면도이다.
도 71은 본 발명에 따른 제4 형태의 불휘발성 메모리셀을 도시하는 단면도이다.
도 72는 본 발명에 따른 제4 형태의 불휘발성 메모리셀을 도시하는 레이아웃 패턴이다.
도 73은 제4 형태의 메모리셀에 대한 페이지 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 74는 제4 형태의 메모리셀에 대한 칩 소거 동작의 바이어스 조건을 도시하는 회로도이다.
도 75는 제4 형태의 메모리셀에 대한 SSI(소스·사이드·주입) 기록 동작의 바이어스 조건을 도시하는 회로도이다.
도 76은 제4 형태의 메모리셀에 대한 SSI 판독 동작의 바이어스 조건을 도시하는 회로도이다.
도 77은 제4 형태의 메모리셀에 대한 DSI(드레인·사이드·주입) 기록 동작의 바이어스 조건을 도시하는 회로도이다.
도 78은 제4 형태의 메모리셀에 대한 DSI 판독 동작의 바이어스 조건을 도시하는 회로도이다.
도 79는 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예(A)를 도시하는 레이 아웃 패턴이다.
도 80은 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예(A)를 도시하는 회로도이다.
도 81은 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예(B)를 도시하는 레이아웃 패턴이다.
도 82는 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예(B)를 도시하는 회로도이다.
도 83은 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제3 구성예(C)를 도시하는 레이아웃 패턴이다.
도 84는 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제3 구성예(C)를 도시하는 회로도이다.
도 85는 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제4 구성예(D)를 도시하는 레이아웃 패턴이다.
도 86은 제4 형태의 메모리셀을 포함하는 메모리셀 어레이의 제4 구성예(D)를 도시하는 회로도이다.
도 87은 제4 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 88은 제4 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 89는 제4 형태의 메모리셀의 제조 공정에 있어서의 제3 단계를 도시하는 디바이스 단면도이다.
도 90은 제4 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 디바이스 단면도이다.
도 91은 제4 형태의 메모리셀의 제조 공정에 있어서의 제5 단계를 도시하는 디바이스 단면도이다.
도 92는 본 발명에 따른 제5 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 93은 제5 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 94는 제5 형태의 메모리셀의 제조 공정에 있어서의 제3 단계를 도시하는 디바이스 단면도이다.
도 95는 본 발명에 따른 제6 형태에 따른 메모리셀의 사시도이다.
도 96은 제6 형태의 메모리셀의 단면 구조도이다.
도 97은 제6 형태의 메모리셀의 레이아웃 패턴이다.
도 98은 제6 형태의 메모리셀에 대한 메모리 동작의 전압 바이어스 조건을 도시하는 회로도이다.
도 99는 제6 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예 (A&B)를 도시하는 레이아웃 패턴이다.
도 100은 제6 형태의 메모리셀을 포함하는 메모리셀 어레이의 제1 구성예 (A&B)를 도시하는 회로도이다.
도 101은 제6 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예 (C&D)를 도시하는 레이아웃 패턴이다.
도 l02는 제6 형태의 메모리셀을 포함하는 메모리셀 어레이의 제2 구성예 (C&D)를 도시하는 회로도이다.
도 103은 제6 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 l04는 제6 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 105는 제6 형태의 메모리셀의 제조 공정에서의 제3 단계를 도시하는 디바 이스 단면도이다.
도 106은 제6 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 디바이스 단면도이다.
도 107은 제6 형태의 메모리셀의 제조 공정에 있어서의 제5 단계를 도시하는 디바이스 단면도이다.
도 108은 제6 형태의 메모리셀의 제조 공정에 있어서의 제6 단계를 도시하는 디바이스 단면도이다.
도 109는 본 발명에 따른 제7 형태의 메모리셀을 도시하는 단면 구조도이다.
도 110은 제7 형태의 메모리셀의 제조 공정에 있어서의 제1 단계를 도시하는 디바이스 단면도이다.
도 111은 제7 형태의 메모리셀의 제조 공정에 있어서의 제2 단계를 도시하는 디바이스 단면도이다.
도 l12는 제7 형태의 메모리셀의 제조 공정에 있어서의 제3 단계를 도시하는 디바이스 단면도이다.
도 113은 제7 형태의 메모리셀의 제조 공정에 있어서의 제4 단계를 도시하는 디바이스 단면도이다.
도 114는 제7 형태의 메모리셀의 제조 공정에 있어서의 제5 단계를 도시하는 디바이스 단면도이다.
도 115는 도 3, 4에 도시되는 NROM의 판독 메모리 전류와 메모리 게이트 전압의 관계를 나타내는 특성도이다.
도 116은 제1 형태, 제2 형태 및 제3 형태의 메모리셀에 있어서의 판독 메모리 전류와 메모리 게이트 전압의 관계를 나타내는 특성도이다.
도 117은 제4 형태 및 제5 형태의 메모리셀에 있어서의 판독 메모리 전류와 메모리 게이트 전압의 관계를 나타내는 특성도이다.
도 118은 제6 형태 및 제7 형태의 메모리셀에 있어서의 판독 메모리 전류와 메모리 게이트 전압의 관계를 나타내는 특성도이다.
도 119는 제1, 제2, 제3 형태의 메모리셀의 소거, 기록 및 판독 동작의 제1의 타이밍 차트이다.
도 120은 제1, 제2, 제3 형태의 메모리셀의 소거, 기록 및 판독 동작의 제2의 타이밍 차트이다.
도 121은 제4, 제5 형태의 메모리셀에 대한 소거, SSI와 DSI에 의한 기록 및 판독 동작의 제1의 타이밍 차트이다.
도 122는 제4, 제5 형태의 메모리셀에 대한 소거, SSI와 DSI에 의한 기록 및 판독 동작의 제2의 타이밍 차트이다.
도 123은 제4, 제5 형태의 메모리셀에 대한 소거, SSI에 의한 기록 및 판독 동작의 제1의 타이밍 차트이다.
도 124는 제4, 제5 형태의 메모리셀에 대한 소거, SSI에 의한 기록 및 판독 동작의 제2의 타이밍 차트이다.
<도면의 주요 부분에 부호의 설명>
1 반도체 기판
2, 2-1, 2-2 부동 게이트 전극
4, 4-1, 4-2 확산층
5 워드라인
6-1, 6-2, 6 A 스위치 게이트 전극
7, 7-1, 7-2 메모리 게이트 전극
Trmc 메모리 트랜지스터부
Trsw 스위치 트랜지스터부
51 메모리 어레이
20, 20-1, 20-1 반전층
MC 메모리셀
본 발명은 l개의 메모리셀 트랜지스터가 적어도 2비트 분의 정보를 축적할 수 있는 멀티 기억 장치 형태의 불휘발성 기억 소자를 갖는 불휘발성 반도체 메모리 장치, 또한 상기 불휘발성 반도체 메모리 장치를 내장한 마이크로 컴퓨터 등의 반도체 집적 회로에 관한 것이다.
불휘발성 기억 소자를 갖는 불휘발성 반도체 메모리 장치는 바이트 단위에 전기적 재기록 가능한 EEPR0M(Electrically Erasable and Programmable Read 0nly Memory) 및 일괄 소거형의 플래시 메모리가 대표적이다.
어느 하나의 불휘발성 반도체 메모리 장치도 전력의 공급 없이 메모리 정보를 유지할 수 있다는 점에서, 용이하게 운반이 가능한 메모리 카드 및 원격 조작이 가능한 장치 등에 사용되고, 장치 이동의 초기 설정으로써 불휘발로 기억하여 두는 데이터 저장, 프로그램 저장 등의 기능을 한다.
불휘발성 반도체 메모리 장치는 계산기, 통신 기기, 제어 장치, OA 기기, 민생 기기 등의 분야에 널리 사용되고 있지만, 특히 최근에는 휴대용 통신 기기, 은행 단말 등의 IC 카드, 카메라의 영상 기억용 미디어 등에 응용되고, 이들 시장의 확대, 시스템의 발전에 따라 고속 재기록, 고집적, 또는 고기능이 더욱 요구되고 있다.
종래의 불휘발성 반도체 메모리 장치, 즉, EEPROM과 플래시 메모리를 상호 비교한다.
EEPROM은 메모리셀이 MNOS 등의 메모리 트랜지스터와 스위치 트랜지스터의 2트랜지스터로부터 구성되는 경우가 많고, 고집적 방향이 아닌 고기능 방향이다. 한편, 플래시 메모리는 메모리셀이 메모리 트랜지스터의 1 트랜지스터만으로 구성되어, 고기능 방향이 아닌 고집적 방향이다. 이와 같이 EEPROM과 플래시 메모리는 그 구조에 따라 분리되어 왔다고 말 할 수 있다.
또, 재기록 스피드를 보면 EEPROM 및 플래시 메모리 다 종래의 기록 시간은 터널 기록 혹은 핫 캐리어 기록의 어느 하나의 방식을 채택하고 있어, 어느 것이나 밀리 세컨드(msec) 정도를 필요로 하고 있다. 이 재기록 스피드는 CPU(중앙 연산 장치)의 나노 세컨드(nsec) 정도의 처리 속도에 비교하여 월등하게 긴 동작 시간으 로 되어있다.
본 발명이 제공하는 메모리셀의 설명에 앞서, 본 발명자가 검토한 바의 본 발명의 주지와 동일 방향을 목표로 하는 메모리셀이 이미 제안되어 있으므로, 그 메모리셀 구조에 대응하는 메모리셀 구조를 도 3 내지 도 5에, 및 메모리셀 어레이의 동작 바이어스를 도 6 내지 도 9에 도시한다. 도 3 내지 도 5에 도시하는 메모리셀의 구조는 1998년 12월의 반도체 표면 전문가 회의(Semiconductor Interface Special1st Conference: SISC, San Diego)의 초대강연에서, Nissan-Cohen 박사가 제시하였지만 문서로써 일반에게는 남겨지지 않다. 이 메모리셀의 구조는 1999년 9월의 고체 소자 국제 회의(International Conference on Solid State Devices and Materials: SSDM, Tokyo)의 초대 강연에서 Boaz Eitan 박사가, 그 전체 내용을 일반을 대상으로 밝히고 있어 NROM이라 불리고 있다.
본 메모리의 원리와 동작을 서술하면, 본 메모리는 이산적 트랩을 게이트 절연막에 갖는 1트랜지스터형의 불휘발성 반도체 메모리로 이루어지고, 기록은 드레인 단에서의 소위 핫 캐리어 주입으로 이산적 트랩에 국소적으로 기록하고, 기록에 따라 트랩된 전하를 트랜지스터의 소스측으로써 판독하는 방식이다. 즉 기록과 판독에서는 도 3에 도시한 바와 같이 메모리 트랜지스터로 흘리는 전류의 방향을 역으로 한다(Reverse read). 즉, 기록과 판독에서는 소스 선과 비트라인의 기능을 교체시켜 동작시킨다. 또한, 도 4에 도시한 바와 같이 이산적 트랩에 국소적으로 기록하는 것에서 메모리 트랜지스터의 채널 내에 있어서, 다른 한쪽의 끝을 완전히 동일하게 메모리 기능을 가지게 하는 것이 가능하다. 즉, 메모리 트랜지스터의 동 작 방향을 완전히 반대로 교체시켜 또 하나의 정보를 저장한다. 소위 2비트/1트랜지스터형의 고집적 메모리셀을 실현한다. 이산적 트랩을 갖는 게이트 절연막의 재료로서, 오늘날 명백한 것은 실리콘 나이트라이드막이다. 도 5에 도시한 바와 같이 이 메모리 트랜지스터로 이루어지는 셀은 최소 가공 치수를 F로서 나타내면, 1트랜지스터 당은 4F2승이지만, 1비트 당은 2F2승이라 간주할 수 있다. 종래의 고집적 방향이라고 하는 플래시 메모리가 1비트 당 6F2승으로부터 10F2승인 것에 비교하면 비약적인 고집적화를 실현하고 있다고 말 할 수 있다.
또한, 도 6 내지 도 9에 메모리셀 어레이와 그 소거, 기록, 판독의 동작 바이어스를 도시한다.
소거에 대해서는 워드 단위의 페이지 소거를 도 6에, 블록 단위의 칩 소거를 도 7에 도시한다. 소거는 비트라인 확산층에 고전위의 8V를 인가하여, 소위 밴드 투 밴드 터널링(Band-to-band tunneling)을 야기해 홀을 주입한다. 도 6 및 도 7에서는 한 쪽의 채널 단만을 소거하는 상태를 도시하였지만, 채널의 양단을 동시에 소거하는 것도 가능하다.
기록을 도 8에 도시한다. 채널 내에서 핫이 된 캐리어(전자)가 드레인 단에서 게이트 방향으로 들어가 게이트 절연막 중의 이산적 트랩에 포획된다. 이 때 전자가 들어가는 영역은 극히 일부이고, 검출에 필요한 전하량은 도체 폴리 실리콘의 프로팅 게이트를 전하 축적부로서 게이트 절연막 중에 갖는 종래의 플래시에 비교하여 100분의 1 정도로 족하므로 재기록 시간의 단축으로 이어진다. 따라서, 핫 캐리어 주입에 있어서도 고속 재기록을 실현하고, 더구나 재기록에 의한 절연막 열화가 주입 전하량이 적은 분량 저감되고, 더구나 만일 절연막 열화가 일어났다고 하더라도 그 부분의 공간적인 이산적 트랩으로부터 전하가 샐 뿐, 축적 전하량의 대세에는 영향이 적다. 따라서 재기록에 의한 데이터 유지 특성은 감쇠를 받기 어렵게 되어 불휘발성 메모리의 고신뢰성으로 이어진다.
다음으로 판독을 도 9에 도시한다. 판독은 기록의 유무에 의한 채널 전류의 량을 검출하게 되지만, 트랜지스터의 채널 전류량은 소스 단에서 측정된다. 결국 기록의 유무의 검출에는 검출하여야 할 측을 소스 단으로서 판독하는 것이 가장 감도가 높기 때문에, 판독의 전류 방향을 기록의 역방향으로 하는 역판독(reverse read)이 바람직하게 된다.
또, 이 1 트랜지스터형의 불휘발성 반도체 메모리에 2 비트 분량의 정보를 저장하여 동작 방향을 상호 역방향으로서 채널 양단의 기록 유무를 검출하는 경우에 있어서, 2 비트 분량의 신호를 식별하는 판독 마진이 과제로 된다. 판독 시에 신호의 “1”, 0”판정은 전류의 대소로써 판별하는 전류 검출 방식을 채택하는 것, 및 다른 한 쪽의 비트 정보가 검출 전류에 간섭하는 것이 있어 신호 검출의 마진을 좁힌다는 것에서는 벗어나지 않는다. 이 마진을 해석한 보고가, Martino Lorenzini 외, “A Dual Gate Flash EEPR0M Cell with Two-Blt Storage Capacity”IEEE Transactions on Comp한쪽nts, Packaging, and Manufacturing Technology Part A, vol 20, p 182(1997)에 보여지고 있다.
기록에 대하여 채널 열 전자에 의해 드레인 사이드의 게이트 절연막 중의 이산적 트랩에 전하를 주입하는 방식을 도 8에 서술하였지만, 다른 방법으로 소스 사 이드의 게이트 절연막 중의 이산적 트랩에 전하를 주입하는 방식을 서술하여 둔다. 나이트라이드막 내의 이산적 트랩에 캐리어 전하를 소스 사이드 주입(Source side injection: SSI)에 의해 기록하는 예가, Kuo-Tung Chang 외, “A New SONOS Memory Using Source-Side Injection for Programming”IEEE Electron Device Letters, vol 19, p253(1998)에 보인다. 그 디바이스의 단면 구조를 도 10에 도시한다.
여기서는 선택 트랜지스터의 게이트 전극 사이드에 메모리 트랜지스터를 측벽 게이트 기술에 의해 형성한 구조를 하고 있다. 선택 트랜지스터의 채널 내를 드레인 전압 5V에 의해서 가속되어 발생한 핫 캐리어가 메모리 트랜지스터의 채널 내에 들어간 순간에 메모리 트랜지스터의 소스 사이드에서 게이트측으로의 고전계 (12V)를 느껴 게이트 전극 방향으로 들어가 게이트 절연막 중의 이산적 트랩에 포획된다고 하는 동작을 한다. 이 때, 선택 트랜지스터의 게이트 전위는 임계치보다 조금 높게(1V) 설정하고, 채널 전류는 저전류의 포화 영역에 있다. 이 저전류의 압축된 핫 캐리어가 효율적으로 게이트 절연막 중의 이산적 트랩에 포획되게 된다. 기록에 필요한 채널 전류량을 채널 열 전자에 의한 드레인 사이드 주입에 비교하면 이 소스 사이드 주입 방식은 30분의 l 정도로 완료된다. 따라서, 그만큼 기록 시간의 단축 혹은 재기록 횟수의 증대 등 신뢰성 향상으로 이어져, 이 소스 사이드 주입에 의한 기록 방식은 유효하게 된다. 과제는 선택 트랜지스터(스위치 트랜지스터)를 메모리셀 내에 조립할 필요가 있지만, 어떻게 셀 면적의 증대를 억제할까 하는 것이다.
이제, 본원 발명에 관계하여 선택 트랜지스터(스위치 트랜지스터)를 메모리셀 내에 조립하는 고집적인 메모리셀의 예에 관해서 서술한다. 1 셀이 쌍방향의 동작에 의해서 2 비트의 정보를 갖는 것이 가능하고, 도 11에 도시한 바와 같은 1 셀이 2개의 메모리 트랜지스터와 l개의 스위치 트랜지스터와 2개의 확산층 배선을 갖는 2 비트/ 셀형의 고집적 불휘발성 반도체 메모리 장치에 관해서 서술한다. 이 도 11에 예시되는 것과 같은 메모리셀(DSG 셀) 구조는 1994년의 국제 전자 소자 회의(International Electron Device Meeting)의 프로씨딩: IEDM 94, p57-60, Yale Ma et al.“A Dual-Bit Split-Gate EEPR0M(DSG) Cell in Contactless Array for Single-Vcc High Density Flash Memories”에 있어서 분명하게 되어 있다.
도 11에 도시한 2 비트/ 셀형의 고집적 불휘발성 반도체 메모리 장치(DSG 셀)는 실리콘 기판(1) 상에 폴리 실리콘 프로팅 게이트 전극(2-1, 2-2)과 제어 게이트 전극(3-1, 3-2)을 갖는 2개의 메모리셀 트랜지스터가 형성되고, 그 외측에 소스라인/ 비트라인에 접속되는 확산층(4-1, 4-2)이 형성되고, 상기 2개의 메모리셀 트랜지스터의 사이에 워드라인(5)에 접속되는 스위치 게이트 전극(8)을 갖는 스위치 트랜지스터가 형성된다. 상기 2개의 메모리 트랜지스터는 상기 1개의 스위치 트랜지스터를 공유하고, 이 스위치 트랜지스터는 2개의 메모리 트랜지스터 사이에 자기 정합적으로 형성되고, 면적의 증가를 가지지 않도록 고려되어 있다. 배선용 콘택트 홀을 메모리셀 어레이 내에 갖지 않는 구조이고, 이 2 비트/ 셀은 비트당 자기 정합적인 1.5 트랜지스터 구성의 고집적을 실현하고 있다.
본 2 비트/ 셀형의 고집적 불휘발성 반도체 메모리 장치(DSG 셀)는 도 11의 1 셀 내의 2 비트의 메모리에 기록과 판독을 행할 경우, 채널에 흐르는 전류의 방향은 2 비트는 상호 역방향이 된다. 2 비트의 메모리 정보의 축적은 별개의 메모리 트랜지스터에 이루어져 있다. 즉, l 셀 내의 2 비트의 메모리 동작은 역방향에 대칭적으로 이루어진다. 기록은 핫 캐리어 기록 방식을 취하지만, 종래의 채널 방향 이외에 스위치 트랜지스터의 작용에 의해 게이트 방향도 고전계로 되어, 소위 소스 사이드 주입 방식에 의한 기록에 의해서 고속화를 실현하고 있다.
또한, 본 2 비트/ 셀형의 고집적 불휘발성 반도체 메모리 장치(DSG 셀)의 소거는 도 11의 게이트 전극(3-1, 3-2)과 평행하게 달리고 있는 비트라인, 소스라인용의 확산층(4-1, 4-2)과의 사이에 연관되는 고전계에 의해서 부동 게이트 전극 (2'-1, 2'-2)으로부터 전자를 인출하는 방식이 취해진다. 그 때문에 도 11에 도시된 메모리셀은 비트라인에 따라서 메모리셀은 전부가 소거되게 된다. 이 상황은 메모리셀 어레이에 있어서의 선택 셀과 비선택 셀로의 바이어스 관계를 나타낸 도 12로부터 분명하다. 즉, 비트라인 1열의 양측에 따르는 메모리 트랜지스터(A1, C1, B1 및 D1)의 소거가 전부 동시에 실행되어 비트 단위 혹은 바이트 단위의 재기록은 불가능하고, 블록 단위의 소거가 수행되게 된다.
그런데, 도 3으로부터 도 5에 도시한 메모리셀(NROM)에서는 비약적인 집적도를 제안하고 있으며, 기록 전하량도 게이트 절연막 중의 이산적 트랩을 이용하고 있는 것에서 종래의 100분의 1 정도로 완료되고 있지만, 기록은 채널 핫 캐리어 주입 방식이고, 기록 전류는 소스 사이드 주입 방식에 비해 30배 정도를 필요로 한 다. 또한, 판독이 누적됨에 따라 비선택 셀에 디스터브가 걸리게 되고, 신호 마진의 열화가 되기 쉽다. 또한, 도 6으로부터 도 9에 도시한 메모리셀 어레이의 바이어스 관계에서 이해할 수 있는 것과 같이 소스라인과 비트라인을 교체시켜 동작시키는 가상 접지(virtual ground) 방식이기 때문에, 특히 판독 시에 소정의 채널을 통하여 검출되는 채널 전류 이외에 반도체 표면으로 전해지는 표면 전류까지도 검출해 버릴 우려가 있다.
도 10에는 게이트 절연막 중에 이산적 트랩을 이용하는 소스 사이드 주입 방식의 메모리 트랜지스터를 도시하였지만, 소스/드레인이 고정된 한쪽 방향 동작 방식인 것까지는 도시되어 있지만, 실제 메모리셀 어레이의 구성이 밝혀져 있지 않다.
도 11및 도 12에 도시한 메모리셀(DSG)에서는 종래의 기술에서 이미 서술한 바와 같이 메모리 트랜지스터의 게이트 전극과 소스라인/비트라인이 평행하게 달리고 있기 때문에, 워드라인 단위의 소거가 불가능하다. 또한, 축적부로서의 도체 부동 게이트 전극(2'-1, 2'-2)은 다른 메모리셀과는 독립된 전극으로 이루어져 있다.
또한, 도 11의 메모리셀은 부동 게이트 전극(2'-1, 2'-2)을 덮도록 메모리 트랜지스터의 게이트 전극(3-1, 3-2)이 배선되어 있다. 그 때문에 게이트 전극 상을 가로지르는 워드라인(5)과 부동 게이트 전극(2'-1, 2'-2)의 가공은 자기 정합적인 중첩에 의한 가공이 불가능하다. 그 때문에 중첩되어야 할 부동 게이트 전극(2'-1, 2'-2)과 워드라인(5)의 가공에는 가공 정합이 필요하게 되고, 그 정합 여유 분량의 면적이 증대된다. 최소 가공 치수 F로써 나타내면 도 11의 메모리셀에서는 비트당 셀 면적이 정합 여유 분량의 면적증가 결과 5.4F2승이 된다고 보고되어 있다. 도 11의 메모리셀은 고집적을 실현하고 있다고는 하지만, 가공에 있어 정합을 필요로 하지 않은 경우의 4F2승에 비하면 35%의 면적 증대가 되어져 있다.
본 발명의 목적은 소정의 채널을 통하여 검출되는 채널 전류 이외의 표면 전류를 검출할 우려가 적은 불휘발성 메모리를 갖는 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 다른 목적은 멀티 기억 장치 형태의 불휘발성 메모리셀에 대해 워드라인 단위의 소거를 가능하게 하는 것에 있다.
본 발명의 또 다른 목적은 칩 면적의 증대를 억제하여 다중 기억 장치 형태의 불휘발성 기억 소자를 실현할 수 있는 반도체 집적 회로를 제공하는 것에 있다.
본 발명은 고집적, 고속, 고신뢰적인 불휘발성 반도체 메모리를 갖는 반도체 집적 회로를 제공하고자 하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규적인 특징은 본 명세서의 기술 및 첨부 도면으로 분명하게 될 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것으로 개요를 간단하게 설명하면 다음과 같다.
즉, 본 발명은 이산적으로 트랩을 포함하는 게이트 절연막을 이용하여, 국소적인 기록에 의해서 1개의 메모리 트랜지스터부는 적어도 2 비트 분량의 정보를 축적할 수 있는 다중 기억 장치(multi-storage) 셀을 이루고, 축적 전하량을 도체의 부동 게이트 전극보다도 비약적으로 적게 한다.
기록은 적어도 소스 사이드 주입 방식으로써 행하여 기록의 효율을 채널 열 전자의 드레인 사이드 주입 방식보다도 높이고, 기록에 필요한 채널 전류의 저감을 꾀하고, 기록 가능한 비트수를 증대시켜, 결국에는 칩 기록 시간의 단축, 기록 횟수의 증대를 꾀한다.
소스 사이드 주입 방식을 실현하는 데 필요한 스위치 트랜지스터부를 메모리셀 내에 메모리 트랜지스터와 자기 정합적으로 형성하여 면적의 증대를 억제한다. 또, 이 스위치 트랜지스터부의 배선을 연구하여 가상 접지에 기인하여 흐르는 표면 누설 전류가 소스라인/ 피트선에 유입되는 것을 차단한다.
메모리 트랜지스터의 게이트 전극은 워드라인과 접속함으로써 적어도 워드 단위의 재기록을 가능하게 한다.
메모리 트랜지스터부와 스위치 트랜지스터부로 이루어지는 메모리셀에 있어서 소스 사이드 주입으로 기록한 축적 전하의 유지 특성을 확보하고, 더구나 소거를 가능하게 하는 1개의 방법으로서 축적 전하를 메모리 트랜지스터부의 메모리 게이트 전극측, 즉, 워드라인측으로 인출하는 방식을 취한다. 그 때문에 이산적 트랩을 갖는 게이트 절연막, 예를 들면, 나이트라이드막의 상하에 설치하는 실리콘 산화막의 두께에 관하여 하부의 산화막을 상부의 산화막보다도 두껍게 설치하도록 한다.
여기서 본 발명에 의한 메모리셀의 여러 종류의 구조를 열거한다. 제1의 메모리셀 구조는 1개의 메모리셀이 1개의 메모리 트랜지스터부와, 2개의 스위치 트랜 지스터부와, 2개의 확산층 배선으로 이루어지는 구조를 갖는다. 상기 메모리 트랜지스터부는 이산적으로 트랩을 포함하는 게이트 절연막과, 워드라인에 접속하는 메모리 게이트 전극을 가지고, 상기 2개의 확산층 배선은 소스라인 및 비트라인을 이루고, 상기 2개의 스위치 트랜지스터부의 스위치 게이트 전극이 상기 소스라인 및 비트라인에 따라 연장된다.
제 2의 메모리셀 구조는 1개의 메모리셀이 1개의 메모리 트랜지스터부와, 2개의 스위치 트랜지스터부와, 2개의 트랜지스터 반전층 배선으로 이루어지는 구조를 갖는다. 상기 메모리 트랜지스터부는 이산적으로 트랩을 포함하는 게이트 절연막과, 워드라인에 접속하는 메모리 게이트 전극을 가지고, 상기 2개의 트랜지스터 반전층 배선은 소스라인 및 비트라인을 이루고, 상기 2개의 스위치 트랜지스터부와 상기 소스라인 및 비트라인을 이루는 2개의 트랜지스터 반전층 배선이 각각 상호 게이트 전극을 공유한다.
제 3의 메모리셀 구조는 1개의 메모리셀이 1개의 메모리 트랜지스터부와, 1개의 스위치 트랜지스터부와, 1개의 트랜지스터 반전층 배선과, 1개의 확산층 배선으로 이루어지는 구조를 갖는다. 상기 메모리 트랜지스터는 이산적으로 트랩을 포함하는 게이트 절연막과, 워드라인에 접속하는 메모리 게이트 전극을 가지고, 상기 1개의 트랜지스터 반전층 배선은 소스라인을 이루고, 상기 1개의 확산층 배선은 비트라인을 가지고, 상기 1개의 스위치 트랜지스터부와 상기 소스라인을 이루는 1개의 트랜지스터 반전층 배선이 상호 게이트 전극을 공유한다.
제 4의 메모리셀 구조는 1개의 메모리셀이 2개의 메모리 트랜지스터부와, 1 개의 스위치 트랜지스터부와, 2개의 확산층 배선으로 이루어지는 구조를 갖는다. 상기 메모리 트랜지스터부는 이산적으로 트랩을 포함하는 게이트 절연막과, 워드라인에 접속하는 메모리게이트 전극을 가지고, 상기 2개의 확산층 배선이 소스라인 및 비트라인을 이루고, 또, 상기 1개의 스위치 트랜지스터부의 스위치 게이트 전극이 상기 소스라인 및 비트라인에 따라 연장된다.
본 발명에 따른 반도체 집적 회로가 사용하는 불휘발성 메모리셀의 기본적인 형태는 도 1에 예시되고, 이산적으로 트랩을 포함하는 게이트 절연막(2) 및 메모리 게이트 전극(제어 게이트 전극이라고도 한다)(7)을 갖는 메모리 트랜지스터부 (Trmc)를 가지고, 그 양측에 스위치 게이트 전극(6-1, 6-2)을 구비한 선택 트랜지스터(스위치 트랜지스터)부(Trsw)를 구비하여 구성된다. 이 메모리셀은 정보 전하를 저장하는 축적부로서의 이산적으로 트랩을 포함하는 게이트 절연막(2)에 국소적인 기록을 행하고, 1 메모리셀은 적어도 2 비트 분량의 정보를 축적하는 다중 기억 장치(multi-storage)셀을 이룬다. 메모리셀은 소스 사이드 주입 방식을 실현하기 위해 스위치 게이트 전극(6-1, 6-2)을 구비한 스위치 트랜지스터부(Trsw)를 가지고, 메모리 트랜지스터부(Trmc)는 그것과 자기 정합적으로 형성된다. 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(7)은 워드라인(5)에 접속한다.
도 2에는 반도체 집적 회로가 사용하는 불휘발성 메모리셀의 다른 기본적인 형태를 도시한다. 도 2에 예시되는 구조의 메모리셀은 기판(1) 상에 스위치 게이트 전극(6)을 구비한 선택 트랜지스터(스위치 트랜지스터)부(Trsw)를 가지고, 그 양측에 이산적으로 트랩을 포함하는 게이트 절연막(2-1, 2-2)과 메모리게이트 전극 (7-l, 7-2)을 갖는 메모리셀 트랜지스터부(Trmc)가 형성되고, 그 외측에 소스라인/ 비트라인에 접속되는 확산층(4-1, 4-2)이 형성된다. 이 구조에 있어서는 적어도 2개의 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(7-1, 7-2)은 워드라인(5)과 접속함으로써, 워드 단위의 재기록이 가능하게 된다.
이상이 본 발명의 기본적인 골자이지만, 이하에 발명의 실시의 형태로서, 실시예를 서술한다. 또, 편의상 본 발명이 제공하는 불휘발성 반도체 메모리를 S(Super) EEPROM라고 부르고, 그 기본형, 개량형, 확장형, 및 변형형에 관한 복수의 실시예는 번호 붙이기와 부가 문자에 의해서 발명의 실시의 형태 중에서 구별한다.
<불휘발성 반도체 메모리 장치>
도 13을 이용하여 불휘발성 반도체 메모리 장치의 블록 구성을 설명한다. 불휘발성 반도체 메모리 장치는 메모리셀이 매트릭스 배치된 메모리 어레이부(51)를 갖는다. 메모리셀 어레이부(51)에 배치된 메모리셀은, 예를 들면, 소스 전극, 드레인 전극이 열마다 데이터라인이 접속되고, 스위치 게이트 전극이 열마다 스위치 게이트 제어라인에 배치되고, 메모리 게이트 전극이 행마다 워드라인에 접속된다. 메모리 어레이부(51)의 상기 데이터라인은 한쪽에 있어서 데이터 로드 래치 회로(52)에 접속되고, 다른 쪽에서 Y 게이트 센스 증폭기부(53)에 접속된다. Y 게이트 센스 증폭기부(53)는 어드레스 버퍼(57)에 받은 Y 어드레스(컬럼 어드레스)를 Y 디코더(56)로 디코드하고, 이것에 의해서 형성된 선택 신호로 Y 게이트 센스 증 폭기부(53)의 데이터라인을 선택시키고, 선택된 데이터라인과 입출력 버퍼 회로 (54) 사이에서 데이터의 입출력이 가능하게 된다. 또한, 워드라인 및 스위치 게이트 제어라인은 워드/스위치 디코더(55)에 접속된다. 워드/스위치 디코더(55)는 어드레스 버퍼(57)로 입력한 어드레스를 디코드하고, 그 디코더 결과 등을 이용하여 워드라인 및 스위치 제어라인 선택 신호를 생성한다. 또, 칩 선택, 판독 모드, 기록 모드, 소거 모드는 모드 제어 회로(58)가 외부에서의 명령 내지는 스트로브 신호의 상태에 따라서 제어한다. 이 때, 기록 혹은 소거 모드에서는 전원 회로(59)로부터 고전압 승압 회로(60)를 통해서 기록이나 소거의 프로그램에 필요한 고전압을 발생시킨다. 노이즈 등의 뜻하지 않은 오동작에 의해서 고전압이 발생하여 데이터가 파괴되지 않도록 데이터 보호 회로(61)를 통해서 데이터 로드 타이밍 제어기(62) 및 소거 제어 회로(63)에 필요한 고전압이 주어진다. 소거 제어 회로(63)는 모드 제어 회로(58)에 의한 소거 선택의 지시에 응답하여 소거 동작을 개시시킨다. 기록 데이터는 입출력 버퍼(54)로부터 데이터 로드 래치(52)에 래치되고, 데이터 로드 타이밍 제어기(62)에 의한 기록 타이밍으로 동기하여 데이터 로드 래치(52)로부터 메모리 어레이(51)에 기록 데이터가 공급된다. 데이터 로드 타이밍 제어기(62)는 비트라인과 소스라인의 전환을 내부 타이밍에 따라 수행한다. 기록 소거의 프로그램에 필요한 시간은 마크로 컴퓨터(마이크로 컴퓨터라고도 칭한다)의 클럭 주파수에 비교하면 현격하게 큰 차이이다. 이럴 때, 불휘발성 반도체 메모리 장치는 마이크로 컴퓨터와 버스가 분리되고, 마이크로 컴퓨터에 대하여 불휘발성 반도체 메모리에 대한 것과는 다른 제어 동작을 허용할 수 있도록 하기 위 해 불휘발성 반도체 메모리 내부의 제어에서 행해지는 기록·소거 동작의 종료는 기록·소거 검지 회로(64)에 의해서 외부에 주어지게 되어 있다. 요컨대, 레디/비지 신호를 외부 출력 가능하게 되어 있다. 마이크로 컴퓨터는 레디/비지 신호에 의해 불휘발성 반도체 메모리가 레디 상태로 되었을 때, 액세스 제어를 행하면 된다.
<메모리셀의 제1 형태>
다중 기억 장치 형태의 불휘발성 메모리셀의 제1 형태로서 기록 시간의 고속화, 판독 디스터브, 및 양방향 신호 판독 마진의 확대를 해결하기 위해 메모리 트랜지스터(Trmc)부의 양 사이드에 스위치 트랜지스터부(Trsw)를 설치하였던 것과 같은 메모리셀 구조를 채용한다. 양 사이드에 스위치 트랜지스터부(Trsw)를 설치함으로써 집적도의 저하는 어느 정도 희생 하지 않을 수 없지만, 자기 정합 기술을 이용함으로써 집적도 저하를 억제하는 구조를 도 14 내지 도 l6에 예시한다. 또한, 본 명세서에 있어서 트랜지스터부의 단어는 본 발명에 따른 다중 기억 장치 형태의 불휘발성 메모리셀의 구조를 이해하기 쉽게 표현하기 위해 이용하는 편의적 표현으로 완전한 트랜지스터를 의미하지 않고, 게이트 구조에 주목한 표현으로 이해되고 싶다.
도 14 내지 도 16에 도시되는 메모리셀은 기판(1) 상에 이산적으로 트랩을 포함하는 게이트 절연막(2)과 메모리 게이트 전극(7)을 갖는 메모리 트랜지스터부 (Trmc)를 갖는다. 상기 이산적으로 트랩을 포함하는 게이트 절연막(2)은, 예를 들면, 실리콘 나이트라이드막에 의해서 구성된다. 메모리 트랜지스터부(Trmc)의 양 측에 스위치 게이트 전극(6-1, 6-2)을 구비한 스위치 트랜지스터부(Trsw),(Trsw)가 형성되고, 그 외측에 소스라인/ 비트라인에 접속되는 확산층(4-1, 4-2)이 형성된다. 즉, 그 메모리셀은 양 사이드의 스위치 트랜지스터부(Trsw),(Trsw)의 사이에 메모리 트랜지스터부(Trmc)가 매립되고, 외측에 비트라인/소스라인을 구성하는 확산층(4-1, 4-2)이 형성된다. 이 메모리셀 구조에 있어서, 이웃의 셀이란 비트라인 /소스라인을 공유한다. 이것으로부터 도l6에 도시한 바와 같이 1개의 메모리셀의 면적은 8F2승으로 되지만, 2비트 분량의 정보를 저장하기 때문에 1 비트당은 4F2승으로 간주할 수 있다. 종래의 EEPROM 및 플래시 메모리 중 최소의 메모리셀 구조는 6F2승 정도이므로 그것에 비교하면 도14 내지 도16에 예시되는 메모리셀의 사이즈는 작게 되어 있다.
기록 동작에 관해 설명하면 소위 소스 사이드 주입이라는 방식을 채용하여 마이크로 초(μsec)정도로 대폭적인 기록 고속화를 실현하고 있다. 이 고속화의 이유는 기록 시에 최초의 스위치 트랜지스터부(Trsw)가 압축된 채널을 캐리어가 통과할 때 가속되어 에너지가 높아지고, 계속해서 메모리 트랜지스터부(Trmc)의 채널로 들어간 캐리어는 나아가 메모리 트랜지스터부(Trmc)에 인가되어 있는 고 바이어스를 메모리 게이트 전극(7) 방향으로 느끼고, 점점 상기 이산적으로 트랩을 포함하는 게이트 절연막(2)으로 들어가 이산적 트랩에 포획된다. 소스 사이드 주입은 채널 방향에서 매우 좁은 영역에서 행해진다고 생각되어지고 있지만, 들어간 전하가 이산적 트랩에 포획되어 그 위치에 고정되는 것과 같은 경우, 포획된 전하의 셀프 퍼텐셜에 의해서 소스 사이드 주입의 위치는 시시각각 변화하여 가고, 결국 메 모리 트랜지스터부의 소스 영역에 어느 정도의 분포를 가지고 전하는 축적되게 된다. 또, 대폭적인 기록 고속화가 가져올 중요한 점은 단지 응용면만의 이점에 멈추지 않고, 핫 캐리어 기록에 의한 재기록 열화가 그 시간에 비례하여 억제되는 것이다.
또, 판독 시에는 반 선택 메모리셀의 스위치 트랜지스터(Trsw),(Trsw)는 판독 전압의 영향을 차단하여 판독 디스터브를 회피하는 작용을 한다. 또한, 판독측의 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극의 전압을 높임으로써 신호 검출의 마진을 확대시키는 것이 가능하다. 또, 도 3 내지 도 5에 도시한 1 트랜지스터형의 불휘발성 반도체 메모리에서는 기록과 판독에 있어서 메모리 트랜지스터부의 채널 전류의 방향이 서로 반대이지만, 도 14 내지 도 16에서 제공하는 메모리셀 구조에서는 소스측에 기록하기 때문에 판독의 채널 전류도 그대로 동일 방향을 이용한다.
도 14 내지 도 16의 본 발명이 제공하는 바의 메모리셀로 셀 어레이를 구성했을 때의 동작 바이어스의 제 1 예를 도 17 내지 도 20에 제 2의 예를 도 21 내지 도 24에 도시한다. 어느 것이나 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극 (7)을 대표적으로 도시된 워드라인(5Li, 5Lj)에 접속하고 있다. 이것과 크로스하여 대표적으로 도시된 비트라인/소스라인(4Li, 4Lj 및 4Lk)을 설치하고 있다. 또한 양 사이드의 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6-1, 6-2)에 접속되는 대표적으로 도시되는 스위칭 제어라인(6Li∼6Ll)도 워드라인(5Li, 5Lj)에 크로스 시키고 있다.
도 17에는 페이지 모드의 소거 바이어스 관계가 도시된다. 선택한 워드라인 (5Lj)에만 비교적 큰 플러스 바이어스인 9V를 인가하고, 그 외에는 전부0 V를 인가하고 있다. 선택된 메모리 트랜지스터의 소거는 트랩되어 있던 전자가 메모리 게이트측으로부터의 큰 정 바이어스에 의해서 메모리 게이트 전극측으로 방출된다. 도 l8은 전부 워드라인(5Li, 5Lj)에 플러스 바이어스인 9V를 인가하여 실행된다. 즉, 소거는 워드라인 단위(페이지 단위)와 모든 칩 단위의 2정도가 가능하다. 도 17은 워드라인 단위, 도 18은 칩 단위의 소거가 된다.
도 19는 기록을 도시한다. 선택하여야 할 메모리셀의 소스측의 스위치 게이트 전압은 스위칭 제어라인(6Li)을 통해 l.5V, 드레인측의 스위치 게이트 전압은 제어라인(6Lj)을 통해 3V, 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극은 워드라인(5Lj)을 통해 6V로 되어 기록이 행해진다.
도 20은 판독을 도시한다. 선택되야 할 메모리셀의 메모리 게이트 전극에는 워드라인(5Lj)을 통해 3V, 양 사이드의 스위치 트랜지스터의 스위치 게이트 전극에도 제어라인(6Li, 6Lj)을 통해 3V, 드레인 전극에 접속되는 비트라인/소스라인 (4Lj)에는 1.5V를 인가하여 판독이 행해진다. 혹은, 판독 시에 소스 전극측의 스위치 트랜지스터의 게이트 전압에 제어라인(6Li)을 통해 3V, 드레인측의 스위치 트랜지스터의 게이트 전극에 제어라인(6Lj)을 통해 전압을 4.5V를 인가하여 2 비트/셀의 판독 마진 확대를 꾀할 수 있다.
도 21 내지 도 24에 도시한 방식에서는 인접하는 메모리셀의 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극을 단락한다. 도 21 내지 도 24에 도시되어 있 는 것과 같이 소거, 기록, 판독의 동작은 가능하다. 이 방식의 결정적인 이점은 도 44에서 서술하겠지만, 최소의 광 가공 치수 이하로 형성하고 있는 측벽 게이트에서 형성했을 때의 스위치 트랜지스터부와 주변 회로에 있어서 그 접속의 형성이 용이하여 지는 점에 있다. 여기에서 도 24의 판독에 있어서, 비트라인측의 스위치 트랜지스터부의 게이트 전압을 4.5V 높이고 있는 것은 판독 마진을 확대하기 위해서이다. 또한, 인접하는 메모리셀의 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극을 단락한 일로 인해 도 23에 도시되는 기록 반선택의 메모리셀(5Lj, 6Lk 및 6Ll)에 접속된 메모리셀이 존재한다. 이 기록 반선택의 메모리셀에는 도 23에서 분명한 바와 같이 디스터브가 걸려 있지만, 소스 사이드 주입에 의한 기록 고속화에 의해서 디스터브의 영향은 매우 약하다고 할 수 있다.
또한, 도 17, 도 18, 도 21 및 도 22에 있어서 메모리 게이트 전극, 비트라인/소스라인에 대응하여 기재된 전압, 특히, 괄호 내 기재한 값은 기판과 상기 이산적으로 트랩을 포함하는 게이트 절연막 사이의 게이트 산화막 두께가 l.8nm로 기판측에 전하를 인출하여 소거하는 것을 가정한 것이고, 괄호 밖 기재한 값은 기판과 상기 이산적으로 트랩을 포함하는 게이트 절연막 사이의 게이트 산화막 두께가 5nm로 워드라인(게이트 전극)측에 전하를 인출하여 소거하는 것을 가정했을 때의 것이다.
도 17 내지 도 24의 설명에서는 메모리 트랜지스터부(Trmc)에 한쪽 소스에 대한 소스 사이드 주입에 의한 기록을 예시하고 있지만, 바이어스 조건을 좌우 교체시킴으로써 메모리 트랜지스터부(Trmc)의 소스·드레인 전극을 좌우 교체시키고, 반대측의 단부에 대한 소스 사이드 주입에 의한 기록을 행하는 일은 물론 가능하다. 도 14, 도 15의 확산층(4-1, 4-2)에 첨부된 소스, 드레인이라는 단어는 상호 바이어스 조건을 소스·드레인 전극간에서 교체시킬 때의 상대적인 전극명이다.
도 17 내지 도 24를 이용하여 설명한 소거, 기록, 및 판독에 관하여 메모리셀 어레이의 바이어스 관계를 형성하는 동작 순서를 설명한다.
도 25는 메모리셀 어레이(51)의 상세한 일례와 그 주변 회로를 구체적으로 예시하고, 또 도 26은 동작 순서의 개략을 적고 있다.
도 25에 있어서 워드라인 디코더(55-1)는 워드라인(5L)의 선택 신호를 형성하고, 스위치 디코더(55-2)는 스위칭 제어라인(6L)의 선택 신호를 형성하는 회로이고, 도 l3의 워드/스위치 디코더(55)에 포함된다. 데이터 래치 회로(52)는 도 13의 데이터 로드 래치(52)와 동일하고, 소스라인·비트라인 디코더(62)는 도 13의 데이터 로드 타이밍 제어기(62)와 동일한 것으로 이해고자 한다.
액세스 동작 순서는 도 26에 예시되는 바와 같이, 우선, 데이터 처리 시스템 내지는 메모리 시스템 중에서 그 메모리칩이 선택되는 것으로부터 시작된다(S1). 다음으로 액세스는 기록 지시인지 /판독 지시인지의 신호가 들어가 칩 내의 어드레스를 지정하는 신호가 넣어진다(S2). 지정된 어드레스에 저장되어 있는 구 데이터가 신 데이터에 재기록 되는 경우에는 구 데이터의 소거가 필요하다(S3). 이 소거는 워드가 선택되었을 때에 그 워드만을 기록 전에 소거하는 경우도 있다. 혹은, 블록 단위의 메모리가 미리 소거되어 있는 곳에 기록하는 경우도 있으며, 그 때는 기록 직전의 소거는 불필요하다. 다음으로 기록되어야 할 새로운 입력 데이터가 데이터 래치되고 (S4), 메모리셀의 기록 동작에 들어간다(S5). 구 데이터를 일부 남기는 경우에는 소거 전에 구 데이터를 데이터 래치(52)에 후퇴시켜 두고, 부분적으로 신 데이터와 데이터의 교체를 데이터 래치(52) 내부에서 행하여 지정된 어드레스의 메모리에 기록하는 것도 가능하다. 기록은 통상 마이크로 프로세서의 클럭 시간보다도 긴 시간을 필요로 하기 때문에 메모리 칩은 기록 중에 있는 것을 도시하는 상기 레디/비지 신호를 가지고 있다. 이것에 의해서 기록 종료를 검출하면 마이크로 프로세서는 메모리 칩을 액세스 제어하고, 기록되어 있는 불휘발성의 데이터를 리드 가능하다(S6) 라고 하는 순서를 채용할 수 있다.
이상은 통상의 불휘발성 반도체 메모리 칩의 동작에서는 일반적인 동작이지만, 본 발명이 제공하는 메모리셀은 1개의 메모리셀에 2 비트를 축적하는 다중 기억 장치형 메모리셀이고, 메모리셀로의 기록 혹은 판독은 1번에 2회 이루어지는 일이 있다. 이 경우에는 소스라인/ 비트라인의 상호 교체, 2개 있는 스위치 트랜지스터부(Trsw) 각각의 게이트 전위의 교체하여, 이들에 동반되는 주변 회로의 동작 변경이 필요하지만 이들은 어드레스 신호를 받아 제어된다.
도 119 및 도 120에는 1개의 메모리셀에 2 비트의 정보를 축적하는 경우의 동작이 타이밍 차트에 의해서 도시된다. 각 도면에 있어서 bit#1, bit#2는 1개의 메모리셀의 2 비트의 정보를 의미한다. 도 119에 예시되는 바와 같이, 1개의 메모리셀을 하나의 어드레스에서 지정하여, 1개의 메모리셀에 대하여 2 비트의 데이터 bit#1, bit#2를 데이터 래치(52)에 래치시킨다. 소거(Erase) 후, 메모리셀의 소스·드레인 전극에 대한 바이어스 전압 조건을 상호 교체하면서 한쪽 소스 사이드에 대하여 bit#1을 기록, 다른 쪽의 소스 사이드에 대하여 blt#2를 기록한다. 판독에서는 기록 사이드를 소스로 하여 동작된다. 소스라인과 비트라인의 전환 상태는 도 l20에 명료하게 도시되어 있다. 도 120에 있어서, 기판과 나이트라이드막과 같은 상기 이산적으로 트랩을 포함하는 게이트 절연막 사이의 산화막 두께가 1.8nm일 때의 소거는 기판측에 전자를 제외하고, 게이트 바이어스를 6V, 기판측을 3V으로 하고 있다. 상기 산화막 두께가 5nm일 때의 소거는 게이트측에 전자를 제외하고, 게이트 바이어스 전압이 9V, 기판측을 0V로 하고 있다.
상기 서술된 바와 같이 1개의 메모리셀에 2 비트의 정보를 축적한 경우, 데이터 판독에서는, 1개의 메모리셀에 저장된 정보를 판독하는데, 판독 방향을 교체한다 하더라도 한 쪽의 비트의 정보가 다른 쪽의 비트의 정보 판독에 영향을 주게 된다. 도 1l6에는 그 영향이 알도록 판독의 메모리 전류와 메모리 게이트 전압의 관계가 예시된다. 판독은 기록된 사이드를 소스측으로서 읽는 것이 원칙이다. 도 116의 (A)는 도 14의 우측 방향 판독 시에 있어서의 전류·전압 특성을 도시하고, 도 116의 (B)는 도 15의 좌측 방향 판독 시에 있어서의 전류·전압 특성을 도시한다. 각 도면에 있어서, “0 ”은 소거 상태, “Q”는 기록 상태를 의미하고, “00”, "0Q”, “Q0”, “QQ”의 좌측 비트는 상기 이산적으로 트랩을 포함하는 게이트 절연막의 좌측 사이드 트랩의 상태, 우측 비트는 상기 이산적으로 트랩을 포함하는 게이트 절연막의 우측 사이드 트랩의 상태를 뜻하고 있다. 도면으로부터 분명한 바와 같이, 다중 기억 장치 타입의 메모리셀에 있어서의 한 쪽 비트의 정보가 다른 쪽 비트의 정보 판독에 영향을 주지만, (A) 와 (B) 의 각각에 있어서 4 종 류의 상태를, 워드라인 전압과 전류 검출형의 센스 증폭기의 감도를 적당하게 결정하는 함으로써 명확하게 식별 가능하다.
도 27 내지 도 34에는 메모리셀 어레이(51)의 각종 구성이 예시된다. 그 구성은 (A)∼(D)의 4 종류로 대별되고, 각각의 레이아웃과 등가 회로가 도시되어 있다.
각각의 메모리셀 어레이(51)에는, 워드라인 8개와 메모리 게이트 8개를 메모리셀 어레이의 최소 단위로서 2개 나란히 하여 도시하고 있다. 메모리셀 어레이의 활성 영역을 8, 스위치 트랜지스터부의 게이트 배선을 6La, 워드라인을 5L, 소스/ 비트라인 확산층을 4로 한다. 스위치 트랜지스터부의 게이트 배선(6La)은 접촉 구멍(6C)을 통해서 스위치 게이트 전극(6L)에 워드라인(5 L) 8개씩 묶여지고, 소스/ 비트라인 확산층(4)은 접촉 구멍(4C)에 소스/ 비트라인(4L)에 접속한다. MC는 하나의 메모리셀을 도시한다.
도 27 및 도 28에 도시하는 메모리셀 어레이에서는 인접하는 메모리셀의 스위치 트랜지스터부(Trsw)의 게이트 전극 배선(6L)은 공통으로 되고, 동일 메모리셀 내의 스위치 트랜지스터부(Trsw)의 게이트 배선을 독립으로 하기 위해, 스위치 게이트 배선(6La)이 8개의 워드라인(5L)의 상하에 각각 배치되어 있다. 이와 같이 단락한 스위치 트랜지스터부(Trsw)의 게이트 배선에서는 인접하는 메모리셀의 메모리 트랜지스터부와 스위치 트랜지스터부의 게이트 전극에 마찬가지 전위가 인가되게 되기 때문에, 소스/비트라인 확산층(4)의 전위 제공 방법으로써 인접하는 메모리셀과의 동작상 구별을 행한다. 즉, 액세스하는 메모리셀의 소스라인을 접지 전 위로 하고, 인접하는 액세스하지 않은 메모리셀의 소스라인은 전위 공급을 오프로 하도록 하여 액세스하는 메모리셀만 활성으로 한다. 메모리셀의 동작과 함께, 소스/비트라인(4L)을 교체시키는 것도 행하지만, 이러한 배선 접속은 가상 접지 방식이라고 불리고 있다.
가상 접지 방식을 사용하는 경우, 소스/ 비트라인(4L)이 부동 전위로 되고, 메모리셀 어레이 내에서 부동 전하가 의도하지 않은 과도 전류로 되어, 오판독의 원인이 되거나 하는 일도 있다. 이러한 과도 전류의 흐름을 방지하기 위해, 다음으로 도 29및 도 30에 도시하는 메모리셀 어레이(B) 에서는 가장 인접하는 메모리셀의 한 쪽 스위치 트랜지스터의 게이트 전위를 완전히 오프로 하기 위해 8개의 워드라인(5L)의 상하에 각각 2개씩 스위치 게이트 배선(6La)을 배치하고, 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6L)을 교대로 별개의 스위치 게이트 배선 (6La)에 접속하도록 되어 있다. 도 27 및 도 28의 구성에 비교하여 스위치 트랜지스터부(Trsw)의 스위치 게이트 배선(6La)의 수는 배가 되지만, 근접한 메모리셀에서 부동 전하가 전달되어 과도 전류를 만드는 것에 기인하는 오판독의 저감이 가능하게 된다.
도 29 및 도 30과 같이 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극 배선(6L, 6L)을 교대로 다른 스위치 게이트 배선(6La)에 단락하도록 하면, 스위치 게이트 배선(6La)의 배선 수가 증가하고, 메모리셀 어레이(51)의 면적이 증대하여 버린다. 이러한 면적의 증대를 방지하기 위해서는 도 31 및 도 32에 도시하는 메모리셀 어레이(C)를 채용하여도 좋다. 도 31 및 도 32에 도시되는 구성은, 소스/피 트선(4L)방향으로 연장하여 인접하는 최소 단위의 메모리셀 어레이 부분(51A, 51B) 사이에서 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극 배선(6L)을 공유시킨다. 공유하는 배선 수는 상하 양측에 인접하는 메모리셀 어레이 사이에서 각각 반씩 분담하게 된다. 이것은 평면적인 배치로부터 하지 않을 없는 배선이다. 그러나 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극 배선(6L)을 공유화 함으로써 메모리셀 어레이 면적의 감소를 가져오게 된다.
소스/비트라인(4L)의 연장 방향 양측에 인접하는 메모리셀 어레이부(51A, 51 B)에 있어서는 소스/비트라인 확산층(4)의 공유화도 가능하고, 도 33및 도 34에 도시하는 메모리셀 어레이(D)에서는 소스/ 비트라인의 확산층(4)으로부터 소스/비트라인(4L)에 접속하는 접촉 구멍(4C)을 스위치 게이트 배선(6La) 사이에 배치하는 것이 가능하다. 이러한 메모리셀 어레이를 채용함으로써, 면적의 감소를 진행시킬 수도 있지만, 최대의 이점은 접촉 구멍(4C)의 수를 반감시킬 수 있다. 접촉 구멍 (4C)과 같은 가공의 수를 줄이는 것은 그만큼 가공의 부하가 가벼워져 가공 불량의 발생율이 저하하여 신뢰성 및 생산성이 높아지게 된다.
도 35 내지 도 40에는 도 14 내지 도 16에서 설명한 메모리셀의 제조 공정에 있어서의 소요 단계의 디바이스 단면 구조가 개략적으로 도시된다.
도 35는 실리콘 반도체 기체1 상에 스위치 트랜지스터부(Trsw)용의 게이트 절연막(1l), 또, 스위치 게이트 전극 재료(6)를 집적한 곳까지를 도시한다. 여기서는, 게이트 절연막(11)은 실리콘 반도체 기판1을 고온 열 산화로써 형성한 두께 20nm가 얇은 실리콘 열 산화막을 이용하였지만, 산 질화막 등 다른 절연막의 채용 도 가능하다. 게이트 전극 재료(6)에는 두께 150nm의 다결정 실리콘 박막을 이용하였다.
도 36은 게이트 전극 재료 6을 가공하여 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6-1, 6-2, 6-3 및 6-4)을 형성하여, 레지스트(12-1, 12-2, 12-3)로써 비트라인부를 이온 주입을 위해 마스크하고, 비트라인부에 고농도 확산층(4-1, 4-2)을 비소(As) 및 인(P)을 이온 주입함으로써 서핑하여 형성한 곳을 도시한다.
도 37은 이온 주입에 사용한 레지스트 마스크를 제거하여 비교적 저온의 700℃에서 웨이트 열 산화를 실시한 곳까지를 도시한다. 이 때 형성되는 열산화막은 다결정 실리콘 박막에 의한 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6-1, 6-2, 6-3 및 6-4)및 고농도에 비소(As) 및 인(P)이 이온 주입되어 있는 비트라인부 (4-1, 4-2)에 대해서는 선택적으로 대개 100nm 정도로 두껍게 되지만, 실리콘 반도체 기체(1) 상에 직접 형성되는 열 산화막은 20nm 정도로 얇다. 이 형성되는 열 산화막의 막후의 차이는 산화되는 실리콘의 결정성에 의해서 있다.
도 38은 실리콘 반도체 기체(1) 상에 직접 형성되어 20nm 정도로 얇아진 열 산화막을 제거한 곳까지를 도시하고, 메모리 트랜지스터부(Trmc)에 실리콘 반도체 표면을 노출하고 있다.
도 39는 메모리 트랜지스터부(Trmc)를 형성하기 위해 두께 1.8nm 또는 5nm의 터널 산화막(l2)을 메모리 트랜지스터부의 실리콘 반도체 표면상에 형성하고, 계속해서 이산적 트랩을 갖는 실리콘 나이트라이드막(2)을 두께 15nm 퇴적하여, 또 산 화막(13)을 형성하고, 또 메모리 게이트 전극(7)의 전극 재료재를 퇴적한 곳까지를 도시하고 있다. 이 때 산화막(13)의 형성에는 실리콘 나이트라이드 박막의 표면부를 고온 열 산화하여 형성하여도 좋지만, 여기서는 CVD법으로써 퇴적한 두께 3nm의 CVD 열 산화막을 이용하였다. 메모리 게이트 전극(7)의 전극 재료에는 도핑한 두께 300nm의 다결정 실리콘 박막을 이용하였다. 또한 이 메모리 트랜지스터부의 메모리 게이트 전극(7)의 전극 재료는 메모리셀 어레이의 워드라인을 겸하기 때문에 저저항이 바람직하고 텅스텐(W)등의 메탈 전극을 사용하였다.
또, 도 39는 게이트 전극재(7)를 워드라인(5)에 가공한 후의 단면, 즉, 도 1 6의 A-A' 부의 단면을 도시하고 있다. 도 40은 워드라인(5)의 사이, 즉, 도 16의 B-B' 부의 단면을 도시하고 있다. 워드라인(5)의 사이에서는 게이트 전극재가 제거되었을 뿐으로, 이산적 트랩을 갖는 실리콘 나이트라이드막은 남겨져 있다. 이것은 메모리 게이트 하에서 축적된 전하는 가로방향에는 전도성이 없기 때문이다. 도 39및 도 40에 도시한 후에는 통상의 반도체 LSI의 제조 방법에 따라서 층간 절연막, 상층의 메탈 배선 등이 실시된다.
<메모리셀의 제2 형태>
도 41 내지 도 43에는 메모리셀의 제2 형태가 예시된다. 이 도면에 도시되는 메모리셀은 측벽 게이트 기술을 이용하여, 메모리 트랜지스터부(Trmc)의 양 사이드에 스위치 트랜지스터부(Trsw)를 자기 정합적으로 설치된 구조를 가지고 있다. 이 경우, 스위치 트랜지스터부(Trsw)의 게이트 길이는 최소 가공 치수 F의 1/2 정도로 가공할 수 있기 때문에, 도 43으로부터 분명한 바와 같이 메모리셀은 6F2승이 지만, 1 비트당은 3F2승이라고 간주할 수 있어, 종래에 비하면 반 정도의 셀 사이즈가 실현되어 고집적을 달성하는 일이 가능하게 된다. 메모리셀 중의 트랜지스터의 배열과 결선은 도 14 내지 도 16으로 제공하는 메모리셀의 경우와 완전히 동일하기 때문에, 고속기록, 기록 열화 저감, 판독 디스터브의 회피, 신호 검출의 마진 확대 등을 실현하고 있다.
도 44에는 도 41 내지 도 43의 구조를 갖는 메모리셀에 있어서 최소의 광 가공 치수 이하로 형성하고 있는 측벽 게이트(6-1, 6-2)의 스위치 트랜지스터부 (Trsw)와 주변 회로에 있어서 그 접속 형태가 예시된다. 측벽 게이트(6-1, 6-2)는 메모리 게이트 전극(7)의 측벽부에 두껍게 형성된 전극재를 수직 방향으로 한결같이 에칭하였을 때에 남은 전극재를 이용하고 있다. 측벽 게이트 전극의 폭의 대략 2배 이하인 폭의 홈을 설치하면, 거기에 매립된 전극재는 평탄부에 퇴적한 막두께보다도 두껍게 형성되기 때문에 수직의 이방성 에치를 행한 경우, 홈 사이에서는 전극재가 남게 된다. 더구나 홈의 형상에 따르기 때문에 자기 정합적이고, 측벽 게이트와의 접속은 용이하다. 도 44에서는 메모리 어레이 내에서 측벽 게이트 전극(6-1, 6-2)의 배선 길이가 길게 됨으로써 전기 저항이 증대하는 것을 방지하기 위해, 도중에 컨택트 홀(6C)을 통해 분로를 설치하는 구조가 도시된다. 이 구조는 다른 회로 부분의 레이아웃에도 사용할 수 있다.
도 45 내지 도 51에는 도 41 내지 도 43으로 설명한 메모리셀의 제조 공정에 있어서, 소요 단계의 디바이스 단면 구조가 개략적으로 도시된다.
본 메모리셀 구조는 메모리 트랜지스타부(Trmc)의 양 사이드에 측벽 게이트 기술을 이용하여 스위치 트랜지스터부(Trsw)를 형성하게 된다. 따라서, 메모리 트랜지스터부(Trmc)의 형성을 처음에 행한다.
도 45는 실리콘 반도체 기체(1) 상에 메모리 트랜지스터를 처음에 형성하기 위해 두께 1.8nm 혹은 5nm의 터널 산화막(12)의 형성, 이산적 트랩을 갖는 두께 15nm의 실리콘 나이트라이드막과 같은 게이트 절연막(2)의 퇴적, 두께 3nm의 산화막(13)을 형성, 두께 300nm 다결정 실리콘의 게이트 전극재(7)를 퇴적, 또 후의 가공으로 필요하게 되는 얇은 산화막(l4), 나이트라이드막(15) 및 얇은 산화막(16)을 형성한 곳까지가 도시된다.
도 46은 메모리 트랜지스터부(Trsw)를 형성하기 위해서 게이트 길이에 따라서 이방성 에치 가공을 실시하고, 노출된 실리콘 반도체 기체(1) 상에 스위치 트랜지스터부(Trsw)용 두께 20nm의 게이트 절연(11-1, 11-2) 및 메모리 트랜지스터부 (Trmc)의 측면부를 구성하는 두께 대략 100nm의 열 산화막(11-3, 11-4, 11-5 및 11-6)을 동시에 형성한다. 또한, 스위치 트랜지스터부(Trsw)의 측벽 게이트 전극재(6-1, 6-2 및 …) 때문에 두께 400nm의 다결정 실리콘을 퇴적하고, 또 비트라인부를 고농도 확산층(4-1, 4-2)에 비소(As) 및 인(P)을 이온 주입에 의해 도프하여 형성한다. 메모리 트랜지스터(Trmc)부의 측면부에는 다결정 실리콘의 퇴적은 돌려 넣기 효과로부터 국소적으로 두께가 증가하고 있다.
도 47은 측벽 게이트 전극재(6-1, 6-2)의 두께 400nm에 퇴적하여 있던 다결정 실리콘막을 거의 수직 이방성 에치에 의해 두께 400nm 분량 제거한 곳까지를 도시하고 있지만, 메모리 트랜지스터부(Trmc)의 측벽부는 도 46에 도시되어 있는 국 소적인 두께의 분량만 에칭되지 않고 남는다. 이 메모리 트랜지스터 측벽부에 남은 다결정 실리콘막(6-1, 6-2, 6-3 및 6-4)이 측벽 게이트 전극이 된다.
도 48은 다결정 실리콘막으로 이루어지는 측벽 게이트 전극(6-1, 6-2, 6-3 및 6-4) 주위에 열 산화를 실시하여, 두께 50nm의 열 산화막(l7-1, 17-2, 17-3 및 17-4)을 형성한 후, CVD법으로 두께 400nm의 산화막(18)을 피착한 곳까지를 도시한다. 메모리 트랜지스터부(Trmc) 및 측벽 게이트 전극(6-1, 6-2)등 기초 형상의 영향을 받아 CVD 산화막은 요철을 이루고 있다.
도 49는 이전에 퇴적한 두께 400nm의 CVD 산화막(18)의 요철 중 돌기하고 있는 부분을 화학적 기계적 연마(CMP) 기술을 이용하여 제거한 곳까지를 도시하고 있다. 이 때 측벽 게이트 전극의 주위에 형성하여 있는 열 산화막(17-1, 17-2, 17-3 및 17-4)이 남고, 측벽 게이트 전극(6-1, 6-2, 6-3 및6-4)이 절연 보호되어 있는 것이 필요하다.
도 50은 도 49의 상태가 형성된 후, 메모리 트랜지스터부(Trmc) 상의 얇은 산화막(14), 나이트라이드막(15) 및 얇은 산화막(16)을 화학적으로 제거한 후, 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극과 전기적으로 접속되는 바와 같이 워드 배선(5)의 재료를 퇴적한 곳까지를 도시하고 있다. 이 워드 배선(5)의 재료는 저저항이 바람직한 텅스텐(W)등의 메탈 전극을 사용하였다.
도 50은 워드 배선(5)의 재료를 가공한 후의 단면, 즉, 도 43의 A-A'부의 단면을 도시하고 있다. 도 51은 워드 배선(5) 사이, 즉, 도 43의 B-B'부의 단면을 도시하고 있다. 워드 배선(5) 사이에서는 워드 배선(5)의 선재 및 메모리 트랜지 스터부(Trmc)의 메모리 게이트 전극(7)의 재가 제거되어 있고, 이산적 트랩을 갖는 실리콘 나이트라이드막과 같은 상기 이산적으로 트랩을 포함하는 게이트 절연막 (2)이 남겨지고 있다. 이것은 메모리 게이트 전극(7)하에서 축적된 전하는 가로 방향에는 전도성이 없기 때문 제거할 필요가 없기 때문이다. 도 50 및 도 51의 구조를 형성한 후에는 통상의 반도체 집적 회로의 제조 방법에 따라 층간 절연막의 형성, 상층의 메탈 배선의 형성 등의 처리가 실시된다.
<메모리셀의 제3 형태>
도 52에는 제3의 형태의 메모리셀의 단면 구조가 예시되고, 도 53에는 그 메모리셀의 평면 구조가 예시된다. 제3의 형태의 메모리셀은 상기 메모리셀의 제1 형태에 있어서, 메모리셀 내의 확산층(4-l, 4-2)의 배선으로 바꿔, 스위치 트랜지스터부(Trsw)의 MOS 반전층을 배선으로 이용하는 것이다. 즉, 1개의 메모리셀은 1개의 메모리 트랜지스터부(Trmc)와, 2개의 스위치 트랜지스터부(Trsw)와, 2개의 트랜지스터 반전층 배선(20-1, 20-2)으로 이루어지는 메모리셀 구조를 갖는다. 상기 메모리 트랜지스터부(Trmc)는 상기 이산적으로 트랩을 포함하는 게이트 절연막(2)을 가지고, 또 상기 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(7)이 워드라인(5)에 접속하고, 또 상기 2개의 트랜지스터 반전층 배선(20-1, 20-2)이 소스라인 및 비트라인을 이루고, 또 상기 2개의 스위치 트랜지스터부(Trsw)와, 상기 소스라인 및 비트라인을 이루는 2개의 트랜지스터 반전층 배선(20-1, 20-2)이 각각 상호 게이트 전극(6-1, 6-2)을 공유하게 된다.
제 3 형태의 메모리셀은 도 52 및 도 53에 예시된 바와 같이, 기록은 열 전 자의 소스 사이드 주입 방식을 채택하고, 판독도 같은 방향의 전류를 검출한다. 메모리셀 내에서 반대 방향의 동작도 가능하게 되기 때문에 1개의 메모리셀은 2 피트 동작을 행할 수 있게 된다. 평면 구조에 도시한 바와 같이 1개의 메모리셀의 사이즈는 4F의 2승이고, 데이터1 비트당의 사이즈는 2F의 2승이 되어 고집적이 실현된다.
도 54 내지 도 57을 참조하면서 제3 형태의 메모리셀의 소거, 기록, 판독의 동작을 설명한다. 이 도면에 있어서 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6Li, 6Lj, 6Lk)과, 스위치 트랜지스터부(Trsw)의 반전층 배선(20Li, 20Lj, 20Lk)은 동일한 배선과 같이 도시되어 있다. 도면 아래쪽으로 반전층을 구성하는 반도체 영역의 전압이 도시되고, 도면 상측에 스위치 게이트 전극의 전압이 도시된다.
도 54에는 워드라인 1개에 따라서 소거하는 페이지 모드를, 도 55에는 다수의 워드라인을 동시에 소거하는 칩(블록) 모드가 도시된다. 소거 동작에 있어서 전자를 메모리 게이트측에 인출하기 때문에, 메모리 게이트 전극, 즉, 선택한 워드라인(5Li)에는 9V와 같이 높은 바이어스를 인가하고, 기판의 표면에 접지 레벨의 바이어스가 들어가도록 하고, 반전층은 0 바이어스가 되도록 하고, 이산적 트랩을 소스/ 비트라인의 게이트 전극에 전원 전압, 예를 들면, 3V를 제공, 실리콘 나이트라이드막에 고전계가 걸리도록 하고 있다.
도 56에는 기록의 바이어스 관계가 예시된다. 선택된 비트에는 소스측의 게이트 전극은 임계치 0.5V보다도 조금 높은 쪽의 1.5V를 인가하고, 여기서 핫이 된 캐리어는 고 바이어스 6V의 인가된 메모리 게이트 전극쪽으로 고전계에 의해서 가까이 당겨지고, 이산적으로 트랩을 포함하는 게이트 절연막 속에 포획된다. 소스라인측에 제공하는 전위는 OV, 비트라인측에 제공하는 전위는 3V가 되도록 하기 위해 소스라인측 스위치 트랜지스터부의 스위치 게이트 전극에는 1.5V, 비트라인측 스위치 트랜지스터부의 스위치게이트 전극에는 4.5V로 각각 높은 쪽의 바이어스를 인가하고 있다.
도 57에는 판독의 바이어스 관계를 나타내고 있다. 선택한 비트에는 판독으로서 소스라인측에 제공하는 전위는 0V, 비트라인측에 제공하는 전위는 1.5V로 하고 있지만, 부가되는 반전층 저항을 될 수 있는 한 작게 하기 위해서, 기록 때와 마찬가지인 바이어스를 이용하고, 소스라인측 스위치 트랜지스터부의 스위치 게이트 전극에는 3V, 비트라인측 스위치 트랜지스터부의 스위치 게이트 전극에는 4.5V로 각각 높은 쪽의 바이어스를 인가하여 반전층 저항을 작게 하고 있다.
도 58 내지 도 65에는 제3 형태의 메모리셀을 채용한 메모리셀 어레이(51)의 각종 구성이 예시된다. 그 구성은(A)∼(D)의 4 종류로 대별되고, 각각의 레이아웃과 등가 회로가 도시되어 있다.
메모리셀 어레이의 구성은 도 27 내지 도 34에서 설명한 상기 제1 형태의 메모리셀을 이용한 예에 대하여, 메모리셀 어레이의 활성 영역(8) 내에서 소스라인/비트라인(4L)은 접촉 구멍(4C)을 통해서 반전층 배선(20L)에 연결되는 확산층(4)의 전위를 추출하도록 구성되어 있는 점이 상이된다. 그 밖의 점에 대해서는 도 27 내지 도 34의 구성과 기본적으로 동일하다.
도 66 내지 도 70에는 도 52에서 설명한 제3 형태에 따른 메모리셀의 제조 공정에 있어서의 소요 단계의 디바이스 단면 구조가 개략적으로 도시된다.
도 66에는 실리콘 반도체 기판(1) 상에 게이트 절연막(11)을 실리콘 반도체 기판(1)의 고온 열 산화로써 형성하고, 스위치 게이트 전극(6)용의 전극 재료, 예를 들면, 다결정 실리콘막을 퇴적하고, 소스라인/비트라인과 스위치 트랜지스터 (Trsw)가 공유하는 게이트 배선을 가공하기 위해 포토 레지스트막(18-1, 18-2 및 18-3)의 노광/현상 가공이 행해진 상태가 도시된다.
도 67에는 포토 레지스트막(18-1, 18-2 및 18-3)에 의해서 스위치 게이트 전극(6)의 전극 재료를 에칭 가공하여 스위치 게이트 전극(6-1, 6-2 및 6-3)이 형성된 상태가 도시된다.
도 68에는 메모리 트랜지스터부(Trmc)와 워드라인(5)의 가공이 행해진 곳까지 도시된다. 메모리 트랜지스터부(Trmc)에는 두께 5nm 정도의 실리콘 열 산화막 (l2-1, 12-2)이 형성되도록 열 산화가 실시되고, 또 이산적으로 트랩을 포함하는 게이트 절연막(2)으로서 나이트라이드막이 10nm 정도 퇴적되고, 또 그 상부에 두께 3nm 정도의 산화막(13)이 열 산화 혹은 화학 진공 증착법으로써 형성되고, 또 메모리 트랜지스터(Trmc)의 제어 게이트 전극(7) 및 워드라인(5)을 구성하는, 예를 들면, 다결정 실리콘막을 퇴적한 구조가 도시된다.
도 69및 도 70에는 워드라인(5) 가공을 더 실시하기 위하여 포토 레지스트막 (19)을 이용하고, 도 69와 같이 워드라인(5)으로서 폴리 실리콘이 남겨지는 부분과, 도 70과 같이 폴리 실리콘이 제거되는 부분에 성형된다. 특히, 도 70에서는 워드라인 간의 전기적 분리를 행하는 워드라인(5) 사이에서 붕소(B+)를 실리콘 반도체 기판(1)에 주입하고 있다.
<메모리셀의 제4 형태>
도 71에는 제4 형태의 메모리셀의 단면 구조가 도시된다. 이 도면에 도시되는 메모리셀은 소스라인을 스위치 트랜지스터부(Trsw)의 반전층(20)과 공유하여 형성하고, 비트라인을 확산층(4)으로 형성하는 것이다. 즉, 1개의 메모리셀은 1개의 메모리 트랜지스터부(Trmc)와, 1개의 스위치 트랜지스터부(Trsw)와, 1개의 트랜지스터 반전층(20)의 배선과, 1개의 확산층(4)의 배선으로 이루어지는 구조를 갖는다. 상기 메모리 트랜지스터부(Trmc)의 축적부인 상기 이산적으로 트랩을 포함하는 게이트 절연막(2)은, 예를 들면, 실리콘 나이트라이드막으로 구성된다. 상기 메모리 트랜지스터부(Trmc)의 제어 게이트 전극(7)은 워드라인(5)에 접속된다. 상기 1개의 트랜지스터 반전층(20)의 배선은 소스라인(20S)을 이루고, 또 상기 l개의 확산층(4)의 배선이 비트라인(4B)을 이룬다. 상기 1개의 스위치 트랜지스터부 (Trsw)와 상기 소스라인을 이루는 1개의 트랜지스터 반전층(20)의 배선은 상호 게이트 전극을 공유하게 된다. 요컨대, 제4 형태의 메모리셀은 메모리셀 트랜지스터부(Trmc)를 경계로 소스측에 상기 제3 형태의 메모리셀 구조의 일부를 가지고, 드레인측에 NROM 형태의 메모리셀 구조의 일부를 가지고 이루어지는 구조를 구비하고 있다.
도 71의 메모리셀의 단면 구조에서 분명한 바와 같이, 기록은 열 전자의 소스 사이드 주입 방식 및 드레인 사이드 주입 방식이 가능하다. 판독은 메모리셀이 소스라인/비트라인에 대하여 비대칭이기 때문에 한 방향 판독일 뿐이다. 따라서, 도 72에 도시되고 있는 것과 같이 4F의 2승의 메모리셀 영역에 대하여 소스 사이드 주입 방식 혹은 드레인 사이드 주입 방식의 기록만을 행한 경우에는 면적은 비트당은 4F 2승이 된다. 그러나 소스 사이드 주입 방식 및 드레인 사이드 주입 방식을 함께 행하여 2 비트 기록을 행하면 면적은 비트당은 2F 2승으로 작아진다. 이 경우, 판독이 한 방향일 뿐이기 때문에 소스단/비트단에 기록한 데이터를 분별 판독하기 위해서는 소스라인측의 스위치 트랜지스터의 스위치 게이트 전극(6)의 게이트 바이어스 및 비트라인측의 확산층(4)의 바이어스를 제어하게 된다.
도 73 내지 도 78을 참조하면서 제4 형태의 메모리셀의 소거, 기록, 판독의 동작을 설명한다. 이 도면에 있어서 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6Li, 6Lj)과, 스위치 트랜지스터부(Trsw)의 반전층 배선인 소스라인(20Si, 20Sj)은 동일한 배선과 같이 도시되어 있다. 도면의 아래쪽으로 반전층을 구성하는 반도체 영역의 전압이 도시되고, 도면의 위쪽으로 스위치 게이트 전극의 전압이 도시된다.
도 73에는 워드라인 1개에 따라서 소거하는 페이지 모드 소거가 도시되고, 도 74에는 복수의 워드라인을 동시에 소거하는 칩(블록)모드 소거가 도시된다. 소거 동작으로는 전자를 메모리 게이트 전극(7)측으로 인출하기 때문에 메모리 게이트 전극(7), 즉, 선택한 워드라인(5)에는 높은 바이어스 전압(9V)을 인가하고, 기판의 표면에 접지 레벨(0V)의 바이어스가 들어가도록, 소스라인(20Si, 20Sj)의 게이트 전극(6Li, 6Lj)에 전원 전압, 예를 들면,3V를 제공하고, 반전층은 0 바이어스 가 되도록 하고, 상기 이산적으로 트랩을 포함하는 실리콘 나이트라이드막과 같은 게이트 절연막(2)에 고전계가 걸리도록 하고 있다.
도 75에는 소스 사이드 주입 방식의 기록의 바이어스 관계가 예시된다. 선택한 비트에는 소스측의 스위치 게이트 전극(6)(6Li)은 임계치 0.5V보다도 조금 높은 1.5V를 인가하고, 여기서 핫이 된 캐리어는 고 바이어스 6V의 인가된 상기 이산적으로 트랩을 포함하는 게이트 절연막(2)쪽으로 고전계에 의해서 가까이 당겨지고, 이산적으로 트랩을 포함하는 게이트 절연막(2) 속에 포획된다. 소스라인 (20Si)측에 주어지는 전위가 0V가 되도록 하기 위해서 소스라인측 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6Li)에는 1.5V를 인가하고 있다. 비트라인(4B)측에 제공하는 확산 전위는 3V를 제공한다.
도 76에는 소스 사이드 주입 방식에 의해서 소스 사이드에 기록을 행했을 때의 판독 바이어스 관계가 예시된다. 선택한 비트에는 판독으로서 소스라인(20Si)측에 제공하는 전위는 OV, 비트라인(4B)에 제공하는 전위는 1.5V로 하고 있다. 소스라인(20Si)측의 반전층(20)의 저항을 될 수 있는 한 작게 하기 위해서 기록 시와 마찬가지인 바이어스를 이용하고, 소스라인측 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극 배선(6Li)에는 3V를 인가하여 반전층(20)의 저항을 작게 하고 있다.
도 77에는 드레인 사이드 주입 방식의 기록의 바이어스 관계가 예시된다. 선택한 비트에는 소스측의 스위치 게이트 전극 배선(6Li)은 임계치 0.5V보다도 높은 4.5V를 인가하고, 채널 내에서 핫이 된 캐리어는 드레인 단에서 고 바이어스 6V의 인가된 메모리 게이트 전극(7)쪽으로 고전계에 의해서 가까이 당겨져 이산적으 로 트랩을 포함하는 게이트 절연막(2) 속에 포획된다. 소스라인(20Si)측에 제공하는 전위는 0V가 되도록 하기 위해서 소스라인측 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극 배선(6Li)에는 4.5V를 인가하고 있다. 비트라인(4B)측에 제공하는 확산층(4)의 전위로서는 3V를 제공한다.
도 78에는 드레인 사이드 주입 방식에 의해서 드레인 사이드에 기록을 행하였을 때의 판독의 바이어스 관계가 예시된다. 선택한 비트에는 판독으로서 소스라인(20Si)측에 제공하는 전위는 0V, 비트라인(4B)측에 제공하는 전위는 1V로 하고 있다. 소스라인(20Si)측의 반전층(20)의 저항을 될 수 있는 한 작게 하기 위해서, 기록 시와 마찬가지로 소스라인측 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6)에는 4.5V를 인가하고, 반전층(20)의 저항을 작게 하고 있다. 상기 서술한 대로 도 76과 도 78의 바이어스 조건에 의해서 소스 사이드에 기록한 데이터와 드레인 사이드에 기록한 데이터의 판독 분별을 행할 수 있다.
도 121 및 도 122에는 도 71의 상기 1개의 메모리셀에 2 비트의 정보를 축적할 경우의 동작이 타이밍 차트에 의해서 도시된다. 이들에 도시되는 동작은 도 73 내지 도 78의 동작에 대응된다. 각 도면에 있어서 bit#l, bit#2는 1개의 메모리셀의 2 비트의 정보를 의미한다. 도 121에 예시되는 바와 같이, 1개의 메모리셀을 하나의 어드레스에서 지정하고, 1개의 메모리셀에 대하여 2 비트의 데이터 bit#1, bit# 2를 데이터 래치(52)에 래치시킨다. 소거(Erase) 후, 소스 사이드 주입에 의해 데이터 bit#1을 소스 사이드의 상기 이산적으로 트랩을 포함하는 게이트 절연막에 기록, 다음으로 드레인 사이드 주입에 의해 데이터 bit#2를 드레인 사이드의 상 기 이산적으로 트랩을 포함하는 게이트 절연막에 기록한다. 판독은 도 122에 예시되는 바와 같이 비트라인 전위를 검출하여 데이터 논리치를 판정하면 된다.
도 123 및 도 124에는 도 71의 상기 1개의 메모리셀에 대하여 소스 사이드 기록만을 행할 경우의 동작이 타이밍 차트에 의해서 도시된다. 이들에 도시되는 동작은 도 73 내지 도 76의 동작에 대응된다. 기록은 소스 사이드만으로 행해지고 있다.
도 79 내지 도 86에는 제4 형태의 메모리셀을 채용한 메모리셀 어레이(51)의 각종 구성이 예시된다. 그 구성은 (A)∼(D)의 4 종류로 대별되고, 각각의 레이아웃과 등가 회로가 도시되어 있다.
메모리셀 어레이의 구성은 도 27 내지 도 34에서 설명한 상기 제1 형태의 메모리셀을 이용한 예에 대하여 이하의 점이 상이된다. 즉, 메모리셀 어레이의 활성 영역(8) 내에서 스위치 트랜지스터부(Trsw)의 반전층(20)으로 이루어지는 소스라인 (20S), 스위치 트랜지스터부(Trsw)의 스위치 게이트 배선(6), 확산층(4)으로 이루어지는 피트선(4B) 및 워드라인(5)에 의해서 메모리 트랜지스터의 영역이 정의된다. 소스라인(20S)은 접촉 구멍(20C)을 통해서 반전층(20)에 연결되는 확산층 (20P)의 전위를 추출한다. 비트라인(4B)은 접촉 구멍(4C)을 통해서 비트라인 확산층(4)의 전위를 추출한다. 스위치 트랜지스터부의 스위치 게이트 배선(6L)은 접촉 구멍(6C)을 통해서 스위치 배선(6La)에 연결된다.
도 87 내지 도 91에는 도 71로 설명한 제4 형태에 따른 메모리셀의 제조 공정에 있어서의 소요 단계의 디바이스 단면 구조가 개략적으로 도시된다.
도 87에서는 실리콘 반도체 기판(1) 상에 게이트 절연막(11-1, 11-2 및 11-3)을 고온 열 산화로써 실리콘 반도체 기판(1) 상에 형성하고, 게이트 전극 재료, 예를 들면, 다결정 실리콘막을 퇴적하여 스위치 게이트 전극(6-1, 6-2 및 6-3)을 형성한다. 또한 열 산화법 혹은 화학 증착법으로 산화막(30)을 형성하고, 또 그 위에 나이트라이드막(31)을 형성하고, 또 그 위에 산화막(32)을 형성한다. 그리고 화학 증착법으로 두꺼운 산화막(33)을 퇴적시킨다.
도 88에서는 포토 레지스트막(34)을 도포 노광하여 비트라인 상의 절연막 (33, 32, 31 및 30)을 순차 에칭으로써 개구한다.
도 89에서는 스위치 게이트 배선(6-2)을 제거하고 실리콘 기판(1) 상에 선택적으로 불순물 As+을 이온 주입하여 비트라인 확산층(4)을 형성한다.
도 90에서는 절연막(33, 32)을 전면적으로 제거하고, 비트라인 확산층(4)의 영역 이외는 나이트라이드막(31)으로 덮어 비트라인 확산층(4) 상에 두꺼운 열 산화막(35)을 형성한다.
도 91에서는 나이트라이드막(31)과 실리콘 기판(1) 상의 산화막(30)도 제거하고, 새롭게 실리콘 반도체 기판(1) 상에 게이트 산화막(12-1, 12-2)을 형성하고, 또 이산적 트랩을 갖는 나이트라이드막(2)을 화학 증착법으로 형성하고, 산화막 (l3)을 열 산화 혹은 화학 증착법으로써 형성하고, 또 워드라인(5) 및 제어 게이트 전극(7)의 재료를 퇴적한다.
<메모리셀의 제5 형태>
메모리셀의 제5의 형태는 상기 제4 형태의 메모리셀 구조에 있어서, 메모리 트랜지스터부의 채널 영역을 스위치 트랜지스터부의 스위치 게이트 전극에 대하여 자기 정합적으로 2분의 1 최소 가공 치수로 형성하고, 또 다른 고집적화를 가능하게 하는 구조로 된다.
도 92 내지 도 94에 제5의 형태에 따른 메모리셀의 제조 방법이 단면도로써 개략적으로 도시된다.
도 92에서는 실리콘 반도체 기판(1) 상에 게이트 절연막(11-1, 11-2)을 형성하고, 스위치 트랜지스터부(Trsw)의 게이트 전극(6-1, 6-2)을 형성한다. 이 때 게이트 전극(6-1)및 (6-2) 상에는 게이트부의 높이를 확보하기 위해서 나이트라이드막 등의 절연막(46-1, 46-2)을 퇴적하고 있다. 또한 이 게이트 전극(6-1) 및 (6-2) 및 절연막(46-1, 46-2)을 기초로 하여 측벽 기술을 이용하고, 나이트라이드막 등의 측벽 절연막(47-1, 47-2, 47-3 및 47-4)을 형성하고 있다. 또한 이 게이트 전극(6-1 및 6-2와 47-1, 47-2, 47-3 및 47-4)에 이온 주입 기술에 의해 확산층 불순물 As+을 비트라인 확산층(4)을 형성하고 있다.
도 93에서는 계속해서 열 산화를 실시하여 확산층(4) 상에 두꺼운 열 산화막(45)을 형성한다.
도 94에서는 절연막(46-1, 46-2)및 측벽 절연막(47-1, 47-2, 47-3 및 47-4)을 제거한 후, 메모리 트랜지스터부의 게이트 절연막(12-1, 12-2)을 열 산화로써 형성하고, 또 이산적 트랩을 갖는 나이트라이드막(2)을 화학 증착법으로 퇴적하고, 산화막(13)을 열 산화 혹은 화학 증착법으로써 퇴적하고, 메모리 게이트 전극(7) 및 워드라인(5)의 재료를 형성한다. 여기서, 스위치 트랜지스터부(Trsw)의 게이트 전극(6-1) 및 (6-2)과 비트라인 확산층(4)의 사이는 메모리 트랜지스터부(Trmc)의 채널 영역으로 되어 있고, 이 영역은 나이트라이드막(2) 등의 측벽 절연막(27-1, 27-2, 27-3 및 27-4)에 의해서 정의된 영역이다.
<메모리셀의 제6 형태>
메모리셀의 제6의 형태는 1개의 메모리셀에 2개의 메모리셀 트랜지스터부를 가지고, 2 비트의 정보를 유지할 수 있는 2 메모리 트랜지스터/2 비트형의 불휘발성 메모리셀 구조로 되어 자기 정합 기술에 의한 고집적과 비트 단위 소거 가능한 고 기능을 실현하는 것이다.
도 95는 제6 형태에 따른 메모리셀의 사시도이고, 도 96은 제6 형태에 따른 메모리셀의 단면 구조를 도시한다.
도 95 및 도 96에 도시된 바와 같이, 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(7-1, 7-2)을 직접적으로 워드라인(5)에 접속한다. 이 때 스위치 트랜지스터부(Trsw) 스위칭 게이트 전극(6A)은 도 96에 도시한 바와 같이, 2개의 메모리 트랜지스터부(Trmc)의 상기 이산적으로 트랩을 포함하는 게이트 절연막(2-1 과 2-2) 사이에 자기 정합적으로 매립되어 형성된다. 워드라인 피치는 2F 이기 때문에 비트당의 셀 면적은 4F2승이 실현된다.
도 95 및 도 96에 있어서, 스위치 트랜지스터부(Trsw)의 채널부(50A)에 기판 타입과 반대 타입의 불순물을 도프하고, 데프리션형의 채널로 해두는 것은 유효하다. 이것은 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(7-1, 7-2)과, 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6A)의 간극부 아래에 채널의 장벽 이 생기는 것을 방지하는 기능을 갖는다.
또한, 축적부(2-1, 2-2)의 도전성에 관하여 인식하는 것이 중요하다. 상기 도 11의 종래의 구성에서는 축적부(2'-1, 2'-2)는 도체의 부동 전극으로만 서술되어 있다. 본 발명이 제공하는 메모리셀의 구조에서는 축적부(2-1, 2-2)는 도체의 부동 게이트 전극이 아니고, 이산적 트랩의 집합체 재료를 포함하고 있는 것을 명백히 한다. 이산적 트랩을 갖는 재료의 경우, 이산적 트랩 어느 하나에 포획된 캐리어는 그 위치에 속박되고, 트랩의 집합체, 즉, 부동 전극 내를 돌아다니는 것은 불가능하다. 이산적 트랩의 집합체인 부동 전극 재료의 대표에는 실리콘 나이트라이드 박막이 있다.
도 11의 구조와의 관계에 대해서 덧붙여 말한다. 도 11의 구성에 있어서, 부동 게이트 전극(2'-1, 2'-1) 재료는 도체로 도시되어 있지만, 도체에 한정하지 않고 이산적 트랩의 집합체인 부동 전극 재료라고 하면, 이 부동 전극 재료는 비트마다 분리 가공할 필요가 없어진다. 그 결과, 게이트 전극 위를 가로지르는 워드라인과 부동 전극 사이에는 가공 정합은 불필요하게 되고, 정합 여유 분량의 면적을 삭감할 수 있다. 즉, 도 11에 도시한 메모리셀 구조에 있어서, 부동 전극 재료로서, 예를 들면, 이산적 트랩의 집합체인 실리콘 나이트라이드 박막을 이용하면, 메모리셀 면적은 앞의 5.4F2승으로부터 가공 정합을 필요로 하지 않은 경우인 도 97에 도시한 평면도로부터 분명한 바와 같이, 4F 2승으로 저감하고, 적어도 고집적화의 점은 도 96에 도시한 본 발명의 메모리셀과 동등하게 된다. 그래도 도 11의 메모리셀에 있어서의 소거는 여전히 블록 단위인 것에 변함이 없기 때문에, 본 발 명이 제공하는 구조는 워드라인 단위로 소거 가능하다고 하는 점에서 유용하다.
도 98에는 도 95 및 도 96에 도시되는 메모리셀에 대한 메모리 동작의 전압 바이어스 조건을 도시하고 있다. 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(7-1, 7-2)을 워드라인(5)에 접속하고 있는 것에서, 적어도 워드 단위의 소거가 가능하고, 상기 도 11에서 서술한 메모리 구조가 블록 단위의 소거였던 것에 비하면, 메모리셀의 사용성이 대폭 향상하고 있다고 말 할 수 있다. 도 98에 있어서 F는 부동 전위를 의미한다.
도 99 내지 도 102에는 제6 형태의 메모리셀을 채용한 메모리셀 어레이(51)의 각종 구성이 예시된다. 그 구성은 최소 블록 단위의 상기 (A)와 (B) 방식이 합체된 (A & B)방식, 인접 블록과 어드레스를 공유하는 상기 (C)와 (D)방식이 합체된 (C & D)으로 대별되고, 각각의 레이아웃과 등가 회로가 도시되어 있다.
도 103 내지 도 108에는 도 95에서 설명한 제6 형태에 따른 메모리셀의 제조 공정에 있어서의 소요 단계의 디바이스 단면 구조가 개략적으로 도시된다.
도 l03에는 실리콘 반도체 기판(1) 상에 메모리 트랜지스터부(Trmc)용의 게이트 절연막(58), 이산적으로 트랩을 포함하는 게이트 절연막(2)의 전극재, 층간 절연막(59), 또 메모리 게이트 전극(7)의 전극 재료까지를 퇴적한 단면 구조가 도시된다. 여기서는 게이트 절연막(58)은 실리콘 반도체 기판(l)을 고온 열 산화로 형성한 두께 1.8nm 혹은 5nm의 극박 실리콘 열 산화막을 이용하였지만, 산 질화막 등 다른 절연막의 채용도 가능하다. 이산적으로 트랩을 포함하는 게이트 절연막 (2)의 전극 재료는 두께 15nm의 실리콘 나이트라이드 박막을 이용하였다. 층간 절 연막(59)에는 실리콘 나이트라이드 박막의 표면부를 고온 열 산화하여 두께 3nm 정도의 열 산화막을 형성하여도 되지만, 여기서는 CVD법으로 퇴적한 CVD 산화막을 채용하였다. 메모리 게이트 전극(7)의 전극 재료에는 두께 150nm의 다결정 실리콘 박막을 이용하였다.
도 104에서는 상기 메모리 게이트 전극(7)의 전극 재료, 층간 절연막(59), 이산적으로 트랩을 포함하는 게이트 절연막(2)의 전극 재료, 또 게이트 절연막(58)을 비트라인 방향으로 이방성 에칭에 의해 중첩하여 한정 가공을 실시하고, 이산적으로 트랩을 포함하는 게이트 절연막(2-1, 2-2) 및 메모리 게이트 전극(7-1, 7-2)을 형성하고, 채널 도프(50A)와 고내압화를 위한 저농도 확산층(50B-1, 50B-2)의 형성을 겸한 비소(As)의 도프를 행한다.
도 105에서는 그 후, 중첩 가공을 실시한 측면에 측벽(60-1∼60-4)을 형성하고, 또 스위치 트랜지스터부(Trsw)를 레지스트(60R)로써 마스크하여 비트라인부에 고농도 확산층(4-1, 4-2)을 비소(As)및 인(P)을 이온 주입에 의해 도프하여 형성한다. 측벽은 CVD법으로 두껍게 퇴적한 열 산화막이 단차부에 더 두껍게 퇴적되는 것을 이용하여 에치백에 의한 잔막으로서 형성되는 것으로 그 형성법은 오늘날 잘 알려져 있는 기술로 되어있다.
도 106에서는 스위치 트랜지스터부(Trsw)에 두께 10nm의 게이트 산화막(61A)과 비트라인용의 확산층(4-1, 4-2)부분의 절연막(61B-1, 61B-2)을 동시에 열 산화로써 형성하고, 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6A)과 비트라인 저항의 저저항화용 배선(6B-l, 6B-2)을 다결정 실리콘으로 퇴적한다. 또한, CVD법 으로써 절연막(62A, 62B-1 및 62B-2)을 퇴적한다. 이 때, 메모리 트랜지스터부 (Trmc)용의 메모리 게이트 전극 상에도 각각 다결정 실리콘(5C-1, 5C-2) 및 CVD법으로 형성한 절연막(62C-1, 62C-2)이 가득하게 형성되어져 있다.
도 107에서는 도 106에서 도시된 메모리 트랜지스터부(Trmc)용의 메모리 게이트 전극(7-1, 7-2) 상의 불필요한 다결정 실리콘(5C-1, 5C-2) 및 CVD 절연막(12C-1, 12C-2)을 제거한다. 메모리 트랜지스터부(Trmc)용의 메모리 게이트 전극(7-1, 7-2) 상의 퇴적막만을 제거하기 위해서는 이 부분만을 포토 기술에 의해서 개구한 레지스트막을 마스크로 하여 에칭으로 제거하는 수법을 채용하면 된다. 포토 레지스트막을 사용하지 않은 방법으로서, 돌출부만을 화학 기계 연마하는 CMP법도 있다. 단차 상을 메모리 트랜지스터부(Trmc)용의 메모리 게이트 전극(7-1, 7-2)이 지나갈 경우에는 레지스트막을 마스크로 하여 에칭 제거하는 편이 기술적으로 확실하다.
도 108은 워드라인(5)용의 전극재를 퇴적한 곳까지를 도시하고 있다. 워드라인(5)용의 전극재에는 다결정 실리콘을 이용하였지만, 고융점 금속의 티탄, 텅스텐, 혹은 코발트 등과 겹쳐서 만드는 폴리 사이드막을 이용할 수 있다. 여기서는 단면을 도시하고 있기 때문에 분명히 도시되어 있지 않지만, 메모리 게이트 전극(7-1, 7-2)이 워드라인 가공일 때에 중첩 가공되어 분리된다. 스위치 트랜지스터부(Trsw)의 게이트 전극(6A)과 비트라인 저항의 저저항화용 배선(6B-1, 6B-2)은 중첩 가공은 실시하지 않는다. 또한 축적부(2-1, 2-2)는 이번에 이산적 트랩의 집합체인 실리콘 나이트라이드 박막을 이용하였기 때문에, 워드라인(5)과의 중첩은 불필요하지만, 축적부가 다결정 실리콘 등의 도체인 경우에는 축적부(2-1, 2-2)도 워드라인(5)과의 중첩에 의한 분리가 필요하게 된다.
도 103 내지 도 108에 도시되는 도 96의 메모리셀의 제조 공정은 통상의 초고집적 회로(ULSI)의 제조법 안에 용이하게 받아들일 수 있는 제조법이다.
<메모리셀의 제7 형태>
도 109에는 제7 형태에 따른 메모리셀의 단면 구조가 도시된다. 이 도면에 도시되는 메모리셀은 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극(2-1, 2-2)을 워드라인(5)과 접속하는 구조이고, 스위치 트랜지스터부(Trsw)의 스위치 게이트 전극(6A)의 양 측벽에 메모리 트랜지스터부(Trmc)을 측벽 기술을 이용하여 형성되어 있다. 이에 따라, 3F2승 정도의 면적의 메모리셀이 실현된다.
도 110 내지 도 1l4에는 도 109에서 설명한 제7 형태에 따른 메모리셀의 제조 공정에 있어서의 소요 단계의 디바이스 단면 구조가 개략적으로 도시된다.
도 110에는 스위치 트랜지스터부(Trsw)용의 게이트 절연막(71), 스위치 게이트 전극(6A)의 전극 재료(75), 층간 절연막(73)및 층간 보강막(74)까지를 퇴적한 구조가 도시된다. 여기서는 게이트 절연막(71)은 실리콘 반도체 기판(1)을 고온 열 산화로 형성한 두께 1Onm인 얇은 실리콘 열 산화막을 이용하였다. 산질화막등 다른 절연막의 채용도 가능하다. 게이트 전극재(75)에는 두께 150nm의 다결정 실리콘 박막을 이용하였다. 층간 절연막(73)에는 CVD법으로 퇴적한 두께 150nm 정도의 CVD 산화막을 채용하였다. 실리콘 나이트라이드막과 중첩막으로 하는 것도 유효하다. 또한 층간 보강막(74)으로서, 또한 CVD법으로 퇴적한 두께 150nm 정도의 CVD 산화막을 채용하였지만 여기는 절연막 대신에 도전성의 재료를 이용하여도 좋다.
도 1l1에서는 상기 층간 보강막(74), 층간 절연막(73), 게이트 전극재(75), 또한 게이트 절연막(71)을 비트라인 방향으로 이방성 에칭에 의해 중첩 가공을 실시하고, 반도체 기체(1) 상에 메모리 트랜지스터부용의 게이트 절연막(78), 이산적으로 트랩을 포함하는 게이트 절연막재(77), 층간 절연막(79), 또한 메모리 게이트 전극 재료(7)까지를 퇴적한 곳을 도시한다. 게이트 절연막(78)은 실리콘 반도체 기판(1)을 고온 열 산화로 형성한 두께 1.8nm 혹은 5nm의 극박 실리콘 열 산화막을 이용하였지만, 산 질화막 등 다른 절연막의 채용도 가능하다. 부동 전극재(77)는 두께 l5nm의 실리콘 나이트라이드 박막을 이용하였다. 층간 절연막(79)에는 실리콘 나이트라이드 박막의 표면부를 고온 열 산화하여 두께 3nm 정도의 열 산화막을 형성하여도 좋지만, 여기서는 CVD법으로 퇴적한 CVD 산화막을 채용하였다. 메모리 게이트 전극재(7)에는, 두께 150 nm의 다결정 실리콘 박막을 이용하였다. 여기서 다결정 실리콘 박막은 측벽 게이트 기술을 이용하여 스위치 트랜지스터부(Trsw)의 측벽 단차부에 선택적으로 두껍게 형성되도록 하고 있다.
도 112에서는 에치백에 의한 잔막으로서 측벽 게이트(7-1및 7-2)를 형성하고, 비트라인부에 고농도 확산층(4-1, 4-2)을 비소(As)의 이온 주입에 의해 도프하여 형성한다. 에치백은 실리콘 나이트라이드 박막(77) 전에서 정지시키고 있다. 또 측벽 게이트(7-1 및 7-2)는 메모리 트랜지스터부(Trmc)의 메모리 게이트 전극의 역할을 완수하고, 비트라인부의 고농도 확산층(4-1, 4-2)은 각각 소스, 드레인에 상당한다. 메모리 트랜지스터부(Trmc)의 고내압화를 위해 확산층(4-1, 4-2)에는 전계를 완화하는 인(P), 또 펀치 스루를 억제하는 붕소(B) 등의 불순물을 적절하게 도입하는 것이 유용하다.
도 113에서는 500nm 정도의 산화막(82)을 CVD법으로 퇴적한다. 이 산화막 (82)은 도 114에 도시되고 있는 것 같이, 화학적 기계적 연마 기술에 의해서, 표면이 평탄하게 되도록 가공된다. 이 때 측벽 게이트 전극재(7-1 및 7-2)의 상부가 노출되는 것이 필요하고, 이 후 워드라인(5)용의 전극 재료를 퇴적한다. 도 96에서 설명한 형태의 메모리셀에서도 서술하였지만, 워드라인(5)용 전극재에는 다결정 실리콘을 이용하였지만, 고융점 금속의 티탄, 텅스텐, 혹은 코발트 등과 겹쳐 만드는 폴리 사이드막을 이용할 수 있다. 여기서는 명시되어 있지 않지만, 메모리 게이트 전극(7-1, 7-2)이 워드라인 가공일 때에 중첩 가공되어 분리된다. 이 때 스위치 트랜지스터부(Trsw)의 게이트 전극(6A)은 중첩 가공은 실시되지 않는다. 그 때문에 층간 보강막(74)이 중첩의 스토퍼로서 작용하는 재료에 의해서 구성되어져 있다. 층간 보강막(74)으로서, 먼저 도전성의 재료를 이용하여도 좋다고 하였지만, 이 때 측벽 게이트 전극재의 이방성 에칭에 대하여 에칭 내성에 주의를 기울이지 않으면 안 된다.
도 115, 도 116, 도 117, 도 118에는 제1 형태로부터 제7 형태까지의 메모리셀의 신호의 판독의 특징점이 정리하여 도시된다.
메모리셀을 쌍방향 동작시키는 경우의 2 비트의 판독에서는 1개의 메모리셀에 저장된 정보를 판독하는데 판독 방향을 교체하더라도 한 쪽 비트의 정보가 다른 쪽 비트의 정보 판독에 영향을 주는 것이다. 그 판독의 메모리 전류와 메모리 게이트 전압의 관계는 도 115 내지 도 118에 도시한다. 도 115에는 도 3, 도 4에 도시되는 NROM의 판독 메모리 전류와 메모리 게이트 전압의 관계가 도시되고, 도 116에는 제1 형태, 제2 형태 및 제3 형태의 메모리셀에 있어서의 판독 메모리 전류와 메모리 게이트 전압의 관계가 도시되고, 도 117에는 제1 형태 및 제5 형태의 메모리셀에서의 판독 메모리 전류와 메모리 게이트 전압의 관계가 도시되고, 도 l18에는 제6 형태 및 제7 형태의 판독 메모리 전류와 메모리 게이트 전압의 관계가 도시된다. 각 도면의 의미는 도 116에서 설명한 조건에 따라서 이해되기 바란다. 한쪽은 메모리셀의 좌측 사이드에 축적된 정보를 주체로서 판독할 때의 전류·전압 특성이고, 다른쪽은 메모리셀의 우측 사이드에 축적된 정보를 주체로서 판독할 때의 전류·전압 특성이고, 괄호내의 화살표의 방향이 판독 전류의 캐리어의 방향이고, 기호 ←는 판독 전류의 캐리어가 메모리셀의 우측 사이드에서 좌측 사이드로 흐르는 것을 의미하고, 기호 →는 판독 전류의 캐리어가 메모리셀의 좌측 사이드에서 우측 사이드로 흐르는 것을 의미한다.
기록은 소스 사이드 주입이나 드레인 사이드 주입에 의해서 기록될 사이드가 결정되지만, 판독은 항상 기록된 사이드를 소스측으로서 읽는 것이 원칙이다. 단, 도 117의 실시 형태4, 실시 형태5의 메모리셀에서는 드레인 사이드에 기록한 경우라도 소스라인/비트라인이 비대칭이기 때문에 기록된 사이드를 드레인측으로서 읽는 연구를 하고 있다. 또한 도 118의 제6 형태 및 제7 형태의 메모리셀에서는 1개의 메모리셀은 메모리 트랜지스터부(Trmc)를 2개 구비하여 기록 장소가 게이트 절연막 내에서 국소적이라고는 말할 수 있고, 메모리셀로서는 기록 전류 방향과는 반대 방향의 전류로 판독을 행하고자 하고 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시 형태에 근거하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면, 축적부로서의 이산적으로 트랩을 포함하는 게이트 절연막은 실리콘 나이트라이드에 한정되지 않고, 알루미나막, 그 위에 도체의 입자, 예를 들면, 폴리 실리콘 또는 텅스텐 메탈의 입자를 절연막 중에 이산적으로 매립하고 구성한 것이라도 좋다. 또 도체의 부동 게이트재로서 실용화되어 있는 것에는 폴리 실리콘을 들 수 있지만, 티탄, 니켈, 코발트, 텅스텐 등의 메탈 재료도 이후 유망시되고 있다.
또한 기록, 소거, 판독의 바이어스 전압은 상기 설명의 전압에 한정되지 않고, 적절하게 변경 가능하다. 본 발명은 불휘발성 메모리뿐만 아니라, 불휘발성 메모리를 프로그램 메모리나 데이터 메모리로서 CPU 와 더불어 온 칩한 마이크로 컴퓨터 내지는 데이터 프로세서, 그 위에 여러 가지의 논리 회로와 더불어 불휘발성 기억 소자를 탑재한 시스템 LSI 등의 반도체 집적 회로에 넓게 적용할 수가 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
즉, 소정의 채널을 통하여 검출되는 채널 전류 이외의 표면 전류를 검출할 우려가 적은 불휘발성 메모리를 갖는 반도체 집적 회로를 제공할 수가 있다.
다중 기억 장치 형태의 불휘발성 메모리셀에 대하여 워드라인 단위의 소거를 가능하게 할 수가 있다.
칩 면적의 증대를 억제하여 다중 기억 장치 형태의 불휘발성 기억 소자를 실현할 수 있는 반도체 집적 회로를 제공할 수가 있다.
고집적, 고속, 고 신뢰인 불휘발성 반도체 메모리를 갖는 반도체 집적 회로를 실현할 수가 있다.

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  11. 불휘발성 메모리 셀들을 갖는 반도체 집적 회로로서,
    상기 불휘발성 메모리 셀들 각각은, 1개의 메모리 트랜지스터, 상기 메모리 트랜지스터가 사이에 형성되어 있는 2개의 스위치 트랜지스터, 및 3개의 상기 트랜지스터가 사이에 형성되어 있는 2개의 확산층 배선을 포함하고,
    상기 메모리 트랜지스터는, 이산적 트랩(discrete trap)들을 갖는 게이트 절연막과, 워드 라인에 접속된 메모리 게이트 전극을 포함하고, 상기 2개의 확산층 배선은 소스 라인과 비트 라인을 구성하며, 상기 2개의 스위치 트랜지스터의 스위치 게이트 전극들은 상기 소스 라인과 상기 비트 라인을 따라 연장되고,
    상기 확산층 배선을 공유하는 상기 스위치 트랜지스터들의 상기 스위치 게이트 전극들은 공통 접속되는 반도체 집적 회로.
  12. 불휘발성 메모리 셀들을 갖는 반도체 집적 회로로서,
    상기 불휘발성 메모리 셀들 각각은, 2개의 메모리 트랜지스터, 상기 2개의 트랜지스터 사이에 형성된 1개의 스위치 트랜지스터, 및 3개의 상기 트랜지스터가 사이에 형성되어 있는 2개의 확산층 배선을 포함하고,
    상기 메모리 트랜지스터 각각은, 이산적 트랩들을 갖는 게이트 절연막과, 워드 라인에 접속된 메모리 게이트 전극을 포함하고, 상기 2개의 확산층 배선은 소스 라인과 비트 라인을 구성하며, 상기 1개의 스위치 트랜지스터의 스위치 게이트 전극은 상기 소스 라인과 상기 비트 라인을 따라 연장되는 반도체 집적 회로.
  13. 제12항에 있어서,
    상기 메모리 트랜지스터들의 상기 메모리 게이트 전극들 각각은 최소 가공 치수(technology feature size)보다 작은 폭을 갖는 반도체 집적 회로.
  14. 제12항에 있어서,
    상기 이산적 트랩들을 갖는 상기 게이트 절연막은 실리콘 질화막을 포함하는 반도체 집적 회로.
  15. 불휘발성 메모리 셀들을 갖는 반도체 집적 회로 장치로서,
    상기 불휘발성 메모리 셀들 각각은, 1개의 메모리 트랜지스터, 및 상기 메모리 트랜지스터가 사이에 형성되어 있는 2개의 스위치 트랜지스터를 포함하고,
    상기 메모리 트랜지스터는 워드 라인에 접속된 메모리 게이트 전극을 포함하고, 상기 스위치 트랜지스터는 스위치 게이트 전극을 포함하고, 상기 스위치 게이트 전극에 전압을 인가하는 것에 의해 상기 스위치 게이트 전극 아래에 반전층이 형성되고, 상기 반전층은 상기 메모리 트랜지스터의 소스 또는 드레인으로서 기능하는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 메모리 트랜지스터는 이산적 트랩들을 갖는 게이트 절연막을 더 포함하는 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 메모리 셀은, 상기 반전층으로부터 상기 메모리 트랜지스터의 채널로 도입되는 캐리어들을 가속하여, 상기 캐리어들을 이산적 트랩들을 갖는 상기 게이트 절연막에 주입하는 것에 의해 기록(program function)을 행하는 반도체 집적 회로 장치.
  18. 제17항에 있어서,
    상기 메모리 셀은, 이산적 트랩들을 갖는 상기 게이트 절연막에 유지된 상기 캐리어들을 상기 메모리 게이트 전극으로 인출하는 것에 의해 소거(erase function)를 행하는 반도체 집적 회로 장치.
  19. 제15항에 있어서,
    상기 메모리 셀은 확산층을 갖지 않는 반도체 집적 회로 장치.
  20. 불휘발성 메모리 셀들을 갖는 반도체 집적 회로로서,
    상기 불휘발성 메모리 셀들 각각은, 1개의 메모리 트랜지스터, 2개의 스위치 트랜지스터, 및 2개의 확산층 배선을 포함하고,
    상기 메모리 트랜지스터는, 이산적 트랩들을 갖는 게이트 절연막과, 워드 라인에 접속된 메모리 게이트 전극을 포함하고, 상기 2개의 확산층 배선은 소스 라인과 비트 라인을 구성하며, 상기 2개의 스위치 트랜지스터의 스위치 게이트 전극들은 상기 소스 라인과 상기 비트 라인을 따라 연장되며, 상기 2개의 스위치 트랜지스터는 상기 2개의 확산층 배선 사이에 형성되고, 상기 메모리 트랜지스터는 상기 2개의 스위치 트랜지스터 사이에 형성되며, 상기 1개의 메모리 트랜지스터 및 상기 2개의 스위치 트랜지스터의 각각의 채널은 상기 2개의 확산층 배선 사이의 부분에서 연속적으로 형성되는 반도체 집적 회로.
  21. 메모리 셀 어레이를 갖는 반도체 집적 회로로서,
    주 표면을 갖는 반도체 기판;
    상기 주 표면 위에 형성되고 제1 방향으로 연장되는 복수의 워드 라인;
    상기 반도체 기판에 형성되고 상기 제1 방향과는 수직인 제2 방향으로 연장되는 복수의 비트 라인/소스 라인; 및
    복수의 불휘발성 메모리 셀 -상기 불휘발성 메모리 셀들 각각은, 상기 비트 라인/소스 라인 중 인접한 2개 사이에서 상기 워드 라인 아래에 각각 형성되고, 대응 비트 라인/소스 라인에 접속된 2개의 확산층과, 제1 및 제2 스위치 트랜지스터와, 상기 제1 및 제2 스위치 트랜지스터 사이에 형성되는 1개의 메모리 트랜지스터를 포함함- 을 포함하고,
    상기 메모리 트랜지스터는, 이산적 트랩들을 갖는 게이트 절연막과, 상기 워드 라인에 접속된 메모리 게이트 전극을 포함하고,
    상기 제1 스위치 트랜지스터는 제1 스위치 게이트 전극을 포함하고,
    상기 제2 스위치 트랜지스터는 제2 스위치 게이트 전극을 포함하고,
    1개의 불휘발성 메모리 셀은 상기 제1 방향으로 상기 1개의 불휘발성 메모리 셀에 이웃하는 다른 불휘발성 메모리 셀과 상기 비트 라인/소스 라인을 공유하고,
    1개의 불휘발성 메모리 셀의 상기 제1 스위치 게이트 전극은, 상기 비트 라인/소스 라인을 따라 연장되어, 상기 제2 방향으로 상기 1개의 불휘발성 메모리 셀의 상기 제1 스위치 게이트 전극에 이웃하는 다른 불휘발성 메모리 셀의 상기 제1 스위치 게이트 전극에 접속되고,
    1개의 불휘발성 메모리 셀의 상기 제2 스위치 게이트 전극은, 상기 비트 라인/소스 라인을 따라 연장되어, 상기 제2 방향으로 상기 1개의 불휘발성 메모리 셀에 이웃하는 다른 불휘발성 메모리 셀의 상기 제2 스위치 게이트 전극에 접속되며,
    상기 제1 스위치 트랜지스터의 제1 채널, 상기 메모리 트랜지스터의 제2 채널 및 상기 제2 스위치 트랜지스터의 제3 채널은 상기 2개의 확산층 사이의 상기 반도체 기판 부분에 연속적으로 형성되는 반도체 집적 회로.
  22. 제21항에 있어서,
    이산적 트랩들을 갖는 상기 게이트 절연막은 실리콘 질화막을 포함하는 반도체 집적 회로.
  23. 제21항에 있어서,
    이산적 트랩들을 갖는 상기 게이트 절연막의 2개의 엣지는 각각 1 비트 정보를 기억하고,
    상기 불휘발성 메모리 셀은 2 비트 정보를 기억하는 반도체 집적 회로.
  24. 제23항에 있어서,
    상기 불휘발성 메모리 셀은 8F2의 면적을 갖고, 1 비트 정보에 대한 면적은 4F2인 반도체 집적 회로.
  25. 제23항에 있어서,
    상기 제1 및 제2 스위치 게이트 전극 각각은 측벽 게이트 전극을 구성하며, 상기 불휘발성 메모리 셀은 8F2 보다 작은 면적을 갖는 반도체 집적 회로.
  26. 메모리 셀 어레이를 갖는 반도체 집적 회로로서,
    주 표면을 갖는 반도체 기판;
    상기 주 표면 위에 형성되고 제1 방향으로 연장되는 복수의 워드 라인;
    상기 반도체 기판에 형성되고 상기 제1 방향과는 수직인 제2 방향으로 연장되는 복수의 비트 라인/소스 라인; 및
    복수의 불휘발성 메모리 셀 -상기 불휘발성 메모리 셀들 각각은, 상기 비트 라인/소스 라인 중 인접한 2개 사이에서 상기 워드 라인 아래에 각각 형성되고, 대응하는 비트 라인/소스 라인에 접속된 2개의 확산층과, 제1 및 제2 메모리 트랜지스터와, 상기 제1 및 제2 메모리 트랜지스터 사이에 형성된 1개의 스위치 트랜지스터를 포함함- 을 포함하고,
    상기 스위치 트랜지스터는 스위치 게이트 전극을 포함하고,
    상기 제1 메모리 트랜지스터는, 제1 메모리 게이트 전극과, 상기 제1 메모리 게이트 전극과 상기 주 표면 사이에 형성되는 제1 저장 영역을 포함하고,
    상기 제2 메모리 트랜지스터는, 제2 메모리 게이트 전극과, 상기 제2 메모리 게이트 전극과 상기 주 표면 사이에 형성되는 제2 저장 영역을 포함하고,
    상기 제1 및 제2 메모리 게이트 전극은 동일한 워드 라인에 접속되고,
    1개의 불휘발성 메모리 셀은 상기 제1 방향으로 상기 1개의 불휘발성 메모리 셀에 이웃하는 다른 불휘발성 메모리 셀과 상기 비트 라인/소스 라인을 공유하고,
    1개의 불휘발성 메모리 셀의 상기 스위치 게이트 전극은, 상기 비트 라인/소스 라인을 따라 연장되어, 상기 제2 방향으로 상기 1개의 불휘발성 메모리 셀의 상기 스위치 게이트 전극에 이웃하는 다른 불휘발성 메모리 셀의 상기 스위치 게이트 전극에 접속되는 반도체 집적 회로.
  27. 제26항에 있어서,
    상기 제1 메모리 트랜지스터의 제1 채널, 상기 스위치 트랜지스터의 제2 채널 및 상기 제2 메모리 트랜지스터의 제3 채널은 상기 2개의 확산층 사이의 상기 반도체 기판 부분에서 연속적으로 형성되는 반도체 집적 회로.
  28. 제26항에 있어서,
    상기 제1 및 제2 저장 영역은 이산적 트랩들을 갖는 게이트 절연막을 포함하는 반도체 집적 회로.
  29. 제28항에 있어서,
    이산적 트랩들을 갖는 상기 게이트 절연막은 실리콘 질화막을 포함하는 반도체 집적 회로.
  30. 제26항에 있어서,
    상기 제1 및 제2 저장 영역은 도전체를 포함하는 반도체 집적 회로.
  31. 제30항에 있어서,
    상기 도전체는 폴리-실리콘인 반도체 집적 회로.
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19946883A1 (de) * 1999-09-30 2001-04-12 Micronas Gmbh Verfahren zur Herstellung eines integrierten CMOS-Halbleiterspeichers
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP4923321B2 (ja) * 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
JP4058232B2 (ja) 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
JP4083975B2 (ja) * 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
JP3496932B2 (ja) 2001-01-30 2004-02-16 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置
JP4715024B2 (ja) * 2001-05-08 2011-07-06 セイコーエプソン株式会社 不揮発性半導体記憶装置のプログラム方法
JP2002334588A (ja) * 2001-05-11 2002-11-22 Seiko Epson Corp 不揮発性半導体記憶装置のプログラム方法
KR100416599B1 (ko) * 2001-05-31 2004-02-05 삼성전자주식회사 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JPWO2003015169A1 (ja) * 2001-08-07 2004-12-02 株式会社ルネサステクノロジ 半導体装置およびｉｃカード
JP2003091999A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091998A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091996A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP3702851B2 (ja) * 2002-01-24 2005-10-05 セイコーエプソン株式会社 不揮発性半導体装置の昇圧回路
JP2003218244A (ja) 2002-01-24 2003-07-31 Seiko Epson Corp 半導体装置の製造方法
JP3993438B2 (ja) 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6901010B1 (en) * 2002-04-08 2005-05-31 Advanced Micro Devices, Inc. Erase method for a dual bit memory cell
US6670672B1 (en) * 2002-06-21 2003-12-30 Macronix International Co., Ltd. Structure of discrete NROM cell
EP1376676A3 (en) * 2002-06-24 2008-08-20 Interuniversitair Microelektronica Centrum Vzw Multibit non-volatile memory device and method
US6853035B1 (en) * 2002-06-28 2005-02-08 Synopsys, Inc. Negative differential resistance (NDR) memory device with reduced soft error rate
WO2004023385A1 (ja) 2002-08-29 2004-03-18 Renesas Technology Corp. 半導体処理装置及びｉｃカード
JP2004152924A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶素子および半導体装置
JP2004152977A (ja) 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
US6831325B2 (en) * 2002-12-20 2004-12-14 Atmel Corporation Multi-level memory cell with lateral floating spacers
US6816414B1 (en) * 2003-07-31 2004-11-09 Freescale Semiconductor, Inc. Nonvolatile memory and method of making same
JP2005056889A (ja) 2003-08-04 2005-03-03 Renesas Technology Corp 半導体記憶装置およびその製造方法
US7608882B2 (en) * 2003-08-11 2009-10-27 Macronix International Co., Ltd. Split-gate non-volatile memory
US6987689B2 (en) 2003-08-20 2006-01-17 International Business Machines Corporation Non-volatile multi-stable memory device and methods of making and using the same
JP2005085903A (ja) 2003-09-05 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2005101174A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP2005191542A (ja) * 2003-12-01 2005-07-14 Renesas Technology Corp 半導体記憶装置
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US7569882B2 (en) * 2003-12-23 2009-08-04 Interuniversitair Microelektronica Centrum (Imec) Non-volatile multibit memory cell and method of manufacturing thereof
JP2005209931A (ja) 2004-01-23 2005-08-04 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2005223234A (ja) * 2004-02-09 2005-08-18 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP4640918B2 (ja) * 2004-03-11 2011-03-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2005302850A (ja) 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
JP2005353646A (ja) 2004-06-08 2005-12-22 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2006048784A (ja) * 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリ
JP2006060030A (ja) 2004-08-20 2006-03-02 Renesas Technology Corp 半導体記憶装置
JP2006059481A (ja) 2004-08-23 2006-03-02 Renesas Technology Corp 半導体記憶装置
WO2006059361A1 (ja) 2004-11-30 2006-06-08 Spansion Llc 不揮発性記憶装置、およびその製造方法
KR100955720B1 (ko) * 2004-12-28 2010-05-03 스펜션 엘엘씨 반도체 장치
EP1833091A4 (en) * 2004-12-28 2008-08-13 Spansion Llc SEMICONDUCTOR DEVICE AND METHOD OF OPERATING CONTROL
JP4628114B2 (ja) * 2005-01-20 2011-02-09 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4890435B2 (ja) * 2005-01-28 2012-03-07 スパンション エルエルシー 不揮発性メモリ及びその制御方法
US20060226467A1 (en) * 2005-04-07 2006-10-12 Macronix International Co., Ltd. P-channel charge trapping memory device with sub-gate
US7312495B2 (en) * 2005-04-07 2007-12-25 Spansion Llc Split gate multi-bit memory cell
US7091551B1 (en) 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
JP4836487B2 (ja) * 2005-04-28 2011-12-14 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
JP4657813B2 (ja) * 2005-05-31 2011-03-23 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4790335B2 (ja) * 2005-07-07 2011-10-12 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100746198B1 (ko) * 2005-07-08 2007-08-06 삼성전자주식회사 데이터 저장장치, 데이터 저장방법, 및 그 기록매체
JP4794231B2 (ja) * 2005-07-22 2011-10-19 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7206214B2 (en) * 2005-08-05 2007-04-17 Freescale Semiconductor, Inc. One time programmable memory and method of operation
JP5250182B2 (ja) * 2005-10-28 2013-07-31 シャープ株式会社 不揮発性メモリ装置およびその駆動方法
JP2007184466A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 半導体装置およびその製造方法
JP2007281137A (ja) * 2006-04-05 2007-10-25 Sharp Corp 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US7718491B2 (en) * 2006-06-16 2010-05-18 Macronix International Co., Ltd. Method for making a NAND Memory device with inversion bit lines
US8188536B2 (en) 2006-06-26 2012-05-29 Macronix International Co., Ltd. Memory device and manufacturing method and operating method thereof
US7697344B2 (en) * 2006-11-03 2010-04-13 Samsung Electronics Co., Ltd. Memory device and method of operating and fabricating the same
JP5735726B2 (ja) * 2008-09-19 2015-06-17 スパンション エルエルシー 半導体記憶装置およびその読出方法
KR20100097468A (ko) * 2009-02-26 2010-09-03 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP5538024B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
CN101814510B (zh) * 2010-04-29 2015-07-29 上海华虹宏力半导体制造有限公司 共享字线的无触点sonos分栅式闪存
US20120119280A1 (en) * 2010-11-11 2012-05-17 Paolo Tessariol Charge Trap Non-Volatile Memory
JP5878797B2 (ja) 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8809184B2 (en) * 2012-05-07 2014-08-19 Globalfoundries Inc. Methods of forming contacts for semiconductor devices using a local interconnect processing scheme
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
CN114078900A (zh) * 2020-08-19 2022-02-22 联华电子股份有限公司 数据存储单元、存储器及其存储器制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923978A (en) * 1995-12-18 1999-07-13 Nec Corporation Nonvolatile semiconductor memory and methods for manufacturing and using the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4185318A (en) * 1971-04-26 1980-01-22 General Electric Company Charge storage memory with isolation nodal for each bit line
US4554643A (en) * 1979-06-18 1985-11-19 Texas Instruments Incorporated Electrically erasable programmable MNOS read only memory
JPS5851568A (ja) * 1981-09-22 1983-03-26 Nec Corp 半導体装置
JP2551595B2 (ja) * 1987-07-31 1996-11-06 工業技術院長 半導体不揮発性メモリ素子
KR950011026B1 (ko) * 1990-06-28 1995-09-27 가시오 게이상기 가부시끼가이샤 박막 메모리셀
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5467308A (en) * 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
KR0135247B1 (ko) * 1994-07-06 1998-04-22 김주용 플래쉬 메모리 셀 및 그 제조 방법
JPH09275196A (ja) * 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
US6348387B1 (en) * 2000-07-10 2002-02-19 Advanced Micro Devices, Inc. Field effect transistor with electrically induced drain and source extensions
US6563151B1 (en) * 2000-09-05 2003-05-13 Samsung Electronics Co., Ltd. Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923978A (en) * 1995-12-18 1999-07-13 Nec Corporation Nonvolatile semiconductor memory and methods for manufacturing and using the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Us5859459, US59239978

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Publication number Publication date
KR20010082522A (ko) 2001-08-30
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US6531735B1 (en) 2003-03-11
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DE60034070D1 (de) 2007-05-03
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DE60004614T2 (de) 2004-08-12

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