JP4628114B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、不揮発性半導体記憶装置に関し、特に、メモリセルがフローティングゲートを有する積層型電界効果トランジスタで構成され、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置に関する。より特定的には、この発明は、基板領域表面に形成される反転層をビット線として利用するＡＧ（アシストゲート）−ＡＮＤ型フラッシュメモリにおける読出マージンを改善するための構成に関する。

不揮発性半導体記憶装置においては、記憶データに応じてメモリセルトランジスタのしきい値電圧を異ならせる。メモリセルトランジスタのコントロールゲートに一定のレベルの電圧を印加し、メモリセルトランジスタを流れる電流量をセンスアンプで検出することにより、データの読出を行なう。このデータ読出時、メモリセルトランジスタのドレイン側に一定の電流および電圧を供給し、ソース側は、ソース線を介して接地される。この接地は、メモリアレイの一方側に配置された共通ソース線（コモン線）にソース線を接続することにより行われる。このソース線には配線抵抗が存在し、接地ノードからメモリセルトランジスタの位置までに、その距離に応じたソース線抵抗が存在する。

ソース線に電流が流れる場合、このソース線抵抗に応じた電圧降下が生じ、メモリセルトランジスタのソース電位が上昇する。ソース電位が上昇した場合、コントロールゲートに一定の電圧が印加された場合、コントロールゲート−ソース間電圧Ｖｇｓが低くなり、また基板効果によりしきい値電圧の絶対値が大きくなる。したがって、このメモリセルトランジスタが選択時導通状態となる場合においても、十分に導通状態とならず、読出電流を十分な大きさに駆動することができず、誤読出が生じる可能性がある。

特に、このソース線が拡散層または反転層で形成される場合その抵抗値が、金属配線で形成される場合に比べて大きくなり、また温度依存性も大きいため、メモリセルトランジスタのソース線抵抗のメモリセルのアレイ内位置に応じて大きくばらつく影響が大きくなる。特に、反転層でソース線が形成される場合、拡散層に比べてさらにその抵抗値が大きいため、その影響がより大きくなる。

このようなソース線抵抗のアレイ内の位置に対する依存性を低減するための構成が、特許文献１（特開２０００−２８５６９２号公報）において示されている。この特許文献１に示される構成においては、ソース線接地ノードからの距離に応じてワード線（コントロールゲート）に印加する電圧レベルを変更する。ソース電位の上昇分をワード線電圧を高くして補償する。これにより、各メモリセルにおいて、コントロールゲート―ソース間電圧Ｖｇｓを同じとする。
特開２０００−２８５６９２号公報

上述の特許文献１においては、ソース線抵抗の大きさ、すなわちメモリセルの位置に応じてワード線の選択電圧レベルを変更しており、選択行に応じてワード線印加電圧を変更する必要があり、ワード線選択時の制御が複雑となるという問題が生じる。

それゆえ、この発明の目的は、簡易な回路構成で、メモリセルトランジスタのソース線抵抗のアレイ内位置依存性および温度依存性を低減することのできる不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的にデータを記憶する複数のメモリセルを有するメモリアレイと、このメモリアレイの一端にメモリセルと整列して行方向に配列される各々が固定データを格納する複数のダミーセルの行と、各メモリセル列に対応して配置されるとともに、各メモリセル列両側に配線される複数のビット線と、メモリセル行に対応して配設される複数のワード線と、ダミーセル行に対応して配置されるダミーワード線と、データ読出時、アドレス信号に従って複数のワード線からアドレス指定された行のワード線を選択しかつダミーワード線を選択する行選択手段とを含む。選択行のメモリセルと選択ダミーセルとは、第１のビット線を共有する。

この発明に係る不揮発性半導体記憶装置は、さらに、データ読出時、アドレス信号に従って、アドレス指定された列のメモリセルが接続する第２のビット線に読出電圧を供給し、かつダミーセルが接続する第３のビット線に第１のビット線に読出時に供給される電圧と同一電圧レベルの電圧を第１のビット線への電圧供給側と対向する側から供給する列選択／電圧供給手段とを備える。

ダミーセルを、第１および第３のビット線の間に接続し、ダミーセルを介して、第１のビット線に基準電圧を供給する。したがって、第１のビット線は両端から基準電圧が供給され、この第１のビット線の両端が、基準電圧ノードに接続され、この第１のビット線に接続するメモリセルの位置に応じた第１のビット線の抵抗の分布を低減することができる。これにより、複雑な回路構成を設けることなく、メモリセルアレイ内でのメモリセル位置に対するソース線抵抗の依存性を低減することができ、応じて温度依存性を低減することができ、読出マージンを改善することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、複数のメモリブロックＭＢａ−ＭＢｎに分割されるメモリマット１を含む。メモリブロックＭＢａ−ＭＢｎそれぞれにおいては、データを記憶するメモリセルが接続されるワード線ＷＬと、メモリセルと同様の構成でかつ固定データを格納するダミーセルが接続されるダミーワード線ＤＷＬが配設される。後に詳細に説明するように、ダミーワード線ＤＷＬに接続されるダミーセルを利用して、選択メモリセルのソース線の抵抗を低減する。

この不揮発性半導体記憶装置は、さらに、メモリブロックＭＢａ−ＭＢｎそれぞれに対して配置され、データ読出時対応のメモリブロックにおいてダミーワード線を選択するダミーデコーダ２ａ−２ｎと、メモリブロックＭＢa−ＭＢｎそれぞれに対応して配置されアドレス信号に従って、選択時、対応のメモリブロックＭＢａ−ＭＢｎからワード線を選択するＸデコーダ３ａ−３ｎを含む。

ダミーデコーダおよびＸデコーダにより、行を選択するロウデコーダが形成され、図１においては、メモリブロックＭＢａ−ＭＢｎに、それぞれ、ロウデコーダ４ａ−４ｎが配設されるように示す。ダミーデコーダへは、偶数列／奇数列を示すＹアドレス信号が与えられ、Ｘデコーダへは、ワード線を指定するＸアドレス信号が与えられる。

このメモリマット１においては、メモリブロックＭＢａ−ＭＢｎに共通に、グローバルビット線ＧＢＬが配設される。このグローバルビット線は、メモリブロックＭＢａ−ＭＢｎ各々のビット線に対応して配置され、選択メモリブロックのビット線（ローカルビット線）が、対応のグローバルビット線に結合される。

不揮発性半導体記憶装置は、さらに、図示しないＹアドレス信号をデコードして列選択信号を生成するＹデコーダ５と、データ書込時の書込データを格納するデータレジスタ６と、Ｙデコーダ５からの列選択信号に従って選択列に対応するグローバルビット線を選択し、かつデータ読出時またはベリファイ時に、そのグローバルビット線のデータを検出するセンスアンプを含むＹゲート／センスアンプブロック７と、Ｙゲート／センスアンプブロック７のＹゲートを介して選択されたグローバルビット線と外部との間にデータの入出力を行なう入出力回路８を含む。

データレジスタ６へは、グローバルビット線ＧＢＬが接続され、データ書込時、書込データに応じた電位がグローバルビット線ＧＢＬに伝達される。

メモリブロック選択には、ブロックアドレス信号を受けるブロックデコーダ９からのブロック選択信号に基づいて行なわれる。

図２は、メモリブロックとグローバルビット線との接続をより具体的に示す図である。図２においては、メモリブロックＭＢｉおよびＭＢｊ（ｊ＝ｉ＋１）の部分の構成を代表的に示す。

メモリブロックＭＢｉおよびＭＢｊに共通にグローバルビット線ＧＢＬが配設される。メモリブロックＭＢｉは、メモリセルおよびダミーセルが配設されるメモリアレイＭＡｉと、ブロック選択制御信号ＳＴＳｉに従ってメモリアレイＭＡｉの各ドレイン側ローカルビット線をグローバルビット線ＧＢＬに接続するドレイン側ブロック選択回路ＤＳＫｉと、選択制御信号ＳＴＤｉに従ってメモリアレイＭＡｉの各ソース側ローカルビット線をコモン線ＣＤｉに接続するソース側ブロック選択回路ＳＳＫｉを含む。

メモリブロックＭＢｊは、メモリセルおよびダミーセルが配列されるメモリアレイＭＡｊと、ブロック選択制御信号ＳＴＳｊに従ってメモリアレイＭＡｊのドレイン側ローカルビット線をグローバルビット線ＧＢＬに接続するドレイン側ブロック選択回路ＤＳＫｊと、ブロック選択制御信号ＳＴＤｊに従ってメモリアレイＭＡｊのソース側ローカルビット線をコモン線ＣＤｊに接続するソース側ブロック選択回路ＳＳＫｊを含む。

コモン線ＣＤｉおよびＣＤｊは、個々に、その電圧レベルが設定可能とされてもよく、また共通にグローバル接地線に結合されてもよい。

ローカルビット線が隣接列のメモリセルにより共有されており、１つのローカルビット線が、選択メモリセル列に応じて、ドレインまたはソースとして用いられる。選択列において、いずれのローカルビット線がドレインまたはソース線として利用されるかは、選択列を指定するＹアドレス信号を用いて判定される。

ブロック選択制御信号ＳＴＳｉ，ＳＴＳｊ，ＳＴＤｉおよびＳＴＤｊは、図１に示すブロックデコーダ９から与えられる。したがって、選択メモリブロックのメモリアレイが、グローバルビット線ＧＢＬおよびコモン線に接続されて、データの書込／読出が行なわれる。

図３は、図２に示すメモリブロックＭＢｉのより詳細構成を示す図である。図３においては、２ビットデータの書込／読出を行なう部分の構成を代表的に示す。図３において、メモリアレイＭＡｉは、行列状に配列され、各々がデータを不揮発的に記憶するメモリセルＭＣと、メモリセルＭＣと整列して形成されるダミーセルＤＭＬおよびＤＭＨを含む。

メモリセルＭＣならびにダミーセルＤＭＨおよびＤＭＬは同一構成であり、フローティングゲートに電荷を蓄積することにより情報を記憶する（しきい値電圧が設定される）積層型電界効果トランジスタで構成される。メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬ２５５が配設され、ワード線ＷＬ０−ＷＬ２５５それぞれに対応の行のメモリセルのコントロールゲートが接続される。

ダミーセルＤＭＬおよびＤＭＨは、行方向（ワード線延在方向）において２ビット単位で交互に配置され、また、列方向においてはダミーセルＤＭＬおよびＤＭＨが整列して２行に配列される。ダミーセルＤＭＨは、そのしきい値電圧Ｖｔｈが、たとえば４．０Ｖに設定され、ダミーセルＤＭＬは、そのしきい値電圧Ｖｔｈが、たとえば１．０Ｖに設定される。従って、ダミーセルＤＭＨおよびＤＭＬは、データ読出時、コントロールゲートに中間の例えば３．０Ｖ電圧が印加され、それぞれ、非導通状態および導通状態とされる。

ダミーセルＤＭＬおよびＤＭＨの各行に対応してダミーワード線ＤＷＬ０およびＤＷＬ１が配設される。各列において、ダミーワード線ＤＷＬ０およびＤＷＬ１の一方にしきい値電圧の低いダミーセルＤＭＬが接続される場合、他方のダミーワード線にはしきい値電圧の高いダミーセルＤＭＨが接続される。

メモリセル列に対応して、アシストゲート線ＡＧＬ０−ＡＧＬ３が順次配設される。アシストゲート線ＡＧＬ０−ＡＧＬ３には、それぞれ、アシストゲート制御信号ＡＧ０−ＡＧ３が与えられる。アシストゲート線ＡＧＬ０およびＡＧＬ２は、アシストゲート制御信号ＡＧ１およびＡＧ３の伝達線と対向する端部においてそれぞれアシストゲート制御信号ＡＧ０およびＡＧ２を受ける。したがって、アシストゲート線ＡＧＬ０−ＡＧＬ３は、交互に対向する端部で、それぞれ対応のアシストゲート制御信号ＡＧ０−ＡＧ３を受ける。これらのアシストゲート線ＡＧＬ０−ＡＧＬ３は、後に、その構成は詳細に説明するが、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲートに対応し、その下部の半導体基板領域に、アシストゲート制御信号に従って反転層を形成する。この反転層により、ローカルビット線が形成される。図３においては、アシストゲート線ＡＧＬ０およびＡＧＬ２によりドレイン側ローカルビット線ＬＢＬｍ１−ＬＢＬ３がそれぞれ形成され、アシストゲート線ＡＧＬ１およびＡＧＬ３により、ソース側ローカルビット線ＳＬＢ０−ＳＬＢ３が形成される。

ドレイン側ローカルビット線ＬＢＬｍ１−ＬＢＬ３は、それぞれグローバルビット線ＧＢＬｍ１−ＧＢＬｍ３に、ドレイン側選択ゲートＴＧＳｍ１−ＴＧＳ３を介して結合される。これらのドレイン側選択ゲートＴＧＳｍ１−ＴＧＳ３へは、ブロック選択制御信号ＳＴＳ（ＳＴＳｉ）が共通に与えられる。ドレイン側ブロック選択ゲートＴＧＳｍ１−ＴＧＳ３は、図２に示すドレイン側ブロック選択回路ＤＳＫｉの構成要素に対応する。

、ソース側ローカルビット線ＳＬＢ０−ＳＬＢ３は、それぞれに対応して設けられるソース側ブロック選択ゲートＴＧＤｍ１−ＴＧＤ２を介してコモン線ＣＤに結合される。これらのソース側ブロック選択ゲートＴＧＤｍ１−ＴＧＤ２へは共通に、ブロック選択制御信号ＳＴＤ（ＳＴＤｉ）が共通に与えられる。ソース側ブロック選択ゲートＴＧＤｍ１−ＴＧＤ２は、図２に示すソース側ブロック選択回路ＳＳＫｉの構成要素に対応する。

このソース側ローカルビット線ＳＬＢは、同様、アシストゲート線ＡＧＬ１およびＡＧＬ３下部に形成される反転層により形成される。

図４は、図３に示すメモリアレイのメモリセルＭＣの断面構造を概略的に示す図である。図４において、アシストゲート線ＡＧＬ０−ＡＧＬ３が半導体基板領域ＳＵＢ表面に間を置いて形成される。これらのアシストゲート線ＡＧＬ０−ＡＧＬ３の間に、フローティングゲートＦＧが各メモリセルＭＣごとに配設される。

アシストゲート線ＡＧＬ０およびＡＧＬ２下部には、ローカルビット線ＬＢＬ０およびＬＢＬ１がそれぞれ形成され、アシストゲート線ＡＧＬ１およびＡＧＬ３下部には、ソース側ローカルビット線ＳＬＢ１およびＳＬＢ２が形成される。基板領域ＳＵＢがＰ型の場合、これらのアシストゲート線ＡＧＬ０−ＡＧＬ３に正の電圧を印加することにより、アシストゲート線下部の基板領域表面に反転層が形成されて、電荷の流れる経路が形成される。これらのアシストゲート線ＡＧＬ０−ＡＧＬ３が非選択状態であり、たとえば接地電圧レベル以下の電圧レベルに設定されるときには、これらのアシストゲート線下部のローカルビット線領域に反転層が形成されず、電荷が流れる経路は遮断される。

これらのフローティングゲートＦＧ上層にアシストゲート線と交差する方向にコントロールゲート線（ワード線）ＣＧが形成される。このコントロールゲート線ＣＧがワード線に対応する。ダミーセルＤＭＣも、図４に示すメモリセルＭＣと同様の構成を有する。コントロールゲート線ＣＧが、ダミーワード線ＤＷＬとして用いられる。

図５は、メモリセルへの書込時の印加電圧の１例を示す図である。ここで、メモリセルの書込状態は、フローティングゲートＦＧに電子が注入された状態を示す。

図５においては、メモリセルＭＣｃにデータを書込む場合の印加電圧が一例として示される。この場合、アシストゲート線ＡＧＬ２には、電圧８Ｖが印加され、アシストゲート線ＡＧＬ１には１Ｖの電圧が印加され、アシストゲート線ＡＧＬ０へは、５Ｖの電圧が印加される。図５には示していないが、アシストゲート線ＡＧＬ３へは、接地電圧０Ｖまたは−２．０Ｖの負電圧が供給される。

アシストゲート線ＡＧＬ２下部のローカルビット線ＬＢＬ１には、グローバルビット線を介してドレイン電圧Ｖｄ＝４．５Ｖが供給される。一方、アシストゲート線ＡＧＬ０下部のローカルビット線ＬＢＬ０には、グローバルビット線を介してコモン線からソース電圧Ｖｓ＝０Ｖが印加される。

この状態において、アシストゲート線ＡＧＬ１には１Ｖの電圧が供給されており、下部のソース側ローカルビット線ＳＬＢ１には、弱い反転層ができるだけであり、そのチャネル抵抗値は高い。一方、アシストゲート線ＡＧＬ２へは、８Ｖの電圧が印加され、強い反転層が形成され、十分に、ドレイン電圧Ｖｄ＝４．５Ｖが供給される。同様、アシストゲート線ＡＧＬ０にも５Ｖが印加され、その下部のローカルビット線ＬＢＬ０に反転層が形成され、接地電圧０Ｖに設定される。

この書込条件下では、ローカルビット線ＬＢＬ１からローカルビット線ＬＢＬ０へ電流が流れる。アシストゲート線ＡＧＬ１下部には、弱い反転層が形成されており、チャネル抵抗が高いため、高電界が発生する。したがって、このメモリセルＭＣｃのフローティングゲートへ、アシストゲート線ＡＧＬ１下部に形成される高電界によりホットキャリア（ホットエレクトロン）が生成され、図示しないコントロールゲート線に高電圧（たとえば１５Ｖ）が供給されると、その高電圧により電子が引き寄せられ、フローティングゲートＦＧに、ホットキャリア（ホットエレクトロン）が注入される。

残りのドレイン電流は、アシストゲート線ＡＧＬ０下部のローカルビット線ＬＢＬ０へ流れ、次いで、コモン線に放電される。データの書込時においては、ソース側ローカルビット線ＳＬＢ１は、その高いチャネル抵抗により高電界を発生するために利用されており、図３に示すコモン線ＣＤへの放電はほとんど行なわれない。

図６は、メモリセルデータ読出時の印加電圧の一例を示す図である。図６においても、メモリセルＭＣｃの記憶データを読出す場合の印加電圧が一例として示される。この場合、アシストゲート線ＡＧＬ０およびＡＧＬ３へは、接地電圧（０Ｖ）が印加される。したがって、これらのアシストゲート線ＡＧＬ０およびＡＧＬ３下部には反転層は形成されない。一方、アシストゲート線ＡＧＬ２およびＡＧＬ１へはともに４Ｖの電圧が印加される。この場合、アシストゲート線ＡＧＬ２下部に反転層が形成され、ローカルビット線ＬＢＬ１は低抵抗状態とされ、対応のグローバルビット線を介して読出電圧として１Ｖのドレイン電圧Ｖｄが印加される。一方、ソース側サブビット線ＳＬＢ１は、図３に示す選択ゲートＴＧＤ０を介してコモン線ＣＤに接続され、接地電圧（０Ｖ）がソース電圧Ｖｓとして供給される。

図示しないコントロールゲート線（ワード線）へは、２ないし５Ｖの読出電圧が印加される。このとき、フローティングゲートＦＧが書込状態であり、電子が注入されている場合には、このフローティングゲートＦＧ下部には、反転層は形成されず、メモリセル電流は流れない。一方、フローティングゲートＦＧから電子が引抜かれた状態（消去状態と称す）の場合には、メモリセルＭＣｃのしきい値電圧は低く、ローカルビット線ＬＢＬ１からソース側ローカルビット線ＳＬＢ１へ電流が流れる。このメモリセルＭＣｃを流れる電流を、グローバルビット線を介してセンスアンプで検出することにより、メモリセルＭＣｃの記憶データが読出される。

このセンスアンプは、グローバルビット線の電圧が、プリチャージ電圧（１Ｖ）より低下したかを判定する電圧センス型センスアンプであってもよく、基準電流以上の電流が流れたかを検出する電流センス型センスアンプのいずれが用いられてもよい。

図６に示すように、データ読出時においては、ソース側ローカルビット線ＳＬＢ１へ、メモリセルＭＣの記憶データに応じて電流が流れる（メモリセルＭＣｃが消去状態のとき）。このため、従来のダミーセルが設けられていない構成においては、ソース側ローカルビット線ＳＬＢ１が、反転層で形成されている場合、拡散層で形成される場合に比べて、抵抗値が高く、このソース電位の浮き上がりが、メモリセルの位置に応じて異なる程度が大きくなる（ソース側ローカルビット線においてメモリセル電流が流れる長さが異なるため）。

本発明においては、このソース側ローカルビット線の抵抗値を、ダミーセルＤＭＬを用いて等価的に低減して、そのメモリアレイ内でのメモリセル位置依存性を低減しまた温度依存性を低減する。

ダミーセルＤＭＬおよびＤＭＨのしきい値電圧の調整は、上述の書込手法を用いてしきい値電圧の高いダミーセルを実現する。しきい値電圧の低いダミーセルは、通常製造工程完了後においては、フローティングゲートにはキャリア（エレクトロン）が蓄積されていない状態であることが多く、初期状態がしきい値電圧の低い状態であり、特にダミーセルのしきい値電圧を低くする工程は行われなくても良い。しかしながら、フローティングゲートと半導体基板領域またはコントロールゲートとの間でキャリアを移動させてフローティングゲートのキャリアを引く抜く消去工程が実行されてもよい。

図７は、ドレイン側ローカルビット線ＬＢＬおよびソース側ローカルビット線ＳＬＢの抵抗分布を概略的に示す図である。図７において、ダミーワード線ＤＷＬ０およびＤＷＬ１に、ダミーセルＤＭが接続され、ワード線ＷＬ０−ＷＬ２５５それぞれに、メモリセルＭＣが接続される。ダミーセルＤＭおよびメモリセルＭＣの両側にアシストゲート線ＡＧＬ０／２（ＡＧＬ０またはＡＧＬ２）およびＡＧＬ１／３（ＡＧＬ１またはＡＧＬ３）が配設される。選択時、これらのアシストゲート線ＡＧＬ０／２およびＡＧＬ１／３下部に反転層が形成される。図７においては、この反転層を、ＭＯＳトランジスタＡＧＭで示す。反転層において、ＭＯＳトランジスタ（アシストゲートトランジスタ）ＡＧＭのチャネル抵抗Ｒｐが分布ずる。したがって、アシストゲート線ＡＧＬ０／２においては、ドレイン側ノードＤＮ（グローバルビット線にブロック選択ゲートＳＴＳを介して接続されるノード）から、ワード線ＷＬ２５５に接続されるメモリセルＭＣに対応するアシストゲートトランジスタＡＧＭは、全部で合計２５９個存在し、この反転層の合計抵抗Ｒａｌｌは、２５９・Ｒｐとなる。

同様、アシストゲート線ＡＧＬ１／３下部に形成されるアシストゲートトランジスタＡＧＭも２５９個存在し、この合計抵抗Ｒａｌｌは、２５９・Ｒｐとなる。

アシストゲート線ＡＧＬ１／３下部に形成されるローカルビット線は、ソース側ノードＳＮを介して、選択ゲートＳＴＤを介してコモン線ＣＤに接続される。このソース側ローカルビット線を構成するアシストゲート線ＡＧＬ１／３に隣接して、同様、ダミーセルＤＭが配設され、このダミーセルＤＭも、同様、アシストゲートトランジスタＡＧＭを介して、仮想ソースノードＶＳＮに結合される。仮想ソースノードは、ブロック選択ゲートを介して対応のグローバルビット線に結合される。

図８は、ワード線ＷＬ０選択時のメモリセル電流の流れる経路を概略的に示す図である。この場合、ダミーワード線ＤＷＬ０に３Ｖ程度の電圧が印加され、しきい値電圧の低いダミーセルＤＭＬが導通状態とされ、しきい値電圧の高いダミーセルＤＭＨは非導通状態に維持される。仮想ソースノードＶＳＮへは、グローバルビット線ＧＢＬから０Ｖが供給される。ソース側ノードＳＮへは接地電圧０Ｖが、コモン線ＣＤから供給される。ドレイン側ノードＤＮへは、１Ｖの読出電圧がプリチャージ電圧としてグローバルビット線ＧＢＬから供給される。

このグローバルビット線ＧＢＬからの電圧によりドレイン側ローカルビット線が１Ｖにプリチャージされた状態で、ワード線ＷＬ０が選択されると、メモリセル電流Ｉｃｅｌｌが、アシストゲート線ＡＧＬ０／２下部に形成されるドレイン側ローカルビット線を介してメモリセルＭＣを流れ、次いで、アシストゲート線ＡＧＬ１／３下部に形成されるソース側ローカルビット線を介してソース側ノードＳＮへ流れる。このメモリセル電流Ｉｃｅｌｌは、さらに、低しきい値電圧のダミーセルＤＭＬを介して仮想ソースノードＶＳＮへも分流する。

ドレイン側ローカルビット線における抵抗値Ｒｄは、アシストゲートトランジスタＡＧＭが３個存在するため、３・Ｒｐとなる。ワード線ＷＬ０に接続されるメモリセルＭＣからソース側ノードＳＮまでへは、アシストゲートトランジスタＡＧＭが２５６個存在し、ソース側ノードＳＮまでの第１のソース線抵抗Ｒｓ１が、２５６・Ｒｐとなる。また、選択ワード線ＷＬ０に接続されるメモリセルＭＣからダミーセルＤＭＬを介して仮想ソースノードＶＳＮへ流れる経路の抵抗値は、アシストゲートトランジスタＡＧＭが３個存在し、また、ダミーセルＤＭＬのチャネル抵抗Ｒｃｅｌｌが存在するため、この経路の抵抗、すなわち、第２のソース線抵抗Ｒｓ２は、３・Ｒｐ＋Ｒｃｅｌｌとなる。

したがって、このワード線ＷＬ０に接続されるメモリセルＭＣのソース線抵抗は、抵抗Ｒｓ１およびＲｓ２の並列抵抗となり、ダミーセルＤＭＬが設けられていない場合のソース線抵抗Ｒｓ１に比べて大幅に低減することができる。

図９は、ソース側ノードＳＮに最も近いワード線ＷＬ２５５が選択されるときのメモリセル電流Ｉｃｅｌｌを流れる経路を概略的に示す図である。この図９に示す構成においても、ドレイン側ノードＤＮへは、グローバルビット線ＧＢＬ（例えばグローバルビット線ＧＢＬ１）を介して１Ｖの電圧が供給され、仮想ソースノードＶＳＮへも、対応のグローバルビット線ＧＢＬ（例えばＧＢＬｍ１）から接地電圧（０Ｖ）が供給される。ソース側ノードＳＮに対してもコモン線から選択ゲートを介して接地電圧（０Ｖ）が供給される。

ワード線ＷＬ２５５の選択時、ダミーワード線ＤＷＬ０を選択し、選択ダミーワード線ＤＷＬ０に３Ｖ程度の電圧を印加する。選択メモリセルと同一列で選択ダミーワード線に接続されるダミーセルは、しきい値電圧の高いダミーセルＤＭＨであり、非導通状態を維持しメモリセル電流には影響を及ぼさない。ダミーワード線ＤＷＬ１は、非選択状態であり、例えば接地電圧０Ｖに維持される。このダミーワード線ＤＷＬに接続されるダミーセルＤＭＬおよびＤＭＨは非導通状態である。

ワード線ＷＬ２５５に接続されるメモリセルＭＣに対してドレイン側ノードＤＮとの間に、アシストゲートトランジスタＡＧＭが２５８個接続され、ドレイン側ローカルビット線の抵抗Ｒｄは、２５８・Ｒｐとなる。一方、ソース側ローカルビット線については、このワード線ＷＬ２５５に接続されるメモリセルＭＣからソース側ノードＳＮまでは、アシストゲートトランジスタＡＧＭが１個であり、従って、第１のソース線抵抗Ｒｓ１は、Ｒｐとなる。一方、ダミーセルＤＭＬが選択されるため、このワード線ＷＬ２５５のメモリセルＭＣからダミーセルＤＭＬを介して仮想ソースノードＶＳＮに至る経路の抵抗値（第２のソース線抵抗）Ｒｓ２は、アシストゲート線ＡＧＬ１／２下層の反転層にゲートトランジスタＡＧＭが２５７個接続され、また、ダミーセルＤＭＬと仮想ソースノードＶＳＮの間に、アシストゲートトランジスタが１個存在するため、第２のソース線抵抗Ｒｓ２は、合計、２５８・Ｒｐ＋Ｒｃｅｌｌとなる。ここで、Ｒｃｅｌｌは、図８の場合と同様、ダミーセルＤＭＬの導通時のチャネル抵抗（オン抵抗）を示す。

ダミーワード線ＤＷＬ０選択時、選択メモリセルＭＣと同一列に配設されるダミーセルは、しきい値電圧の高いダミーセルＤＭＨであり、非導通状態を維持し、メモリセル電流には影響は及ぼさない。

したがって、この場合においても、ワード線ＷＬ２５５に接続されるメモリセルＭＣのソース線抵抗は、抵抗Ｒｓ１およびＲｓ２の並列抵抗となり、ソース線抵抗を低くすることができる。

仮想ソースノードＶＳＮをドレインノードとして利用し、ドレインノードＤＮが仮想ソースノードとして利用される場合には、ダミーワード線ＤＷＬ１が選択される。この場合においてもダミーセルを介してのソース線抵抗は、反転層の抵抗分布は同じであり、上述の図８および図９に示す場合と同じである。

図１０は、この発明の実施の形態１におけるソース側ローカルビット線（ＬＢＬ）の抵抗とコモン線ＣＤから選択メモリセルまでのワード線（ＷＬ）の数（距離）の関係を示す図である。図１０において、縦軸にソース側ローカルビット線（ＬＢＬ）の抵抗を示し、横軸にコモン線ＣＤから選択メモリセルまでのワード線ＷＬの数を示す。この図１０においては、ダミーセルが設けられていない場合（黒丸印）、ダミーセルのチャネル抵抗Ｒｃｅｌｌが、２０ＫΩ（四角印）、ダミーセルの抵抗Ｒｃｅｌｌが、１００ＫΩ（菱形）、ダミーセルの抵抗Ｒｃｅｌｌが、３００ＫΩの場合（三角印）、およびダミーセルの抵抗値Ｒｃｅｌｌが、１ＭΩの場合（白丸印）でそれぞれ示す。反転層の全抵抗Ｒａｌｌは、３．０ＭΩを想定する。

図１０に示すように、ソース側ローカルビット線の抵抗値の分布が低減されているのが見られる。具体的に、メモリブロック内のグローバルビット線から反転層終端部までの抵抗値（２５９・Ｒｐ）を３ＭΩ、ダミーセル単体の抵抗値Ｒｃｅｌｌを、３００ＫΩとすると、ソース側ローカルビット線の抵抗値が絶対値で約１／４倍に低減され、このソース側ローカルビット線の抵抗値の位置依存性をそれに伴って、約１／４倍に低減されることが見られる。

図１１は、４値データを１つのメモリセルＭＣが記憶する場合の読出シーケンスを一覧にして示す図である。この場合、グローバルビット線の１Ｖへのプリチャージ後、まず選択ワード線上に電圧３Ｖを印加する。このときの、グローバルビット線ＧＢＬの放電後の電位が０Ｖであるか１Ｖであるかの判定を行なう。次いで、選択ワード線上に、電圧４Ｖを供給し、そのときの、グローバルビット線ＧＢＬの電位が、プリチャージ電圧レベルの１Ｖであるか、放電された０Ｖであるかの判定を行なう。次いで、選択ワード線上に読出ワード線電圧として、２Ｖを供給し、グローバルビット線ＧＢＬの放電後のグローバルビット線の電圧が０Ｖであるか１Ｖであるかの判定を行なう。

この読出ワード線電圧１から３（電圧３Ｖ、４Ｖ、および２Ｖ）いずれにおいても、グローバルビット線ＧＢＬが放電される場合、メモリセルのしきい値電圧Ｖｔｈは、電圧２Ｖよりも低い状態であり、データ“１１”が読出される。一方、読出ワード線電圧１および２の３Ｖおよび４Ｖのときに、グローバルビット線ＧＢＬが放電され、読出ワード線電圧が２Ｖのときに（読出ワード線電圧３のときに）、グローバルビット線ＧＢＬが１Ｖのプリチャージ電圧レベルに維持される場合には、メモリセルのしきい値電圧Ｖｔｈは、２Ｖから３Ｖの間であり、データ“１０”が読出される。

一方、読出ワード線電圧が３Ｖのときに、グローバルビット線ＧＢＬがプリチャージ電圧レベルの１Ｖを維持し、読出ワード線電圧が４Ｖのときに、グローバルビット線ＧＢＬが０Ｖに放電される場合、読出ワード線電圧３として２Ｖ印加されても、このグローバルビット線ＧＢＬは、放電されないため、メモリセルのしきい値電圧Ｖｔｈは３Ｖから４Ｖの間であり、データ“００”が読出される。

一方、読出ワード線電圧１から３のいずれの状態においてもグローバルビット線ＧＢＬが放電されずプリチャージ電圧１Ｖの電圧レベルに維持される場合には、メモリセルのしきい値電圧Ｖｔｈは４Ｖ以上であり、データ“０１”が読出される。

したがって、この選択ワード線上に読出ワード線電圧のレベルを異ならせて複数回供給することにより、４値データを読出すことができる。このような４値データ格納時には、しきい値電圧の分布幅をできるだけ小さくする必要がある。本発明のように、ソース線電位のばらつきを抑制することにより、正確にメモリセルトランジスタのしきい値に応じた電流を流すことができ、正確なデータの読出を実現することができる。

図１２は、図３に示すメモリセルＭＣａ−ＭＣｄの記憶データを読出すときの関連の信号線に対する印加電圧を一覧にして示す図である。メモリセルＭＣａ−ＭＣｄの記憶データを読出す場合、ブロック選択制御信号ＳＴＳおよびＳＴＤはともに５Ｖに設定され、ブロック選択ゲートＴＧＳおよびＴＧＢが導通状態に設定されて、グローバルビット線が対応のドレイン側ローカルビット線ＬＢＬに接続され、またコモン線ＣＤがソース側ローカルビット線ＳＬＢに接続される。コモン線ＣＤは、接地電圧（０Ｖ）に維持される。

メモリセルＭＣａおよびＭＣｂ読出時には、グローバルビット線ＧＢＬ０に１Ｖのプリチャージ電圧が供給され、対応のドレイン側のローカルビット線がプリチャージされる。このとき、グローバルビット線ＧＢＬ１は、０Ｖに設定される。ダミーワード線ＤＷＬ０が３Ｖに設定され、ダミーワード線ＤＷＬ１が−２Ｖの非選択状態に設定される。メモリセルＭＣａおよびＭＣｂの選択時には、アシストゲート制御信号ＡＧ０およびＡＧ２が５Ｖに設定される。メモリセルＭＣａ選択時には、アシストゲート制御信号ＡＧ１およびＡＧ３が、それぞれ、−２Ｖおよび５Ｖに設定され、一方、メモリセルＭＣｂ選択時には、アシストゲート制御信号ＡＧ１およびＡＧ３が、それぞれ５Ｖおよび−２Ｖに設定される。したがって、メモリセルＭＣａのデータ読出時には、グローバルビット線ＧＢＬｍ１がダミーセルＤＭＬを介してソース側ローカルビット線ＳＬＢ０に結合され、一方、メモリセルＭＣｂの選択時には、グローバルビット線ＧＢＬ１が、ダミーセルを介してソース側ローカルビット線ＳＬＢ１に結合される。メモリセルＭＣａおよびＭＣｂのいずれが選択される場合においても、グローバルビット線ＧＢＬ０のプリチャージ電圧の変化の有無に応じてデータの読出が行なわれる。

メモリセルＭＣｃおよびＭＣｄの選択時には、グローバルビット線ＧＢＬ０が０Ｖに設定され、グローバルビット線ＧＢＬ１が１Ｖにプリチャージされ、その電圧変化が検出される。メモリセルＭＣｃおよびＭＣｄ選択時においては、ダミーワード線ＤＷＬ０が−２Ｖに設定され、ダミーワード線ＤＷＬ１が、３Ｖに設定される。アシストゲート制御信号は、ＡＧ０およびＡＧ２がともに５ＶにメモリセルＭＣｃおよびＭＣｄ選択時に設定される。メモリセルＭＣｃの選択時、アシストゲート制御信号ＡＧ１およびＡＧ３が、それぞれ、５Ｖおよび−２Ｖに設定され、逆に、メモリセルＭＣｄ選択時には、アシストゲート線制御信号ＡＧ１およびＡＧ３が、それぞれ−２Ｖおよび５Ｖに設定される。したがって、メモリセルＭＣｃの選択時には、グローバルビット線ＧＢＬ０が、ソース側ローカルビット線ＳＬＢ１にダミーセルＤＭＬを介して結合され、グローバルビット線ＧＢＬ１のプリチャージ電圧の変化が起きる。このとき、ソース側ローカルビット線ＳＬＢ２は、アシストゲート制御信号ＡＧ３が、−２Ｖであり、反転層は形成されないため、隣接メモリセルＭＣｄを介して電流が流れるのを防止する。

メモリセルＭＣｄの選択時には、グローバルビット線ＧＢＬ１にプリチャージ電圧（１Ｖ）が供給され、グローバルビット線ＧＢＬ２が、下層ソース電圧を供給し、メモリセルＭＣｄのソース線抵抗の低減が行なわれる。このとき、アシストゲート制御信号ＡＧ１が、負電圧であり、ソース側ローカルビット線ＳＬＢ１は、反転層が形成されず高抵抗状態であり、電流は流れない。したがって、正確に、グローバルビット線ＧＢＬ１からコモン線ＣＤおよびグローバルビット線ＧＢＬ２へ流れる電流の大きさに応じて、メモリセルＭＣｄの記憶データを読出すことができる。

なおアシストゲート制御信号ＡＧ０は、グローバルビット線に対応して配置されるローカルビット線を選択状態へ駆動し（反転層を形成する）、またアシストゲート制御信号ＡＧ１およびＡＧ３は、コモン線ＣＤに接続されるソース側サブビット線ＳＬＢの反転層形成状態を制御する（データ読出時において）。したがって、メモリセルＭＣａのデータをグローバルビット線ＧＢＬ０において読出すとき、図３に示すメモリセルＭＣａａのデータも同様、グローバルビット線ＧＢＬ２を介して読出すことができる。この場合、メモリセルＭＣａａに対するソース線は、ソース側ローカルビット線ＳＬＢ２およびグローバルビット線ＧＢＬ１となる。したがって、このグローバルビット線に対するセンスアンプ回路（データ読出回路）を多く設けることにより、４ビット、８ビット、および１６ビット等の多ビットデータを同時に読出すことができる。この場合、グローバルビット線においては、データ読出時、偶数グローバルビット線のデータまたは奇数グローバルビット線のデータを読出すことになる（他方のグローバルビット線が仮想ソースノードへソース電圧を供給するために用いられる必要があるため）。

なお、仮想ソースノードＶＳＮへグローバルビット線を介して接地電圧を供給する構成は、単に、Ｙアドレス信号に従って非選択グローバルビット線に全て接地電圧を供給する構成により実現される。例えば、各グローバルビット線に対してスタンバイ時に接地電圧レベルにリセットするリセットゲートが設けられている場合、読出時の列選択信号に従って、選択列のグローバルビット線のリセットゲートのみを非活性状態として接地電圧レベルへのリセットを停止し、残りの非選択列のグローバルビット線のリセットゲートを活性状態として接地電圧レベルに維持する。選択列のグローバルビット線の両側のグローバルビット線が接地電圧に維持されても、非選択列のメモリセルのアシストゲート制御信号は非活性状態（−２Ｖ）であり、選択列のメモリセルに対してソース側ローカルビット線が形成されてグローバルビット線にダミーセルを介して接続され、正確に選択列のメモリセルのデータを読出すことができる。

以上のように、この発明の実施の形態１に従えば、ダミーセルを、グローバルビット線に近いアレイブロック端部に配置し、選択メモリセル列に対するソース側ローカルビット線をこのダミーセルを介してグローバルビット線に接続している。したがって、特別に余分の回路または配線を配設することなく、選択メモリセルのソース線抵抗を低減することができ、メモリセルのしきい値電圧またはソース電圧のメモリアレイ（ブロック内）の位置に対する依存性を低減することができ、また温度依存性の影響も抑制することができる。したがって、これらメモリセルのソース電圧の位置／温度依存性を補償するために、広い範囲にわたって補償を行う補償特性勾配の大きな回路を用いる必要がなく、これらの補償回路の構成を簡略化することができる（調整範囲を小さくすることができるため）。

［実施の形態２］
図１３は、この発明の実施の形態２に従うメモリブロックのメモリアレイＭＡｉの構成を示す図である。この図１３に示すメモリアレイＭＡｉにおいては、ワード線ＷＬ１２７およびＷＬ１２８の間に、さらに、ダミーワード線ＤＷＬ２およびＤＷＬ３が設けられる。このダミーワード線ＤＷＬ２においては、しきい値電圧が１．０ＶのダミーセルＤＭＬとしきい値電圧が４．０ＶのダミーセルＤＭＨが、２ビットずつ交互に配置され、ダミーワード線ＤＷＬ０と同じメモリセル配置を有する。

ダミーワード線ＤＷＬ３も同様、ダミーセルＤＭＨおよびＤＭＬが、２ビットずつ交互に配置され、ダミーワード線ＤＷＬ１と同じメモリセル配置を有する。この図１３に示すメモリアレイＭＡｉの他の構成は、図３に示すメモリアレイＭＡｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１３に示すメモリアレイ構造においては、ダミーワード線ＤＷＬ０およびＤＷＬ２が同時に選択され、また、ダミーワード線ＤＷＬ１およびＤＷＬ３が同時に選択される。したがって、選択メモリセルに対するソース側ローカルビット線ＳＬＢが、その終端部においてダミーセルＤＭＬを介して隣接非選択グローバルビット線ＧＢＬに接続され、さらに、ソース側ローカルビット線ＳＬＢは、その中央部においてもダミーセルＤＭＬを介して隣接非選択グローバルビット線に結合される。このソース側ローカルビット線は、その一端（始端）が、ブロック選択ゲートＴＧＤを介してコモン線ＣＤに結合される。

図１４は、図１３に示すメモリアレイＭＡｉにおける反転層ローカルビット線の抵抗分布を概略的に示す図である。この図１４に示すように、ダミーワード線ＤＷＬ２およびＤＷＬ３が、ワード線ＷＬ１２７およびＷＬ１２８の間に配設され、このため、アシストゲートトランジスタＡＧＭが図７に示す抵抗分布に比べて２個増大する。したがって、このアシストゲート線ＡＧＬ０／２下層の形成される反転層においては、２６１・Ｒｐの抵抗が分布し、またアシストゲート線ＡＧＬ１／３下部に形成される反転層（ソース側ローカルビット線）においては、アシストゲートトランジスタＡＧＭが同様、２６１個存在し、同様、２６１・Ｒｐの抵抗の分布が存在する。

この図１４に示す抵抗分布の他の構成は、図７に示す抵抗分布の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１５は、図１４に示す配置におけるワード線ＷＬ０選択時にメモリセル電流が流れる経路を概略的に示す図である。ドレイン側ローカルビット線に接続されるグローバルビット線ＧＢＬに１．０Ｖが供給され、仮想ソースノードＶＳＮに接続されるグローバルビット線には接地電圧０Ｖが供給される。

図１５において、ワード線ＷＬ０に接続されるメモリセルＭＣについて、ドレイン抵抗Ｒｄは、３個のアシストゲートトランジスタＡＧＭにより、３・Ｒｐとなる。メモリセルＭＣを介して流れる電流は、ソース側ローカルビット線を介して分流する。ダミーワード線ＤＷＬ０およびＤＷＬ２が選択された状態を考えると、ダミーワード線ＤＷＬ０に接続されるダミーセルＤＭ（ＤＭＬ）を介して流れる電流に対する抵抗Ｒｓ２１は、３個のアシストゲートトランジスタＡＧＭにより、３・Ｒｐ＋Ｒｃｅｌｌとなる。ここで、Ｒｃｅｌｌは、ダミーセルＤＭＬのチャネル抵抗を示す。

このソース側ローカルビット線を介して流れる電流は、さらに、ダミーワード線ＤＷＬ２に接続されるダミーセルＤＭ（ＤＭＬ）においてさらに分流する。ダミーワード線ＤＷＬ２に接続されるダミーセルＤＭまでの反転層ソース側ローカルビット線のの抵抗Ｒｓ１１は、１２８個のアシストゲートトランジスタＡＧＭが存在するため、１２８・Ｒｐとなる。

ダミーワード線ＤＷＬ２に接続されるダミーセルＤＭ（ＤＭＬ）を介して反転層ローカルビット線を流れる電流に対する抵抗Ｒｓ２２は、仮想ソースノードＶＳＮまでに、１３１個のアシストゲートトランジスタＡＧＭが存在するため、１３１・Ｒｐ＋Ｒｃｅｌｌとなる。また、反転層ソース側ローカルビット線を介してさらにソースノードＳＮまで流れる電流に対するソース線抵抗Ｒｓ１２は、ソースノードＳＮまでに１３０個のアシストゲートトランジスタＡＧＭが存在するため、１３０・Ｒｐとなる。

このソース側ローカルビット線および仮想ソース側ローカルビット線の並列合成抵抗が、ワード線ＷＬ０に接続されるメモリセルＭＣに対するソース線抵抗として寄与する。ダミーセルが存在しない場合のソース線抵抗Ｒｓが、２５６・Ｒｐであり、大幅にソース線抵抗を低減することができる。

図１６は、ソースノードＳＮに最も近いワード線ＷＬ２５５が選択されたときのメモリセル電流の流れる経路を概略的に示す図である。この図１６においても、ダミーワード線ＤＷＬ０およびＤＷＬ２が選択される場合の電流の経路を示す。ワード線ＷＬ２５５に対して、ドレイン側ノードＤＮに接続される反転層ローカルビット線の抵抗Ｒｄは、２６０・Ｒｐとなる。

ワード線ＷＬ２５５に接続されるメモリセルＭＣを介して流れるセル電流ＩｃｅｌｌがソースノードＳＮに流れる経路においては、ソース線抵抗Ｒｓ１２は、Ｒｐである。ワード線ＷＬ２５５から、ダミーワード線ＤＷＬ２の間の経路においては、１２９個のアシストゲートトランジスタＡＧＭが存在するため、抵抗Ｒｓ２２は、１２９・Ｒｐとなる。ダミーワード線ＤＷＬ２に接続されるダミーセルＤＭ（ＤＭＬ）を介して流れる電流の、仮想ソース側ローカルビット線に関しての抵抗は、この電流経路には１３１個のアシストゲートトランジスタＡＧＭが存在するため、１３１・Ｒｐ＋Ｒｃｅｌｌで表わされる。

一方、ダミーワード線ＤＷＬ０に接続されるダミーセルＤＭ（ＤＭＬ）を介して流れる電流に対する抵抗Ｒｓ２１は、ダミーワード線ＤＷＬ２に接続されるダミーセルＤＭからダミーワード線ＤＷＬ０に接続されるダミーセルＤＭまでの間に、１３０個のアシストゲートトランジスタが存在するため、合計１３１・Ｒｐ＋Ｒｃｅｌｌとなる。

したがって、この場合においても、各電流の分流経路における抵抗のネットワークの合成抵抗が、ワード線ＷＬ２５５に接続されるメモリセルＭＣに対するソース線抵抗として寄与し、ソース線抵抗の増大を抑制することができる。

図１７は、この発明の実施の形態２における反転層ソース側ローカルビット線（ＬＢＬ）の抵抗値のコモン線（ＣＤ）から選択メモリセルまでのワード線（ＷＬ）の本数（距離）に対する依存性を示す図である。図１７において、縦軸にソース側ＬＢＬの抵抗値を示し、横軸に、コモン線ＣＤから選択メモリセルまでの選択ワード線まで数（距離）を示す。ローカルビット線の反転層全長の抵抗値は３ＭΩとする。ダミーセルが設けられていない場合のソース線抵抗を黒丸印で示し、ダミーセルの抵抗値が３０ＫΩの場合を白抜き四角印で示し、ダミーセルの抵抗値が１００ＫΩの場合を白抜き菱形印で示し、ダミーセルの抵抗値が３００ＫΩの場合を白抜き三角印で示し、ダミーセルの抵抗値が１Ωの場合を、白抜き丸印で示す。

この図１７に示すように、先の実施の形態１に比べて、さらに、メモリアレイ中央部にダミーセルを設けてソース線並列抵抗ネットワークを構成しており、メモリアレイ中央部（ワード線の本数が１２８本）に関して対称的なソース側ＬＢＬの抵抗分布を得ることができ、実施の形態１に比べてさらに、ソース線抵抗のばらつきを低減することができる。

なお、メモリセルの選択位置に応じたアシストゲート制御信号ＡＧ０−ＡＧ３およびダミーワード線ＤＷＬ０−ＤＷＬ３の電圧印加態様は、図１２に示すものと、ダミーワード線ＤＷＬ０およびＤＷＬ２が同時に選択され、ダミーワード線ＤＷＬ１およびＤＷＬ３が同時に選択されることを除いて同じである。

以上のように、この発明の実施の形態２に従えば、メモリアレイのグローバルビット線（ドレイン側ノード）に近い端部にダミーセルを設け、かつメモリアレイの中央部にもソース線シャント用のダミーセルを設けており、選択メモリセルのソース線抵抗のアレイ内位置依存性を低減でき、応じて温度依存性も低減することができる。

［実施の形態３］
図１８は、この発明の実施の形態３に従うメモリアレイＭＡｉの構成を示す図である。この図１８に示す構成においては、ダミーセルとして、フローティングゲートとコントロールゲートとが短絡されたフローティングゲートトランジスタＦＴが、しきい値電圧の低いダミーセル（ＤＭＬ）として用いられる。しきい値電圧が高いメモリセルは設けられず、したがって、ダミーワード線ＤＷＬ０およびＤＷＬ１それぞれにおいて、２列単位でフローティングゲートトランジスタＦＴが交互に配置される。この図１８に示すメモリアレイＭＡｉの他の構成は、図３に示す実施の形態１に従うメモリアレイＭＡｉの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

しきい値電圧がたとえば１．０Ｖのダミーセルとして、フローティングゲートトランジスタＦＴを用いることにより、ダミーセルにデータを書込む必要がなくなり、製造工程を簡略化することができる。すなわち、フローティングゲートトランジスタＦＴは、コントロールゲートとフローティングゲートとが短絡されており、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）と同じ機能を有する。したがって、ダミーワード線ＤＷＬ０およびＤＷＬ１に印加される電圧レベルを調節することにより、このフローティングゲートトランジスタＦＴを導通状態および非導通状態に選択的に設定することができる。また、しきい値電圧の高いダミーセルを設ける必要がなくなり、このしきい値電圧の高いダミーセルの寄生抵抗および寄生容量を低減することができ、ダミーワード線の充放電を高速に行なうことができる。また、ダミーワード線駆動回路は、駆動負荷が軽減され、消費電力を低減することができる。

図１９は、ダミーワード線ＤＷＬ０およびＤＷＬ１の平面レイアウトを概略的に示す図である。図１９において、メモリアレイ終端部においては、パターンの規則性を維持するために、ワード線ＷＬと平行に、ダミーコントロールゲート線ＤＣＧ０およびＤＣＧ１が、形状ダミーワード線として配設される。

このダミーコントロールゲート線ＤＣＧ０およびＤＣＧ１と交差する方向に、アシストゲート線ＡＧＬ０−ＡＧＬ３が順次サイクリックな順序で配設される。メモリアレイ終端部において、アシストゲート線ＡＧＬ０およびＡＧＬ２に対してアシストゲート制御信号ＡＧ０およびＡＧ２を印加するためのコンタクト領域が形成される。アシストゲート線ＡＧＬ１およびＡＧＬ３に対しては、このメモリアレイの図示しない他方端部において、対応のアシストゲート制御信号ＡＧ１およびＡＧ３をそれぞれ受けるコンタクトが設けられる。

このメモリアレイ終端部において、フローティングゲートを形成するフローティングゲート終端部ＦＧＥ０−ＦＧＥ３が、それぞれアシストゲート線ＡＧＬ１およびＡＧＬ３を間に置いて形成される。このフローティングゲート終端部ＦＧＥ０−ＦＧＥ３は、一体的に形成され、その下層にアシストゲート線ＡＧＬ０またはＡＧＬ２が配設される。このフローティングゲート終端部ＦＧＥ０−ＦＧＥ３は、それぞれダミーコントロールゲートＤＣＧ１下層領域において、フローティングゲートＦＧ０−ＦＧ７にそれぞれ分割されて、メモリセルに対するフローティングゲートのパターニングの規則性を維持する。各メモリセルにおいて、フローティングゲートが対応して分離される。

これらのダミーコントロールゲート線ＤＣＧ０およびＤＣＧ１の間の領域において、フローティングゲート終端部ＦＧＥ０−ＦＧＥ３それぞれに、コンタクトＣＮＴ０−ＣＮＴ３を設ける。これらのコンタクトＣＮＴ０−ＣＮＴ３は、ダミーコントロールゲート線ＤＣＧ１およびＤＣＧ０上層にたとえば第１層メタルで形成されるダミーワード線ＤＷＬ１およびＤＷＬ０に交互に電気的に接続される。すなわち、このダミーワード線ＤＷＬ０およびＤＷＬ１を櫛状に形成し、これらのダミーワード線ＤＷＬ０およびＤＷＬ１の歯部（突出部分）を交互に形成することにより、ダミーワード線ＤＷＬ０およびＤＷＬ１に交互に、２ビットのフローティングゲートトランジスタを接続することができる。

図２０は、図１９に示す線２０Ａ−２０Ｂに沿った断面構造を概略的に示す図である。図２０において、半導体基板領域２０（ＳＵＢに対応）表面に、絶縁膜２２を介して、フローティングゲートとアシストゲート線が交互に配置される。フローティングゲート終端部ＦＧＥ０−ＦＧＥＢは、アーチ状にその下部断面形状が形成され、このアーチ状部分の下部に、アシストゲート線ＡＧＬ０−ＡＧＬ３が順に配設される。アシストゲート線ＡＧＬ０−ＡＧＬ３表面には、たとえばシリコン窒化膜で構成される層間絶縁膜２４が形成される。

フローティングゲート終端部ＦＧＥ０−ＦＧＥ３各々は、その上部の断面形状が矩形状に形成され、このフローティングゲート終端部ＦＧＥ０−ＦＧＥ３上部にコンタクトＣＮＴ０−ＣＮＴ３が形成される。こレらのコンタクトＣＮＴ０−ＣＮＴ３それぞれに、たとえば第１層メタルで形成されるダミーワード線ＤＷＬ１およびＤＷＬ０が交互に接続される。

したがって、ダミーワード線ＤＷＬ０およびＤＷＬ１各々には、積層ゲート型トランジスタのフローティングゲートに接続される。ダミーワード線ＤＷＬ０およびＤＷＬ１それぞれに接続されるフローティングゲートトランジスタは、各ダミーワード線ＤＷＬ０およびＤＷＬ１の露出部分においてそれぞれアシストゲート線ＡＧＬ０およびＡＧＬ２により分離され、ダミーワード線ＤＷＬ０およびＤＷＬ１各々の各歯部において２ビットのダミーセルが配置される。すなわち、実施の形態１および２においてしきい値電圧の大きいダミーセルおよびしきい値電圧の低いダミーセルが２つずつ交互に配置される構成と同様の構成を実現することができる。

なお、この発明において、データ読出時、グローバルビット線を仮想ソース線として利用している。この場合、選択グローバルビット線の両側のグローバルビット線に接地電圧を供給する。非選択列のダミーセルに対しては、ソース側ローカルビット線に反転層が形成されないため、誤読出は確実に防止することができ、簡易な回路構成で、グローバルビット線を仮想的なソース線として利用することができる。

以上のように、この発明の実施の形態３に従えば、ソース側ローカルビット線抵抗低減用のダミーセルとして、フローティングゲートトランジスタを用いており、ダミーセルへ固定データを書込む工程が不要となり、製造工程を簡略化することができる。

この発明に係る不揮発性半導体記憶装置のダミーセルを用いる構成は、ソース線抵抗が無視できない不揮発性半導体記憶装置に対して使用することができる。ソース線とビット線が別々に設けられている場合でも、各ソース線に対してダミーセルを隣接ビット線との間に接続することにより、隣接ビット線を仮想ソース線として利用してソース抵抗を低減することができる。

また、ビット線が、ソース線として利用される構成の場合は、拡散ビット線が用いられる場合においても同様に、本発明を適用することができる。またメモリセル構造として、絶縁膜に電荷を格納することによりデータを記憶する不揮発性メモリに対しても同様に適用することができる。

この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図１に示すメモリブロックの構成をより具体的に示す図である。 図２に示すメモリアレイの構成を詳細に示す図である。 図３に示すメモリセルアレイの断面構造を概略的に示す図である。 図４に示すメモリセルアレイのデータ書込時の印加電圧および電流の流れを概略的に示す図である。 図４に示すメモリセルアレイ構造におけるデータ読出時の印加電圧および電流の流れを概略的に示す図である。 この発明の実施の形態１における反転層ローカルビット線の抵抗分布を概略的に示す図である。 グローバルビット線に最も近いワード線選択時のメモリセル電流の流れを概略的に示す図である。 ソース側ノードに最も近いワード線選択時におけるメモリセル電流の流れを概略的に示す図である。 この発明の実施の形態１におけるソース線抵抗のメモリセルアレイ内位置依存性を概略的に示す図である。 この発明の実施の形態１の変更例における多値データ読出時の印加電圧を一覧にして示す図である。 図３に示すメモリセルアレイのメモリセル選択時における各信号の印加電圧を一覧にして示す図である。 この発明の実施の形態２に従うメモリセルアレイの構成を示す図である。 この発明の実施の形態２における反転層ローカルビット線の抵抗分布を概略的に示す図である。 ドレイン側ノードに最も近いワード線選択時のメモリセル電流の流れる経路を概略的に示す図である。 ソース側ノードに最も近いメモリセル選択時におけるメモリセル電流が流れる経路を概略的に示す図である。 この発明の実施の形態２におけるソース線抵抗のメモリセルアレイ内位置依存性を示す図である。 この発明の実施の形態３に従うメモリアレイの構成を示す図である。 図１８に示すダミーワード線の平面レイアウトを示す図である。 図１９に示す線２０Ａ−２０Ｂに沿った断面構造を概略的に示す図である。

符号の説明

２ａ−２ｎ ダミーデコーダ、３ａ−３ｎ Ｘデコーダ、４ａ−４ｎ ロウデコーダ、５ Ｙデコーダ、ＭＢａ−ＭＢｎ メモリブロック、ＭＡｉ，ＭＡｊ メモリアレイ、ＣＤＩＣＤｉ，ＣＤ コモン線、ＤＷＬ０，ＤＷＬ１，ＤＷＬ２，ＤＷＬ３ ダミーワード線、ＷＬ０−ＷＬ２５５ ワード線、ＡＧＬ０−ＡＧＬ３ アシストゲート線、ＬＢＬｍ１，ＬＢＬ０−ＬＢＬ３ ドレイン側ローカルビット線、ＳＤＬ０−ＳＤＬ３ ソース側ローカルビット線、ＤＭＬ，ＤＭＨ，ＤＭ ダミーセル。

Claims (7)

1. 行列状に配列され、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ、
   前記メモリアレイの一端に前記メモリセルと整列して行方向に配列され、各々が固定データを格納する複数のダミーセルの行、
   各メモリセル列両側に配設されるように各メモリセル列に対応して配置される複数のビット線、
   前記メモリセル行に対応して配置される複数のワード線、
   前記ダミーセルの行に対応して配置されるダミーワード線、および
   データ読出時、アドレス信号に従って前記複数のワード線からアドレス指定された行に対応するワード線を選択しかつダミーワード線を選択する行選択手段を備え、前記選択されたメモリセルおよびダミーセルは、第１のビット線を共有し、かつ前記選択されたダミーセルは導通状態となり、
   前記データ読出時、アドレス信号に従ってアドレス指定された列のメモリセルが接続する第２のビット線に読出電圧を供給しかつ前記選択されたダミーセルが接続する第３のビット線に前記第１のビット線に前記データ読出時に供給される電圧と同一電圧レベルの電圧を前記第１のビット線への電圧供給側と対抗する側から供給する列選択／電圧供給手段を備える、不揮発性半導体記憶装置。
2. 前記ビット線は、基板表面上に配設されるアシストゲートにより形成される反転層で構成される、請求項１記載の不揮発性半導体記憶装置。
3. 前記列選択手段により選択されるメモリセルと同一列には、しきい値電圧の絶対値の高いダミーセルが配置され、かつ前記選択されるメモリセルと前記第１のビット線を共有するダミーセルはそのしきい値電圧の絶対値が小さくされる、請求項１記載の不揮発性半導体記憶装置。
4. 前記メモリアレイ一端に行方向に延在して所定の電圧を伝達しかつデータ読出時前記第１のビット線と電気的に結合されるコモン線がさらに配設され、
   前記ダミーワード線は前記メモリアレイの前記コモン線と対向する端部に配置される、請求項１記載の不揮発性半導体記憶装置。
5. 前記メモリアレイの中央部に前記行方向に延在してダミーワード線がさらに配置される、請求項４記載の不揮発性半導体記憶装置。
6. 前記メモリセルは、電荷を蓄積するフローティングゲートを有する積層型トランジスタを備え、
   前記ダミーセルは、前記メモリセルと同一構造でありかつコントロールゲートとフローティングゲートとが接続されるフローティングゲートトランジスタを備える、請求項１記載の不揮発性半導体記憶装置。
7. 複数のグローバルビット線をさらに備え、
   前記列選択／電圧供給手段は、選択列の第２および第３のビット線をそれぞれ異なるグローバルビット線に結合する手段を備える、請求項１記載の不揮発性半導体記憶装置。

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