JP4156248B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、不揮発性半導体記憶装置において高速でデータを読出すための構成に関する。より特定的には、この発明は、絶縁膜に電荷を蓄積する絶縁膜電荷トラップ型メモリセルを有する不揮発性半導体記憶装置のデータ読出のための構成に関する。
【0002】
【従来の技術】
情報を不揮発的に記憶するメモリとして、メモリセルを積層ゲート型電界効果トランジスタで構成する一括消去型EEPROM(電気的に書込/消去可能な読出専用メモリ)がある。この一括消去型EEPROMにおいては、電荷を周囲から絶縁された例えばポリシリコンで構成されるフローティングゲートに蓄積し、メモリセルトランジスタのしきい値電圧を蓄積電荷量に応じて変更することにより情報を記憶する。
【0003】
この積層ゲート型電界効果トランジスタを利用する不揮発性メモリセル構造の場合、データの書換時においてフローティングゲートと半導体基板領域の間のトンネル絶縁膜に大きな電気的ストレスが印加され、このトンネル絶縁膜の劣化が生じる。このようなトンネル絶縁膜に欠陥が生じた場合、フローティングゲートに蓄積される電荷がリークし、その記憶データが消失するという可能性がある。
【0004】
このようなフローティングゲートを電荷蓄積媒体として利用する積層ゲート型電界効果トランジスタセル構造に代えて、絶縁膜に電荷を蓄積する「絶縁膜電荷トラップ型不揮発性メモリセル」が提案されている。
【0005】
図12は、従来の絶縁膜電荷トラップ型メモリセルの断面構造を概略的に示す図である。図12において、絶縁膜電荷トラップ型メモリセルは、半導体基板領域900表面に形成される埋込拡散層901aおよび901bと、これらの埋込拡散層901aおよび901bの間の領域に形成される多層絶縁膜903と、多層絶縁膜903上に形成される導電層904を含む。この拡散層901aおよび901bは、列方向に延在して形成され、ビット線として用いられる。導電層904は、行方向に延在して形成され、ワード線として用いられて行選択信号を伝達し、また、メモリセルのコントロールゲートとして用いられる。
【0006】
多層絶縁膜903は、ワード線方向に延在して配置されるが、図12においては、1ビットのメモリセルの電荷蓄積領域を強調するために、行方向において、1ビットのメモリセルごとに、この多層絶縁膜903が分離されるように示す。
【0007】
多層絶縁膜903は、酸化膜−窒化膜−酸化膜の多層構造を有し、この窒化膜領域に電荷を蓄積する。拡散層901aおよび901b上には、隣接メモリセルを分離するためのビット線絶縁膜902aおよび902bがそれぞれ形成される。
【0008】
後に詳細に説明するが、隣接ビット線間が、このビット線絶縁膜902aおよび902bにより分離され、チャネル分離のための絶縁膜は形成されない。チャネル分離は、形成されるチャネルと基板領域との間のPN接合により実現される。
【0009】
この図12に示すメモリセル構造に電荷が蓄積される絶縁膜においては、電荷の移動度が小さく、その電荷蓄積領域は極めて局所化される。したがって、図12において領域BT1およびBT2で示すように、1つのメモリセルにおいて、2つの電荷蓄積領域BT1およびBT2を形成することができ、1つのメモリセルで2ビットのデータを記憶することができる。
【0010】
図13は、この図12に示すメモリセルの平面レイアウトを概略的に示す図である。図13においては、3本のワード線WL0−WL2と3本のビット線BL0−BL2を代表的に示す。ワード線WL0−WL2の各々は、行方向に延在し、それぞれ対応の行に配置されるメモリセルに接続される。ビット線BL0−BL2は、それぞれ列方向に延在し、対応の列のメモリセルに接続する。これらのビット線BL0−BL2の各々は、行方向において隣接するメモリセルにより共有される。
【0011】
多層絶縁膜903が、ワード線WL(WL0−WL2を代表的に示す)の下部にワード線と平行して行方向に延在して配置される。図13においては、図12に示す構成と同様、メモリセルの電荷蓄積領域を強調するために、ビット線の間の領域に、多層絶縁膜903により形成される電荷蓄積領域905が配置される様に示す。図13において、斜線で示す領域905が、メモリセルの電荷蓄積領域として利用される。したがって、斜線の電荷蓄積領域905においてのみ、窒化膜が形成されていてもよい。1つの電荷蓄積領域905において、それぞれ記憶データに応じた電荷を蓄積する実効電荷蓄積領域(BT1およびBT2)が形成される。これらの実効電荷蓄積領域を、以下の説明において、右ビットおよび左ビット領域と称し、これらの領域に格納されるでーたを、それぞれ右ビットおよび左ビットと称す。
【0012】
ビット線BL0−BL2は、それぞれ、隣接メモリセルにより共有されるため、1つのメモリセルに関して、1つのビット線は、データを読出すためのデータ線として利用され、またソース線としても利用される。
【0013】
図13に示すように、メモリセル列それぞれに対応して単にビット線が配置されるだけであり、ソース線を専用に必要としない。従来のポリシリコンフローティングゲートに電荷を蓄積する積層ゲート型トランジスタセル構造と異なり、ソース線が不要となり、メモリセルの占有面積を小さくすることができる。たとえば、設計最小寸法をFで示した場合、ビット線間のピッチは2・Fで表わされ、またワード線間のピッチも2・Fで表わされる。したがって図13において破線で示すメモリセル領域910は、2F・2Fの面積を占有する。
【0014】
1つのメモリセル領域910により、2ビットのデータが格納されるため、メモリセルの実効的な占有面積が2・F2となる。さらに、この多層絶縁膜に注入される電子の量を変更することにより、しきい値電圧を多段階に変化させることができ、多値データの記憶が可能となり、メモリセルの実効的な面積をより削減することができる。
【0015】
すなわち、1つの実効電荷蓄積領域(右ビット領域および左ビット領域それぞれ)に対する電荷注入量が2レベル(プログラム状態/消去状態)の場合には、そのメモリセルの実効的な占有面積が2・F2であるものの、1つの実効電荷蓄積領域に対する電荷注入量が4レベルに設定される場合には、1つの実効電荷蓄積領域において2ビットデータが格納されるため、1つのメモリセルで4ビットデータが格納され、メモリセルの実効的な占有面積が、1・F2となる。1つの実効電荷蓄積領域におけるしきい値電荷注入量が8レベルの場合には、メモリセルの実効的占有面積が0.5・F2となる。
【0016】
次に、図14を参照して、データの書込(プログラム)および読出動作について説明する。図14においては、右ビットおよび左ビット領域BT1およびBT2それぞれに、2値データが格納される。また、図14に示すように、多層絶縁膜903は、半導体基板領域900表面に形成される下側酸化膜903aと、この下側酸化膜903a上に形成される窒化膜903bと、窒化膜903b上に形成される上側酸化膜903cを含む。この窒化膜903bの領域に、電荷が蓄積される。
【0017】
導電層904が、メモリセルのコントロールゲートとして機能し、図示しないワード線選択回路からの信号を受ける。
【0018】
右ビット領域BT1に対し電子を蓄積する場合には、コントロールゲート(ゲート電極層)904に、たとえば9Vの電圧を印加し、拡散ビット線領域(不純物領域)901bに、4.5〜6Vの電圧を印加する。拡散ビット線領域(不純物領域)901aを、接地電圧レベルに設定する。この状態においては、ゲート電極層904に印加される電圧に従って基板領域900表面にチャネルが形成され、拡散ビット線領域901bから拡散ビット線領域901aに電流Iが流れる。このチャネル領域を流れる電流Iが、ゲート電極層904に印加される電圧により垂直方向に加速され、電子が窒化膜903bに格納される。これにより、右ビット領域BT1において、電子が蓄積される。窒化膜903bにおいては、電子の移動度は小さく、この右ビット領域BT1は、ドレイン領域近傍の領域においてのみ、このドレイン領域に対して自己整合的に形成される。
【0019】
一方、左ビット領域BT2に電子を蓄積する場合には、拡散ビット線領域901aに4.5から6Vの電圧を印加し、拡散ビット線領域901bを接地電圧レベルに設定する。ゲート電極層904に対しては、9Vの電圧を印加する。この場合には、拡散ビット線領域901aから拡散ビット線領域901bに電流が流れ、ドレイン高電界により生成されたホットエレクトロンが、ゲート電極層904に印加される電圧により加速され、窒化膜903bに格納される。これにより、左ビット領域BT2に電子が蓄積される。
【0020】
すなわち、プログラム動作時においては、チャネルホットエレクトロン(CHE)が生成されて窒化膜903bにトラップされる。この電荷蓄積領域に電子が注入された状態をプログラム状態(書き込み状態)と称する。このプログラム状態においては、実効電荷蓄積領域に電子が注入されているため、この領域においてメモリセルのトランジスタのしきい値電圧が高くなる。
【0021】
データ読出時においては、図14において矢印で示すように、プログラム動作時と逆方向に、電流Iをメモリセルに流す。すなわち、右ビット領域BT1の記憶データを読出す場合には、拡散ビット線領域901aにたとえば、1.5〜2Vの電圧を印加し、拡散ビット線領域901bは接地電圧レベルに設定する。ゲート電極層904へは、たとえば4Vの電圧を印加する。この場合、左ビット領域BT2においては、空乏層の広がりによりパンチスルーが生じており、この左ビット領域BT2の近傍領域におけるしきい値電圧は、読出電流に対しては何ら影響は及ぼさない。
【0022】
すなわち、データ読出動作時に、拡散ビット線領域901aから拡散ビット線領域901bに電流が流れるときに、右ビット領域BT1に蓄積される電子量に応じて、このチャネル領域を流れる電流量が決定される。これにより、右ビット領域BT1に格納されたデータを読出すことができる。
【0023】
一方、左ビット領域BT2に格納されたデータを読出す場合には、拡散ビット線領域901bに1.5〜2Vの電圧を与え、拡散ビット線領域901aを接地電圧レベルに設定する。ゲート電極層904に対しては、4V程度の電圧を印加する。この場合、右ビット領域BT1の近傍領域においては、この基板表面領域にはパンチスルーが生じており、空乏層が広がるだけであり、拡散ビット線901bおよび901aの間には、左ビット領域BT2に蓄積される電子の量に応じた電流が流れる。この電流量を検出することにより、左ビット領域BT2に格納されたデータを読出すことができる。
【0024】
通常、メモリセルにおいて、プログラム時に電流が流れる方向をフォワード方向と称し、データ読出時に電流が流れる方向をリバース方向と称する。図14において、矢印で示すように、右ビット領域BT1と左ビット領域BT2とで、フォワード方向とリバース方向が反対方向となる。
【0025】
記憶データを消去する動作モードにおいては、種々の消去方法が提案されている。1つは、リバース方向に電流を流してチャネルホットホールを生成し、このチャネルホットホールを窒化膜に注入して、蓄積電子とホットホールとを再結合させて、蓄積電子を中性化する方法である。第2の方法は、窒化膜903bとゲート電極層904の間に電圧を印加し、窒化膜903bに蓄積された電子を、ゲート電極層904を介して引抜く方法である。ゲート電極層904はワード線を構成しており、図示しない行選択回路により駆動されるため、この第2の方法においては、行選択回路により電子が結果的に引き抜かれる。第3の方法は、窒化膜903bとドレイン領域(拡散ビット線)の間で、(バンド間)トンネリング電流により電流を流して電子を窒化膜903bから引抜く方法である。この消去動作については、いずれの消去方法が用いられてもよい。
【0026】
図15は、メモリセルの電気的等価回路およびプログラム動作時の印加電圧を示す図である。図15においては、2行3列に配列されるメモリセルを代表的に示す。図15において、メモリセルMCは、フローティングゲート型トランジスタで構成される様に示す。このフローティングゲート型トランジスタは、フローティングゲートが、ポリシリコンではなく、窒化膜(903b)で形成される。メモリセル行に対応してワード線WLaおよびWLbが配置され、メモリセル列に対応してビット線BLa−BLcがそれぞれ配置される。
【0027】
今、ワード線WLbとビット線BLbおよびBLcの間に配置されるメモリセルMC1の右ビット領域BT1に対するプログラム動作を考える。データの書込(プログラム)は、フォワード方向に電流を流すことにより行われる。この場合には、ビット線BLcに、4.5から6Vの電圧が印加され、ビット線BLbは、接地電圧レベルに保持される。ビット線BLaはフローティング状態に維持される。ワード線WLaおよびWLbが、それぞれ、0Vおよび9Vに設定される。この状態においては、メモリセルMC1において、ビット線BLcからビット線BLbに電流が流れ、チャネルホットエレクトロンeが発生し、右ビット領域BT1に格納される。
【0028】
メモリセルMC1に行方向において隣接するメモリセルMC2においては、ビット線BLaがフローティング状態にあり、チャネル電流が流れないため、チャネルホットエレクトロンが生成されず、プログラムは、行なわれない。
【0029】
また、メモリセルMC1に列方向において隣接するメモリセルMC3においては、ワード線WLaが接地電圧レベルに維持されており、メモリセルトランジスタが非導通状態を維持し、チャネル電流が流れず、プログラムは行なわれない。
【0030】
したがって、ビット線が、行方向において隣接するメモリセルにより共有される構成においても、正確に、プログラム対象のメモリセルに対してのみプログラムを行なうことができる。
【0031】
図16は、データ読出時の印加電圧を示す図である。図16において、メモリセルMC1の右ビット領域BT1に記憶されるデータを読出す場合には、ビット線BLbに1.5〜2Vの電圧が印加され、ビット線BLcが接地電圧レベルに設定される。ビット線BLaはフローティング状態に維持される。ワード線WLaおよびWLbがそれぞれ、0Vおよび4Vに設定される。この状態においては、ビット線BLbからビット線BLcに、メモリセルMC1の右ビット領域BT1に蓄積される電子量に応じた電流Iが流れる。この電流Iの大きさを検出して、右ビット領域BT1に格納されたデータを読出す。
【0032】
この場合、ビット線BLaがフローティング状態であり、メモリセルMC2においては、ビット線BLbに読出電圧1.5〜2Vが印加されても、メモリセルMC2には電流は流れず、正確に、メモリセルMC1の右ビット領域BT1に記憶するデータに応じた大きさの電流Iを流すことができる。
【0033】
メモリセルMC1の左ビット領域BT2(左ビット)のデータを読出す場合には、ビット線BLcに1.5〜2Vの電圧が印加され、ビット線BLbに対し、接地電圧が印加される。
【0034】
図17は、従来の不揮発性半導体記憶装置におけるデータ読出部の構成を概略的に示す図である。図17において、データ読出部は、データ読出時、列選択ゲート915を介して選択列に対応するビット線BLに結合され、読出電圧を定電流IRとともに選択ビット線BLに供給する定電流源920と、定電流源920からの分流Isにより充電される容量素子921と、容量素子921の充電電圧に従って内部読出データRDを生成する増幅回路922を含む。この増幅回路922は、たとえば、差動増幅回路で構成され、容量素子921の充電電圧を所定の基準電圧と比較し、2値読出データRDを生成する。
【0035】
ビット線BLは、メモリセルMCを介して仮想ソース線VSLに接続される。この仮想ソース線VSLは隣接列のビット線BLで構成され、データ読出時には、この仮想ソース線VSLは、接地電圧レベルに維持される。
【0036】
この図17に示す内部データ読出部の構成においては、メモリセルMCの記憶データに応じて、このビット線BLから仮想ソース線VSLに流れる電流Ibの大きさが異なる。応じて、容量素子921へ供給される電流Isの大きさも異なる。したがって、メモリセルMCの記憶データに応じて、一定期間内での容量素子921の充電電圧が異なる。この容量素子921の充電電圧を、増幅回路922で検知し増幅することにより、内部読出データRDを生成する。図17において、容量素子921は、図示しない放電スイッチを介して、データ読出前に、一旦、接地電圧レベルに放電される。
【0037】
【発明が解決しようとする課題】
図18は、図17に示す容量素子921の充電電圧とメモリセルの読出データとの対応関係を概略的に示す図である。図18において、縦軸に電圧Vを示し、、横軸に時間tを示す。
【0038】
選択メモリセルMCが消去状態のときには、そのしきい値電圧は低く、比較的大きな電流Ibeが流れる。したがって、定電流源920からの定電流IRのうち、多くの電流がメモリセルMCを介して流れるため、容量素子921への充電電流Iseは小さく、このメモリセルMCが消去状態のときには、容量素子921の充電電圧Vseは緩やかに上昇する。
【0039】
一方、選択メモリセルMCがプログラム状態のときには、そのしきい値電圧は高く、ビット線電流Ibとして、小さな電流Ibpが流れるだけである。この場合には、定電流源920から容量素子921へ、比較的大きな電流Ispが流れ、容量素子921の充電電圧Vspが大きく上昇する。
【0040】
通常、消去状態のメモリセルにおいては、約40μA程度の電流が流れ、一方、プログラム状態のメモリセルにおいては、約5μA程度の電流が流れる。
【0041】
消去状態およびプログラム状態の2状態を正確に判定するために、これらの両者の電圧差が十分大きくなった時点で、増幅回路922が活性化される。図18において、時刻t0において増幅回路922が活性化される場合を示す。この時刻t0において、消去状態のデータ読出時と、プログラム状態のメモリセルデータ読出時とで、十分大きな電圧差が生じており、安定にメモリセルの記憶データを読出すことができる。
【0042】
しかしながら、このメモリセルMCを介して流れる電流は、μAのオーダーであり、したがって、十分なマージンを見込んで正確にデータを読出すためには、時刻t0までの時間、すなわち容量素子921の充電時間を十分長くとる必要がある。このため、高速でその読出データを生成することができず、高速アクセスを実現することができないという問題が生じる。
【0043】
特に、1ビットのメモリセルを選択して、この1ビットのメモリセルが記憶する2ビットデータを内部で連続して読出して外部へ並列に読出す読出シーケンスが利用される場合、このような多値データを高速で読出すことができなくなるという問題が生じる。
【0044】
このデータの読出時において、容量素子921を所定電圧レベルにプリチャージし、この容量素子921の充電電圧に従って、選択ビット線に対して電流を供給する構成においても、同様、プログラム状態と消去状態のメモリセルにおいて、容量素子の充電電圧レベルに、十分に差をつけるためには、増幅回路922の活性化を遅くする必要があり、同様の問題が生じる。
【0045】
それゆえ、この発明の目的は、高速でデータを読出すことのできる不揮発性半導体記憶装置を提供することである。
【0046】
この発明の他の目的は、高速で内部データの読出を行なうことのできる不揮発性多値メモリを提供することである。
【0047】
この発明の特定的な目的は、高速で内部データを読出すことのできる絶縁膜電荷トラップ型メモリセル構造の不揮発性半導体記憶装置を提供することである。
【0048】
【課題を解決するための手段】
この発明の第1の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的にデータを記憶する複数の不揮発性メモリセルを含む。各不揮発性メモリセルは、記憶データに従ってしきい値電圧が設定される絶縁ゲート型トランジスタで構成される。このしきい値電圧は、第1の論理レベルのデータに対応する第1の状態と第2の論理レベルのデータに対応する第2の状態とを少なくとも取る。
【0049】
この発明の第1の観点に係る不揮発性半導体記憶装置は、さらに、メモリセル列に対して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、データ読出時、選択列のビット線に電流を供給するための読出電流発生回路と、基準電流を発生するための基準電流発生回路を含む。この基準電流は、読出電流発生回路から選択列のビット線に流れる電流に対応する読出電流に関して、第1の状態のメモリセルが選択されたときにビット線を流れる第1の読出電流と第2の状態のメモリセルが選択されたときにビット線を流れる第2の読出電流の平均値の大きさを有する。
【0050】
この発明の第1の観点に係る不揮発性半導体記憶装置は、さらに、基準電流発生回路からの基準電流と読出電流発生回路からの読出電流とを比較し、該比較結果に応じた信号を生成する比較回路と、この比較回路の出力信号に従って内部読出データを生成する内部読出回路を含む。
【0053】
この発明の第1の観点に係る不揮発性半導体記憶装置において、基準電流発生回路は、第1の状態のしきい値電圧を有する第1のダミーセルと、第2の状態のしきい値電圧を有する第2のダミーセルと、これら第1および第2のダミーセルに電流を供給する電流供給回路と、この電流供給回路に第1および第2のダミーセルと並列に結合され、電流供給回路からの電流を駆動する電流駆動回路と、この電流駆動回路の駆動電流のミラー電流を基準電流として生成する中間電流発生回路とを含む。この構成において、比較回路は、選択列のビット線と並列に読出電流発生回路に結合され、読出電流発生回路からの電流を受ける信号線と、この信号線を介して流れる電流とミラー電流とを比較し、該比較結果に応じた信号を出力する比較器とを含む。
【0054】
好ましくは、中間電流発生回路は、電流駆動回路の駆動電流のミラー電流を生成するためのカレントミラートランジスタと、このカレントミラートランジスタへ電流を供給する電流源とを含む。この電流源は、ミラー電流のミラー電流を比較回路へ供給する。
【0057】
好ましくは、第1および第2のダミーセルは、複数の不揮発性メモリセルと整列して配置される。
【0070】
好ましくは、不揮発性メモリセルは、絶縁膜に電荷を蓄積する絶縁膜電荷トラップ型メモリセルであり、隣接列のメモリセルがビット線を共有し、データ読出時においてビット線は仮想接地線として用いられる。
【0073】
データ読出時において、電流センス方式で内部データの読出を行なうことにより、容量素子の充電時間が不要となり、高速で内部データの読出を実行することができる。
【0074】
また、メモリセルの記憶データの2値の中間値の電流を基準電流として生成して、メモリセル選択時に流れる読出電流と比較することにより、正確にメモリセルの記憶データを判定することができる。また、消去状態に対応するデータとプログラム状態に対応するデータに対し、同一マージンを確保することができ、高速かつ安定に読出データの論理レベルを判定することができる。
【0075】
また、メモリセルを介して第1のビット線から第2のビット線に流れる電流をセンスアンプで検出することにより、正確に選択メモリセルの状態に応じた電流を検出することができ、高速でメモリセルデータを内部で読み出すことができる。
【0076】
また、電流供給回路と並列にセンスアンプを選択列のビット線に結合し、センスアンプにおいて、電流供給回路からの電流を検出することにより、選択メモリセルを流れる電流に応じた電流をセンスアンプへ供給することができ、高速かつ正確にメモリセルの記憶データを読み出すことができる。
【0077】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図1において、メモリセルアレイは、行列状に配列されるノーマルメモリセル(ノーマルセル)MCと、ノーマルセルMCと行方向に整列して配置されるダミーセルDMを含む。このノーマルセルMCおよびダミーセルDMの各行に対応してワード線WLが配置される。図1においては、6本のワード線WL0〜WL5を代表的に示す。
【0078】
ノーマルセルMCの各列に対応してかつ隣接行のメモリセルに共有されるようにビット線BLが配置される。図1においては、ノーマルビット線BL0−BL7を代表的に示す。このビット線BL7に隣接して、ビット線BLsが配置される。ダミーセルDMの各列に対応してダミービット線DBLが配置される。図1において、2列にダミーセルDMが配置されるため、3本のダミービット線DBL0−DBL2を示す。
【0079】
ノーマルセルMCとダミーセルDMの行方向において隣接する領域においては、非アクセスメモリセルSMCが配置される。この非アクセスメモリセルSMCは、ビット線BLsに接続される。この非アクセスメモリセルSMCは、有効データの記憶を行わずまた、外部からのアクセスも行われない。非アクセスメモリセルSMCは、ノーマルセルMCおよびダミーセルDMの配置時において、レイアウトパターンの規則性を維持するために配置される。
【0080】
後に説明するように、ビット線DBL0およびDBL1の間に接続されるダミーセルDMは、その電荷蓄積領域(右ビット領域)BTRにLレベルデータを記憶し、ダミービット線DBL1およびDBL2の間に接続されるダミーセルDMは、その電荷蓄積領域(左ビット領域)BTLにHレベルデータを格納する。ここで、Lレベルデータを格納する状態は消去状態(低しきい値電圧状態)に対応し、Hレベルデータを記憶する状態はプログラム状態(高しきい値電圧状態)に対応すると仮定する。
【0081】
この非アクセスメモリセルSMCを配置することにより、ビット線が隣接行のメモリセルにより共有され、ビット線が可動接地線として利用される場合においても、ダミーセルおよびノーマルセルに正確に所望のデータを格納することができる。
【0082】
また、ダミーセルDMとノーマルセルMCとを同一アレイ内に配置することにより、これらのダミーセルDMおよびノーマルセルの特性を同一とすることができ、また、ダミーセルに供給する電流とノーマルセルに対する供給電流の配線抵抗および配線容量を同一とすることができ、正確に、ダミーセルを利用して、ノーマルセルを流れる電流の平均電流を生成して比較動作を行うことができる。
【0083】
ワード線WL0−WL5それぞれに対応して、図示しないアドレス信号に従って対応のワード船WL0−WL5を選択状態へ駆動する行デコード回路XD0−XD5が配置される。これらの行デコード回路XD0−XD5の電源ノードへは、電源トランジスタPG0およびPG1を介して選択的に書込電圧VWGおよび読出電圧VRGが与えられる。これらの電源トランジスタPG0、PG1は、それぞれ書込指示信号WRTおよび読出指示信号REDに従って選択的に導通状態へ駆動される。
【0084】
書込電圧VWGは、消去動作時に選択ワード線に印加される消去電圧を含み、読出電圧VRGは、データが正確に書込/消去されたかを判定するためのベリファイ電圧を含む。
【0085】
ビット線BL0−BL7およびBLsに対しては、読出選択信号/RA0−/RA7および/RAsに従って導通する読出列選択ゲートG0−G7およびGsと書込列選択信号/WA0−/WA7および/WAsに従ってそれぞれ選択的に導通する書込列選択ゲートWG0−WG7およびWGsが配置される。
【0086】
読出列選択ゲートは、相補内部読出データ線対VRDに結合され、書込列選択ゲートWG0−WG7およびWGsは、相補内部書込データ線対VWDに結合される。これらの読出列選択ゲートG0−G7およびGsは、隣接ビット線を相補内部読出データ線対の互いに異なる読出データ線に結合し、書込列選択ゲートWG0−WG7およびWGsは、隣接ビット線が互いに異なる内部書込データ線に結合するように配置される。これは、メモリセル選択時において、隣接するビット線対において、一方がデータ線、他方が仮想ソース線として利用されるため、ビット線の接続を切替える必要があるためである。
【0087】
相補内部書込データ線対VWDはライト電流スイッチ4に結合され、相補内部読出データ線対VRDは電流センス・増幅回路3に結合される。書込動作時(プログラム動作時)においては、隣接ビット線の対が同時に選択されてライト電流スイッチ4に結合される。ライト電流スイッチ4は、選択メモリセルの右ビットおよび左ビットのいずれをプログラムするかに応じて、この相補内部書込データ線対へ与える電圧(接地電圧およびプログラム電圧)を設定する。電流センス・増幅回路3も同様、選択メモリセルの右ビットおよび左ビットのいずれを読み出すかに応じて、相補内部読出データ線対VRDの一方へ読出電流/電圧を与え、他方へ接地電圧を与える。
【0088】
ダミービット線DBL0は、ダミー読出列選択ゲートT0を介してダミーセルリード電流供給回路1に結合される。ダミービット線DBL0に対して設けられるダミー書込列選択ゲートは非導通状態を維持する。図1においては、ダミー書込列選択ゲートDW0をゲートおよびドレインがフローティング状態のように示す。
【0089】
ここで、メモリセルの消去方法としては、この窒化膜の蓄積された電子を、コントロールゲートを介して引抜く消去動作が想定される。この消去方法の場合、1つのワード線に接続されるメモリセルが同時に消去される。
【0090】
ダミービット線DBL0およびDBL1の間に配置されるダミーセルDMは、その右ビット領域BTRにLレベルデータを格納する。すなわち、ダミービット線DBL0およびDBL1の間に配置されるダミーセルDMは、消去状態を維持するため、プログラムのためにメモリセルに電流を流す必要がなく、ダミービット線DBL0がプログラム時においてフローティング状態とされても何ら問題は生じない。非アクセスメモリセルSMCは、データを記憶せず、したがって、ダミービット線DBL0の電圧レベルをプログラム時にプログラム電圧レベルに設定する必要がなく、従って、ダミービット線DBL0がフローティング状態に維持されても、何ら問題は生じない。
【0091】
ダミービット線DBL1は、ダミー読出列選択ゲートT1を介して1/2電流発生回路2に結合され、またダミー書込列選択ゲートDW1を介してダミーライト電流発生回路5に結合される。
【0092】
ダミービット線DBL2は、ダミー読出列選択ゲートT2を介してダミーセルリード電流供給回路1に結合され、またダミー書込列選択ゲートDW2を介して接地電圧レベルに結合される。
【0093】
ダミー読出列選択ゲートT0−T2のゲートへは、ダミー読出選択信号/RADが与えられ、ダミー書込列選択ゲートDW1およびDW2のゲートへは、ダミー書込列選択信号/WADが与えられる。
【0094】
ダミーライト電流発生回路5は、ダミーセルのプログラム時に、プログラム高電圧を生成する。このダミーセルのプログラム時においては、ダミービット線DBL1にプログラム高電圧およびプログラム電流が供給され、ダミービット線DBL2が接地電圧レベルに設定される。したがって、これらのダミービット線DBL1およびDBL2の間のダミーセルDMにおいてワード線がプログラム電圧レベルに駆動されている場合には、ダミービット線DBL1からダミービット線DBL2に電流が流れ、その左ビット領域BTLに電子が注入されて、プログラム状態となる。
【0095】
ライト電流スイッチ回路4は、選択ノーマルメモリセルの右ビットおよび左ビットのいずれのビットをプログラム状態に設定するかに応じて、相補内部書込データ線対VWDに対し、一方のデータ線にプログラム高電圧/電流を供給し、他方のデータ線に接地電圧を供給する。
【0096】
データ読出時において、ダミーセルリード電流供給回路1は、所定の大きさの定電流を供給する。ダミービット線DBL0およびDBL2に、ダミーセルリード電流供給回路1からの電流が流れる。ダミーセルDMを介して、ダミービット線DBL0およびDBL2からダミービット線DBL1に電流が流れる。したがって、Hレベルデータを記憶するダミーセルを流れる電流とLレベルデータを記憶するダミーセルを流れる電流の和が、ダミービット線DBL1に流れる。
【0097】
1/2電流発生回路2は、このHレベルデータおよびLレベルデータを記憶するメモリセルそれぞれを流れる電流の1/2の大きさの電流を生成して電流センス・増幅回路3へ与える。電流センス・増幅回路3は、データ読出時、内部読出データ線に現われた選択メモリセルを流れる電流を1/2電流発生回路2からの電流と比較し、その比較結果に応じて内部読出データRDを生成する。
【0098】
この電流センス・増幅回路3は、電流比較を行なっており、電圧比較に比べて容量素子を充放電する必要がなく、高速で内部読出データRDを生成することができる。
【0099】
図2は、図1に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。図2において、ダミーセルリード電流供給回路1は、基準電圧Vrefをゲートに受けて、ダミービット線DBL1およびDBL2へ、図示しないダミー読出列選択ゲートを介して電流を供給するNチャネルMOSトランジスタ17aおよび17bを含む。ダミービット線DBL0およびDBL2は、それぞれダミーセルDMLおよびDMHを介してダミービット線DBL1に結合される。ダミーセルDMLは、Lレベルデータを格納し、ダミーセルDMHは、Hレベルデータを格納する。このデータ読出時においては、リバース方向でデータの読出が行なわれている。
【0100】
基準電圧Vrefは、ダミービット線DBL0およびDBL2の電圧振幅を制限するために与えられる。ノーマルセルが接続するビット線に対して電流を供給する電流・センス増幅回路3においても、同様、ビット線電圧振幅制限のために基準電圧Vrefが利用される。
【0101】
1/2電流発生回路2は、ダミービット線DBL1を介して供給される電流を受けるNチャネルMOSトランジスタ20aおよび20bと、これらのMOSトランジスタ20aおよび20bとカレントミラー回路を構成するNチャネルMOSトランジスタ21と、MOSトランジスタ21に電流を供給するPチャネルMOSトランジスタ22と、MOSトランジスタ22とカレントミラー回路を構成し、電流をノードNDCに供給するPチャネルMOSトランジスタ23を含む。MOSトランジスタ20a、20bおよび21は、そのサイズ(チャネル幅とチャネル長との比)が等しく、電流駆動力は同じである。
【0102】
MOSトランジスタ20aおよび20bは、セットノードにダミービット線DBL1を介して供給される電流を放電する。MOSトランジスタ20aおよび20bのドレインが、共通にMOSトランジスタ21のゲートに結合されており、これらMOSトランジスタ20aおよび20bを流れる電流の合計の1/2の大きさの電流が、MOSトランジスタ21を介して流れる。
【0103】
このMOSトランジスタ21は、MOSトランジスタ22から電流を供給されており、MOSトランジスタ22および23のサイズが同じであり、ノードNDCへは、ダミービット線DBL1を介して流れる電流の1/2の大きさの電流が供給される。したがって、ノードNDCに対しては、この1/2電流発生回路2からHレベルデータを記憶するダミーセルDMHとLレベルデータを記憶するダミーセルDMLを介して流れる電流の合計の1/2の電流が流れる。
【0104】
なお、1/2電流発生回路2において、MOSトランジスタ20aおよび20bが、MOSトランジスタ21とミラー比が1/2のカレントミラー回路を構成している。MOSトランジスタ20aおよび20bは1つのMOSトランジスタ(チャネル幅が2倍)で置換されてもよい。ミラー比が1/2のカレントミラー回路が構成されればよい。
【0105】
電流センス・増幅回路3は、一定の電流を供給する定電流源10と、定電流源10からの電流を内部読出データ線VRDaに供給するNチャネルMOSトランジスタ11を含む。このMOSトランジスタ11のゲートには、基準電圧Vrefが与えられる。基準電圧VrefをMOSトランジスタ11のゲートへ与えることにより、内部読出データ線VRDaから選択ビット線BLに供給される電流を制限し、かつこの選択ビット線BLの電圧レベルが上昇するのを防止する。
【0106】
ビット線BLと仮想ソース線VSL(ビット線BL)の間にノーマルセルMCが接続される。ビット線BLが、図示しない読出列選択ゲートを介して内部読出データ線VRDaに接続され、仮想ソース線VSLが、図示しない読出列選択ゲートを介して内部読出データ線VRDbに接続される。内部読出データ線VRDaおよびVRDbが図1に示す内部読出データ線対VRDを構成する。
【0107】
ビット線BLおよび仮想ソース線VSLと内部読出データ線VRDaおよびVRDbの接続が、ノーマルセルMCの右ビットおよび左ビットのいずれを読出すかに応じて切換えられる。たとえば、列アドレス信号の最下位ビットを用いて生成される右ビット/左ビット指示信号に基いて、その接続が切換えられる。図2においては、図を簡略化するために、この右ビット/左ビットに従って内部読出データ線VRDaおよびVRDbに対する接続を切換えるためのマルチプレクサの構成は示していない。このようなマルチプレクサは、2つの並列に接続されるMOSトランジスタを用い、これらのMOSトランジスタの列へ右ビット/左ビット指示信号を与えることにより、たとえば実現される。
【0108】
電流センス・増幅回路3は、さらに、ノードNDAおよびNDBを介して供給される電流を増幅して、内部ノードNDAAおよびNDBBをその増幅結果に応じて駆動する電流増幅回路12と、内部ノードNDAAおよびNDBBをイコライズ指示信号EQ2に従ってイコライズするNチャネルMOSトランジスタ13と、イコライズ指示信号EQ1に従って内部ノードNDAAおよびNDBBを接地電圧レベルにプリチャージするプリチャージ回路14と、センス活性化指示信号/SEに従って内部ノードNDAAおよびNDBBの電位を差動増幅する差動増幅回路15を含む。
【0109】
電流増幅回路12は、ノードNDAおよびNDAAの間に接続されかつそのゲートが内部ノードNDBBに接続されるPチャネルMOSトランジスタ12aと、ノードNDBおよびNDBBの間に接続されかつそのゲートがノードNDAAに接続されるPチャネルMOSトランジスタ12bを含む。
【0110】
プリチャージ回路14は、イコライズ指示信号EQ1の活性化時導通し、内部ノードNDAAおよびNDBBにそれぞれ接地電圧を伝達するNチャネルMOSトランジスタ14aおよび14bを含む。
【0111】
差動増幅回路15は、基準電圧VREFをゲートに受けて電源ノードから一定の電流を供給するPチャネルMOSトランジスタ15aと、センス活性化指示信号/SEの活性化時導通し、MOSトランジスタ15aからの電流を伝達するPチャネルMOSトランジスタ15bと、MOSトランジスタ15bと内部ノードNDAAの間に接続されかつそのゲートが内部ノードNDBBに接続されるPチャネルMOSトランジスタ15cと、MOSトランジスタ15bと内部ノードNDBBの間に接続されかつそのゲートが内部ノードNDAAに接続されるPチャネルMOSトランジスタ15dを含む。
【0112】
この差動増幅回路15は、活性化時、内部ノードNDAAおよびNDBBの高電位の内部ノードの電位を電源電圧レベルに上昇させる。低電位の内部ノードは、電流増幅回路12により、その電位レベルが駆動される。
【0113】
電源増幅回路12に含まれるMOSトランジスタ12aおよび12bは、ローVthトランジスタであり、そのしきい値電圧の絶対値は十分小さくされる。ノードNDBは、ノードNDCに、ワード線選択イネーブル信号WLEに応答して導通するNチャネルMOSトランジスタ18を介して接続される。ワード線選択イネーブル信号WLEに応答して、行選択回路の出力信号が活性化されて、選択ワード線の電圧レベルが所定電圧レベルに駆動される。
【0114】
このMOSトランジスタ18は、ノードNDAおよびNDBに、ほぼ同一のタイミングで電流が流入するのを実現するために設けられる。しかしながら、図1に示すように、ダミーセルDMLおよびDMHが、ノーマルセルMCと同一アレイ内に配置され、これらのダミーセルDMHおよびDMLが、ワード線WLの選択状態への駆動に応答して選択されて電流を流す場合には、このMOSトランジスタ18は特に、設けられなくてもよい。
【0115】
電流センス・増幅回路3は、さらに、ラッチセンスイネーブル信号LSに応答して内部ノードNDAAおよびNDBBをラッチ型センスアンプ17から分離する分離ゲート16を含む。ラッチ型センスアンプ17は、その構成は後に説明するが、交差結合されるPチャネルMOSトランジスタおよびNチャネルMOSトランジスタを含む。このラッチ型センスアンプ17は、分離ゲート16が非導通状態となると活性化されて、いわゆる「電荷閉込め方式」でセンス動作を行ない、増幅した信号をラッチして内部読出データRDを生成する。
【0116】
図3は、図2に示す不揮発性半導体記憶装置の動作を示すタイミング図である。以下、図3を参照して、図2に示す不揮発性半導体記憶装置の動作について説明する。
【0117】
スタンバイ状態時においてはイコライズ指示信号EQ1およびEQ2はHレベルであり、またラッチセンスイネーブル信号LSもHレベルである。内部ノードNDAAおよびNDBBはともに接地電圧レベルである。ノードNDAおよびNDBはともに接地電圧レベルであるため、電流増幅回路12におけるMOSトランジスタ12aおよび12bは非導通状態にある。
【0118】
時刻T1においてワード線WLが選択されて、その電圧レベルが上昇する。また、列選択信号に従って選択列に対応するビット線BLが選択されまたダミービット線DBL0およびDBL2も選択されてこれらのビット線BLおよびDBL0およびDBL2に電流が供給される。この電流供給に従って、ビット線BL、DBL0およびDBL2の電圧レベルが上昇し、最大、基準電圧Vref−Vthのレベルに到達する。ここで、Vthは、基準電圧Vrefをゲートに受けるトランジスタ11のしきい値電圧を示す。この状態においても、イコライズ指示信号EQ1およびEQ2はともにHレベルであり、MOSトランジスタ13、14aおよび14bは導通状態にあり、内部ノードNDAAおよびNDBBは接地電圧レベルに維持される。
【0119】
ワード線WLが選択状態へ駆動されると、ノーマルセルMCから仮想ソース線VSLを介して内部読出データ線VRDbにその記憶データに応じた電流が流れ、ノードNDAの電圧レベルが上昇する。また、仮想ビット線DBL1には、ダミーセルDMHおよびDMLを流れる電流の合計電流が流れる。
【0120】
1/2電流発生回路2において、MOSトランジスタ20aおよび20bを流れる電流の1/2の大きさの電流が、MOSトランジスタ21、22および23により生成されてノードNDCに供給される。ワード線選択イネーブル信号WLEは選択状態にあるため、また、ノードNDBへ1/2電流発生回路2からの電流が供給されて、その電位レベルが上昇する。MOSトランジスタ12aおよび12bがともに導通し、また、内部ノードNDAAおよびNDBBが接地電圧レベルに維持されるため、MOSトランジスタ12aおよび12bの駆動電流は異なるものの、ノードNDAおよびNDBの電圧レベルは、同一電圧レベルに維持される。
【0121】
時刻T2においてイコライズ指示信号EQ1がLレベルとなり、プリチャージ回路14が非活性化される。一方、イコライズ指示信号EQ2はHレベルを維持し、イコライズ用のMOSトランジスタ13は導通状態を維持する。したがって内部ノードNDAAおよびNDBBは、ノードNDAおよびNDBから供給される電流に従って同じ速度でその電圧レベルが上昇する。一方、ノードNDAおよびNDBは、その供給電流が異なり、また電流増幅回路12の駆動電流が内部ノードNDAAおよびNDBBに分流される。
【0122】
MOSトランジスタ12aおよび12bは、イコライズトランジスタ13によりドレイン電圧が同じであるものの、ノードNDAおよびNDBがソースとして機能するため、ゲート/ソース間電圧が異なり、これらのMOSトランジスタ12aおよび12bの駆動電流が異なり、ノードNDAおよびNDBにおいては、まだ、ノーマルセルMCの記憶データに応じて電圧差は生じない。ノードNDAおよびNDBは、供給電流に従って、それぞれの電圧レベルが上昇する。
【0123】
時刻T3においてイコライズ指示信号EQ2をLレベルに設定し、イコライズ用MOSトランジスタ13を非導通状態に設定する。内部ノードNDAAおよびNDBBは、その電圧レベルが少し上昇しており、電流増幅回路12のMOSトランジスタ12aおよび12bは、ノードNDAおよびNDBに供給される電流に従ってその電圧レベルが変化する。
【0124】
例えば、ノードNDAに供給される電流が、ノードNDBに供給される電流よりも少ない場合には、内部ノードNDAAの電圧レベルは、内部ノードNDBBよりも低くなり、MOSトランジスタ12bのコンダクタンスがMOSトランジスタ12aのコンダクタンスより大きくなり、内部ノードNDBBの電圧レベルが上昇し、応じてMOSトランジスタ12aのコンダクタンスが低下する。このフィードバック動作により、MOSトランジスタ12aおよび12bの駆動電流がノードNDAおよびNDBに供給される電流に応じて変化し、内部ノードNDAAおよびNDBBの間に大きな電圧差が生じる。
【0125】
時刻T4において、センス活性化指示信号/SEをLレベルに立下げ、差動増幅回路15を活性化する。応じて、MOSトランジスタ15cおよび15dにより、内部ノードNDAAおよびNDBBの高電位の内部ノードの電圧レベルが、電源電圧レベルにまで駆動される。このセンス増幅回路15の駆動電流は、基準電圧VREFにより決定されており、そのセンス速度を比較的遅くすることにより、内部ノードNDAAおよびNDBBに生じた微小電位差を、安定にかつ正確に差動増幅することができる。
【0126】
また、イコライズ指示信号EQ1が活性化されて、所定時間経過後に、イコライズ指示信号EQ2を非活性化しているのは、内部ノードNDAAおよびNDBBの電圧レベルを上昇させ、この電流増幅回路12のMOSトランジスタ12aおよび12bに、正確に、供給電流に従って内部ノードの電位レベルを設定させるためである。たとえば、内部ノードNDAAおよびNDBBがともに接地電圧レベルのときに、ノードNDAおよびNDBからの駆動電流に従って電流増幅回路12が動作を行なった場合、内部ノードNDAAおよびNDBBの電圧レベルが、初期突入電流により、誤った状態に設定される可能性がある。
【0127】
時刻T5において、内部ノードNDAAおよびNDBBの電位差が十分に拡大されると、ラッチセンスイネーブル信号LSをLレベルに駆動し、分離ゲート16を非導通状態とし、ラッチ型センスアンプ17を内部ノードNDAAおよびNDBBから分離する。このラッチセンスイネーブル信号LSの立下りに応答して、ラッチ型センスアンプ17がまた活性化され、内部ノードNDAAおよびNDBBから供給された電荷に従って充電された内部ノードの電圧レベルにしたがってセンス、増幅およびラッチ動作を行なって内部読出データRDを生成する。
【0128】
内部読出データ生成期間中においても、内部ノードNDAおよびNDBには電流が供給される。ノードNDAの電圧レベルは、基準電圧Vrefにより、その上限が決定される。一方、ノードNDBに対しては、1/2電流発生回路2からの電流に従ってその電圧レベルが上昇する。したがって、このワード線イネーブル信号WELEに代えて、MOSトランジスタ18のゲートへ基準電圧Vrefが与えられてもよく、また、この1/2電流発生回路2においてMOSトランジスタ23と直列に、基準電圧Vrefをゲートに受けるNチャネルMOSトランジスタが設けられていてもよい。
【0129】
ノードNDAおよびNDBの電圧レベルが上昇しても、内部ノードの電圧レベルよりも高くなると、電流増幅回路12においてMOSトランジスタ12aおよび12bが非導通状態となり、内部ノードNDAAおよびNDBBの電圧レベルに対して悪影響は及ぼさない。
【0130】
選択ノーマルセルMCが消去状態にあり、1/2電流発生回路2が供給する電流よりも大きな電流を供給する場合、ノードNDAの電圧レベルの上限は基準電圧Vrefにより決定されるため、センス期間が長くなると、ノードNDBの電圧レベルが、1/2電流発生回路2からの供給電流により、ノードNDAよりも高くなることが考えられる。しかしながら、このような場合において、内部ノードNDAAがこの場合においては、電源電圧レベルに駆動されており、MOSトランジスタ12bが非導通状態とされるため、内部ノードNDAAおよびNDBBの電圧レベルに対しては、このような電圧レベルの反転は、何ら影響を及ぼすことはなく、ラッチセンスイネーブル信号LSに従って、正確に、これらの駆動電流差に対応する内部読出データRDを生成することができる。
【0131】
内部読出データRDは、電源電圧レベルと接地電圧レベルの相補データであり、図示しない出力回路においてバッファ処理されて外部読出データが生成される。
【0132】
これらの一連の動作が完了すると、ラッチ型センスアンプ17が非活性化され、また選択ワード線が非選択状態へ駆動される。これにより、内部ノードNDAAおよびNDBBは、プリチャージ回路14およびイコライズ用のMOSトランジスタ13により接地電圧レベルに駆動され、またノードNDAおよびNDBが、この電流増幅回路12を介して、接地電圧レベルに初期化される。
【0133】
また、列選択信号が非活性化されると、内部読出データ線VRDaおよびVRDbは、ビット線BLおよび仮想ソース線VSLから分離される。ダミービット線DBL1が、ダミーセルDMHおよびDMから、図示しない読出列選択ゲートにより分離され、電流が流れないため、1/2電流発生回路2からノードNDCへの供給電流は遮断される。
【0134】
図4は、図2に示すラッチ型センスアンプ17の構成の一例を示す図である。図4において、ラッチ型センスアンプ17は、電源ノードに結合され、かつゲートに基準電圧VREF1を受けるPチャネルMOSトランジスタ17aと、MOSトランジスタ17aと直列に接続され、かつゲートに補のラッチセンスイネーブル信号/LSを受けるPチャネルMOSトランジスタ17bと、ゲートおよびドレインが交差結合されるPチャネルMOSトランジスタ17cおよび17dと、ゲートおよびドレインが交差結合されるNチャネルMOSトランジスタ17eおよび17fと、補のラッチセンスイネーブル信号/LSがLレベルのときに活性化され、内部ノードNDDAおよびNDDBの電圧レベルを反転して内部読出データビットZRDiおよびRDiを生成するトライステートインバータバッファ17gおよび17hを含む。
【0135】
MOSトランジスタ17cおよび17eはドレインがノードNDDAに接続されゲートがノードNDDBに接続される。MOSトランジスタ17fおよび17dは、ゲートがノードNDDAに接続され、かつドレインがノードNDDBに接続される。
【0136】
この図4に示すラッチ型センスアンプ17の構成においては、ラッチセンスイネーブル信号LSがHレベルのときには分離ゲート16が導通状態にあり、ノードNDDAおよびNDDBは、それぞれ内部ノードNDAAおよびNDBBに電気的に接続される。したがって、これらの内部ノードNDDAおよびNDDBは、接地電圧レベルにプリチャージされる。ラッチセンスイネーブル信号LSがHレベルのときには、MOSトランジスタ17bは非導通状態であり、またトライステートインバータバッファ17gおよび17hは非活性状態にある。内部読出データビットZRDiおよびRDiは、図示しないプルアップ抵抗またはプリチャージ回路により、電源電圧レベルに維持される。
【0137】
ラッチセンスイネーブル信号LSがLレベルとなると、分離ゲート16が非導通状態となり、ノードNDDAおよびNDDBに、ノードNDAAおよびNDBBから伝達された電荷が閉じ込められる。このラッチセンスイネーブル信号LSがLレベルとなると、MOSトランジスタ17bが導通し、MOSトランジスタ17c−17fによるセンスアンプが活性化されて、内部ノードNDDAおよびNDDBの電圧レベルを差動増幅しかつラッチする。
【0138】
また、ラッチセンスイネーブル信号LSがLレベルとなると、トライステートインバータバッファ17gおよび17hが活性化され、この内部ノードNDDAおよびNDDBの電圧レベルに従って内部読出データビットZRDiおよびRDiを生成する。
【0139】
内部読出データの読出サイクルが完了すると、ラッチセンスイネーブル信号LSがHレベルとなり、MOSトランジスタ17bが非導通状態となり、またトライステートインバータバッファ17gおよび17hが非活性化される。内部ノードNDDAおよびNDDBは、内部ノードNDAAおよびNDBBを介して、図2に示すイコライズ用MOSトランジスタ13およびプリチャージ回路14により接地電圧レベルにプリチャージされる。
【0140】
このラッチ型センスアンプ17において、基準電圧VREF1により動作電流が決定されており、このラッチ型センスアンプ17は、差動増幅回路15よりも高速でセンス動作を行って内部読出データを生成する。
【0141】
以上のように、この発明の実施の形態1に従えば、消去状態およびプログラム状態のメモリセルを流れる電流の平均値の大きさの電流をダミーセルを用いて生成し、この平均電流を選択ノーマルセルを流れる電流と比較し、その電流の大小に従って内部読出データを生成しており、電流センス方式に従って内部読出データが生成されており、高速で内部読出データを生成することができる。
【0142】
また、カレントミラー回路を用いて平均電流を生成しており、正確に消去状態およびプログラム状態のメモリセルを流れる電流の平均値の大きさの電流を生成することができる。
【0143】
また、ダミーセルをノーマルセルと同一アレイ内に配置することにより、このダミーセルの特性をノーマルセルと同じとすることができ、正確に平均電流を生成することができる。また、ノーマルセルの電流に対する配線容量等の条件とダミーセルに対する配線容量等の条件とを容易に同一とすることができ、正確に平均電流に従って、ノーマルセルの読出電流との大小比較を行って内部読出データを生成することができる。
【0144】
[実施の形態2]
図5は、この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図5に示す構成は、以下の点において、図1に示す構成と異なっている。すなわち、データ読出時において、ダミービット線DBL0およびDBL2にダミーリード電流iを供給し、かつこの平均電流i/2を生成して電流・増幅回路3へ伝達する基準電流発生回路30が設けられる。また、ダミービット線DBL1は、データ読出時、読出絶縁体ゲートD1を介して接地ノードに結合される。他の構成は、図1に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0145】
この図5に示す構成においては、データ読出時において、ダミービット線DBL1が接地ノードに結合される。基準電流発生回路30は、ダミーリード電流iをHレベルデータを格納するダミーセル(DMH)とLレベルデータを格納するダミーセル(DML)が接続するビット線へ供給する。したがって、この基準電流発生回路30からのダミーリード電流iは、Hレベルデータを記憶するメモリセルおよびLレベルデータを記憶するメモリセル両者を流れる電流の総和となる。この基準電流発生回路30は、ダミーリード電流iの平均値の電流i/2を生成して、電流センス・増幅回路3へ与える。電流センス・増幅回路3は、データ読出時、内部読出データ線VRDを流れる電流と、基準電流発生回路30からの平均電流i/2とを比較し、その比較結果に従って内部読出データRDを生成する。
【0146】
図6は、図5に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。図6に示す構成においては、基準電流発生回路30は、ダミーセルDMHおよびDMLへダミーリード電流I(=i)を供給し、このダミーリード電流Iのミラー比1/2のミラー電流をノードNDCを介して電流センス・増幅回路3へ供給する。ダミーセルDMHおよびDMLは、ダミービット線DBL0を介して接地ノードに結合される(データ読出時)。従って、ダミーリード電流Iは、ダミーセルDMHおよびDMLを介して流れる電流をそれぞれIhおよびIlとすると、次式で表される:I=Ih+Il。
【0147】
基準電流発生回路30は、ゲートおよびドレインが共通に結合されかつ電源ノードから電流を供給するPチャネルMOSトランジスタ30aおよび30bと、これらのMOSトランジスタ30aおよび30bとカレントミラー回路を構成するPチャネルMOSトランジスタ30cを含む。
【0148】
これらのMOSトランジスタ30a−30cは同じサイズを有し、MOSトランジスタ30cが、ミラー比1/2の電流、すなわちI/2=(Ih+Il)/2の電流をノードNDCへ供給する。
【0149】
基準電流発生回路30は、サイズの異なるMOSトランジスタにより構成されてもよい。ダミーリード電流Iのミラー比1/2のミラー電流を生成することができればよい。
【0150】
この基準電流発生回路30からの電流Iが、ダミービット線DBL0およびDBL2へ供給される。ダミービット線DLB2には、Hレベルデータを記憶するダミーセルDMHが接続され、ダミービット線DBL0には、Lレベルデータを記憶するダミーセルDMLが接続される。したがって、これらの記憶データに応じてダミービット線DBL2へは、電流Ihが流れ、ダミービット線DBL0には、電流Ilが流れる。
【0151】
ノーマルセルMCは、その記憶データに応じてメモリセル電流Imを、仮想ソース線VSL(ビット線BL)を介して内部読出データ線VRDbへ供給する。電流センス・増幅回路3は、このメモリセル電流Imと基準電流発生回路30からのミラー電流(平均電流)(Ih+Il)/2の大小を比較し、その比較結果に従って内部読出データRDを生成する。電流センス・増幅回路3の構成は、図2に示す構成と同じであるり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0152】
この図6に示す構成においては、基準電流発生回路30は、ダミーセルDMHおよびDMLを介して流れる電流IhおよびIlを供給しかつそのミラー電流を生成している。図2に示す構成においては、ダミーセルDMHおよびDMLを介してダミービット線DBL0に流入した電流Ih+Ilのミラー電流を生成している。したがって、図2および図6に示す構成においては、この基準電流として、ダミーリード電流供給側の電流を利用するかダミーセルを流れた後の電流を利用するかの違いがあるだけである。この図6に示す構成においても、ダミーセルDMHおよびDMLを介して流れる電流の平均電流が生成されて電流センス・増幅回路3へ与えられている。したがって、この電流センス・増幅回路3の内部データ読出動作は、図1および図2に示す構成と同じであり、図3に示す動作波形と同様の動作が電流センス・増幅回路3において行なわれて内部データの読出が行なわれる。
【0153】
この図5および図6に示す構成においても、メモリセルMCを介して流れるメモリセル電流Imは、基準電流発生回路30からの基準電流(平均電流)(Ih+Il)/2よりも大きいかまたは小さいかであり、この電流の大小に応じて内部読出データが生成される。これにより、電流センス方式に従って高速で内部読出データを生成することができる。
【0154】
従って、この発明の実施の形態2においても実施の形態と同様の効果を得ることができる。
【0155】
[実施の形態3]
図7は、この発明の実施の形態3に従う不揮発性半導体装置の要部の構成を示す図である。図7において、電流センス・増幅回路3は、先の実施の形態1および2と同様の構成を有する。しかしながら、この電流センス・増幅回路3は、先の実施の形態1および2と異なり、内部読出データ線VRDaを流れる電流を減算回路45から供給される電流と比較する。すなわち、この図7に示す構成においては、電流センス・増幅回路3は、基準電流から、メモリセルを流れる電流を引いた電流を、比較対象として利用とする。
【0156】
この実施の形態3においても、ダミーセルDMとノーマルセルMCとは同一アレイ内に整列して配置される。実施の形態3におけるメモリセルアレイの構成は、図1または図5に示すメモリセルアレイの構成と同じである。
【0157】
内部読出データ線VRDaおよびVRDbは、それぞれ、ビット線BLおよび仮想ソース線VSLに接続される。これらの内部読出データ線VRDaおよびVRDbとビット線BLおよび仮想ソース線VSLの接続は、右ビットおよび左ビットのいずれのデータを読出すかに応じてその接続が切換えられる。電流センス・増幅回路3は、その構成は実施の形態1および2と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0158】
電流源10およびMOSトランジスタ11から供給されるセルリード電流IrのうちメモリセルMCを流れる電流Imを除いた電流(以下、残存電流と称す)Ir−Imを比較対象とするために、ダミーセルDMHおよびDMLを流れる電流の平均電流を生成する電流発生回路40と、この電流発生回路40が発生する平均電流Idと基準電流Irの差を生成して電流センス・増幅回路3へ与える減算回路45が設けられる。
【0159】
この実施の形態3においても、Hレベルデータを格納するダミーセルDMHおよびLレベルデータを格納するダミーセルDMLが用いられる。ダミーセルDMHは、選択時、電流Ihをダミービット線DBL1に流し、ダミーセルDMLは選択時、ダミーセル電流Ilをダミービット線DBL1に流す。
【0160】
電流発生回路40は、電源ノードに接続されかつそのゲートおよびドレインが相互接続されるPチャネルMOSトランジスタ40aおよび40bと、これらのMOSトランジスタ40aおよび40bとカレントミラー回路を構成するPチャネルMOSトランジスタ40cと、MOSトランジスタ40aおよび40bの供給電流を受けかつゲートに基準電圧Vrefを受けるNチャネルMOSトランジスタ40dと、MOSトランジスタ40aおよび40bからの電流を受けかつそのゲートに基準電圧Vrefを受けるNチャネルMOSトランジスタ40eを含む。
【0161】
これらのMOSトランジスタ40dおよび40eからの電流が、ダミービット線DBL2およびDBL0を介してダミーセルDMHおよびDMLに供給される。図7においては、これらのダミービット線DBL0およびDBL2が選択時、共通に接続されるように示す。しかしながら、これらのダミービット線DBL0およびDBL2へは、選択時、それぞれ別々にMOSトランジスタ40dおよび40eにより電流が供給されてもよい。これらのMOSトランジスタ40dおよび40eは、基準電圧Vrefに従ってダミービット線DBL0およびDBL2の電圧レベルが、電圧Vref−Vthレベル以上に上昇するのを防止する。これにより、ノーマルセルに流れる電流のダミー電流を正確に生成することができる。ここで、Vthは、MOSトランジスタ40dおよび40eのしきい値電圧を示す。
【0162】
この電流発生回路40において、MOSトランジスタ40a−40cは、同一のサイズを有し、MOSトランジスタ40cには、これらのMOSトランジスタ40aおよび40bが供給する電流の1/2の大きさの電流が流れる。MOSトランジスタ40dおよび40eを介して、ダミーセルDMHおよびDMLを流れる電流IhおよびIlが供給される。MOSトランジスタ40a−40cは、ミラー比1/2のカレントミラー回路を構成している。したがって、この電流発生回路40からノードNDCには、MOSトランジスタ40cを介して平均値電流Id=(Ih+Il)/2が供給される。
【0163】
減算回路45は、定電流を供給する定電流源45aと、基準電圧Vrefをゲートに受け、この定電流源45aからの定電流を基準電流IrとしてノードNDBに伝達するNチャネルMOSトランジスタ45bと、ノードNDCと接地ノードの間に接続されかつそのゲートがノードNDCに接続されるNチャネルMOSトランジスタ45cと、ノードNDBと接地ノードの間に接続されかつそのゲートがノードNDCに接続されるNチャネルMOSトランジスタ45dを含む。
【0164】
電流源45aおよびMOSトランジスタ45bは、電流源10およびMOSトランジスタ11の構成と同じであり、同一の大きさの電流Irを供給する。
【0165】
MOSトランジスタ45cおよび45dはサイズが同じであり、ミラー比1のカレントミラー回路を構成する。
【0166】
この減算回路45においては、MOSトランジスタ45bを介してMOSトランジスタ11が供給する電流Irと同じ大きさの電流IrがノードNDBに対して供給される。MOSトランジスタ45dは、この電流Irから、ノードNDCを介して電流発生回路40から供給される平均電流Idを接地ノードへ放電する。したがって、ノードNDBに対しては、電流Ir−Idが流入する。電流センス・増幅回路3は、したがって、内部読出データ線VRDaからの電流Ir−ImとノードNDBに減算回路45から供給される電流Ir−Idを比較し、その比較結果に従って内部読出データを生成する。
【0167】
この図7に示す構成の場合、選択ノーマルセルMCが消去状態にあり、メモリセル電流Imが、平均電流Idよりも大きい場合には、電流Ir−Imは、電流Ir−Idよりも小さくなる。逆に、このノーマルセルMCの読出ビットが、プログラム状態にあれば、メモリセル電流Imは、平均電流Idよりも小さい。したがって、この場合には、電流Ir−Imは、電流Ir−Idよりも大きくなる。これらの電流差を、電流センス・増幅回路3で増幅する。
【0168】
図8は、図7に示す回路の動作を示す動作タイミング図である。この図8に示す動作タイミング図の動作波形は、実質的に、図3に示す動作波形図と同じである。時刻T1においてワード線WLが選択されて、読出列選択ゲートも同様、選択されてビット線BLに電流が供給され、その電圧レベルが、基準電圧Vrefで決定される電圧レベルに到達する。
【0169】
ノードNDAには、ノーマルセルMCを流れる電流の残存電流が流れ、その電圧レベルが上昇する。また、ダミーセルDMHおよびDMLが同時に選択されるため、平均電流Idが電流発生回路40により生成され、ノードNDBに対しても電流Ir−Idが供給され、その電圧レベルが上昇する。このときには、電流センス・増幅回路3において、内部ノードNDAAおよびNDBBのプリチャージ/イコライズ動作が行なわれており、ノードNDAおよびNDBは、電圧レベルが同じである(電流増幅回路12のMOSトランジスタのしきい値電圧の絶対値に応じた電圧レベルに設定される)。
【0170】
次いで、先の実施の形態1および2と同様、時刻T2においてイコライズ指示信号EQ1が非活性状態となり、内部ノードNDAAおよびNDBBのプリチャージ動作が完了し、内部ノードNDAAおよびNDBBが、これらのノードNDAおよびNDBから供給される電流にしたがってその電圧レベルが上昇する。
【0171】
イコライズトランジスタ13は導通状態にあるため、内部ノードNDAAおよびNDBBの電圧レベルは同じ電圧レベルであり、MOSトランジスタが12aおよび12bの駆動電流が異なリ、ノードNDAおよびNDBは同一電圧レベルを維持する。
【0172】
時刻T3においてイコライズ指示信号EQ2が非活性化され、内部ノードNDAAおよびNDBBのイコライズ動作が完了する。ノードNDAおよびNDBの電圧レベルは同じであっても、これらのノードNDAおよびNDBへの供給電流量は異なっており、電流増幅回路12を介して内部ノードNDAAおよびNDBBに供給される電流量が異なり、内部ノードNDAAおよびNDBBに電圧差が生じる。この電流増幅回路12の電流増幅動作は、図3に示す動作波形を参照して説明した図2に示す電流増幅回路12の動作と同じである。
【0173】
時刻T4においてセンス活性化指示信号/SEを活性化し、内部ノードNDAAおよびNDBBの電圧を差動増幅する。次いで、時刻T5においてラッチセンスイネーブル信号LSをLレベルにして、ラッチ型センスアンプ17により電荷閉込め方式に従ってセンス動作を行なう。これにより、内部読出データRD(ZRDi,RDi)が生成される。
【0174】
メモリセルデータ読出が完了すると、時刻T6においてワード線WLを非選択状態へ駆動し、次いで時刻T7においてイコライズ指示信号EQ2およびラッチセンスイネーブル信号LSを活性状態のHレベルに駆動した後、イコライズ指示信号EQ1をHレベルとし、内部ノードNDAAおよびNDBBを再び接地電圧レベルにプリチャージする。再び、ノードNDAおよびNDBが、接地電圧レベルに駆動される。
【0175】
したがって、この図7に示す構成においても、データ読出は電流センス方式に従って行なわれており、高速で内部読出データを生成することができる。
【0176】
なお、この残存電流を利用する場合、リード電流Irの大きさを適当な値に設定することにより、電流センス・増幅回路3における内部ノードNDAAおよびNDBBの電位レベル変化を適当な値に設定することができ、高速で内部読出データを実現することができる。
【0177】
以上のように、この発明の実施の形態3に従えば、HレベルデータおよびLレベルデータを記憶するダミーセルを利用し、ダミーセルを流れる電流の平均電流を生成し、リード電流の残存電流を用いて内部データの読出を行なっており、実施の形態1および2と同様、電流センス方式に従って高速で内部読出データを生成することができる。また、実施の形態1および2と同様の効果を得ることができる。
【0178】
また、残存電流を利用する場合、この一定電流Irの大きさを適当な値に設定することにより、電流センス・増幅回路3へ供給される電流の大きさを最適値に設定することができ、この電流センス・増幅回路3を最適動作点で動作させることができ、高速の内部データ読出を実現することができる。
【0179】
[実施の形態4]
図9は、この発明の実施の形態4に従う不揮発性半導体記憶装置の要部の構成を示す図である。この実施の形態4においても、ダミーセルとノーマルセルは、同一アレイ内に行列状に配列される。この図9に示す実施の形態4に従う構成においても、残存電流を比較対象として利用する。
【0180】
メモリセル電流の残存電流に対する比較基準電流を生成するために、ダミーセルDMHおよびDMLに読出電流を供給しかつこれらのダミーセルDMHおよびDMLを流れる電流IhおよびIlの平均電流(Ih+Il)/2の残存電流を生成する電流発生回路50と、この電流発生回路50からの電流のミラー電流を生成して電流センス・増幅回路3へ与える電流供給回路55が設けられる。
【0181】
電流発生回路50は、これらのダミーセルDMHおよびDMLへ読出電流を供給し、かつそのダミーセル電流の残存電流を接地ノードへ放電する。
【0182】
電流発生回路50は、一定の電流を生成する定電流源50aと、ゲートに基準電圧Vrefを受け、定電流源50aからの定電流を供給するNチャネルMOSトランジスタ50bと、定電流源50aと同じ大きさの電流を供給する定電流源50cと、基準電圧Vrefをゲートに受け、定電流源50cからの電流を供給するNチャネルMOSトランジスタ50dを含む。
【0183】
これらのMOSトランジスタ50bおよび50dそれぞれからの電流は、ノーマルセルMCに対して設けられたMOSトランジスタ11を介して供給される電流Irと同じ大きさを有する。これらのMOSトランジスタ50bおよび50dからの電流は、ダミービット線DBL2およびDBL0を介してそれぞれ、ダミーセルDMHおよびDMLへ供給される。これらのダミーセルDMHおよびDMLの記憶データに応じて、電流IhおよびIlがダミービット線DBL1を介して接地ノードへと流れる。ダミーセルDMHおよびDMLは、リバース方向読出構成において、それぞれHレベルデータおよびLレベルデータを格納する。
【0184】
電流発生回路50は、さらに、MOSトランジスタ50bおよび50dから供給される電流のうちダミーセルDMHおよびDMLに供給されるダミーリード電流を引いた残りの残存電流を放電するNチャネルMOSトランジスタ50fおよび50eと、これらのMOSトランジスタ50eおよび50fとカレントミラー回路を構成するNチャネルMOSトランジスタ50gを含む。
【0185】
MOSトランジスタ50eおよび50fはゲートおよびドレインが共通に相互接続され、カレントミラー回路のマスタ段を構成する。MOSトランジスタ50gは、そのゲートが、MOSトランジスタ50eおよび50fのゲートに接続され、カレントミラー回路のスレーブ段を構成する。これらのMOSトランジスタ50e−50gのサイズが同じであり、電流駆動力は等しい。従って、MOSトランジスタ50eおよび50fを流れる電流のミラー比1/2の電流がMOSトランジスタ50gからノードNDCへ供給される。
【0186】
この電流発生回路50においても、カレントミラー回路は、ミラー比1/2の電流が生成することができれば、サイズの異なるMOSトランジスタが用いられてもよい。
【0187】
この電流発生回路50の構成において、ダミーセルDMHおよびDMLに電流IhおよびIlが流れた場合、MOSトランジスタ50eおよび50fには、このダミー残存電流2・Ir−(Ih+Il)が流れる。MOSトランジスタ50gは、このダミー残存電流のミラー電流をミラー比1/2で生成する。したがって、このMOSトランジスタ50gは、電流Ir−(Ih+Il)/2の電流を放電する。
【0188】
電流供給回路55は、この電流発生回路50のMOSトランジスタ50gが駆動する電流を供給する。すなわち、電流供給回路55は、電源ノードとノードNDCの間に接続されかつそのゲートがノードNDCに接続されるPチャネルMOSトランジスタ55aと、電源ノードとノードNDBの間に接続されかつそのゲートがノードNDCに接続されるPチャネルMOSトランジスタ55bを含む。これらのMOSトランジスタ55aおよび55bは同じサイズを有し同じ大きさの電流を供給する。電流供給回路50はカレントミラー回路を構成し、ミラー比1でノードNDCを流れる電流のミラー電流をノードNDBへ供給する。したがって、ダミーセルDMHおよびDMLを流れる電流の平均電流Id(=(Ih+Il)/2)と基準電流Irの差Ir−Idが、電流供給回路55からノードNDBに供給される。
【0189】
電流センス・増幅回路3は、先の実施の形態1から3と同様の構成を有し、これらのノーマルセルの残存電流Ir−Imとダミーセルの残存電流Ir−Idを比較する。したがって、この図9に示す構成の動作波形は図8に示す動作波形と同じとなり、同様、高速で内部読出データを電流センス方式に従って生成することができる。
【0190】
スタンバイ状態においては、MOSトランジスタ50bおよび50dは、ダミー選択信号が非導通状態であり、ダミービット線DBL0およびDBL2と切り離されるため、それらのソースノード電位が上昇しオフ状態を維持する。したがって、MOSトランジスタ50eおよび50fには電流は流れず、MOSトランジスタ50gは非導通状態を維持する。ノードNDCは、したがって、スタンバイ状態時においては、このMOSトランジスタ55aにより、電源電圧VCCレベルにプリチャージされ、応じてMOSトランジスタ55aおよび55bが、オフ状態を維持する。したがって、内部ノードNDAAおよびNDBBが、イコライズトランジスタ13およびプリチャージ回路14により接地電圧レベルにプリチャージされかつイコライズされていても、ノードNDAおよびNDBは、接地電圧レベルに維持される。
【0191】
なお、内部読出データ線VRDaおよびVRDbとビット線BLおよび仮想ソース線VSLの接続は、右ビット/左ビット読出指示信号(たとえば列アドレス信号の最下位ビットにより生成される)に応じてその接続が決定される。
【0192】
[実施の形態5]
図10は、この発明の実施の形態5に従う不揮発性半導体記憶装置の要部の構成を示す図である。図10に示す構成においては、電流センス・増幅回路3は、ノーマルセルに対してリード電流を供給する定電流供給回路を含む。この電流センス・増幅回路3内部においては、したがって、ノーマルセルのリード電流の残存電流と、ダミーセルを介して流れる平均電流の残存電流とを比較する。
【0193】
すなわち、電流センス・増幅回路3は、選択信号SLの活性化時導通し、内部読出データ線VRDaをノードNDAに接続するNチャネルMOSトランジスタ64と、選択信号SLに従ってノードNDBを電流発生回路70のノードNDFに接続するNチャネルMOSトランジスタ65を含む。
【0194】
MOSトランジスタ64のゲートに与えられる選択信号SLは、図1に示す読出列選択信号RAに対応する。図1においては、読出列選択ゲートはPチャネルMOSトランジスタで構成される。この図10に示す構成においては、読出列選択ゲートは、NチャネルMOSトランジスタで構成される。一方、MOSトランジスタ65のゲートへ与えられる選択信号SLは、図1に示すダミー選択信号/RADに対応する。このダミー列選択ゲートが本実施の形態5においては、NチャネルMOSトランジスタで構成される。
【0195】
したがって、これらのMOSトランジスタ64および65へは、別々の選択信号が与えられるものの、図10においては、図面を簡略化するために、同じ選択信号SLが与えられるように示す。これらの読出列選択信号RAおよびRADは、同じタイミング信号に基づいて生成されるため、これらのMOSトランジスタ64および65は同じタイミングで導通/非導通状態となる。
【0196】
電流センス・増幅回路3は、ノードNDAおよびNDBを流れる電流を調整する電流増幅回路60と、イコライズ指示信号EQ1に従って内部ノードNDAAおよびNDBBの電圧をイコライズするイコライズ用NチャネルMOSトランジスタ63と、イコライズ指示信号EQ1に従って内部ノードNDAAおよびNDBBを所定電圧レベルにプリチャージするプリチャージ回路62と、このプリチャージ回路62へプリチャージ電圧を供給するNチャネルMOSトランジスタ63を含む。
【0197】
電流増幅回路60は、NDAおよびNDAAの間に接続されかつそのゲートがノードNDBBに接続されるNチャネルMOSトランジスタ60aと、このNDBおよびNDBBの間に接続されかつそのゲートがノードNDAAに接続されるNチャネルMOSトランジスタ60bを含む。
【0198】
プリチャージ回路62は、イコライズ指示信号EQ1の活性化時、MOSトランジスタ63から供給される電流を内部ノードNDAAおよびNDBBにそれぞれ伝達するNチャネルMOSトランジスタ62aおよび62bを含む。このMOSトランジスタ63は、ゲートに基準電圧VREFを受けており、したがって、このプリチャージ回路62は、内部ノードNDAAおよびNDBBを、電圧VREF−Vthの電圧レベルにプリチャージする。ここで、Vthは、MOSトランジスタ63のしきい値電圧を示す。
【0199】
内部ノードNDAAおよびNDBBが、電圧VREF−Vthにプリチャージされている場合には、このMOSトランジスタ60aおよび60bはともに導通状態にあり、内部ノードNDAAおよびNDBBから、電流をノードNDAおよびNDBに向かって放電する。電流センス・増幅回路3は、さらに、センス活性化指示信号/SEの活性化に応答して内部ノードNDAAおよびNDBBの電圧レベルを差動増幅する差動増幅回路15と、ラッチセンスイネーブル信号LSに応答して内部ノードNDAAおよびNDBBとラッチ型センスアンプ17とを選択的に接続する分離ゲート16を含む。
【0200】
このラッチ型センスアンプ17は、先の実施の形態1から4に示す構成と同じであり、交差結合されるMOSトランジスタを含み、電荷閉込め方式に従ってセンス動作を活性化時実行する。
【0201】
差動増幅回路15も、実施の形態1に示す構成と同じであり、交差結合されるPチャネルMOSトランジスタと、定電流トランジスタと、センス活性化トランジスタとを含む。
【0202】
本実施の形態5においても、この内部読出データ線VRDaおよびVRDbとビット線BLおよび仮想ソース線VSLの接続は、右ビット/左ビット指示信号に従って切換えられる。したがって、この図10に示す構成において、内部読出データ線VRDaが、ノードNDAに対応する。
【0203】
電流発生回路70は、電源ノードに結合され、そのゲートに基準電圧VREF2を受けて一定の電流を供給するNチャネルMOSトランジスタ70gと、ゲートおよびドレインが相互接続され、そのMOSトランジスタ70gからの供給電流をダミーセルDMHに供給するPチャネルMOSトランジスタ70aと、MOSトランジスタ70aとカレントミラー回路を構成するPチャネルMOSトランジスタ70bと、MOSトランジスタ70bからの電流を、ダミーセルDMLへダミービット線DBL0を介して供給するPチャネルMOSトランジスタ70cと、MOSトランジスタ70cとカレントミラー回路を構成するPチャネルMOSトランジスタ70dを含む。MOSトランジスタ70cはゲートおよびドレインが相互接続される。
【0204】
この電流発生回路70において、MOSトランジスタ70aおよび70cは、図示しないダミー列選択ゲートを介してダミービット線DBL2およびDBL0に接続される。ダミーセルDMHおよびDMLは、ダミービット線DBL0を介して接地ノードに結合される。
【0205】
電流発生回路70は、さらに、MOSトランジスタ70bおよび70dが供給する電流を受けかつゲートおよびドレインが共通に相互接続されるNチャネルMOSトランジスタ70eおよび70fと、これらのMOSトランジスタ70eおよび70fとカレントミラー回路を構成しかつノードNDFからの電流を接地ノードへ放電するNチャネルMOSトランジスタ70gを含む。
【0206】
これらのMOSトランジスタ70e−70gは同じサイズを有し、したがって、このMOSトランジスタ70gは、MOSトランジスタ70eおよび70fを流れる電流のミラー比1/2のミラー電流をノードNDFから接地ノードへ放電する。
【0207】
この図10に示す電流発生回路70の構成において、MOSトランジスタ70aは、ダミーセルDMHを介して流れる電流Ihを供給し、MOSトランジスタ70cは、ダミーセルDMLを介して流れる電流Ilを供給する。したがって、MOSトランジスタ70eおよび70fには、電流Ih+Ilが流れる。MOSトランジスタ70bおよび70dは、それぞれMOSトランジスタ70aおよび70cを介して流れる電流のミラー電流を生成する。MOSトランジスタ70bおよび70cが供給するミラー電流はミラー比が1の電流である。
【0208】
MOSトランジスタ70eおよび70fは、これらのMOSトランジスタ70bおよび70dからの電流を放電する。MOSトランジスタ70gが、MOSトランジスタ70eおよび70fが駆動する電流のミラー比が1/2の電流を駆動する。したがって、ノードNDFからは、平均電流ID=(Ih+Il)/2の電流が引抜かれる。
【0209】
この電流発生回路70が引抜く電流(Ih+Il)/2とノーマルセルMCが駆動する電流Imに従って電流センス・増幅回路3が増幅動作を行なって内部読出データを生成する。次に、図11に示す動作タイミング図を参照して、この図10に示す回路の動作について説明する。
【0210】
時刻T0以前のスタンバイ状態においては、イコライズ指示信号EQ1はHレベルであり、MOSトランジスタ63、62aおよび62bは導通状態にあり、内部ノードNDAAおよびNDBBは、MOSトランジスタ63により決定される電圧レベルにプリチャージされかつイコライズされる。電流増幅回路60においては、MOSトランジスタ60aおよび60bがオン状態となり、ノードNDAおよびNDBが、これらのMOSトランジスタ60aおよび60bにより決定される電圧レベル(しきい値電圧分降下)にプリチャージされる。
【0211】
選択信号SLはLレベルの非選択状態にある。また、ラッチセンスイネーブル信号LSはHレベルであり、分離ゲート16は導通状態にある。センス増幅回路15は、センスアンプ活性化指示信号/SEがHレベルであり非活性状態を維持する。
【0212】
時刻T0においてメモリセル選択動作が始る。この時刻T0において、選択信号SLがHレベルとなり、MOSトランジスタ64および65がオン状態となる。選択信号SLがHレベルとなると、MOSトランジスタ60aを介して電流が供給され、ビット線BLの電圧レベルが上昇する。同様、ノードNDFにも電流が供給されるためノードNDFの電圧レベルが上昇する。この場合においては、また、ワード線WLは選択されていないため、電流発生回路70においてMOSトランジスタ70gは非導通状態であり、単にノードNDFの充電が行なわれるだけである。
【0213】
時刻T1においてワード線WLが選択状態へ駆動され、ノーマルセルMCに、記憶データに応じたメモリセル電流Imが流れ、またダミーセルDMHおよびDMLにそれぞれ電流IhおよびIlが流れる。したがって、ノードNDBからノードNDFを介して電流発生回路70により、平均電流(Ih+Il)/2が放電され、またビット線BLを介してメモリセル電流Imが放電される。ビット線BLは、選択ノーマルセルMCの記憶データに応じて、その電圧レベルが決定される。メモリセル電流Imと平均電流(Ih+Il)/2の差に応じてノードNDAおよびNDBに電位差が生じる。イコライズ指示信号EQ1はHレベルであるため、ノードNDAAおよびNDBBは、この放電動作により、その電圧レベルが低下する。
【0214】
時刻T2においてイコライズ指示信号EQ1をLレベルに立下げ、MOSトランジスタ62a、62bおよび63をすべて非導通状態に設定する。これにより、内部ノードNDAAおよびNDBBのプリチャージおよびイコライズ動作が完了し、ノードNDAAおよびNDBBの電圧レベルは、高速で、このメモリセル電流Imおよび平均電流(Ih+Il)/2に応じて変化し、内部ノードNDAAおよびNDBBの電位差が拡大される。
【0215】
メモリセル電流Imが平均電流Idよりも大きい場合には、ノードNDAAの電圧レベルがノードNDBBよりも高速で低下し、MOSトランジスタ60bのコンダクタンスを高速で低下させ、最終的に非導通状態とする。応じて、内部ノードNDAAおよびNDBBの電位差が高速でイコライズ指示信号EQ1の非活性化に応答して拡大される。最終的に内部ノードNDAAおよびNDBBのうち、大きな電流を駆動するノードは接地電圧レベルまで放電される。
【0216】
時刻T3においてセンスアンプ活性化指示信号/SEを活性化し、センス増幅回路15を活性化し、内部ノードNDAAおよびNDBBの高電位の内部ノードの電位を上昇させる。基準電圧VREF2によりセンス増幅回路15のセンス動作は比較的緩やかであり、この内部ノードNDAAおよびNDBBの高電位の内部ノードの電位上昇は緩やかである。
【0217】
基準電圧VREFの電圧レベルの設定により、差動増幅回路15を最適動作領域で動作させて、センス動作を行うことができ、正確にかつ高速でセンス動作を行うことができる。
【0218】
時刻T4において、ラッチセンスイネーブル信号LFをLレベルに設定し、分離ゲート16を非導通状態としかつラッチ型センスアンプ17を活性化して、電荷閉込め方式でセンス動作を行ない、このラッチ型センスアンプ17に閉込められた電荷に従って差動増幅動作を行なって高速で内部読出データRDおよびZRDi(RD)を生成する。
【0219】
メモリセルデータの読出が完了すると時刻T5においてワード線WLおよび選択信号SLを非選択状態へ駆動し、またセンスアンプ活性化指示信号/SEを非活性化する。これにより、メモリセル電流Imおよび平均電流Idの供給が遮断される。また、次いでラッチセンスイネーブル信号LSがHレベルとなり、内部ノードNDAAおよびNDBBがラッチ型センスアンプ17に結合される。
【0220】
時刻T6においてイコライズ指示信号EX1をHレベルに設定し、MOSトランジスタ62a、62bおよび63がすべて導通し、内部ノードNDAAおよびNDBBのイコライズ動作が行なわれ、また応じてノードNDAおよびNDBの電圧レベルが基準電圧VREFにより決定される電圧レベル(VREF−Vth)にイコライズされる。
【0221】
したがって、この電流センス・増幅回路から、メモリセル電流および平均電流を引抜く構成とすることにより、電流センス・増幅回路の内部ノードのプリチャージ電位をメモリセル電流および平均電流の差に応じて電位差を生じさせることができ、高速で内部読出データを生成することができる。
【0222】
以上のように、実施の形態5に従えば、電流センス・増幅回路からメモリセルおよびダミー電流を供給し、両者の差に応じた信号を生成して、内部読出データを生成しており、高速で、内部読出データを生成することができる。
【0223】
また、電流センス・増幅回路内において基準電圧に従って、メモリセル電流を生成しており、電流センス・増幅回路の内部ノードの電位を、この基準電圧に従って最適値に設定してセンス動作を行うことができ、正確にセンス動作を行うことができる。
【0224】
[他の変更例]
上述の構成においては、ダミーセルとノーマルセルが同一メモリセルアレイ内に配置されている。しかしながら、このダミーセルとノーマルセルは別々の領域に配置されてもよい。Hレベルデータを記憶するダミーセルとLレベルデータを記憶するメモリセルを生成し、これらのダミーセルを流れる電流に対応する読出電流の平均値の大きさの電流を生成し、選択メモリセルを流れる電流と比較する。このダミーセルとノーマルセルを別々の領域に配置する場合、ダミーセルとしては、必要最小限のダミーセルが必要とされるだけであり、アレイ面積を低減することができる。またこの場合、単に、選択されるノーマルセルに対する抵抗および容量の関係がダミーセルに対する抵抗および容量の関係が同じとなるように、配線レイアウトを設定する。
【0225】
また、上述の説明においては、窒化膜などの絶縁膜に電荷をトラップして情報を記憶する絶縁膜トラップ型不揮発性メモリセルについて説明している。しかしながら、たとえばポリシリコンで構成されるフローティングゲートに電子を注入して、データを記憶する不揮発性メモリセルであっても同様に、本発明を適用することができる。
【0226】
書込データおよび読出データを行なうための動作制御は、通常の一括消去型不揮発性メモリセルにおいて用いられているように、シーケンスコントローラまたはCPU(中央演算処理装置)を用いて、書込/消去/読出電圧の生成およびこれらの動作シーケンスの制御がソフトウェア的に行われればよい。
【0227】
なお、図1に示す構成において、読出列選択ゲートはPチャネルMOSトランジスタで構成されている。しかしながら、この読出列選択ゲートは、NチャネルMOSトランジスタで構成されてもよい。
【0228】
【発明の効果】
以上のように、この発明に従えば、電流センス方式に従ってメモリセルを流れる電流に対応する読出電流とHレベルデータおよびLレベルデータを記憶するダミーセルを流れる平均電流を生成し、これらのメモリセルデータと平均電流の関係に応じて内部読出データを生成しており、電流センス方式に従って高速で内部読出データを生成することができる。
【0229】
すなわち、選択列にビット線電流を供給し、またしきい値電圧が第1および第2の状態のメモリセルを流れる読出電流の平均値の大きさの基準電流を生成し、この基準電流とビット線に電流を供給する読出電流発生回路からの読出電流と比較しその比較結果に従って内部読出データを生成することにより、高速で、正確に内部読出データを生成することができる。
【0230】
基準電圧発生回路を、第1および第2の状態のしきい値電圧を有する第1および第2のダミーセルと、これら第1および第2のダミーセルに電流を供給し、かつこの供給電流のミラー電流を生成し、かつこのミラー電流を読出電流発生回路を供給する電流に対応する大きさから減算して、比較回路へ与える構成とすることにより、第1および第2の状態のしきい値電圧のメモリセルを流れる電流の残存電流の平均電流について比較動作を行なうことができ、高速で、内部読出データを生成することができる。また、残存電流比較により、比較電流レベルを最適化することができ、正確に高速でメモリセル電流に応じて内部読出データを生成することができる。
【0231】
また、内部読出回路をラッチ型センス回路で構成することにより、高速で内部読出データを生成することができる。
【0232】
また、第1および第2の状態のしきい値電圧を有する第1および第2のダミーセルに電流を供給しこのダミーセルを流れる電流の残存電流のミラー電流と選択メモリセルを流れる電流の残存電流とを比較することにより、正確に、第1および第2の状態のメモリセルを駆動する電流の残存電流の平均電流をメモリセル電流の残存電流と比較することができ、正確に最適な電流レベルで比較動作を行なってメモリセル電流に従って、高速で内部読出データを生成することができる。
【0233】
また、このダミーセル電流の残存電流を生成する回路をカレントミラー回路と、このカレントミラー回路へ電流を供給する回路とで構成することにより、正確に残存電流の平均電流を生成することができる。
【0234】
また、基準電流発生回路を、第1および第2の状態のダミーセルへ電流を供給し、このダミーセル電流のミラー電流と選択メモリセルを流れる電流とを比較することにより、正確にメモリセルを流れる電流に従って比較動作を行って、内部読出データを生成することができる。
【0235】
また、この基準電流生成回路からの電流を、メモリセル選択タイミングに合わせて比較回路に結合する接続回路を配置することにより、正確なタイミングで、比較回路に電流を供給して、比較動作を行なうことができる。
【0236】
また、ダミーセルを、不揮発性メモリセルと整列して配置することにより、同一メモリセルアレイ内においてメモリセルおよびダミーセルを配置することができ、これらのダミーセルを流れる電流およびノーマルセルを流れる電流の条件を同じとすることができ、正確に、比較基準電流を生成して、比較動作を行なうことができる。
【0237】
また、比較回路を、内部ノードを所定電位にプリチャージするプリチャージ回路と、この内部ノードをイコライズする回路と、この内部ノードの読出電流および基準電流に従って駆動する電流増幅回路と、この内部ノードの電位を差動増幅する回路とで構成し、内部ノードのイコライズと、プリチャージの非活性化後に非活性化することにより、正確に、このメモリセルを流れる電流およびダミーセルを流れる電流に応じた電位差を内部ノードに生成することができ、電流センス方式に従って高速で内部読出データを生成することができる。
【0238】
また、電流増幅回路を内部ノードに交差結合される1対の絶縁ゲート型電界効果トランジスタで構成することにより、正確に、メモリセルおよびダミーセルを流れる電流に応じた電位差を内部ノードに生成することができる。
【0239】
また、第1および第2のしきい値電圧を有するダミーセルを流れる電流の平均の大きさの基準電流を生成し、選択列のビット線に定電流を読出電流として供給しかつ基準電流読出電流の差とを比較することにより、正確に、選択メモリセルの記憶データに応じた電位差を比較回路内部に生成して比較動作を行うことができ、電流比較方式で高速で、内部読出データを生成することができる。
【0240】
基準電流発生回路として、第1および第2のダミーセルを互いに異なるしきい値電圧を持たせ、これらのダミーセルを流れる電流の総和のミラー電流を生成し、さらにそのミラー電流を生成する構成とすることにより、正確に、平均電流を生成して比較回路へ与えることができる。
【0241】
比較回路として、内部ノードを定電流源からの電流に従ってプリチャージするプリチャージする回路と、内部ノードをイコライズする回路と、この内部ノードと選択列および基準電流発生回路の出力ノードとの間に交差結合されるトランジスタとを配置することにより、正確に、メモリセルを流れる電流に従って内部ノードを放電して、基準電流の放電との比較により、メモリセルの記憶データに応じた内部読出データを高速で生成することができる。
【0242】
また、基準電流を比較回路から選択列およびダミーセルへ供給することにより、最適な電流レベルで内部ノードの充電および放電を行って、内部ノード電位を最適動作点に設定することができる。
【0243】
また、プリチャージ回路およびイコライズ回路をメモリセルが選択されてから所定時間経過後に非活性化することにより、内部ノードの電位を、メモリセルの駆動電流に応じた電位レベルに設定して、高速で増幅動作を行なうことができる。
【0244】
さらに、この後センス活性化信号に従って差動増幅動作を行なうことにより、高速で、正確に内部ノードの電位差を増幅することができ、応じて、高速で内部データを生成することができる。
【0245】
さらに、ラッチ型増幅回路を用いてこの内部ノードの電圧を増幅しラッチすることにより、高速で、内部ノードが接地電圧および電源電圧レベルに放電される前に増幅動作を行って、内部読出データを生成することができる。
【0246】
また、選択列のビット線に電流を供給し、選択列のメモリセルを流れる電流と基準電流とを比較し、その比較結果に従って信号を生成することにより、メモリセルの状態に応じた電流を基準電流と比較して内部読出データを生成することができ、電流センスにより高速でセンス動作を行って内部読出データを生成することができる。
【0247】
また不揮発性メモリセルとして、絶縁膜に電荷をトラップするメモリセルを利用することにより、アレイ面積を低減でき、小占有面積で高速で内部読出データを生成することができる不揮発性半導体記憶装置を実現することができる。特に、このメモリセル構成により、高速で多値データを読み出すことができる。
【0248】
また、メモリセルを介して流れる電流をセンスアンプへ供給して、センスアンプにおいて電流センス動作を行うことにより、メモリセルの状態に応じた電流をセンスアンプに供給することができ、高速でかつ正確にメモリセルデータをセンスして内部読出データを生成することができる。
【0249】
また、選択ビット線へ電流を供給する電流供給回路と並列に選択ビット線とセンスアンプとを結合することにより、メモリセルを流れる電流の残りの電流をセンスアンプへ供給することができ、応じて選択メモリセルの状態に応じた電流をセンスアンプへ供給してセンス動作を行うことができ、電流センスにより高速かつ正確に選択メモリセルの記憶データに対応する内部読出データを生成することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図2】 図1に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。
【図3】 図2に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図4】 図2に示すラッチ型センスアンプの構成の一例を示す図である。
【図5】 この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図6】 図5に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。
【図7】 この発明の実施の形態3に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図8】 図7に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図9】 この発明の実施の形態4に従う不揮発性半導体記憶装置の要部の構成を示す図である。
【図10】 この発明の実施の形態5に従う不揮発性半導体記憶装置の要部の構成を示す図である。
【図11】 図10に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図12】 不揮発性半導体メモリセルの断面構造を概略的に示す図である。
【図13】 従来の不揮発性半導体記憶装置の平面レイアウトを概略的に示す図である。
【図14】 従来の不揮発性半導体記憶装置の断面構造およびこれらのプログラム時およびデータ読出動作時の電流の方向を示す図である。
【図15】 従来の不揮発性メモリセルのプログラム時の印加電圧を示す図である。
【図16】 従来の不揮発性メモリセルにおけるデータ読出時の印加電圧を示す図である。
【図17】 従来の不揮発性半導体記憶装置のデータ読出部の構成を概略的に示す図である。
【図18】 従来の不揮発性半導体記憶装置の内部読出電圧マージンを模式的に示す図である。
【符号の説明】
MC ノーマルセル、DM,DML,DMH ダミーセル、1 ダミーセルリード電流供給回路、2 1/2電流発生回路、3 電流センス・増幅回路、4 ライト電流スイッチ、5 ダミーライト電流発生回路、10 定電流源、11 MOSトランジスタ、12 電流増幅回路、14 プリチャージ回路、13 MOSトランジスタ、15 センス増幅回路、16 分離ゲート、17 ラッチ型センスアンプ、30 基準電流発生回路、30a−30c PチャネルMOSトランジスタ、40 基準電流発生回路、45 減算回路、40a−40c PチャネルMOSトランジスタ、45a 定電流源、45b,45c,45d,45e NチャネルMOSトランジスタ、50 電流発生回路、55 電流供給回路、50a,50c 定電流源、50b,50d,50e−50g NチャネルMOSトランジスタ、55a,55b PチャネルMOSトランジスタ、70 電流発生回路、60 電流増幅回路、63 NチャネルMOSトランジスタ、62プリチャージ回路、64,65 NチャネルMOSトランジスタ。
Claims (4)
- 行列状に配列され、各々が不揮発的にデータを記憶する複数の不揮発性メモリセルを備え、各前記不揮発性メモリセルは、記憶データに従ってしきい値電圧が設定される絶縁ゲート型トランジスタを備え、前記しきい値電圧は、第1の論理レベルのデータに対応する第1の状態と第2の論理レベルのデータに対応する第2の状態とを少なくとも取り、
前記メモリセル列に対して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
データ読出時、選択列のビット線に電流を供給するための読出電流発生回路、および
基準電流を発生するための基準電流発生回路を備え、前記基準電流は、前記読出電流発生回路から前記選択列のビット線に流れる読出電流に関して、前記第1の状態のメモリセルが選択されたときに前記ビット線を流れる電流に対応する第1の読出電流と前記第2の状態のメモリセルが選択されたときに前記ビット線を流れる電流に対応する第2の読出電流の平均値の大きさであり、
前記基準電流発生回路からの基準電流と前記読出電流発生回路からの電流とを比較し、該比較結果に応じた信号を出力する比較回路、および
前記比較回路の出力信号に従って内部読出データを生成する内部読出回路を備え、
前記基準電流発生回路は、
前記第1の状態のしきい値電圧を有する第1のダミーセルと、
前記第2の状態のしきい値電圧を有する第2のダミーセルと、
前記第1および第2のダミーセルに電流を供給する電流供給回路と、
前記電流供給回路に前記第1および第2のダミーセルと並列に結合され、前記電流供給回路からの電流を駆動する電流駆動回路と、
前記電流駆動回路の駆動電流のミラー電流を前記基準電流として生成する中間電流発生回路とを備え、
前記比較回路は、
選択列のビット線と並列に前記読出電流発生回路に結合され、前記読出電流発生回路からの電流を受ける信号線と、
前記信号線を介して流れる電流と前記ミラー電流とを比較し、該比較結果に応じた信号を出力する比較器とを含む、不揮発性半導体記憶装置。 - 前記中間電流発生回路は、
前記電流駆動回路の駆動電流のミラー電流を生成するためのカレントミラートランジスタと、
前記カレントミラートランジスタへ電流を供給する電流源とを備え、前記電流源は、前記ミラー電流のミラー電流を前記比較回路へ供給する、請求項1記載の不揮発性半導体記憶装置。 - 前記第1および第2のダミーセルは、前記複数の不揮発性メモリセルと整列して配置される、請求項1記載の不揮発性半導体記憶装置。
- 前記不揮発性メモリセルは、絶縁膜に電荷を蓄積する絶縁膜電荷トラップ型のメモリセルであり、また、ビット線は隣接列のメモリセルにより共有され、またデータ読出時、ビット線は仮想接地線として用いられる、請求項1から3のいずれかに記載の不揮発性半導体記憶装置。
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