CN111696607B - 可编程可抹除的非易失性存储器 - Google Patents

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Abstract

一种可编程可抹除的非易失性存储器，包括存储单元阵列与感测电路。存储单元阵列中包括通用存储单元与参考存储单元皆连接至字线。该感测电路包括电流比较器。该通用存储单元的编程效率与抹除效率大于该参考存储单元的该编程效率与该抹除效率。于读取动作且该字线动作时，该通用存储单元产生读取电流至该电流比较器，该参考存储单元产生参考电流至该电流比较器。该电流比较器根据该参考电流以及该读取电流来输出数据信号用以指出该通用存储单元的储存状态。

Description

可编程可抹除的非易失性存储器
技术领域
本发明是有关于一种非易失性存储器(nonvolatile memory)，且特别是有关于一种可编程可抹除的非易失性存储器。
背景技术
请参照图1A至图1D，其所绘示为已知可编程可抹除的非易失性存储器的一个存储单元(memory cell)，其公开于美国专利US 8,592,886。其中，图1A为存储单元的上视图；图1B为存储单元的第一方向(a1 a2方向)剖面图；图1C为存储单元的第二方向(b1 b2方向)剖面图；以及，图1D为存储单元的等效电路图。
由图1A与图1B可知，已知非易失性存储器的存储单元中包括两个串接的p型晶体管制作于N型井区(NW)。在N型井区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括两个由多晶硅(polysilicon)所组成的栅极34、36。
第一p型晶体管作为选择晶体管，其选择栅极34连接至选择栅极电压(VSG)，p型掺杂区域31连接至源极线电压(VSL)。再者，p型掺杂区域32可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为浮动栅晶体管，其上方包括浮动栅极36，其p型掺杂区域33连接至位线电压(VBL)。而N型井区(NW)系连接至N型井区电压(VNW)。
由图1A与图1C可知，已知非易失性存储器的存储单元中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作于P型井区(PW)。在P型井区(PW)中包括一个n型掺杂区域38。换言之，抹除栅区域35包括P型井区(PW)以及n型掺杂区域38。
如图1A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，VEL)。而P型井区(PW)连接至P型井区电压(VPW)。再者，由图1C可知，抹除栅区域35与N型井区(NW)之间可以被隔离结构(isolating structure)39所区隔，此隔离结构39例如为浅沟槽隔离(shallow trenchisolation，STI)结构。
由图1D的等效电路可知，非易失性存储器的存储单元包括选择晶体管、浮动栅晶体管与n型晶体管。其中，选择晶体管与浮动栅晶体管皆为p型晶体管并制作于N型井区(NW)，且N型井区(NW)接收N型井区电压(VNW)。另外，n型晶体管制作于P型井区(PW)，且P型井区(PW)接收P型井区电压(VPW)。
选择晶体管的选择栅极端接收选择栅极电压(VSG)，选择晶体管的第一源/漏端接收源极线电压(VSL)。浮动栅晶体管的第一源/漏端连接至选择晶体管的第二源/漏端，浮动栅晶体管的第二源/漏端接收位线电压(VBL)。n型晶体管的栅极端与浮动栅晶体管的浮动栅极相互连接，n型晶体管的第一源/漏端与n型晶体管的第二源/漏端相互连接并接收抹除线电压(erase line voltage，VEL)。
基本上，提供不同的选择栅极电压(VSG)、源极线电压(VSL)、抹除线电压(VEL)以及位线电压(VBL)至可编程可抹除的非易失性存储器的存储单元，可控制电子注入(inject)浮动栅晶体管的浮动栅极或者控制电子退出(eject)浮动栅晶体管的浮动栅极。
当电子注入浮动栅晶体管的浮动栅极后，存储单元呈现编程状态(programmedstate)。当电子退出(inject)浮动栅晶体管的浮动栅极后，存储单元呈现抹除状态(erasedstate)。
再者，组合多个上述可编程可抹除的非易失性存储器的存储单元即可成为存储单元阵列(memory array)。请参照图2A，其所绘示为可编程可抹除的非易失性存储器示意图。可编程可抹除的非易失性存储器包括存储单元阵列410与感测电路(sensing circuit)420。其中，存储单元阵列410中包括m×n个存储单元C11～Cmn，每个存储单元的结构皆相同于图1D。
存储单元阵列410包括m条字线WL1～WLm、n条位线BL1～BLn、n条源极线SL1～SLn以及n条抹除线EL1～ELn。再者，字线WL1～WLm可接收选择栅极电压(VSG)，源极线SL1～SLn可接收源极线电压(VSL)，抹除线EL1～ELn可接收抹除线电压(VEL)，位线B1～BLn可接收位线电压(VBL)。
再者，每一条字线WL1～WLm对应连接至一列的n个存储单元。每一列的n个存储单元对应连接至n条源极线SL1～SLn、n条抹除线EL1～ELn、n条位线BL1～BLn。以字线WL2为例，字线WL2对应连接至一列的n个存储单元C21～C2n。再者，存储单元C21～C2n对应连接至n条源极线SL1～SLn、n条抹除线EL1～ELn、n条位线BL1～BLn。
基本上，存储单元阵列410中的每一个存储单元C11～Cmn皆可以任意地被编程或者被抹除，使其成为编程状态或者抹除状态。
另外，感测电路420包括开关组(switch set)、电流比较器(current comparator)430以及参考电流产生器(reference current generator)440。其中，开关组包括n个开关S1～Sn，且控制信号Ctrl可以控制n个开关其中之一为闭合状态(close state)，其他开关为打开状态(open state)。再者，感测电路420可以判断存储单元阵列410中选定存储单元(selected memory cell)为编程状态或者抹除状态。以下简单说明之。
举例来说，于读取动作时，字线WL2接收选择栅极电压(VSG)而动作(activate)时，字线WL2所对应的n个存储单元C21～C2n即为选定列(selected row)。另外，在感测电路420中，当控制信号Ctrl控制开关S2为闭合状态且其他开关为打开状态时，则存储单元C22为选定存储单元，并且选定存储单元C22经由位线BL2连接至电流比较器430。
当源极线SL2、抹除线EL2与位线BL2接收适当的源极线电压(VSL)、抹除线电压(VEL)与位线电压(VBL)时，选定存储单元C22产生读取电流(Ir)，经由位线BL2传递至电流比较器430。再者，电流比较器430比较读取电流Ir以及参考电流Iref后，即输出数据信号Do用以指出选定存储单元C22的储存状态。
举例来说，当选定存储单元C22的读取电流Ir大于参考电流Iref时，数据信号Do为第一逻辑电平用以指出选定存储单元C22为编程状态。反之，当选定存储单元C22的读取电流Ir小于参考电流Iref时，数据信号Do为第二逻辑电平用以指出选定存储单元C22为抹除状态。
当然，经由控制信号Ctrl的控制，可以在选定列中决定其他的选定存储单元，而电流比较器430也可以利用相同的方式来决定其储存状态。
请参照图2B，其所绘示为参考电流产生器示意图。参考电流产生器440中包括带差参考电路(bandgap reference circuit)442以及电阻R。带差参考电路442产生准确的带差电压(bandgap voltage)Vbg，将带差电压Vbg供应至电阻R即可产生参考电流Iref。意即，Iref＝Vbg/R。
基本上，由于半导体制程的变异、抹除的次数(erase count)以及操作环境的温度。存储单元阵列410中的存储单元(非易失性存储器)产生读取电流Ir的大小也会随之改变。再者，参考电流产生器440中的电阻R是多晶硅电阻(poly-silicon resistor)，其电阻值R的制程变异也会造成参考电流Iref的变化(variation)。
为了让在编程状态的存储单元(非易失性存储器)能够产生足够大的读取电流Ir，并且在抹除状态的存储单元产生足够小的读取电流Ir，最好的方法就是提高存储单元的尺寸(size)。如此，就算参考电流Iref变化(variation)，电流比较器430仍能够根据存储单元的读取电流Ir以及参考电流Iref来确认存储单元为编程状态或者抹除状态。
然而，增加存储单元的尺寸会导致存储单元阵列410的布局面积变大，不利于实际的应用。
发明内容
本发明有关于一种可编程可抹除的非易失性存储器，包括存储单元阵列，包括第一阵列区与第二阵列区，其中第一字线连接至该第一阵列区中第一列的n个通用存储单元，且该第一字线连接至该第二阵列区中的第一参考存储单元；其中，该存储单元阵列还包括n条通用位线、n条通用抹除线、n条通用源极线、参考位线、参考抹除线与参考源极线，该第一列的n个通用存储单元对应地连接至该n条通用位线、该n条通用抹除线与该n条通用源极线，该第一参考存储单元连接至该参考位线、该参考抹除线与该参考源极线；其中，每一该通用存储单元的编程效率与抹除效率皆大于该第一参考存储单元的该编程效率与该抹除效率；感测电路，包括开关组连接至该n条通用位线与该参考位线以及电流比较器连接至该开关组；其中，于读取动作且该第一字线动作时，该开关组根据控制信号将该n条通用位线其中之一与该参考位线连接至该电流比较器，用以在该第一列的n个通用存储单元中决定第一选定通用存储单元并决定该第一参考存储单元为第一选定参考存储单元，并使得该第一选定通用存储单元产生第一读取电流至该电流比较器，该第一选定参考存储单元产生第一参考电流至该电流比较器；以及，该电流比较器根据该第一参考电流以及该第一读取电流来输出数据信号。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1A至图1D为已知可编程可抹除的非易失性存储器的一个存储单元示意图。
图2A为可编程可抹除的非易失性存储器示意图。
图2B为参考电流产生器示意图。
图3为可编程可抹除的非易失性存储器中不同形态的两个存储单元的上视图。
图4A为不同存储单元的有效浮动栅极面积与编程状态读取电流之间的关系图。
图4B为浮动栅极的耦合率与抹除能力之间的关系图。
图5A至图5D为不同形态的四个存储单元的特性分析示意图。
图6为本发明第一实施例可编程可抹除的非易失性存储器。
图7A至图7C为各种不同的抹除栅区域的构造。
图8为本发明第二实施例可编程可抹除的非易失性存储器。
具体实施方式
请参照图3，其所绘示为可编程可抹除的非易失性存储器中不同形态(type)的两个存储单元的上视图。
非易失性存储器中第一型态存储单元450包括两个串接的p型晶体管制作于N型井区(NW)。在N型井区NW中包括三个p型掺杂区域451、452、453，在三个p型掺杂区域451、452、453之间的表面上方包括两个由多晶硅(polysilicon)所组成的栅极454、455。
第一p型晶体管为选择晶体管，包括选择栅极454，p型掺杂区域451与p型掺杂区域452。其中，p型掺杂区域451连接至源极线SL1。
第二p型晶体管作为浮动栅晶体管，包括浮动栅极455，p型掺杂区域452与p型掺杂区域453。其中，p型掺杂区域453连接至位线BL1。
再者，浮动栅极455向外延伸经过N形井区(NW)、P型井区(PW)，并覆盖于n形掺杂区456上方，并形成抹除栅区域(erase gate region)。其中，n型掺杂区域456连接至抹除线EL1。另外，于P型井区PW与n形掺杂区456之间可选择性地形成P型阻档区(PWBLK)。
再者，非易失性存储器中第二形态存储单元460包括两个串接的p型晶体管以及抹除栅区域。
第一p型晶体管为选择晶体管，包括选择栅极464、p型掺杂区域461与p型掺杂区域462。第二p型晶体管作为浮动栅晶体管，包括浮动栅极465、p型掺杂区域462与p型掺杂区域463。再者，浮动栅极465向外延伸经过N形井区(NW)、P型井区(PW)，并覆盖于n形掺杂区466上方，并形成抹除栅区域。其中，p型掺杂区域461连接至源极线SLref，p型掺杂区域463连接至位线BLref，n型掺杂区域466连接至抹除线ELref。
再者，两种形态的存储单元450与460的等效电路相同于图1D，此处不再赘述。根据本发明的实施例，两种形态的存储单元450与460的差异在于有效浮动栅极面积(effectivefloating gate area)以及有效抹除栅极面积(effective erase gate area)不同。
基本上，有效浮动栅极面积为浮动栅极在浮动栅晶体管通道上方的覆盖面积(overlapping area)。有效抹除栅极面积为浮动栅极在n型掺杂区上方的覆盖面积。
因此，第一型态存储单元450的有效浮动栅极面积为A1，有效抹除栅极面积为B1。其中，有效浮动栅极面积A1＝W1×L1，W1为浮动栅晶体管的通道宽度(channel width)，L1为浮动栅晶体管的通道长度(channel length)。另外，第二形态存储单元460的有效浮动栅极面积为A2，有效抹除栅极面积为B2。其中，有效浮动栅极面积A2＝W2×L2。
再者，存储单元的浮动栅极的耦合率(coupling ratio of floating gate)定义为有效浮动栅极面积除以有效浮动栅极面积与有效抹除栅极面积的加总。因此，第一型态存储单元450的浮动栅极的耦合率为A1/(A1+B1)；第二形态存储单元460的浮动栅极的耦合率为A2/(A2+B2)。
基本上，存储单元的有效浮动栅极面积、有效抹除栅极面积以及浮动栅极的耦合率会影响存储单元的编程效率(program efficiency)以及抹除效率(erase efficiency)以及对应的读取电流。以下说明之。
请参照图4A，其所绘示不同存储单元的有效浮动栅极宽度与编程状态读取电流之间的关系图。
如图4A所示，在通道长度固定下，有效浮动栅极宽度越大时，代表有效浮动栅极面积越大。因此，在存储单元为编程状态下，有效浮动栅极宽度越大时，对应的存储单元有越大的读取电流。反之，在存储单元为编程状态下，有效浮动栅极宽度越小时，对应的存储单元有越小的读取电流。
换句话说，在相同的编程偏压下进行编程动作之后，存储单元的有效浮动栅极宽度越大，其具有越大的编程效率，可注入较多的热载子至浮动栅极，而大的浮动栅极通道宽度使得读取电流较大。反之，存储单元的有效浮动栅极宽度越小，会有越小的编程效率，会注入较少的热载子至浮动栅极，而小的浮动栅极通道宽度使得读取电流较小。
请参照图4B，其所绘示为浮动栅极的耦合率与抹除能力(erase ability)之间的关系图。假设抹除栅极区域的栅极氧化层厚度为
Figure GDA0002459963710000071
(angstrom)。
如图4B所示，浮动栅极的耦合率80％的存储单元需要接收15V的抹除电压(erasevoltage)，才能在抹除栅区域产生足够的电场(electric field)将热载子退出浮动栅极。再者，浮动栅极的耦合率92％的存储单元需要接收9V的抹除电压，即可在抹除栅区域产生足够的电场将热载子退出浮动栅极。
由以上的说明可知，在相同的抹除偏压下进行抹除动作之后，存储单元的浮动栅极的耦合率越高，其抹除效率越大，可由浮动栅极退出较多的热载子，使得读取电流较小。反之，存储单元的浮动栅极的耦合率越低，其抹除效率越小，可由浮动栅极退出较少的热载子，使得读取电流较大。
请参照图5A至图5D，其所绘示为不同形态的四个存储单元的特性分析示意图。其中，四个存储单元cell1～cell4的结构类似于图3，其差异在于有效浮动栅极面积以及有效抹除栅极面积不同。
如图5A所示，存储单元cell1内浮动栅晶体管的通道宽度为0.6μm，通道长度为0.45μm，有效浮动栅极面积为0.6μm×0.45μm。再者，存储单元cell1内有效抹除栅极面积为0.18μm×0.18μm。因此，存储单元cell1的浮动栅极的耦合率为89.3％。
同理，存储单元cell2的有效浮动栅极面积为0.28μm×0.45μm，有效抹除栅极面积为0.2μm×0.18μm，浮动栅极的耦合率为77.8％。
存储单元cell3的有效浮动栅极面积为0.28μm×0.45μm，有效抹除栅极面积为0.325μm×0.18μm，浮动栅极的耦合率为68.3％。
存储单元cell4的有效浮动栅极面积为0.28μm×0.45μm，有效抹除栅极面积为0.45μm×0.18μm，浮动栅极的耦合率为60.9％。
图5B为存储单元的编程时间(program time)与读取电流之间的关系示意图。基本上，存储单元cell1具备最大的有效浮动栅极面积，且存储单元cell2～cell4具备相同的有效浮动栅极面积。在相同的编程偏压(bias)下，进行编程时间50μs的编程动作后，存储单元cell2～cell4的读取电流大约相同为21μA。存储单元cell1的读取电流最大约为34μA。
换言之，存储单元cell1具有较大的浮动栅极通道宽度，会注入浮动栅极较多的热载子，并因大的浮动栅极通道宽度产生较大的读取电流。再者，存储单元cell2～cell4具有小的浮动栅极通道宽度，小的浮动栅极通道宽度注入浮动栅极较少的热载子，并会因小的浮动栅极通道宽度产生较小的读取电流。
图5C为存储单元的抹除时间(erase time)与读取电流之间的关系示意图。其中，存储单元cell1具备最大的浮动栅极的耦合率，存储单元cell2的浮动栅极的耦合率次之，存储单元cell3的浮动栅极的耦合率再次之，存储单元cell4具备最小的浮动栅极的耦合率。
在相同的抹除偏压(bias)下，进行编程时间100ms的编程动作后，存储单元cell4会产生最大的读取电流大约为11μA，存储单元cell3产生的读取电流大约为8μA，存储单元cell2产生的读取电流大约为2μA，存储单元cell1产生最小的读取电流大约为8pA。
换言之，存储单元cell1具有最佳的抹除效率，可由浮动栅极退出最多的热载子，并产生最小的读取电流。再者，存储单元cell2～cell3具有较差的抹除效率。再者，存储单元cell4具有最差的抹除效率，可由浮动栅极退出最少的热载子，并产生最大的读取电流。
图5D为存储单元的耐久性测试(endurance test)。由图5D可知，随着编程/抹除次数(Program erase count)的上升，存储单元cell1与存储单元cell3在抹除状态下的读取电流有上升的趋势。
由于存储单元cell1具备较佳的编程效率与抹除效率，存储单元cell3具备较差的编程效率与抹除效率。在经过多次的编程/抹除动作后，在编程状态下的存储单元cell1所产生的读取电流仍大于存储单元cell3所产生的读取电流。在抹除状态下的存储单元cell1所产生的读取电流仍小于存储单元cell3所产生的读取电流。
根据图5D可知，编程状态的存储单元cell1所产生的读取电流大于编程状态的存储单元cell3所产生的读取电流。编程状态的存储单元cell3所产生的读取电流大于抹除状态的存储单元cell3所产生的读取电流。抹除状态的存储单元cell3所产生的读取电流大于抹除状态的存储单元cell1所产生的读取电流。
根据上述存储单元的特性，本发明提出一种可编程可抹除的非易失性存储器及其相关感测方法。
请参照图6，其所绘示为本发明第一实施例可编程可抹除的非易失性存储器。可编程可抹除的非易失性存储器包括存储单元阵列610与感测电路620。其中，存储单元阵列610包括第一阵列区612与第二阵列区614。第一阵列区612中包括m×n个存储单元C11～Cmn，第二阵列区614包括m×1个存储单元Cref1～Crefm。
再者，第一阵列区612中的m×n个存储单元C11～Cmn完全相同，第二阵列区614中的m×1个存储单元Cref1～Crefm完全相同。另外，存储单元阵列610的m×n个存储单元C11～Cmn的结构皆类似于图3中的第一型态存储单元450，存储单元阵列610的m×1个存储单元Cref1～Crefm的结构皆类似于图3第二型态存储单元460。
根据本发明的实施例，存储单元阵列610中，m×n个存储单元C11～Cmn的编程效率与抹除效率皆大于m×1个存储单元Cref1～Crefm的编程效率与抹除效率。
换言之，m×n个存储单元C11～Cmn与m×1个存储单元Cref1～Crefm属于两种不同类型的存储单元。以下将第一阵列区612中的m×n个存储单元C11～Cmn称为通用存储单元(general memory cell)，第二阵列区614中的m×1个存储单元Cref1～Crefm称为参考存储单元(reference memory cell)。
存储单元阵列610包括m条字线WL1～WLm、(n+1)条位线BL1～BLn与BLref、(n+1)条源极线SL1～SLn与SLref以及(n+1)条抹除线EL1～ELn与ELref。
再者，字线WL1～WLm可接收选择栅极电压(VSG)，源极线SL1～SLn与SLref可接收源极线电压(VSL)，抹除线EL1～ELn与ELref可接收抹除线电压(VEL)，位线B1～BLn与BLref可接收位线电压(VBL)。
每一条字线WL1～WLm对应连接至一列的(n+1)个存储单元。亦即，每一条字线WL1～WLm对应连接至第一阵列区614中的n个通用存储单元以及第二阵列区614中的一个参考存储单元。另外，每一列的(n+1)个存储单元对应连接至(n+1)条源极线SL1～SLn与SLref，(n+1)条抹除线EL1～ELn与ELref，以及(n+1)条位线BL1～BLn与BLref。
以字线WL2为例，字线WL2对应连接至一列的(n+1)个存储单元C21～C2n与Cref2。再者，第一阵列区612中的通用存储单元C21～C2n对应连接至n条源极线SL1～SLn、n条抹除线EL1～ELn、n条位线BL1～BLn。第二阵列区614中的参考存储单元Cref2对应连接至源极线SLref、抹除线ELref、位线BLref。
另外，感测电路620包括开关组与电流比较器(current comparator)630。其中，开关组包括n+1个开关S1～Sn与Sref，且控制信号Ctrl可以控制n个开关其中之一与Sref为闭合状态(close state)，其他开关为打开状态(open state)。再者，感测电路620可以判断第一阵列区612中选定通用存储单元(selected general memory cell)为编程状态或者抹除状态。以下简单说明之。
举例来说，于读取动作时，字线WL2接收选择栅极电压(VSG)而动作时，字线WL2所对应的(n+1)个存储单元C21～C2n与Cref2即为选定列。
另外，在感测电路620中，当控制信号Ctrl控制开关S2与Sref为闭合状态且其他开关为打开状态时，则通用存储单元C22为选定通用存储单元，参考存储单元Cref2为选定参考存储单元，并且选定通用存储单元C22与选定参考存储单元Cref2分别经由位线BL2与BLref连接至电流比较器620。
当源极线SL2与SLref、抹除线EL2与ELref、以及位线BL2与BLref接收适当的源极线电压(VSL)、抹除线电压(VEL)与位线电压(VBL)时，选定通用存储单元C22产生读取电流(Ir)，经由位线BL2传递至电流比较器630，且选定参考存储单元Cref2产生参考电流(Iref)，经由位线BLref传递至电流比较器630。
再者，电流比较器630比较读取电流Ir以及参考电流Iref后，即输出数据信号Do用以指出选定通用存储单元C22的储存状态。
举例来说，当选定通用存储单元C22的读取电流Ir大于参考电流Iref时，数据信号Do为第一逻辑电平用以指出选定通用存储单元C22为编程状态。反之，当选定通用存储单元C22的读取电流Ir小于参考电流Iref时，数据信号Do为第二逻辑电平用以指出选定通用存储单元C22为抹除状态。
由于选定通用存储单元C22的编程效率以及抹除效率皆大于选定参考存储单元Cref2。所以不论选定参考存储单元Cref2的储存状态为编程状态或者抹除状态，选定参考存储单元Cref所产生的读取电流，亦即参考电流Iref，都会介于编程状态选定通用存储单元C22的读取电流Ir以及抹除状态选定通用存储单元C22的读取电流Ir之间。因此，不论选定参考存储单元Cref2的储存状态为编程状态或者抹除状态，电流比较器630皆可根据读取电流Ir以及参考电流Iref来产生输出数据信号Do用以指出选定通用存储单元C22的储存状态。
另外，除了设计不同的浮动栅极的耦合率来决定存储单元的抹除效率之外。也可以设计不同的抹除栅区域(erase gate region)的结构来改变存储单元的抹除效率。
请参照图7A至图7C，其所绘示为各种不同的抹除栅区域的构造。
如图7A所示，存储单元710为通用存储单元，其浮动栅极714延伸并覆盖于n形掺杂区716上方。存储单元720为参考存储单元，其浮动栅极724延伸并覆盖于n形掺杂区726上方。
假设存储单元710与720的有效抹除栅极面积B1与B2相同。当n形掺杂区716与726的掺杂浓度不相同时，会造成存储单元710与720的抹除效率不同。举例来说，于n形掺杂区716的掺杂浓度高于n形掺杂区726的掺杂浓度时，存储单元710的抹除效率会大于存储单元720的抹除效率。
如图7B所示，存储单元730为通用存储单元，其浮动栅极734延伸并覆盖于n形掺杂区736上方。存储单元740为参考存储单元，其浮动栅极744延伸并覆盖于n形掺杂区746上方。再者，存储单元740中还包括金属层(metal layer)748覆盖于抹除栅区域的n形掺杂区746以及浮动栅极744上方，但未接触于n形掺杂区746以及浮动栅极744。
假设存储单元730与740的有效抹除栅极面积B1与B2相同。在存储单元740的抹除栅区域上方覆盖金属层748时，会影响抹除栅区域的电场分布，进而降低存储单元740的抹除效率。因此，存储单元730的抹除效率会大于存储单元740的抹除效率。
如图7C所示，存储单元750为通用存储单元，其浮动栅极754延伸并覆盖于n形掺杂区756上方。存储单元760为参考存储单元，其浮动栅极764延伸并覆盖于n形掺杂区766上方，且跨越n形掺杂区766。
由于存储单元760的浮动栅极764跨越n形掺杂区766，将影响浮动栅极764的尖端放电效率(point discharge efficiency)与浮动栅极的耦合率进而降低存储单元760的抹除效率。因此，存储单元750的抹除效率会大于存储单元760的抹除效率。
另外，图6中第二阵列区614的m×1个参考存储单元Cref1～Crefm也可以仅用单个参考存储单元来取代。请参照图7，其所绘示为本发明第二实施例可编程可抹除的非易失性存储器。相较于第一实施例，其差异在于缺少第二阵列区614，仅由单个参考存储单元Cref来取代。以下仅介绍参考存储单元Cref的连接关系及其运作原理，其余不再赘述。
如图8所示，存储单元阵列810中，参考存储单元Cref连接至参考字线WLref、源极线SLref、抹除线ELref。于读取动作时，m条字线WL1～WLm其中之一以及参考字线WLref接收选择栅极电压(VSG)而动作时，即可由存储单元阵列810中决定选定通用存储单元以及选定参考存储单元Cref，并分别产生读取电流Ir以及参考电流Iref至电流比较器630，以决定选定通用存储单元的储存状态。
由以上的说明可知，本发明提出一种可编程可抹除的非易失性存储器。可编程可抹除的非易失性存储器包括存储单元阵列与感测电路。存储单元阵列包括通用存储单元与参考存储单元皆连接至一字线。另外，设计该通用存储单元的编程效率与抹除效率大于该参考存储单元的该编程效率与该抹除效率。因此，于读取动作且字线动作时，感测电路接收通用存储单元产生的读取电流以及参考存储单元产生的参考电流，并输出数据信号用以指出通用存储单元的储存状态。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求书所界定者为准。
【符号说明】
31、32、33：p型掺杂区域
34、36：栅极
35：抹除栅区域
38：n型掺杂区域
39：隔离结构
410、610、810：存储单元阵列
612：第一阵列区
614：第二阵列区
420、620：感测电路
430、630：电流比较器
440：参考电流产生器
442：带差参考电路
450、460、710、720、730、740、750、760：存储单元
451、452、453、461、462、463：p型掺杂区域
454、455、464、465：栅极
456、466、716、726、736、746、756、766：n型掺杂区域
714、724、734、744、754、764：栅极
748：金属层

Claims (12)

1.一种可编程可抹除的非易失性存储器，包括：
存储单元阵列，包括第一阵列区与第二阵列区，其中第一字线连接至该第一阵列区中第一列的n个通用存储单元，且该第一字线连接至该第二阵列区中的第一参考存储单元；
其中，该存储单元阵列还包括n条通用位线、n条通用抹除线、n条通用源极线、参考位线、参考抹除线与参考源极线，该第一列的n个通用存储单元对应地连接至该n条通用位线、该n条通用抹除线与该n条通用源极线，该第一参考存储单元连接至该参考位线、该参考抹除线与该参考源极线；
其中，每一该通用存储单元的编程效率与抹除效率皆大于该第一参考存储单元的该编程效率与该抹除效率；
感测电路，包括开关组连接至该n条通用位线与该参考位线以及电流比较器连接至该开关组；
其中，于读取动作且该第一字线动作时，该开关组根据控制信号将该n条通用位线其中之一与该参考位线连接至该电流比较器，用以在该第一列的n个通用存储单元中决定第一选定通用存储单元并决定该第一参考存储单元为第一选定参考存储单元，并使得该第一选定通用存储单元产生第一读取电流至该电流比较器，该第一选定参考存储单元产生第一参考电流至该电流比较器；以及，该电流比较器根据该第一参考电流以及该第一读取电流来输出数据信号；
其中该n个通用存储单元中的第一通用存储单元包括：第一p型掺杂区域，连接至第一通用源极线；第二p型掺杂区域；第三p型掺杂区域，连接至第一通用位线；第一n型掺杂区域，连接至第一通用抹除线；第一选择栅极，连接至该第一字线且位于该第一p型掺杂区域与该第二p型掺杂区域之间的上方，且该第一选择栅极、该第一p型掺杂区域与该第二p型掺杂区域形成第一选择晶体管；第一浮动栅极，位于该第二p型掺杂区域与该第三p型掺杂区域之间的上方，该第一浮动栅极、该第二p型掺杂区域与该第三p型掺杂区域形成第一浮动栅晶体管；
其中，该第一浮动栅极在该第一浮动栅晶体管的通道上方的第一覆盖区域为第一有效浮动栅极面积；
其中，该第一浮动栅极延伸至该第一n型掺杂区域，且该第一浮动栅极在该第一n型掺杂区域上方的第二覆盖区域为第一有效抹除栅极面积；
其中，该第一通用存储单元的第一浮动栅极的耦合率为该第一有效浮动栅极面积除以该第一有效浮动栅极面积与该第一有效抹除栅极面积的和。
2.如权利要求1所述的可编程可抹除的非易失性存储器，其中该存储单元阵列还包括第二字线连接至该第一阵列区中第二列的n个通用存储单元，且该第二字线连接至该第二阵列区中的第二参考存储单元；
其中，该第二列的n个通用存储单元对应地连接至该n条通用位线、该n条通用抹除线与该n条通用源极线，该第二参考存储单元连接至该参考位线、该参考抹除线与该参考源极线；
其中，于该读取动作且该第二字线动作时，该开关组根据该控制信号将该n条通用位线其中之一与参考位线连接至该电流比较器，用以在该第二列的n个通用存储单元中决定第二选定通用存储单元并决定该第二参考存储单元为第二选定参考存储单元，并使得该第二选定通用存储单元产生第二读取电流至该电流比较器，该第二选定参考存储单元产生第二参考电流至该电流比较器；以及，该电流比较器根据该第二参考电流以及该第二读取电流来输出该数据信号。
3.如权利要求2所述的可编程可抹除的非易失性存储器，其中当该第二参考电流大于该第二读取电流时，该第二选定通用存储单元为抹除状态；以及，当该第二参考电流小于该第二读取电流时，该第二选定通用存储单元为编程状态。
4.如权利要求3所述的可编程可抹除的非易失性存储器，其中第二选定参考存储单元为该编程状态或者该抹除状态。
5.如权利要求1所述的可编程可抹除的非易失性存储器，其中当该第一参考电流大于该第一读取电流时，该第一选定通用存储单元为抹除状态；以及，当该第一参考电流小于该第一读取电流时，该第一选定通用存储单元为编程状态。
6.如权利要求5所述的可编程可抹除的非易失性存储器，其中第一选定参考存储单元为该编程状态或者该抹除状态。
7.如权利要求1所述的可编程可抹除的非易失性存储器，其中该第一参考存储单元包括：
第四p型掺杂区域，连接至该参考源极线；
第五p型掺杂区域；
第六p型掺杂区域，连接至该参考位线；
第二n型掺杂区域，连接至该参考抹除线；
第二选择栅极，连接至该第一字线且位于该第四p型掺杂区域与该第五p型掺杂区域之间的上方，且该第二选择栅极、该第四p型掺杂区域与该第五p型掺杂区域形成第二选择晶体管；
第二浮动栅极，位于该第五p型掺杂区域与该第六p型掺杂区域之间的上方，且该第二浮动栅极、该第五p型掺杂区域与该第六p型掺杂区域形成第二浮动栅晶体管；
其中，该第二浮动栅极在该第二浮动栅晶体管的该通道上方的第三覆盖区域为第二有效浮动栅极面积；
其中，该第二浮动栅极延伸至该第二n型掺杂区域，且该第二浮动栅极在该第二n型掺杂区域上方的第四覆盖区域为第二有效抹除栅极面积；
其中，该第一参考存储单元的第二浮动栅极的耦合率为该第二有效浮动栅极面积除以该第二有效浮动栅极面积与该第二有效抹除栅极面积的和。
8.如权利要求7所述的可编程可抹除的非易失性存储器，其中该第一有效浮动栅极面积大于该第二有效浮动栅极面积。
9.如权利要求8所述的可编程可抹除的非易失性存储器，其中该第一浮动栅极的耦合率大于该第二浮动栅极的耦合率。
10.如权利要求8所述的可编程可抹除的非易失性存储器，其中该第一n型掺杂区域的掺杂浓度高于该第二n型掺杂区域的该掺杂浓度。
11.如权利要求8所述的可编程可抹除的非易失性存储器，其中该第一参考存储单元还包括金属层，覆盖于该第四覆盖区域的上方，且该金属层未接触于该第二n型掺杂区域以及该第二浮动栅极。
12.如权利要求8所述的可编程可抹除的非易失性存储器，其中该第二浮动栅极延伸并覆盖于该第二n型掺杂区域，且跨越该第二n型掺杂区域。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113409855A (zh) * 2021-05-11 2021-09-17 珠海博雅科技有限公司 非易失性存储单元的参考电流确定方法、装置及存储介质
TWI777784B (zh) * 2021-09-24 2022-09-11 華邦電子股份有限公司 半導體記憶體裝置
US11935603B2 (en) * 2021-11-04 2024-03-19 Infineon Technologies LLC Erase power loss indicator (EPLI) implementation in flash memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US6709925B1 (en) * 2002-09-19 2004-03-23 Anam Semiconductor, Inc. Split-gate flash memory cell and manufacturing method thereof
CN108538334A (zh) * 2017-03-06 2018-09-14 力旺电子股份有限公司 一次性可编程非易失性存储器及其读取传感方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752592B2 (ja) 1989-08-18 1995-06-05 株式会社東芝 半導体記憶装置
US5390147A (en) 1994-03-02 1995-02-14 Atmel Corporation Core organization and sense amplifier having lubricating current, active clamping and buffered sense node for speed enhancement for non-volatile memory
DE69702256T2 (de) 1996-06-24 2001-01-18 Advanced Micro Devices Inc Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren
JP4156248B2 (ja) * 2002-02-18 2008-09-24 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2012199313A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
US8592886B2 (en) 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US9443566B2 (en) * 2012-10-24 2016-09-13 Stmicroelectronics S.R.L. Identification of a condition of a sector of memory cells in a non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US6709925B1 (en) * 2002-09-19 2004-03-23 Anam Semiconductor, Inc. Split-gate flash memory cell and manufacturing method thereof
CN108538334A (zh) * 2017-03-06 2018-09-14 力旺电子股份有限公司 一次性可编程非易失性存储器及其读取传感方法

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