TWI777784B - 半導體記憶體裝置 - Google Patents

Abstract

一種半導體記憶體裝置，包括記憶體晶胞陣列、開關電路以及感測電路。記憶體晶胞陣列包括多個記憶體晶胞。開關電路包括至少一開關。每個開關接收控制信號，並且受控於控制信號而導通或斷開。當進行抹除驗證時，感測電路經由開關電路依序接收每個記憶體晶胞產生的抹除驗證電流，以對每個記憶體晶胞的抹除狀態進行驗證。

Description

半導體記憶體裝置

本發明是有關於一種記憶體裝置，且特別是有關於一種用於儲存晶片上電（power up）所需要的選項位元（option bit）或狀態位元（status bit）的半導體記憶體裝置。

在記憶體產品中，在主記憶體（main memory）之外存在一些用於儲存選項位元或狀態位元的迷你陣列（mini-array）。選項位元或狀態位元是對於記憶體運作必要的資訊，例如可決定運作的相關參數。這些必要的資訊在記憶體產品的上電期間會被讀取。通常，施加至迷你陣列中的位元線的讀取電壓需被控制成可正確地從記憶體晶胞讀取選項位元或狀態位元。

為了提供穩定的電壓源，帶隙參考（bandgap reference，BGR）電路廣泛地應用於記憶體產品中。BGR電路是不論電源變化、溫度改變及來自晶片上元件（on-chip device）或晶片外元件（off-chip device）的電路負載改變皆產生實質上固定不變的電壓的電壓參考電路。當記憶體產品被上電時，BGR電路可用以產生參考電壓。此時，電荷泵電路可依據參考電壓產生施加至位元線的讀取電壓，以從記憶體晶胞讀取選項位元或狀態位元。

然而，在上電期間，由於供給電壓（VCC）可能會不穩定，BGR電路還無法準確地提供參考電壓。因此，無法保證電荷泵電路可依據參考電壓產生預定的讀取電壓。讀取電壓可能會達不到目標值，造成選項位元或狀態位元讀取上的錯誤。

本發明提供一種半導體記憶體裝置，可在上電期間正確地讀取選項位元或狀態位元的資訊。

本發明的半導體記憶體裝置包括記憶體晶胞陣列、開關電路以及感測電路。記憶體晶胞陣列包括多個記憶體晶胞。開關電路耦接記憶體晶胞陣列，包括至少一開關。每個開關接收控制信號，並且受控於控制信號而導通或斷開。感測電路耦接開關電路。當進行抹除驗證時，感測電路經由開關電路依序接收每個記憶體晶胞產生的抹除驗證電流，以對每個記憶體晶胞的抹除狀態進行驗證。

基於上述，當在上電期間對於選項位元或狀態位元進行讀取操作時，感測電路可同時接收到至少兩個從記憶體晶胞產生的讀取電流。因此，可解決讀取電壓達不到目標值而導致讀取電流降低的問題，增加讀取操作的裕度（margin），從而正確地讀取選項位元或狀態位元。

圖1是依照本發明一實施例的半導體記憶體裝置的方塊示意圖。圖2是依照本發明一實施例的半導體記憶體裝置的電路示意圖。請同時請參考圖1及圖2，半導體記憶體裝置100包括記憶體晶胞陣列110、開關電路120及感測電路130。記憶體晶胞陣列110包括記憶體晶胞C0及C1。在本實施例中，記憶體晶胞陣列110例如為反或型快閃記憶體（NOR flash memory）中的迷你陣列（mini-array），記憶體晶胞C0及C1例如用於儲存選項位元或狀態位元。

如圖2所示，記憶體晶胞C0及C1共同耦接至字元線WL0，並分別經由不同的位元線BL0及BL1耦接至開關電路120及感測電路130。為了方便理解，在本實施例中使用了兩個記憶體晶胞進行說明，但本發明並不以此為限，只要符合記憶體晶胞共同耦接至一個字元線，並分別經由不同的位元線耦接至感測電路的電路結構，本領域技術人員可以依據本發明的教示視其實際需求而將所使用的記憶體晶胞的個數類推至更多個。

開關電路120耦接記憶體晶胞陣列110。開關電路120包括開關SW0及SW1。開關SW0設置在位元線BL0上，並耦接於記憶體晶胞C0與感測電路130之間。開關SW1設置在位元線BL1上，並耦接於記憶體晶胞C1與感測電路130之間。

開關SW0及SW1分別接收控制信號Y0及Y1。開關SW0可受控於控制信號Y0而導通或斷開。開關SW1可受控於控制信號Y1而導通或斷開。開關SW0及SW1可為電晶體等電子元件。舉例來說，當控制信號為高邏輯準位（導通準位ONL）時，其所控制的開關會導通。當控制信號為低邏輯準位（斷開準位OFFL）時，其所控制的開關會斷開。導通準位ONL例如大約3伏特，斷開準位OFFL例如大約0伏特。需說明的是，在其他實施例中，控制信號亦可依據與前述相反方式的邏輯準位來控制開關的狀態，本發明並不以此為限。

感測電路130耦接開關電路120。感測電路130例如包括由感測放大器（sense amplifier）構成的電路，其內部結構、電路操作及實施方式可由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。

在本實施例中，當進行抹除驗證（erase verify）時，感測電路130可經由開關電路120依序接收記憶體晶胞C0產生的抹除驗證電流IEV0及記憶體晶胞C1產生的抹除驗證電流IEV1，以對每個記憶體晶胞C0及C1的抹除狀態進行驗證。

為了更詳細說明本實施例中抹除操作、抹除驗證及讀取操作的動作方式，以下請參照圖3A至3E進行說明。

圖3A是依照本發明一實施例的半導體記憶體裝置的抹除操作的操作示意圖。請參照圖3A，當進行抹除操作時，開關SW0及SW1會基於斷開準位OFFL的控制信號Y0及Y1而斷開，記憶體晶胞C0及C1會基於施加至字元線WL0的抹除電壓VES而同時進行抹除。抹除電壓VES例如大約-9伏特。如此一來，記憶體晶胞C0及C1所儲存的資料經抹除後例如會變為位元「1」，以完成抹除操作。

圖3B是依照本發明一實施例的半導體記憶體裝置的抹除驗證的操作示意圖。圖3C是依照本發明一實施例的半導體記憶體裝置的抹除驗證的信號時序圖。請同時參照圖3B及圖3C，如圖3B所示，當進行抹除驗證時，透過將抹除驗證電壓VEV施加至字元線WL0以及將導通準位ONL的控制信號Y0及Y1依序施加至開關SW0及SW1，使感測電路130依序接收記憶體晶胞C0及C1產生的抹除驗證電流IEV0及IEV1（如圖3B的左至右所示）。抹除驗證電壓VEV例如大約6伏特。換言之，記憶體晶胞C0及C1會基於施加至字元線WL0的抹除驗證電壓VEV而分別產生驗證電流IEV0及IEV1。並且如圖3C所示，控制信號Y0會在時間點t1從斷開準位OFFL變為導通準位ONL，以使開關SW0導通而讓感測電路130接收到記憶體晶胞C0產生的抹除驗證電流IEV0。接著，控制信號Y1會在時間點t2從斷開準位OFFL變為導通準位ONL，以使開關SW1導通而讓感測電路130接收到記憶體晶胞C1產生的抹除驗證電流IEV1。

如此一來，感測電路130可依序接收記憶體晶胞C0產生的抹除驗證電流IEV0及記憶體晶胞C1產生的抹除驗證電流IEV1，並且分別將抹除驗證電流IEV0及IEV1與基準電流進行比較，以分別對記憶體晶胞C0及C1完成抹除驗證。基準電流例如為5微安培。舉例來說，以抹除驗證電流IEV0為範例，當抹除驗證電流IEV0大於基準電流時，表示對於記憶體晶胞C0通過抹除驗證。當抹除驗證電流IEV0未大於基準電流時，表示對於記憶體晶胞C0未通過抹除驗證。

圖3D是依照本發明一實施例的半導體記憶體裝置的讀取操作的操作示意圖。圖3E是依照本發明一實施例的半導體記憶體裝置的讀取操作的信號時序圖。本實施例的讀取操作例如是半導體記憶體裝置100的上電期間所進行的讀取操作。請同時參照圖3D及圖3E，如圖3D所示，當進行讀取操作時，透過將讀取電壓VR施加至字元線WL0以及將導通準位ONL的控制信號Y0及Y1同時施加至開關SW0及SW1，感測電路130可經由開關SW0及SW1同時接收記憶體晶胞C0及C1產生的讀取電流IR0及IR1。換言之，記憶體晶胞C0及C1會基於施加至字元線WL0的讀取電壓VR而分別產生讀取電流IR0及IR1。並且如圖3E所示，控制信號Y0及Y1會同在時間點t3從斷開準位OFFL變為導通準位ONL，以使開關SW0及開關SW1同時導通。讀取電壓VR的目標值例如大約6伏特，但在上電期間通常會小於目標值。

如此一來，感測電路130可同時接收到記憶體晶胞C0及C1產生的讀取電流IR0及IR1，並且將由讀取電流IR0及IR1加總而成的加總電流（IR0+IR1）與基準電流（例如為5微安培）進行比較，以完成讀取操作。舉例來說，當由讀取電流IR0及IR1加總而成的加總電流大於基準電流時，表示讀取到記憶體晶胞C0及C1所儲存的經抹除操作的資料（例如為位元「1」）。當由讀取電流IR0及IR1加總而成的加總電流未大於基準電流時，表示讀取到記憶體晶胞C0及C1所儲存的未經抹除操作的資料（例如為位元「0」）。

圖4是依照本發明另一實施例的半導體記憶體裝置的電路示意圖。請參考圖4，半導體記憶體裝置200包括記憶體晶胞陣列210、開關電路220及感測電路230。記憶體晶胞陣列210包括記憶體晶胞C2及C3。在本實施例中，記憶體晶胞陣列210例如為反或型快閃記憶體（NOR flash memory）中的迷你陣列（mini-array），記憶體晶胞C2及C3例如用於儲存選項位元或狀態位元，但本發明並不以此為限。

如圖4所示，記憶體晶胞C2及C3分別耦接至不同的字元線WL2及WL3，並經由共同的位元線BL2耦接至開關電路220及感測電路230。為了方便理解，在本實施例中使用了兩個記憶體晶胞進行說明，但本發明並不以此為限，只要符合記憶體晶胞分別耦接至不同的字元線，並經由共同的位元線耦接至感測電路的電路結構，本領域技術人員可以依據本發明的教示視其實際需求而將所使用的記憶體晶胞的個數類推至更多個。

開關電路220耦接記憶體晶胞陣列210。開關電路220包括開關SW2。開關SW2設置在位元線BL2上，並耦接於記憶體晶胞C2及C3與感測電路230之間。

開關SW2接收控制信號Y2。開關SW2可受控於控制信號Y2而導通或斷開。開關SW2可為電晶體等電子元件。舉例來說，當控制信號為高邏輯準位（導通準位ONL）時，其所控制的開關會導通。當控制信號為低邏輯準位（斷開準位OFFL）時，其所控制的開關會斷開。需說明的是，在其他實施例中，控制信號亦可依據與前述相反方式的邏輯準位來控制開關的狀態本發明並不以此為限。

感測電路230耦接開關電路220。感測電路230例如為由感測放大器（sense amplifier）構成的電路，其內部結構、電路操作及實施方式可例如與前述實施例的感測電路130相同。

在本實施例中，當進行抹除驗證（erase verify）時，感測電路230可經由開關電路220依序接收記憶體晶胞C2產生的抹除驗證電流IEV2及記憶體晶胞C3產生的抹除驗證電流IEV3，以對每個記憶體晶胞C2及C3的抹除狀態進行驗證。

為了更詳細說明本實施例中抹除操作、抹除驗證及讀取操作的動作方式，以下請參照圖5A至5C進行說明。

圖5A是依照本發明一實施例的半導體記憶體裝置的抹除操作的操作示意圖。請參照圖5A，當進行抹除操作時，開關SW2會基於斷開準位OFFL的控制信號Y2而斷開，記憶體晶胞C2及C3會基於施加至字元線WL2及WL3的抹除電壓VES而同時進行抹除。如此一來，記憶體晶胞C2及C3所儲存的資料經抹除後例如會變為位元「1」，以完成抹除操作。

圖5B是依照本發明一實施例的半導體記憶體裝置的抹除驗證的操作示意圖。請參照圖5B，當進行抹除驗證時，透過將抹除驗證電壓VEV依序施加至字元線WL2及WL3以及將導通準位ONL的控制信號Y2施加至開關SW2，使感測電路230依序接收記憶體晶胞C2及C3產生的抹除驗證電流IEV2及IEV3（如圖5B的左至右所示）。換言之，在控制信號Y2從斷開準位OFFL變為導通準位ONL而使開關SW2導通的期間，抹除驗證電壓VEV會先被施加至字元線WL2（此時電壓V0被施加至字元線WL3），以讓感測電路230接收到記憶體晶胞C2產生的抹除驗證電流IEV2。接著，抹除驗證電壓VEV再被施加至字元線WL3（此時電壓V0被施加至字元線WL2），以讓感測電路230接收到記憶體晶胞C3產生的抹除驗證電流IEV3。電壓V0例如大約0伏特。

如此一來，感測電路230可依序接收記憶體晶胞C2產生的抹除驗證電流IEV2及記憶體晶胞C3產生的抹除驗證電流IEV3，並且分別將抹除驗證電流IEV2及IEV3與基準電流進行比較，以分別對記憶體晶胞C2及C3完成抹除驗證。舉例來說，以抹除驗證電流IEV2為範例，當抹除驗證電流IEV2大於基準電流時，表示對於記憶體晶胞C2通過抹除驗證。當抹除驗證電流IEV2未大於基準電流時，表示對於記憶體晶胞C2未通過抹除驗證。

圖5C是依照本發明一實施例的半導體記憶體裝置的讀取操作的操作示意圖。本實施例的讀取操作例如是半導體記憶體裝置100的上電期間所進行的讀取操作。請參照圖5C，當進行讀取操作時，透過將讀取電壓VR同時施加至字元線WL2及WL3以及將導通準位ONL的控制信號Y2施加至開關SW2，感測電路230可經由開關SW2同時接收記憶體晶胞C2及C3產生的讀取電流IR2及IR3。換言之，記憶體晶胞C2及C3會基於施加至字元線WL2及WL3的讀取電壓VR而分別產生讀取電流IR2及IR3。並且，控制信號Y2會從斷開準位OFFL變為導通準位ONL，以使開關SW2導通。

如此一來，感測電路130可同時接收到記憶體晶胞C2及C3產生的讀取電流IR2及IR3，並且將由讀取電流IR2及IR3加總而成的加總電流（IR2+IR3）與基準電流進行比較，以完成讀取操作。舉例來說，當由讀取電流IR2及IR3加總而成的加總電流大於基準電流時，表示讀取到記憶體晶胞C2及C3所儲存的經抹除操作的資料（例如為位元「1」）。當由讀取電流IR2及IR3加總而成的加總電流未大於基準電流時，表示讀取到記憶體晶胞C2及C3所儲存的未經抹除操作的資料（例如為位元「0」）。

藉由上述操作，當在上電期間對於選項位元或狀態位元進行讀取操作時，感測電路可接收到至少兩個讀取電流。即使施加至字元線的讀取電壓達不到目標值而導致讀取電流降低，也可透過將至少兩個讀取電流加總起來而補償降低的部分，增加讀取操作的裕度，從而正確地讀取選項位元或狀態位元。

綜上所述，本發明的半導體記憶體裝置可解決讀取電壓達不到目標值而導致讀取電流降低的問題，藉此在上電期間正確地讀取選項位元或狀態位元。

100、200:半導體記憶體裝置 110、210:記憶體晶胞陣列 120、220:開關電路 130、230:感測電路 BL0、BL1、BL2:位元線 C0、C1、C2、C3:記憶體晶胞 IEV0、IEV1、IEV2、IEV3:抹除驗證電流 IR0、IR1、IR2、IR3:讀取電流 OFFL:斷開準位 ONL:導通準位 SW0、SW1、SW2:開關 V0:電壓 VES:抹除電壓 VEV:抹除驗證電壓 VR:讀取電壓 WL0、WL2、WL3:字元線 Y0、Y1、Y2:控制信號

圖1是依照本發明一實施例的半導體記憶體裝置的方塊示意圖。 圖2是依照本發明一實施例的半導體記憶體裝置的電路示意圖。 圖3A是依照本發明一實施例的半導體記憶體裝置的抹除操作的操作示意圖。 圖3B是依照本發明一實施例的半導體記憶體裝置的抹除驗證的操作示意圖。 圖3C是依照本發明一實施例的半導體記憶體裝置的抹除驗證的信號時序圖。 圖3D是依照本發明一實施例的半導體記憶體裝置的讀取操作的操作示意圖。 圖3E是依照本發明一實施例的半導體記憶體裝置的讀取操作的信號時序圖。 圖4是依照本發明另一實施例的半導體記憶體裝置的電路示意圖。 圖5A是依照本發明一實施例的半導體記憶體裝置的抹除操作的操作示意圖。 圖5B是依照本發明一實施例的半導體記憶體裝置的抹除驗證的操作示意圖。 圖5C是依照本發明一實施例的半導體記憶體裝置的讀取操作的操作示意圖。

100:半導體記憶體裝置

110:記憶體晶胞陣列

120:開關電路

130:感測電路

Claims (9)

1. 一種半導體記憶體裝置，包括：一記憶體晶胞陣列，包括多個記憶體晶胞；一開關電路，耦接該記憶體晶胞陣列，包括至少一開關，各該至少一開關接收一控制信號，並且受控於該控制信號而導通或斷開；以及一感測電路，耦接該開關電路，當進行一抹除驗證時，該感測電路經由該開關電路依序接收各該些記憶體晶胞產生的一抹除驗證電流，以對各該些記憶體晶胞的抹除狀態進行驗證，其中當進行一讀取操作時，該感測電路經由該開關電路同時接收各該些記憶體晶胞產生的一讀取電流，並且將由該些記憶體晶胞產生的該些讀取電流加總而成的一加總電流與一基準電流進行比較。
2. 如請求項1所述的半導體記憶體裝置，其中該些記憶體晶胞耦接至少一字元線，當進行一抹除操作時，該些記憶體晶胞基於施加至該至少一字元線的一抹除電壓而同時進行抹除。
3. 如請求項1所述的半導體記憶體裝置，其中該些記憶體晶胞共同耦接至一字元線，並分別經由不同的多個位元線耦接至該開關電路及該感測電路，各該至少一開關設置在對應的該位元線上，並耦接於對應的該記憶體晶胞與該感測電路之間。
4. 如請求項3所述的半導體記憶體裝置，其中當進行該抹除驗證時，透過將一抹除驗證電壓施加至該字元線以及將導通 準位的該控制信號依序施加至該至少一開關，使該感測電路依序接收各該些記憶體晶胞產生的該抹除驗證電流。
5. 如請求項4所述的半導體記憶體裝置，其中該至少一開關包括一第一開關以及一第二開關，該些位元線包括一第一位元線以及一第二位元線，該第一開關設置於該第一位元線上，該第二開關設置於該第二位元線上，當進行該抹除驗證時，該半導體記憶體裝置透過將該導通準位的該控制信號依序施加至該第一開關以及該第二開關，使該感測電路依序接收各該些記憶體晶胞產生的該抹除驗證電流。
6. 如請求項1所述的半導體記憶體裝置，其中該些記憶體晶胞分別耦接至不同的多個字元線，並經由共同的位元線耦接至該開關電路及該感測電路，該至少一開關設置在該位元線上，並耦接於該些該記憶體晶胞與該感測電路之間。
7. 如請求項6所述的半導體記憶體裝置，其中當進行該抹除驗證時，透過將一抹除驗證電壓依序施加至該些字元線以及將導通準位的該控制信號施加至該至少一開關，使該感測電路依序接收各該些記憶體晶胞產生的該抹除驗證電流。
8. 如請求項7所述的半導體記憶體裝置，其中該些字元線包括一第一字元線以及一第二字元線，當進行該抹除驗證時，該抹除驗證電壓先被施加至該第一字元線，以讓該感測電路接收到耦接至該第一字元線的該記憶體晶胞所產生的抹除驗證電流，接著該抹除驗證電壓再被施加至該第二字元線，以讓該感測電路 接收到耦接至該第二字元線的該記憶體晶胞所產生的抹除驗證電流。
9. 如請求項1所述的半導體記憶體裝置，其中該記憶體晶胞陣列為一反或型快閃記憶體中的一迷你陣列，該些記憶體晶胞用於儲存選項位元或狀態位元。

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