TWI625727B - 半導體儲存裝置、其抹除方法及編程方法 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置、其抹除方法及編程方法，可使良率提高、從而可使記憶體陣列的利用效率提高。半導體儲存裝置包含：記憶體陣列，包含多個NAND串；頁面緩衝器/讀出電路（170），經由位元線而連接於記憶體陣列的NAND串，並輸出NAND串的不良的有無；以及檢測電路（200），連接於多個頁面緩衝器/讀出電路（170），並檢測選擇塊的NAND串的不良數。當由檢測電路（200）檢測出的NAND串的不良數為固定數以下時，判定為能夠使用的塊，當不良數超過固定數時，判定為壞塊。

Description

半導體儲存裝置、其抹除方法及編程方法
本發明涉及一種半導體儲存裝置，尤其涉及一種反及（NAND）型快閃記憶體的編程及抹除。
在快閃記憶體的編程中，電子蓄積於浮動閘極，使儲存胞元的閾電壓向正方向轉變（shift），在抹除中，自浮動閘極釋放電子，使儲存胞元的閾電壓向負方向轉變。這種編程及抹除必須以儲存胞元的閾值進入“0”、“1”的分佈範圍內的方式進行控制，通過編程校驗及抹除校驗進行編程及抹除的合格與否判定（專利文獻1）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2014-78308號公報 [發明所要解決的問題]
圖1為習知的快閃記憶體的抹除動作的流程。對選擇塊施加抹除脈衝（S10），其次，進行選擇塊的抹除校驗（verify）（S20）。在抹除校驗中，對選擇塊的所有字元線施加校驗電壓，判定所有位元線的合格與否。通常，為了減少消耗電力，抹除校驗為自共用源極線對選擇塊的各NAND串供給Vcc電壓而進行讀出的反向讀出。若NAND串中的所有儲存胞元的閾值處於“1”的分佈內，則NAND串導通，位元線為高電位（H電位），若即便有一個儲存胞元的閾值不處於“1”的分佈內，則NAND串不導通，位元線為低電位（L電位）。如此，若選擇塊的所有位元線為H電位，則判定為合格（S30），抹除結束。若任一位元線為L電位，則判定為不合格，然後判定抹除脈衝的施加次數是否達到NMAX（S40）。所謂NMAX，是指抹除所容許的最大抹除脈衝的施加次數。在達到NMAX的情況下，將抹除失敗的狀態告知於外部的控制器，且將所述塊作為壞塊（bad block）而進行管理。若未達到NMAX，則依據增量步進抹除脈衝（Incremental Step Erase Pulse，ISPE），生成比上一次的抹除脈衝大DV的具有步進電壓（step voltage）的抹除脈衝（S50），從而將該抹除脈衝施加至選擇塊。
圖2為習知的抹除校驗的判定電路。例如，當頁面緩衝器/讀出電路的尺寸為2 kB時，在校驗判定線VL與節點（node）N之間並聯連接分別連接於鎖存（latch）電路的節點SLS_0、SLS_1、SLS_2、…SLS_2048×8的校驗用電晶體，進而在節點N與GND之間連接用以使校驗能夠進行（JUDGEON為H電位）的電晶體。在抹除校驗時，對校驗判定線VL供給H電位的電壓，若抹除校驗為合格，則所有位元為H電位，所有的鎖存電路的節點SLS_0、SLS_1、SLS_2、…SLS_2048×8成為L電位，校驗判定線VL維持H電位。另一方面，若抹除校驗為不合格，則節點SLS_0、SLS_1、SLS_2、…SLS_2048×8中的任意一個成為H電位，相對應的校驗用電晶體導通，校驗判定線VL成為L電位。
如上所述，習知的抹除校驗是對所有的NAND串是否導通進行檢測，若存在即便一個不導通的NAND串，則將所述塊作為壞塊而進行管理。在抹除校驗中，NAND串可能變成不良的原因在於儲存胞元的製造缺陷、隨著反復進行編程/抹除而出現的儲存胞元的劣化等，但壞塊的增加會使快閃記憶體的良率降低，或者使記憶體陣列的利用效率降低。
本發明的目的在於解決所述習知的問題，並提供一種可使良率提高、從而可使記憶體陣列的利用效率提高的半導體儲存裝置。 [解決問題的技術手段]
本發明的半導體儲存裝置的抹除方法包括以下步驟：對選擇塊施加抹除脈衝；在選擇塊的抹除校驗為不合格、且抹除脈衝的施加次數達到預先決定的次數的情況下，檢測選擇塊的NAND串的不良數；以及當所檢測出的NAND串的不良數為固定數以下時，以能夠使用所述選擇塊的狀態結束抹除，當不良數超過固定數時，將所述選擇塊作為不能夠使用的壞塊而進行管理。
優選的是，所述固定數為能夠通過差錯檢測·校正來修復的位元數以下。
本發明的半導體儲存裝置的編程方法包括以下步驟：檢測選擇塊的NAND串的不良數；基於所檢測出的NAND串的不良數，來決定編程校驗中能夠容許的不合格位元數；對選擇塊的選擇頁面施加編程脈衝；以及基於所述能夠容許的不合格位元數來進行選擇頁面的編程校驗。
優選的是，所述能夠容許的不合格位元數為能夠通過差錯檢測·校正來修復的位元數以下。優選的是，所述能夠容許的不合格位元數與NAND串的不良數的增加相應地而減少。優選的是，所述編程校驗在選擇頁面的編程不良位元數為所述能夠容許的不合格位元數以下時判定為疑似合格。優選的是，檢測NAND串的不良數的步驟包括進行反向讀出的步驟，所述反向讀出的步驟自選擇塊的共用源極線對NAND串施加電壓而進行讀出。優選的是，編程方法更包括進行應編程的資料的差錯檢測·校正處理的步驟，且由NAND串的不良導致的差錯在資料的讀出時通過所述差錯檢測·校正處理而校正。
本發明的半導體儲存裝置包含：記憶體陣列，包含多個NAND串；輸出電路，經由位元線而連接於所述記憶體陣列的NAND串，並輸出NAND串的不良的有無；以及檢測電路，連接於多個所述輸出電路，並檢測選擇塊的NAND串的不良數。
優選的是，所述檢測電路包含：第1電路，生成與多個所述輸出電路的NAND串的不良的有無相應的檢測電壓；第2電路，生成基準電壓；及比較電路，比較所述檢測電壓與所述基準電壓，且所述比較電路檢測連接於多個所述輸出電路的NAND串的不良數。優選的是，半導體儲存裝置更包含通過自選擇塊的共用源極線對NAND串施加電壓，並對選擇塊的所有頁面施加校驗電壓而進行選擇塊的多個NAND串的反向讀出的部件，所述輸出電路基於所述反向讀出部件的讀出結果來輸出NAND串的不良的有無。優選的是，半導體儲存裝置更包含抹除選擇塊的抹除部件，且在選擇塊的抹除校驗為不合格、且抹除脈衝的施加次數達到預先決定的次數的情況下，當由所述檢測電路所檢測出的NAND串的不良數為固定數以下時，所述抹除部件以能夠使用所述選擇塊的狀態結束抹除，當不良數超過固定數時，所述抹除部件將所述選擇塊作為不能夠使用的壞塊而進行管理。優選的是，半導體儲存裝置更包含對選擇塊的選擇頁面進行編程的編程部件，且所述編程部件基於能夠容許的不合格位元數來進行選擇頁面的編程校驗，所述能夠容許的不合格位元數是基於由所述檢測電路所檢測出的NAND串的不良數而設定。優選的是，半導體儲存裝置更包含進行應編程的資料及所述記憶體陣列讀出的資料的差錯檢測·校正的電路，且所述不合格位元數為能夠通過所述進行差錯檢測·校正的電路來修復的位元數以下。優選的是，所述輸出電路包含頁面緩衝器/讀出電路。 [發明的效果]
根據本發明，通過檢測選擇塊的NAND串的不良數，可實現能夠使用包含固定數以下的NAND串的不良的塊。進而根據本發明，通過與所檢測出的NAND串的不良數相應地來決定編程校驗時判定為疑似合格的不合格位元數，將隨著NAND串的抹除不良而出現的的資料的差錯自編程時的編程不良中除外，能夠維持疑似合格的判定精度，且能夠對包含一部分NAND串的不良的塊進行編程。
其次，參照附圖來詳細說明本發明的實施形態。此處，例示NAND型的快閃記憶體作為優選形態。再者，應留意的是，附圖中，為了便於理解而強調表示了各部分，與實際元件的比例（scale）並不相同。 [實施例]
將本發明的實施例中的快閃記憶體的典型構成示於圖3。但是，此處所示的快閃記憶體的構成為例示，本發明未必限定於此種構成。本實施例的快閃記憶體100包含以下而構成：記憶體陣列110，其中多個儲存胞元排列成矩陣狀；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；ECC電路130，進行在記憶體陣列110中進行編程的資料或自記憶體陣列110讀出的資料的差錯檢測·校正；位址暫存器（address register）140，接收來自輸入/輸出緩衝器120的位址資料；控制部150，接收來自輸入/輸出緩衝器120的命令資料或來自外部的控制信號來控制各部；字元線選擇電路160，自位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持自由字元線選擇電路160所選擇的頁面讀出的資料，或保持針對所選擇的頁面的寫入資料；行選擇電路180，自位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路170內的資料的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。
記憶體陣列110具有沿行方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。接近塊BLK（0）而配置有頁面緩衝器/讀出電路170。在一個儲存塊中，例如如圖4所示，形成多個將多個儲存胞元串聯連接而成的NAND串單元NU，在一個儲存塊內沿列方向排列有n+1個串單元NU。串單元NU包含：串聯連接的多個儲存胞元MCi（i=0、1、…、31）；連接於作為其中一個端部的儲存胞元MC31的汲極側的選擇電晶體TD；以及連接於作為其中另一個端部的儲存胞元MC0的源極側的選擇電晶體TS，選擇電晶體TD的汲極連接於位元線GBL0~GBLn中相對應的一條位元線，選擇電晶體TS的源極連接於共用的源極線SL。
儲存胞元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、選擇電晶體TS的閘極連接於與字元線WLi並排的選擇閘極線SGD、選擇閘極線SGS。當字元線選擇電路160基於列位址資訊Ax或經轉換的位址資訊來選擇塊時，經由塊的選擇閘極線SGS、選擇閘極線SGD而選擇性地對選擇電晶體TD、選擇電晶體TS進行驅動。圖4表示典型的串單元的構成，但串單元也可在NAND串內包含一個或多個虛設胞元。
典型的是，儲存胞元具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道上；浮動閘極（floating gate）（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由電介質膜而形成在浮動閘極上。當在浮動閘極中未蓄積電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當浮動閘極中蓄積有電荷時，即寫入有資料“0”時，閾值轉變為正，儲存胞元為常關（normally off）。但是，儲存胞元可為儲存1位元（二進位資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多位元的多層胞元（Multi-level Cell，MLC）型。
表1為表示在快閃記憶體進行各動作時施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，對共用源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱施加高電壓（例如21 V），將浮動閘極的電子抽出至基板，由此以塊為單位來抹除數據。表1
當在編程動作時經由輸入/輸出緩衝器120而輸入資料（應編程的資料）Di被載入至頁面緩衝器/讀出電路170時，ECC電路130對自頁面緩衝器/讀出電路170轉送的輸入資料Di進行運算，來生成編程資料的差錯檢測校正所需的差錯校正符號或奇偶檢驗位元（parity bit）。ECC的運算例如利用漢明碼（Hamming code）或裡德·索羅門（Reed-Solomon）等公知的方法來進行，將所輸入的k位元或k位元組的輸入資料Di轉換為p=k+q。“q”為輸入資料Di的差錯檢測校正所需的差錯校正符號或奇偶檢驗位元。在一優選例中，ECC電路130將差錯校正符號設置於頁面緩衝器/讀出電路170的備用區域。如此，在記憶體陣列110的選擇頁面對頁面緩衝器/讀出電路170中所設置的輸入資料Di與差錯校正符號進行編程。
當在讀出動作時自記憶體陣列110的選擇頁面讀出的資料由頁面緩衝器/讀出電路170保持時，ECC電路130基於自頁面緩衝器/讀出電路170轉送的差錯校正符號來進行讀出資料的差錯的檢測，在檢測出差錯的情況下，將校正的資料設置於頁面緩衝器/讀出電路170。而且，由頁面緩衝器/讀出電路170所保持的資料經由輸入/輸出緩衝器120而輸出。
在圖5中表示ECC處理的一例。當控制部150經由輸入/輸出緩衝器120而接收編程命令時，開始用以編程的序列。當快閃記憶體100具有×8的外部輸入/輸出端子時，輸入資料Di自外部輸入/輸出端子P-0～外部輸入/輸出端子P-7經由各輸入/輸出緩衝器120-1～輸入/輸出緩衝器120-7而被載入至頁面緩衝器/讀出電路170。頁面緩衝器/讀出電路170例如具有被分割為磁區0～磁區7這八個磁區的普通區域300，以及被分割為備用0、備用1、備用2、備用3這四個磁區的備用區域310。
普通區域300的一個磁區例如由256位元組構成，在該情況下，普通區域300的八個磁區整體可保持約2K位元組的編程資料。備用區域310的一個磁區例如由16位元組構成，在該情況下，四個磁區（備用0～備用3）整體可保持64位元組的資料。備用區域310的一個磁區例如具有：區域311，儲存對包含不良儲存胞元的壞塊進行辨別的資訊；區域312，儲存與使用者資料有關的資訊；區域313、區域314，儲存關於普通區域300的兩個磁區的差錯校正符號（奇偶檢驗位元）；以及區域315，儲存對備用區域310進行ECC運算時的差錯校正符號（奇偶檢驗位元）。備用區域310的備用0的區域313、區域314分別儲存普通區域300的磁區0、磁區1的差錯校正符號（奇偶檢驗位元），備用區域310的備用1的區域313、區域314儲存普通區域300的磁區2、磁區3的差錯校正符號（奇偶檢驗位元）。同樣地，備用區域310的備用2儲存普通區域300的磁區4、磁區5的奇偶檢驗位元，備用區域310的備用3儲存普通區域300的磁區6、磁區7的奇偶檢驗位元。
在普通區域300的一個磁區中分配有輸入/輸出緩衝器120-0～輸入/輸出緩衝器120-7，即，在一個外部輸入/輸出端子中分配有256位元（256 bit×8=1磁區）。行選擇電路180對編程動作時所接收的行位址資訊Ay進行解碼，並基於該解碼結果來選擇載入有外部輸入/輸出端子P-0～外部輸入/輸出端子P-7中所輸入的資料的磁區。圖5表示外部輸入/輸出端子P-0～外部輸入/輸出端子P-7所接收的資料依據行位址資訊Ay而載入至磁區0的例子。
在此處所示的例子中，ECC電路130包含用以寫入差錯校正符號的寫入電路。優選的是，ECC電路130可對與普通區域300的一個磁區相等的位元組數的資料進行ECC運算。若普通區域300的一個磁區為256位元組，則ECC電路對256位元組的資料進行ECC運算，例如生成對1位元的差錯進行校正的差錯校正符號。在該情況下，整體的八個磁區可最大校正8位元的差錯。
ECC電路130將所生成的差錯校正符號寫入至備用區域310的相對應的磁區的區域313或區域314。在圖5所示的例子中，編程資料被載入至普通區域300的磁區0，故將差錯校正符號寫入至儲存備用0的奇偶的區域313。
圖6中例示備用區域310的資料的ECC處理。當對普通區域300的各磁區而結束ECC處理時，繼而，對備用區域310的各磁區進行ECC處理。進行備用區域310的一個磁區內所包含的哪個資料的ECC處理是任意的，但在本例中，設為對區域312至區域314的資料進行ECC處理。因此，備用0的區域312至區域314的資料被轉送至ECC電路130，通過ECC處理而生成的差錯校正符號利用ECC電路130而被寫入至備用0的區域315。對其他的備用1至備用3也進行同樣的處理。當ECC處理結束時，開始針對記憶體陣列110的選擇頁面的編程。
在如本實施例般以晶片搭載ECC電路的快閃記憶體、或者利用搭載於外部的控制器等的ECC功能的快閃記憶體中，即便在編程校驗中存在一部分的不合格位元（“0”編程不合格的儲存胞元），也能夠通過ECC來修復所述情況。例如，若能夠通過ECC來進行Ncc位元的差錯檢測·校正，則理論上可最大修復Ncc位元的不合格位元。在利用這種將不合格位元判定為合格的疑似合格的判定方案的情況下，在編程校驗中判定不合格位元數N是否實現疑似合格。當將疑似合格的判定中能夠容許的位元數設為Np時，若N≦Np，則判定為疑似合格（再者，處於Np≦Ncc的關係）。當完成疑似合格的判定時，結束編程動作，“0”不良的不合格位元直接被儲存於選擇頁面。在進行選擇頁面的讀出的情況下，選擇頁面中所包含的不合格位元作為差錯而被檢測出，對該資料進行校正。通過利用疑似合格的判定方案，減少編程失敗或壞塊，使良率提高，進而通過抑制編程脈衝的施加次數，可減少編程干擾。
其次，對本實施例的判定疑似合格的判定電路進行說明。圖7為表示判定疑似合格的判定電路與頁面緩衝器/讀出電路的連接關係的圖。在一個優選的實施方式中，當以磁區為單位來進行ECC處理時，在一個磁區中準備一個判定電路200。例如，當如圖5所示，一個頁面被分割為八個磁區，一個磁區由256位元組構成時，一個判定電路連接於一個磁區、即256×8個頁面緩衝器/讀出電路170_1、頁面緩衝器/讀出電路170_2、頁面緩衝器/讀出電路170_3～頁面緩衝器/讀出電路170_256×8。因此，在一個頁面中準備八個判定電路。
如圖7所示，判定電路200經由節點N1、節點N2、節點N3連接於配線PB_UP、配線PB_MG、配線PB_DIS，這些配線PB_UP、配線PB_MG、配線PB_DIS以256×8個頁面緩衝器/讀出電路170_1～頁面緩衝器/讀出電路170_256×8成為並聯的方式共用地連接。當ECC電路130對256位元組的資料進行ECC運算時，若例如能夠最大修復4位元的差錯，則判定電路200容許將最大4位元的不合格位元（資料“0”的編程不良）判定為疑似合格。
在其他優選的實施方式中，當ECC處理並非以磁區為單位，而是以頁面為單位來進行時，也可在一個頁面中準備一個判定電路。在該情況下，一個判定電路可將能夠由ECC電路修復的差錯位元的最大值作為能夠容許的不合格位元來判定是否實現疑似合格。
其次，對判定電路的詳細情況進行說明。圖8表示一個判定電路及與其連接的一個頁面緩衝器/讀出電路170的構成。典型的是，頁面緩衝器/讀出電路170包含：用以將來自電壓供給部V1的電壓預充電（precharge）至位元線的電晶體BLPRE、用以夾住（clamp）位元線的電晶體BLCLAMP、用以使讀出節點SNS與鎖存節點SLR間的電荷轉送成為可能的電晶體BLCD、用以將鎖存節點SLR的電位轉送至連接於電壓供給部V2的節點VG的電晶體DTG、以及用以將電壓供給部V2結合於讀出節點SNS的電晶體REG。例如，當在編程校驗等中需要將讀出節點SNS自L電位反轉為H電位時，電晶體DTG進行動作，或者除此以外，在將讀出節點SNS自H電位反轉為L電位的情況下，電晶體DTG也進行動作。頁面緩衝器/讀出電路170進而包含將一對反相器交叉耦合所得的鎖存電路，鎖存電路包含：用以使節點SLR/SLS等價的電晶體EQ_EN、用以將節點SLR/SLS結合至資料線的電晶體CSL、結合於節點SLS的電晶體Q1、以及串聯連接於電晶體Q1的電晶體Q2。
頁面緩衝器/讀出電路170進而包含用以將編程校驗的合格與否的結果輸出的電路。該電路包含串聯連接於配線PB_UP與配線PB_DIS之間的兩個NMOS電晶體Q1、NMOS電晶體Q2。對電晶體Q1的閘極供給鎖存節點SLS，將配線PB_MG連接於電晶體Q2的閘極。配線PB_UP連接於判定電路200的節點N1，配線PB_MG連接於節點N2，配線PB_DIS連接於節點N3。如下文所述，電晶體Q2由與電晶體Q5、電晶體Q8相同的尺寸W的電晶體構成，當電晶體Q1導通時，電晶體Q2中流動基準電流Iref。當編程校驗為合格時，鎖存節點SLS成為L電位，電晶體Q1斷開，自配線PB_UP至配線PB_DIS中未流動電流，因此配線PB_UP的電壓不發生變動。當編程校驗為不合格時，鎖存節點SLS成為H電位，電晶體Q1導通，此時電晶體Q2中流動基準電流Iref，因此配線PB_UP的電壓由於基準電流Iref而下降。
判定電路200包含：連接於電壓供給源的PMOS電晶體Q3、PMOS電晶體Q4、可變電阻R1、可變電阻R2、比較器CMP、NMOS電晶體Q5、NMOS電晶體Q6、NMOS電晶體Q7、NMOS電晶體Q8。PMOS電晶體Q3、PMOS電晶體Q4作為電流源發揮功能，對可變電阻R1、可變電阻R2分別以自可變電阻R1、可變電阻R2輸出的電壓變得相等的方式進行調整。即，作為初期設定，以配線PB_UP的電壓與基準電壓Vref變得相等的方式來調整電阻R1、電阻R2。可變電阻R1的輸出、即配線PB_UP的電壓連接於比較器CMP的其中一個輸入端子（+），可變電阻R2的輸出、即基準電壓Vref連接於比較器CMP的另一個輸入端子（-）。比較器CMP比較兩個輸入電壓，輸出H電位或L電位的電壓。H電位表示疑似合格，L電位表示不合格。
電晶體Q5連接於定電流源，流動基準電流Iref。電晶體Q5的閘極連接於節點N2、即配線PB_MG。電晶體Q6串聯連接於可變電阻R2，其閘極連接於節點N2。在電晶體Q6與GND之間串聯連接電晶體Q7，對電晶體Q7的閘極供給JUDGEON信號。當進行編程校驗時，JUDGEON信號被驅動為H電位，電晶體Q7成為導通狀態。電晶體Q6與電晶體Q7的連接節點連接於節點N3、即配線PB_DIS。此處，電晶體Q6的尺寸（W/2）為電晶體Q5、電晶體Q2的尺寸（W）的一半，因此，當電晶體Q7導通時，電晶體Q6中流動1/2的Iref。
電晶體Q8是與通過判定電路200來判定是否為疑似合格的不合格位元數N相應地來設置。在通過判定電路200來判定是否實現疑似合格的不合格位元數為0位元的情況下，電晶體Q8事實上並不需要，或者，即便設置有電晶體Q8，電晶體Q8的動作也禁能（disable）（N=0）。若對1位元的不合格位元是否實現疑似合格進行判定，則需要一個電晶體Q8（N=1），若對2位元的不合格位元是否實現疑似合格進行判定，則需要兩個並聯連接的電晶體Q8（N=2）。可通過判定電路200來判定是否實現疑似合格的不合格位元數的最大值為通過ECC電路130所修復的位元數的最大值。
圖8中例示一個電晶體Q8，如上所述，電晶體Q8是與判定是否實現疑似合格的不合格位元的數量N相應地來設置。電晶體Q8連接於基準電壓Vref與配線PB_DIS之間，其閘極連接於配線PB_MG。電晶體Q8的尺寸（W）與電晶體Q5、電晶體Q2為相同尺寸（W），當電晶體Q7導通時，電晶體Q8中流動基準電流Iref。
電晶體Q8是與判定是否實現疑似合格的不合格位元的數量（N）相應地來準備，也可與N的數量相應地來連接電晶體Q8，使這些電晶體Q8均進行動作，或者，也可自所連接的多個電晶體Q8中任意地選擇進行動作的電晶體Q8的數量。圖9表示自所連接的電晶體Q8中選擇進行動作的電晶體Q8的數量的方法的一例。在基準電壓Vref與配線PB_DIS之間串聯連接電晶體Q8_1與電晶體Q10，進而與這些電晶體並聯地串聯連接電晶體Q8_2與電晶體Q11。對電晶體Q10、電晶體Q11的閘極供給致能（enable）信號EN_1、致能信號EN_2，當將致能信號EN_1、致能信號EN_2驅動為H電位時，電晶體Q8_1、電晶體Q8_2以流動基準電流Iref的方式進行動作。通過使致能信號EN_1或致能信號EN_2的其中之一為L電位，一個電晶體Q8以流動基準電流Iref的方式進行動作，通過使致能信號EN_1、致能信號EN_2的兩者為L電位，兩個電晶體Q8_1、電晶體Q8_2不進行動作。致能信號EN_1、致能信號EN_2例如是回應於來自控制部150的控制信號來進行驅動。此處，通過開關電晶體Q10、電晶體Q11而使得能夠實現電晶體Q8_1、電晶體Q8_2的選擇，但也能夠較以電晶體Q10、電晶體Q11替換例如保險絲（fuse）的情況而持久地固定所選擇的電晶體Q8。
其次，對判定電路200的動作進行說明。表2為表示判定電路判定0位元、1位元或2位元的不合格位元的疑似合格時的各部的電流值及電流值的差分的表。表2
（1）判定0位元的不合格位元的情況： 首先，對0位元的不合格位元的判定進行說明。其是對所有位元的編程是否成功進行判定，在該情況下，電晶體Q8完全不需要，或者，電晶體Q8禁能（N=0）。除對選擇字元線施加校驗電壓以外，編程校驗與通常的讀出動作同樣，在所有位元的編程成功的情況下，選擇儲存胞元未導通，所有位元線的電位不放電而為經預充電的電位。因此，鎖存節點SLS為L電位，電晶體Q1斷開，配線PB_UP的電壓不發生變動。另外，校驗時，JUDGEON信號被驅動為H電位，電晶體Q7導通，配線PB_DIS成為GND電位。此時，電晶體Q6中流動1/2Iref的電流，因此基準電壓Vref成為與1/2Iref的電壓下降相應的值。結果，配線PB_UP的電壓比基準電壓Vref高1/2Iref的量，因此比較器CMP輸出H電位的信號、即合格。
另一方面，當存在1位元的不合格位元時，一個頁面緩衝器/讀出電路170的鎖存節點SLS成為H電位，電晶體Q1導通，電晶體Q2中流動Iref的電流。因此，配線PB_UP的電壓成為下降了Iref量的值。結果，配線PB_UP的電壓比基準電壓Vref小1/2Iref的量，因此比較器CMP輸出L電位的信號、即不合格。
（2）判定1位元的不合格位元的情況： 在判定1位元的不合格位元的情況（N=1）下，將一個電晶體Q8配置為能夠進行動作的狀態。例如，若為圖9，則EN_1被驅動為H電位，EN_2被驅動為L電位。如上所述，在所有位元的編程成功的情況下，電晶體Q1斷開，配線PB_UP的電壓不發生變動，在存在1位元的不合格位元的情況下，一個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降Iref的量。當JUDGEON信號被驅動為H電位，電晶體Q7導通，配線PB_DIS成為GND電位時，電晶體Q6中流動1/2Iref的電流，進而，電晶體Q8中流動Iref的電流。因此，基準電壓Vref成為下降了1/2Iref+Iref量的值。結果，配線PB_UP的電壓比基準電壓Vref高，比較器CMP輸出H電位。
另一方面，在存在2位元的不合格位元的情況下，兩個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降2×Iref的量。因此，配線PB_UP的電壓變得小於基準電壓Vref，比較器CMP輸出L電位。
（3）判定2位元的不合格位元的情況： 在判定2位元的不合格位元的情況（N=2）下，將兩個電晶體Q8配置為能夠進行動作的狀態。例如，若為圖9，則EN_1被驅動為H電位，EN_2被驅動為H電位。如上所述，在存在2位元的不合格位元的情況下，兩個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降2×Iref的量。當JUDGEON信號被驅動為H電位，電晶體Q7導通，配線PB_DIS成為GND電位時，電晶體Q6中流動1/2Iref的電流，進而，兩個電晶體Q8中流動2×Iref的電流。因此，基準電壓Vref成為下降了1/2Iref+2×Iref量的值。結果，配線PB_UP的電壓比基準電壓Vref高，比較器CMP輸出H電位。
另一方面，在存在3位元的不合格位元的情況下，三個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降3×Iref。因此，配線PB_UP的電壓變得小於基準電壓Vref，比較器CMP輸出L電位。
如上所述，判定電路可通過對由與不合格位元數相應的基準電流所生成的電壓、及由與不合格位元數相應的基準電流+1/2基準電流所生成的基準電壓進行比較，而進行不合格位元的疑似合格的判定。
用於疑似合格的判定方案的判定電路200也可用作檢測選擇塊的NAND串的不良數Ns的檢測電路。NAND串的不良數Ns例如在選擇塊的抹除動作時被檢測出，或者在針對選擇塊的選擇頁面的編程動作時被檢測出。例如，習知的選擇塊的抹除是以選擇塊的所有NAND串合格為前提。即，通過對選擇塊內的所有字元線施加抹除校驗電壓，並自共用源極線對NAND串供給Vcc來進行反向讀出，若所有位元線的讀出節點為Vcc或H電位，則抹除校驗為合格，若即便有一個位元線為0 V或L電位，則抹除校驗為不合格。
另一方面，在本實施例中，通過判定電路200來檢測選擇塊內的NAND串的不良數Ns，若不良數Ns為固定數以下，則能夠將所述塊直接用作能夠編程的塊，而非認為所述塊作為壞塊而無法使用。
圖10表示本實施例的抹除動作的流程。步驟S10至步驟S50的流程與圖1所示的流程相同。判定抹除脈衝的施加次數是否達到抹除所允許的最大抹除脈衝施加次數即NMAX（S40），在達到的情況下，進而判定NAND串的不良數Ns是否為固定數以下（S60）。固定數是基於能夠通過ECC電路130來修復的位元數Ncc或可判定為疑似合格的最大位元數Np來決定，例如為固定數≦Np≦Ncc的關係。在串的不良數Ns為固定數以下的情況下，結束抹除動作，即，該塊之後也繼續使用。另一方面，在串不良數Ns超過固定數的情況下，將抹除失敗的狀態告知於外部的控制器，且將該塊作為無法使用的壞塊而進行管理（S70）。
其次，對NAND串的不良數Ns的檢測方法進行說明。NAND串的不良數的檢測通過圖8所示的頁面緩衝器/讀出電路170及與其連接的判定電路200來進行。在判定電路200中，例如如圖9所示連接有兩個電晶體Q8，且與其串聯地連接有選擇用的電晶體Q10、電晶體Q11。
（1）0位元的串不良的檢測： 通過控制部150而將致能信號EN_1、致能信號EN_2驅動為L電位，將電晶體Q8_1、電晶體Q8_2配置為不能進行動作的狀態。此處，進行選擇塊的反向讀出。若所有的NAND串的抹除成功（所有的儲存胞元的閾值分佈為“0”），則所有的頁面緩衝器/讀出電路170的讀出節點SNS為H電位，電晶體Q1斷開，比較器CMP輸出H電位。該輸出表示選擇塊的抹除中串不良數Ns為零。另一方面，若1位元的NAND串的抹除為不良（儲存胞元的閾值分佈並非為“1”），則一個頁面緩衝器/讀出電路170的讀出節點SNS為L電位，電晶體Q1導通，配線PB_UP的電壓比基準電壓Vref低1/2Iref，比較器CMP輸出L電位。該輸出表示選擇塊的抹除中串不良數Ns為1位元。 （2）1位元的串不良的檢測： 通過控制部150而將致能信號EN_1或致能信號EN_2的其中之一驅動為H電位，將電晶體Q8_1或電晶體Q8_2的其中之一配置為能夠進行動作的狀態。在反向讀出中，當存在1位元的NAND串的不良時，比較器CMP輸出H電位，當存在2位元的串不良時，比較器CMP輸出L電位。 （3）2位元的串不良的檢測： 通過控制部150而將致能信號EN_1及致能信號EN_2兩者驅動為H電位，將電晶體Q8_1及電晶體Q8_2兩者配置為能夠進行動作的狀態。在反向讀出中，當存在2位元的NAND串的不良時，比較器CMP輸出H電位，當存在3位元的串不良時，比較器CMP輸出L電位。
其次，對本實施例的編程動作進行說明。關於本實施例的編程動作，在進行編程之前，檢測NAND串的不良數Ns，並基於所檢測出的不良數Ns來決定進行疑似合格的判定的不合格位元數N。在抹除選擇塊時，抹除不良的NAND串包含資料“0”的儲存胞元。在使用這種選擇塊來進行編程的情況下，不論輸入資料Di為“0”或“1”，在編程校驗中，判定NAND串不良的位元線為合格，無法保證輸入資料Di是否正確地進行編程。因此，在包含NAND串的不良的情況下，必須與所述不良數Ns的數量相應地來減少判定為疑似合格的不合格位元數。
圖11、圖12為對本實施例的編程動作進行說明的流程圖。當控制部150經由輸入/輸出緩衝器120而接收編程命令、位址資訊、資料Di時，開始用以編程的序列。輸入資料Di被載入至頁面緩衝器/讀出電路170，繼而，利用ECC電路130來進行輸入資料Di的ECC處理（S100）。
當ECC處理結束時，在進行編程之前，進行選擇塊的NAND串的不良數Ns的檢測。首先，通過圖8所示的頁面緩衝器/讀出電路170而以磁區為單位進行反向讀出（S110）。表3、表4為表示分別在NAND串存在不良的情況、無不良的情況下輸入資料“0”、“1”時的各節點的論理值的表。表3表4
當應編程的資料Di被載入至鎖存電路時，鎖存節點SLR為與輸入資料相應的論理電位。其次，電晶體DTG導通固定期間，鎖存節點SLR的電荷被轉送至節點VG，並由節點VG保持。換句話說，節點VG在反向讀出期間暫時地保持應編程的資料。其次，進行反向讀出（S110）。反向讀出是自連接於選擇塊的共用源極線對NAND串供給例如Vcc電壓。若在NAND串中無不良，則構成NAND串的儲存胞元的閾值為“1”，NAND串導通，讀出節點SNS成為H電位。另一方面，若在NAND串中存在不良，則構成NAND串的至少一個儲存胞元的閾值並非為“1”，故NAND串不導通，讀出節點SNS成為L電位。其次，電晶體BLCD導通固定期間，讀出節點SNS的電荷被轉送至鎖存節點SLR（S112）。當鎖存節點SLR為H電位時，鎖存節點SLS成為L電位，電晶體Q1斷開，相反地，當鎖存節點SLR為L電位時，鎖存節點SLS成為H電位，電晶體Q1導通。
此處，當判定電路200判定例如最大2位的不合格位元的疑似合格時，如上所述，在判定電路200中，如圖9所示連接有兩個電晶體Q8_1、電晶體Q8_2。控制部150通過致能信號EN_1、致能信號EN_2將兩個電晶體Q8_1、電晶體Q8_2配置成能夠進行動作的狀態，判定NAND串的不良數Ns是否為2位元（S114）。若比較器CMP的輸出為L電位（S120），則串的不良數Ns為3位元，在該情況下，控制部150將疑似合格的不合格位元數設定為0位元（N=0）（S122）。即，將致能信號EN_1、致能信號EN_2兩者驅動為L電位，將電晶體Q8_1、電晶體Q8_2配置成不能進行動作的狀態（S122）。從而，在編程校驗中，判定選擇頁面的所有位元是否實現合格。
若比較器CMP的輸出為H電位，則串的不良數Ns為2位元以下，在該情況下，其次，判定串的不良數Ns是否為1位元（S130）。控制部150將電晶體Q8_1、電晶體Q8_2的任一者配置成能夠進行動作的狀態，判定是否為1位元。若比較器CMP的輸出為L電位（S132），則串的不良數Ns為2位元，在該情況下，控制部150也將疑似合格的不合格位元數設定為0位元（N=0）（S134）。
若比較器CMP的輸出為H電位，則串的不良數Ns為1位元以下，在該情況下，其次，判定串的不良數Ns是否為0位元（S140）。控制部150將電晶體Q8_1、電晶體Q8_2兩者配置成不能進行動作的狀態，判定是否為0位元。若比較器CMP的輸出為L電位（S142），則串的不良數Ns為1位元，在該情況下，控制部150將疑似合格的不合格位元數設定為1位元（N=1）（S144）。即，以電晶體Q8_1、電晶體Q8_2的任一者成為能夠進行動作的狀態的方式將致能信號EN_1、致能信號EN_2的其中之一設置成H電位。
若比較器CMP的輸出為H電位，則串的不良數Ns為0位元，在該情況下，控制部150將疑似合格的不合格位元數設定為2位元（N=2）（S146）。即，以電晶體Q8_1、電晶體Q8_2兩者成為能夠進行動作的狀態的方式將致能信號EN_1、致能信號EN_2兩者設置成H電位。
當與NAND串的不良數Ns相應的疑似合格的不合格位元數N的設置結束時，其次，將由節點VG保持的資料恢復至鎖存節點SLR。首先，通過將電壓供給部V1設為GND，且將電晶體BLPRE導通固定期間，而將讀出節點SNS設為GND後（S150），將電壓供給部V2自0 V設為Vdd，使電晶體REG導通固定期間。當在節點VG為H電位時，若電壓供給部V2轉變至Vdd，則通過自舉升壓（bootstrap）而節點VG的電位進一步提升，對應的電晶體被強烈地導通，讀出節點SNS被充電至H電位（S152）。另一方面，在節點VG為L電位的情況下，由於對應的電晶體未導通，故讀出節點SNS保持L電位的狀態。其次，讀出節點SNS的電荷被轉送至鎖存節點SLR，輸入資料被恢復（S154），然後開始編程動作。
當輸入資料的恢復結束時，其次，依據輸入資料而開始編程。如圖12所示，利用字元線選擇電路160而選擇選擇塊的字元線，讀出電路將與輸入資料相應的電壓施加至位元線，並對選擇頁面施加編程脈衝（S200）。其次，進行編程校驗（S210）。校驗的結果為，若選擇頁面的所有位元合格，則編程結束（S220）。另一方面，在所有位元不合格的情況下，控制部150判定編程脈衝的施加次數是否達到最佳次數Nop（S230）。此處，所謂最佳次數Nop，為小於編程中所允許的編程脈衝的最大施加次數NMAX的值，優選的是，在將儲存胞元判定為編程不合格的情況下為應最小限度地施加的編程脈衝的次數。例如，在編程所容許的最大時間為700 μs且將施加一次編程脈衝所需的時間設為50 μs的情況下，NMAX=700 μs或NMAX=14次。最佳次數Nop可基於典型的儲存胞元為編程合格時的編程脈衝的施加次數而決定。例如，當利用統計的方法來算出施加至編程合格的儲存胞元的編程脈衝的平均次數Nav時，最佳次數Nop可設定為Nop=Nav。該最佳次數Nop例如能夠利用自外部的控制器收到的命令等進行設定，所設定的值由控制部150的暫存器等保持。
控制部150在編程脈衝的施加次數未達到最佳次數Nop的情況下（S230），依據增量步進編程脈衝（Incremental Step Program Pulse，ISPP），將比上一次大DV的編程脈衝施加至選擇頁面（S240）。另一方面，在編程脈衝的施加次數達到最佳次數Nop的情況下（S230），控制部150進行判定選擇頁面是否為疑似合格的步驟（S250）。視作疑似合格的不合格位元數N如上所述，為可通過ECC而修復的最大位元數Ncc以下，若校驗時的不合格位元數、即在選擇頁面實際產生的不合格位元數為疑似合格的不合格位元數N以下，則判定為疑似合格（S250）。當判定為疑似合格時，編程動作結束，“0”不良的不合格位元直接被儲存於選擇頁面。
另一方面，當判定為未實現疑似合格時（S250），控制部150判定編程脈衝的施加次數是否達到NMAX（S260），若未達到，則依據ISPP進而將編程脈衝施加至選擇頁面（S240、S200）。在編程脈衝的施加次數達到NMAX的情況下，將編程失敗的狀態告知於外部的控制器，且將包含該選擇頁面的塊作為壞塊而進行管理。在該情況下，將作為壞塊的辨別資訊儲存於備用區域的區域311。
此處，當在選擇塊中NAND串的不良數Ns為2位元時，如上所述，據疑似合格而判定的不合格位元數為0位元，故在圖12的流程中，事實上未進行疑似合格的判定（S250）。NAND串的不良包含閾值並非為“1”的儲存胞元，在反向讀出中為不合格，但在編程校驗中為合格。即，不論應編程的資料如何，不良的NAND串的編程校驗結果為“0”，該情況合格。因此，當在選擇塊內包含NAND串的不良時，編程校驗可能潛在地包含與NAND串的不良數Ns相應的差錯（當針對不良的NAND串的應編程的資料為“1”時），有可能在編程資料與自選擇頁面讀出的資料之間產生與串不良數Ns相應的不一致（差錯）。該差錯必須通過ECC電路130來修復，相對應地，判定電路200以疑似合格而判定的不合格位元數中的比例減少。
如上所述，根據本實施例，設為對選擇塊的NAND串的不良數進行檢測，故若NAND串的不良數Ns為可通過ECC電路來修復的位元數以下，則能夠使用從前被記數為壞塊的塊，可改善記憶體陣列的利用效率及製造良率。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，在權利要求書所記載的發明的主旨的範圍內，能夠進行各種變形、變更。
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120、120-0、120-1、120-7‧‧‧輸入/輸出緩衝器
130‧‧‧ECC電路
140‧‧‧位址暫存器
150‧‧‧控制部
160‧‧‧字元線選擇電路
170、170_1、170_2、170_3、170_256×8‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧判定電路
300‧‧‧普通區域
310‧‧‧備用區域
311、312、313、314、315‧‧‧區域
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLCD、BLCLAMP、BLPRE、CSL、DTG、EQ_EN、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q8_1、Q8_2、Q10、Q11、REG‧‧‧電晶體
BLK（0）、BLK（1）、BLK（m-1）‧‧‧儲存塊
CMP‧‧‧比較器
EN_1、EN_2‧‧‧致能信號
GBL0、GBL1、GBLn-1、GBLn‧‧‧位元線
Iref‧‧‧基準電流
JUDGEON‧‧‧信號
MC0、MC1、MC2、MC31‧‧‧儲存胞元
N、N1、N2、N3、SLS_0、SLS_1、SLS_2、SLS_2048×8、VG‧‧‧節點
NU‧‧‧串單元
P-0、P-1、P-7‧‧‧外部輸入/輸出端子
PB_DIS、PB_MG、PB_UP‧‧‧配線
R1、R2‧‧‧可變電阻
S10、S20、S30、S40、S50、S60、S70、S100、S110、S112、S114、S120、S122、S130、S132、S134、S140、S142、S144、S146、S150、S152、S154、S200、S210、S220、S230、S240、S250、S260‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SLR、SLS‧‧‧鎖存節點
SNS‧‧‧讀出節點
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
V1、V2‧‧‧電壓供給部
Vers‧‧‧抹除電壓
VL‧‧‧校驗判定線
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓（編程電壓）
Vread‧‧‧讀出通過電壓
Vref‧‧‧基準電壓
W‧‧‧尺寸
WL0、WL1、WL2、WL31‧‧‧字元線
圖1為對習知的快閃記憶體的抹除動作進行說明的流程圖。 圖2為表示習知的抹除校驗的判定電路的圖。 圖3為表示本發明的實施例中的NAND型快閃記憶體的整體的概略構成的圖。 圖4為表示本發明的實施例中的儲存胞元陣列的NAND串的構成的電路圖。 圖5為對本發明的實施例的編程動作時的普通區域的ECC處理進行說明的圖。 圖6為對本發明的實施例的編程動作時的備用區域的ECC處理進行說明的圖。 圖7為表示本發明的實施例中的判定疑似合格的判定電路與頁面緩衝器/讀出電路的連接關係的圖。 圖8為表示本發明的實施例中的判定電路與頁面緩衝器/讀出電路的構成的圖。 圖9表示本發明的實施例中的自所連接的電晶體中選擇進行動作的電晶體的數量的方法的圖。 圖10為對本發明的實施例中的抹除動作進行說明的流程圖。 圖11為對本發明的實施例中的編程動作進行說明的流程圖。 圖12為對本發明的實施例中的編程動作進行說明的流程圖。

Claims (11)

  1. 一種半導體儲存裝置的編程方法，所述半導體儲存裝置的編程方法包括以下步驟：檢測選擇塊的反及串的不良數；基於所檢測出的所述反及串的不良數，來決定編程校驗中能夠容許的不合格位元數，所述能夠容許的不合格位元數與所述反及串的不良數的增加相應地而減少；對所述選擇塊的選擇頁面施加編程脈衝；以及基於所述能夠容許的不合格位元數來進行所述選擇頁面的編程校驗。
  2. 如申請專利範圍第1項所述的半導體儲存裝置的編程方法，其中，所述能夠容許的不合格位元數為能夠通過差錯檢測．校正來修復的位元數以下。
  3. 如申請專利範圍第1項所述的半導體儲存裝置的編程方法，其中，所述編程校驗在所述選擇頁面的編程不良位元數為所述能夠容許的不合格位元數以下時判定為疑似合格。
  4. 如申請專利範圍第1項所述的半導體儲存裝置的編程方法，其中，檢測所述選擇塊的反及串的不良數的步驟包括進行反向讀出的步驟，所述反向讀出的步驟自所述選擇塊的共用源極線對所述反及串施加電壓而進行讀出。
  5. 如申請專利範圍第1項所述的半導體儲存裝置的編程方法，其中，所述編程方法更包括進行應編程的資料的差錯檢測．校正處理的步驟，且由所述反及串的不良導致的差錯在資料的讀出時通過所述差錯檢測．校正處理而校正。
  6. 一種半導體儲存裝置，包含：記憶體陣列，包含多個反及串；輸出電路，經由位元線而連接於所述記憶體陣列的所述反及串，並輸出所述反及串的不良的有無；以及檢測電路，連接於多個所述輸出電路，並檢測選擇塊的所述反及串的不良數，其中所述半導體儲存裝置更包含對所述選擇塊的選擇頁面進行編程的編程部件，且所述編程部件基於能夠容許的不合格位元數來進行所述選擇頁面的編程校驗，所述能夠容許的不合格位元數是基於由所述檢測電路所檢測出的所述反及串的不良數而設定，所述能夠容許的不合格位元數與所述反及串的不良數的增加相應地而減少。
  7. 如申請專利範圍第6項所述的半導體儲存裝置，其中，所述檢測電路包含：第1電路，生成與多個所述輸出電路的所述反及串的不良的有無相應的檢測電壓；第2電路，生成基準電壓；及比較電路，比較所述檢測電壓與所述基準電壓，且所述比較電路檢測連接於多個所述輸出電路的所述反及串的不良數。
  8. 如申請專利範圍第6項或第7項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包含通過自所述選擇塊的共用源極線對所述反及串施加電壓，並對所述選擇塊的所有頁面施加校驗電壓而進行所述選擇塊的多個所述反及串的反向讀出的部件，所述輸出電路基於所述反向讀出部件的讀出結果來輸出所述反及串的不良的有無。
  9. 如申請專利範圍第6項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包含抹除所述選擇塊的抹除部件，且在所述選擇塊的抹除校驗為不合格、且抹除脈衝的施加次數達到預先決定的次數的情況下，當由所述檢測電路所檢測出的所述反及串的不良數為固定數以下時，所述抹除部件以能夠使用所述選擇塊的狀態結束抹除，當不良數超過所述固定數時，所述抹除部件將所述選擇塊作為不能夠使用的壞塊而進行管理。
  10. 如申請專利範圍第6項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包含進行應編程的資料及所述記憶體陣列讀出的資料的差錯檢測．校正的電路，且所述不合格位元數為能夠通過進行所述差錯檢測．校正的電路來修復的位元數以下。
  11. 如申請專利範圍第6項所述的半導體儲存裝置，其中，所述輸出電路包含頁面緩衝器/讀出電路。
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