KR20220020724A - 비휘발성 메모리 및 비휘발성 메모리의 불량 메모리 셀 블록 검출 방법 - Google Patents

비휘발성 메모리 및 비휘발성 메모리의 불량 메모리 셀 블록 검출 방법 Download PDF

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Abstract

비휘발성 메모리 시스템에 의해 메모리 셀 블록 중 불량 메모리 셀 블록을 검출(detect)하는 방법은 소거 동작 수행 후 데이터가 기입되지 않은 오프셀과 데이터가 기입된 온셀을 구분하는 독출 기준 전압과 상이한 오프셀(off-cell) 검출 전압에 기초하여 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들에 대한 독출 동작을 수행하는 단계, 상기 독출 동작의 수행 결과에 기초하여 상기 메모리 셀들 중 상기 오프셀 검출 전압보다 높은 문턱 전압을 갖는 하드 오프셀(hard off-cell)의 개수를 카운팅하는 단계, 및 상기 카운팅된 하드 오프셀의 개수에 기초하여 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 및 비휘발성 메모리의 불량 메모리 셀 블록 검출 방법 {Nonvolatile memory device, and method of detecting bad memory cell block}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 불량 메모리 셀 블록 검출 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
비휘발성 메모리가 기판(Substrate)을 통해 소거 지시 전압을 인가함으로써 소거 동작을 수행하는 경우 소거 동작 수행 후 누설 전류가 발생한 워드 라인과 정상 워드 라인의 전압 레벨을 확인하여 워드 라인에 누설이 발생하였는지 판단할 수 있다. 그러나, 비휘발성 메모리가 GIDL 소거 동작을 수행하는 경우 누설 워드 라인과 정상 워드 라인 간의 전압 레벨 차이가 크지 않아 누설 워드 라인이 포함된 메모리 셀 블록을 검출하는데 어려움이 있다.
본 개시의 기술적 사상이 해결하려는 과제는, GIDL 소거 동작 수행 후 불량 메모리 셀 블록을 검출하는 비휘발성 메모리 및 비휘발성 메모리 장치의 동작 방법을 제공한다.
본 개시의 비휘발성 메모리 시스템에 의해 메모리 셀 블록 중 불량 메모리 셀 블록을 검출하는 방법은 상기 과제를 해결하기 위해 소거 동작 수행 후 독출 기준 전압과 상이한 오프셀(off-cell) 검출 전압에 기초하여 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들에 대한 독출 동작을 수행하는 단계, 상기 독출 동작의 수행 결과에 기초하여 상기 메모리 셀들 중 하드 오프셀(hard off-cell)의 개수를 카운팅하는 단계, 및 상기 카운팅된 하드 오프셀의 개수에 기초하여 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 단계를 포함할 수 있다.
아울러, 본 개시의 비휘발성 메모리 시스템은 복수의 메모리 셀 블록들을 포함하는 메모리 장치 및 상기 메모리 장치에 커맨드 신호를 송신함으로써 데이터를 수신하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 소거 동작 수행 후 상기 메모리 장치에 하드 오프셀 검출 동작을 지시하기 위한 오프셀 검출 커맨드 신호를 상기 메모리 장치로 출력하는 커맨드 생성부, 및 상기 오프셀 검출 커맨드 신호에 따라 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들로부터 카운팅된 하드 오프셀(hard off-cell)의 개수에 기초하여 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부에 관한 신호를 출력하는 불량 메모리 셀 블록 판단부를 포함하며 상기 메모리 장치는 상기 오프셀 검출 커맨드 신호를 수신한 경우에 응답하여 독출 기준 전압과 상이한 오프셀 검출 전압으로 상기 일부 메모리 셀들에 대한 독출 동작을 수행하는 것을 특징으로 할 수 있다.
본 개시의 비휘발성 메모리 컨트롤러는 소거 동작 수행 후 메모리 장치에 하드 오프셀 검출 동작을 지시하기 위한 오프셀 검출 커맨드 신호를 상기 메모리 장치로 출력하는 커맨드 생성부 및 상기 오프셀 검출 커맨드 신호에 따라 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들로부터 카운팅된 하드 오프셀(hard off-cell)의 개수에 기초하여 상기 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록인지 여부에 관한 신호를 출력하는 불량 메모리 셀 블록 판단부를 포함할 수 있다.
본 개시의 일실시예에 따른 비휘발성 메모리 장치는 GIDL 현상을 통해 비휘발성 메모리 장치의 소거 동작을 수행하는 경우 워드 라인과 채널 사이에 누설 전류가 발생한 메모리 셀 블록을 검출할 수 있다. 본 개시의 일실시예에 따르면, 비휘발성 메모리 장치는 독출 동작에 연관된 독출 기준 전압과 상이한 오프셀 검출 전압에 기초하여 하드 오프셀을 검출할 수 있고, 하드 오프셀의 개수에 기초하여 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다.
이에 따라, 본 개시의 비휘발성 메모리 장치는 독출 수행시 UECC(Uncorrectable ECC, Read Fail)가 발생하기 전에 UECC 발생 확률이 높은 메모리 셀 블록을 불량 메모리 셀 블록으로 처리함으로써 UECC 발생 확률을 제거할 수 있다.
도 1은 일실시예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2는 일실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 3은 일실시예에 따른 메모리 컨트롤러를 나타낸 블록도이다.
도 4는 일실시예에 따른 수직 적층된 메모리 셀 어레이를 도시한 도면이다.
도 5는 일실시예에 따른 누설 워드 라인을 포함하는 셀 스트링을 도시한 도면이다.
도 6은 일실시예에 따른 워드 라인과 채널 사이에 누설이 발생한 메모리 셀을 도시한 도면이다.
도 7a는 비교 실시예에 따라 기판을 통해 소거 지시 전압이 입력되는 메모리 셀을 도시한 도면이고, 도 7b는 이에 따른 누설 워드 라인 및 정상 워드 라인의 전압 레벨을 도시한 도면이다.
도 8a는 본 개시의 일실시예에 따라 GIDL 소거 지시 전압이 입력되는 메모리 셀을 도시한 도면이고, 도 8b는 이에 따른 누설 워드 라인 및 정상 워드 라인의 전압 레벨을 도시한 도면이다.
도 9는 일실시예에 따른 불량 메모리 셀 블록 검출 방법을 도시한 순서도이다.
도 10은 일실시예에 따른 데이터가 소거된 정상 메모리 셀과 하드 오프셀의 문턱 전압 레벨을 도시한 도면이다.
도 11은 일실시예에 따른 누설 워드 라인 및 정상 워드 라인 각각에 오프셀 검출 전압 및 채널 오픈 지시 전압이 인가되는 셀 스트링을 도시한 도면이다.
도 12a는 일실시예에 따라 누설 워드 라인 및 정상 워드 라인 각각에 전압이 인가됨으로써 검출 대상 워드 라인과 채널 사이의 전압 차이를 비교한 테이블이다.
도 12b는 메모리 셀 어레이에 인가되는 전압들 간의 전압 레벨 차이를 도시한 그래프이다.
도 13은 일실시예에 따른 하드 오프셀 판단 방법을 도시한 순서도이다.
도 14는 일실시예에 따른 불량 메모리 셀 블록 판단 방법을 도시한 순서도이다.
도 15는 일실시예에 따른 오프셀 정보 저장 블록에 저장된 오프셀 정보를 도시한 테이블이다.
도 16은 일실시예에 따른 메모리 컨트롤러 및 메모리 장치의 동작 순서를 도시한 순서도이다.
도 17은 다른 일실시예에 따른 메모리 컨트롤러 및 메모리 장치의 동작 순서를 도시한 순서도이다.
도 18은 일실시예에 따른 C2C(chip to chip) 구조의 메모리 장치를 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 일실시예에 따른 메모리 시스템의 구성을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 메모리 시스템은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있고, 메모리 장치(10)는 메모리 셀 어레이(11), 로우 디코더(12), 센싱 앰프(13), 및 페이지 버퍼(14)를 포함할 수 있으며, 메모리 컨트롤러(20)는 커맨드 생성부(21), 불량 메모리 셀 블록 판단부(22), 및 오프셀 카운터(23)를 포함할 수 있다.
메모리 컨트롤러(20)는 호스트로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(10)에 저장된 데이터를 독출하도록 또는 메모리 장치(10)에 데이터를 기입하도록 메모리 장치(10)에 어드레스, 커맨드 및 제어 신호를 제공함으로써, 메모리 장치(10)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터와 독출된 데이터가 메모리 컨트롤러(20)와 메모리 장치(10) 사이에서 송수신될 수 있으며, 이에 국한되지 않고 불량 메모리 셀 블록 검출 동작 시에는 하드 오프셀 카운팅 정보 및 하드 오프셀 정보가 송수신될 수 있다.
불량 메모리 셀 블록 검출 동작은 검출 대상이 되는 대상 메모리 셀 블록의 워드 라인 및/또는 워드 라인에 연결된 메모리 셀에 불량이 발생함으로써 데이터의 기입 또는 독출이 불가능해진 메모리 셀 블록을 검출하는 동작일 수 있다. 예시적으로, 메모리 셀에 전류 누설이 발생함으로써 기판에 인가된 전압이 워드 라인으로 누설되어 인가되는 것일 수 있다. 메모리 컨트롤러(20)는 대상 메모리 셀 블록이 기입 또는 독출을 할 수 없는 메모리 셀 블록이라고 판단된 경우 불량 메모리 셀 블록으로 지정함으로써 메모리 장치(10)의 독출 또는 기입 동작 수행 시 불량 메모리 셀 블록을 배제할 수 있다.
메모리 셀 어레이(11)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
로우 디코더(12)는 복수의 워드 라인을 통해 메모리 셀 어레이(11)와 연결된 구성으로, 대상 셀 스트링의 메모리 셀들에 독출 기준 전압 또는 오프셀 검출 전압을 인가할 수 있다. 로우 디코더(12)는 메모리 컨트롤러(20)의 커맨드에 기초하여 독출 기준 전압 또는 오프셀 검출 전압을 메모리 셀들에 인가할 수 있고, 워드 라인 어드레스에 기초하여 전압을 인가할 워드 라인을 특정할 수 있다. 대상 셀 스트링은 메모리 셀 블록 중 하드 오프셀의 개수를 카운팅하는 대상이 되는 셀 스트링으로, 대상 셀 스트링은 단수의 셀 스트링일 수 있지만, 이에 국한되지 않고 복수의 셀 스트링들로 구성될 수도 있다. 예시적으로, 대상 셀 스트링은 메모리 셀 블록 내의 스트링 선택 라인을 공유하는 셀 스트링의 집합일 수 있다. 이하 대상 셀 스트링은 하드 오프셀 카운팅 동작의 수행 대상인 단수 또는 복수의 셀 스트링을 지칭한다.
센싱 앰프(13)는 메모리 셀 어레이(11)와 연결되어 메모리 셀 어레이(11)에 저장된 데이터를 감지할 수 있다. 센싱 앰프(13)는 메모리 셀 어레이(11)로부터 출력된 전류와 기준 전류를 비교할 수 있고, 비교 결과에 기초하여 대상 메모리 셀에 기입된 데이터 상태를 판단할 수 있다. 예시적으로, 센싱 앰프(13)는 비교기를 포함할 수 있고, 메모리 셀 어레이(11)로부터 출력된 전류 레벨이 기준 전류보다 높은 경우 대상 메모리 셀은 온 셀(On-cell)이고, 출력된 전류 레벨이 기준 전류보다 낮은 경우 대상 메모리 셀은 오프 셀(Off-cell)이라고 판단할 수 있다.
페이지 버퍼(14)는 복수의 래치들을 포함할 수 있고, 복수의 래치들 중 적어도 일부에 센싱 앰프(13)로부터 출력되는 대상 메모리 셀의 데이터 상태에 기초하여 하드 오프셀 정보를 적어도 일시적으로 저장할 수 있다. 일실시예에 따르면, 페이지 버퍼(14)는 대상 셀 스트링의 메모리 셀들 중 하드 오프셀의 개수를 카운팅할 수 있다.
도 1을 참조하면, 페이지 버퍼(14)와 센싱 앰프(13)는 별개의 구성으로 도시되어 있지만, 이에 국한되지 않고, 페이지 버퍼(14)는 센싱 앰프(13)를 포함할 수 있고, 페이지 버퍼(14)는 메모리 셀 어레이(11)에 저장된 데이터를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(14)는 기입 드라이버로 동작하여 메모리 셀 어레이(11)에 저장하고자 하는 데이터를 입력시킬 수 있다.
메모리 컨트롤러(20)의 커맨드 생성부(21)는 소거 동작 수행 후 메모리 장치(10)에 하드 오프셀 검출 동작을 지시하기 위해 오프셀 검출 커맨드 신호를 생성할 수 있다. 오프셀 검출 커맨드 신호는 일련의 비트들로 구성된 코드일 수 있으며, 메모리 장치(10)는 오프셀 검출 커맨드 신호를 수신함으로써 오프셀 검출 동작을 수행하여 불량 메모리 셀 블록을 검출할 수 있다.
메모리 컨트롤러(20)의 오프셀 카운터(23)는 오프셀 커맨드 신호에 따라 대상 메모리 셀 블록의 일부 메모리 셀들으로부터 검출된 하드 오프셀 정보에 기초하여 일부 메모리 셀들에 존재하는 하드 오프셀의 개수를 카운팅할 수 있다. 하드 오프셀 정보는 대상 셀 스트링에 대한 독출 동작 수행 결과로 생성되는 정보로 독출 대상이 되는 메모리 셀이 하드 오프셀인지 여부를 나타내는 정보일 수 있다.
메모리 컨트롤러(20)의 불량 메모리 셀 블록 판단부(22)는 오프셀 카운터(23) 또는 페이지 버퍼(14)로부터 하드 오프셀 카운팅 정보를 수신함으로써 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다. 예시적으로, 대상 셀 스트링으로부터 카운팅된 하드 오프셀 개수가 기준 오프셀 개수보다 많은 경우에 응답하여 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록이라고 판단할 수 있다.
도 1에서,, 메모리 컨트롤러(20)의 커맨드 생성부(21), 오프셀 카운터(23), 및 불량 메모리 셀 블록 판단부(22)는 별개의 구성으로 도시되었으나, 하나의 하드웨어에 별개의 기능을 수행하는 소프트웨어 모듈을 지칭하는 구성일 수 있다.
도 2는 일실시예에 따른 메모리 장치(10)의 구성을 개략적으로 도시한 블록도이다.
도 2를 참고하면, 메모리 장치(10)는 메모리 셀 어레이(11), 로우 디코더(12), 센싱 앰프(13), 페이지 버퍼(14), 전압 생성부(15), 및 제어 로직(16)을 포함할 수 있다. 본 실시예에 따른 메모리 셀 어레이(11)는 도 1의 메모리 셀 어레이(11)의 일 예일 수 있고, 메모리 장치(10)의 구성은 도 2에 한정되지 않으며, 데이터 입출력부 등과 같은 다른 구성 요소를 더 포함할 수 있다.
메모리 셀 어레이(11)는 복수의 메모리 셀 블록들(BLK1, BLK2, BLKz)을 포함하고, 각각의 메모리 셀 블록은 복수의 메모리 셀들을 포함하는 복수의 셀 스트링들로 구성될 수 있다. 본 개시의 메모리 장치(10)는 대상 메모리 셀 블록의 일부 메모리 셀들에 대해 하드 오프셀 검출 동작을 수행할 수 있는데, 하드 오프셀 검출 동작은 셀 스트링 단위로 수행될 수 있다. 이하에서는 대상 셀 스트링은 하드 오프셀 검출 동작이 수행되는 일부 메모리 셀들의 집합으로 지칭할 수 있다. 메모리 셀 어레이(11)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(12)에 연결될 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 싱글 레벨 셀, 멀티 레벨 셀 또는 트리플 레벨 셀로 이용될 수 있다.
제어 로직(16)은 메모리 컨트롤러(20)로부터 수신한 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(11)에 데이터를 기입하거나, 메모리 셀 어레이(11)로부터 데이터를 독출하거나, 메모리 셀 어레이(11)에 저장된 데이터를 소거하기 위한 각종 신호를 출력할 수 있다. 아울러, 제어 로직(16)은 오프셀 검출 커맨드를 수신함으로써 오프셀을 검출하기 위한 각종 신호를 출력할 수 있다. 이로써, 제어 로직(16)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(16)에서 출력된 각종 제어 신호는 전압 생성부(15), 로우 디코더(12), 및 페이지 버퍼(14)에 제공될 수 있다. 구체적으로, 제어 로직(16)은 전압 생성부(15)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(12)에 로우 어드레스를 제공할 수 있으며, 페이지 버퍼(14)에 칼럼 어드레스를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(16)은 전압 생성부(15), 로우 디코더(12), 및 페이지 버퍼(14)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(15)는 전압 제어 신호를 기초로 하여 메모리 셀 어레이(11)에 대한 프로그램, 독출, 소거, 및 오프셀 독출 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(15)는 워드 라인들에 연결된 메모리 셀들 중 데이터를 독출하기 위한 대상 메모리 셀에 독출 기준 전압(VREAD)을 인가할 수 있고, 이 때, 대상 메모리 셀을 제외한 나머지 메모리 셀에는 소스(source)단과 드레인(drain)단 사이의 채널을 오픈시키기 위한 채널 오픈 전압(VOPEN)을 인가할 수 있다. 또한, 전압 생성부(15)는 스트링 선택 라인들을 구동하기 위한 스트링 선택 라인 구동 전압 및 그라운드 선택 라인들을 구동하기 위한 그라운드 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 전압 생성부(15)는 메모리 셀 어레이(11)에 제공할 GIDL(Gate Induced Drain Leakage) 소거 전압 및 하드 오프셀을 검출하기 위한 오프셀 검출 전압(VDET)을 더 생성할 수 있다.
아울러, 일실시예에 따른 전압 생성부(15)는 소거 동작을 수행하기 위해 메모리 셀 어레이(11)에 워드 라인 전압, 비트 라인 전압, 스트링 선택 라인 전압, 및 접지 선택 라인 전압을 인가할 수 있다.
로우 디코더(12)는 제어 로직(16)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들 중 오프셀 검출 동작을 수행할 워드 라인을 특정할 수 있다. 구체적으로, 오프셀 검출 동작을 수행할 대상 워드 라인에 오프셀 검출 전압(VDET)을 인가하고, 대상 워드 라인을 제외한 나머지 워드 라인들에는 채널 오픈 전압(VOPEN)을 인가할 수 있다. 또한, 로우 디코더(12)는 제어 로직(16)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 오프셀 검출을 수행할 대상 셀 스트링을 선택하기 위해 스트링 선택 라인들 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(14)는 메모리 셀 어레이(11)에 대한 하드 오프셀 검출 동작을 수행할 비트 라인(BL)을 결정할 수 있다. 페이지 버퍼(14)는 각 비트 라인(BL)에 연결된 셀 스트링으로부터 오프셀 검출 결과 정보를 수신할 수 있고, 오프셀 검출 결과를 복수의 래치들 중 적어도 하나의 래치에 저장할 수 있다. 예시적으로, 센싱 앰프(13)로부터 대상 메모리 셀이 하드 오프셀인지 여부에 관한 오프셀 검출 결과 정보를 수신할 수 있고, 대상 메모리 셀이 하드 오프셀인 경우 하드 오프셀 개수를 래치에 누적시켜 저장할 수 있다. 페이지 버퍼(14)는 대상 셀 스트링의 모든 워드 라인들에 대해 검출 동작을 수행하고, 래치에 누적된 하드 오프셀 개수 정보를 제어 로직(16)으로 전달할 수 있다.
센싱 앰프(13)는 대상 메모리 셀의 온 오프에 따라 구별되는 전류를 대상 셀 스트링으로부터 수신할 수 있다. 센싱 앰프(13)는 대상 셀 스트링으로부터 출력된 전류와 임계 전류를 비교함으로써 대상 메모리 셀인 온인지 오프인지 여부를 출력할 수 있다. 예시적으로, 출력된 전류가 임계 전류 미만인 경우, 대상 메모리 셀의 채널이 오픈되지 않았으므로 대상 셀 스트링으로부터 전류가 출력되지 않았다고 판단할 수 있다. 이에 따라, 대상 메모리 셀은 출력 전류가 임계 전류 미만인 경우 대상 메모리 셀을 하드 오프셀로 결정할 수 있다. 이에 반해, 출력된 전류가 임계 전류 이상인 경우, 대상 메모리 셀의 채널이 오픈되었으므로 대상 셀 스트링으로부터 전류가 출력되었다고 판단할 수 있다. 이에 따라, 대상 메모리 셀은 출력 전류가 임계 전류 이상인 경우 대상 메모리 셀을 정상 메모리 셀이라고 결정할 수 있다.
페이지 버퍼(14) 및 센싱 앰프(13)는 복수의 비트라인들(WL) 각각에 연결되어 있고, 대상 셀 스트링이 복수의 셀 스트링들로 구성된 경우 각 비트 라인에 연결된 페이지 버퍼(14)가 각 셀 스트링의 하드 오프셀 개수를 카운팅하고, 이를 합산한 하드 오프셀 개수를 대상 셀 스트링의 하드 오프셀 개수로 결정할 수 있다.
도 3은 일실시예에 따른 메모리 컨트롤러(20)의 구성을 개략적으로 도시한 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(20)는 커맨드 생성부(21), 불량 메모리 셀 블록 판단부(22), 및 오프셀 카운터(23)를 포함할 수 있다. 커맨드 생성부(21)는 호스트 장치의 요청에 응답하여 메모리 장치(10)에 커맨드 신호(CMD)를 출력할 수 있는데, 불량 메모리 셀 블록 검출 요청을 수신하는 경우에 응답하여 하드 오프셀 검출 동작을 지시하기 위한 오프셀 검출 커맨드 신호를 생성할 수 있다. 커맨드 생성부(21)는 커맨드 신호(CMD)와 함께 검출 대상이 되는 대상 메모리 셀 블록 및 대상 셀 스트링의 어드레스(ADDR)를 메모리 장치(10) 및 불량 메모리 셀 블록 판단부(22)로 출력할 수 있다. 아울러, 커맨드 생성부(21)는 메모리 장치(10)를 제어하기 위한 제어 신호(CTRL)를 메모리 장치(10)로 출력할 수 있다. 제어 신호(CTRL)는 메모리 장치(10)에서 워드 라인으로 인가되는 전압을 결정하기 위한 제어 신호일 수 있고, 예시적으로, 커맨드 생성부(21)는 소거 동작 수행 후 오프셀 검출 동작을 수행하는 경우, 소거된 메모리 셀의 문턱 전압 레벨과 하드 오프셀의 문턱 전압 레벨의 사이 값을 오프셀 검출 전압으로 설정할 수 있고, 오프셀 검출 전압을 워드 라인에 인가하기 위한 제어 신호를 출력할 수 있다.
오프셀 카운터(23)는 메모리 장치(10)로부터 대상 메모리 셀이 하드 오프셀인지 여부에 관한 하드 오프셀 정보를 데이터(DATA)로 수신할 수 있고, 대상 셀 스트링의 모든 메모리 셀들에 대해 하드 오프셀인지 여부를 판단하는 동안 대상 셀 스트링의 하드 오프셀을 카운트할 수 있다. 오프셀 카운터(23)는 대상 셀 스트링의 모든 하드 오프셀을 카운트 함으로써 카운팅 정보(CNT)를 생성하고, 불량 메모리 셀 블록 판단부(22)로 카운팅 정보(CNT)를 제공할 수 있다.
불량 메모리 셀 블록 판단부(22)는 페이지 버퍼(14) 또는 오프셀 카운터(23)로부터 카운팅 정보(CNT)를 수신하고, 카운팅된 하드 오프셀의 개수에 기초하여 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다. 구체적으로 살펴보면, 불량 메모리 셀 블록 판단부(22)는 대상 셀 스트링에 포함된 하드 오프셀의 개수와 대상 셀 스트링에 대응되는 오프셀 기준 개수를 비교할 수 있고, 하드 오프셀의 개수가 오프셀 기준 개수보다 많다고 판단한 경우 대상 메모리 셀 블록은 불량 메모리 셀 블록이라고 판단할 수 있다. 대상 메모리 셀 블록이 불량 메모리 셀 블록이라고 판단한 불량 메모리 셀 블록 판단부(22)는 호스트 장치 및/또는 메모리 장치(10)로 대상 메모리 셀 블록이 불량 메모리 셀 블록임을 지시하는 신호(SIG_불량 메모리 셀 블록)를 출력함으로써 대상 메모리 셀 블록에 데이터를 기입하거나 독출하는 동작을 차단할 수 있다. 메모리 컨트롤러(20)가 대상 메모리 셀 블록을 불량 메모리 셀 블록이라고 판단함으로써 독출 동작을 수행하는 중 UECC(Uncorrectable ECC) 발생을 사전에 차단할 수 있다.
도 4는 일실시예에 따른 수직 적층된 메모리 셀 어레이(11)를 도시한 도면이다.
도 4를 참조하면, 메모리 블록(BLK)은 낸드 스트링들(NS11 내지 NS33), 워드 라인들(WL1 내지 WL8), 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인들(GSL1 내지 GSL3), 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 메모리 블록(BLK)은 도 2의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인들(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
도 5는 일실시예에 따른 누설 워드 라인을 포함하는 셀 스트링을 도시한 도면이다. 도 6은 일실시예에 따른 워드 라인과 채널 사이에 누설이 발생한 메모리 셀을 도시한 도면이다.
도 5를 참조하면, 메모리 셀 블록에서 스트링 선택 라인(SSL)이 특정됨에 따라 메모리 장치(10)는 대상 셀 스트링을 선택할 수 있다. 예시적으로, 도 5의 스트링 선택 라인(SSL)이 특정됨으로써 독출, 프로그램 또는 소거 동작을 수행하기 위한 전압이 인가될 수 있고, 이에 따라 메모리 장치(10)는 대상 셀 스트링에 대해 독출, 프로그램 또는 소거 동작을 수행할 수 있다.
메모리 장치(10)는 비트 라인을 통해 소거 지시 전압을 메모리 셀 어레이(11)에 인가할 수 있고, GIDL 현상에 기초하여 소거 동작을 수행하는 경우, 기판(SUB)을 통해 소거 지시 전압을 인가하는 것에 비해 더 적은 전류로 소거 동작을 수행할 수 있다.
GIDL 소거 방식에 따르면, 셀 스트링의 양 끝단에 위치하는 접지 선택 라인(GSL) 및/또는 스트링 선택 라인(SSl)의 트랜지스터는 GIDL 트랜지스터의 동작을 수행할 수 있고, GIDL 트랜지스터의 드레인 전극(또는 소스 전극)에 소거 지시 전압이 인가되면, 게이트 전극에는 소거 지시 전압보다 낮은 레벨의 GIDL 전압이 인가될 수 있다. GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차가 GIDL 전류가 발생할 수 있는 전압 레벨 이상이면 GIDL 전류가 발생하고, GIDL 전류에 따른 홀들이 셀 스트링의 채널 영역에 생성됨으로써, 채널 영역이 충전될 수 있다. 이에 따라 본 개시의 메모리 장치(10)는 GIDL 현상에 기초하여 비트라인(BL) 및/또는 기판(SUB)을 통해 소거 동작을 수행할 수 있다.
메모리 셀 어레이(11)에 데이터를 프로그램, 독출, 및 소거 하는 과정에서 메모리 셀이 열화될 수 있고, 이에 따라 워드 라인과 채널 사이에 누설 전류가 발생할 수 있다. 즉, 워드 라인에 독출 또는 기입을 위한 전압이 인가되는 경우 채널로 전류가 누설될 수 있으며, 채널과 컨트롤 게이트(Control gate) 간의 포텐셜 차이에 기초하여 부유 게이트(Floating gate)에 전자가 터널링될지 여부가 결정되는 메모리 셀은 오동작을 수행할 가능성이 생기게 된다. 이하에서는 워드 라인과 채널 사이에 누설이 발생하게 되는 워드 라인을 누설 워드 라인, 누설이 발생하게 되는 메모리 셀을 누설 메모리 셀(500)이라 지칭한다.
예시적으로, 누설 워드 라인이 연결된 메모리 셀에 데이터를 기입하는 경우 누설 워드 라인과 드레인 단을 통해 양의 전압을 인가하고, 채널과 컨트롤 게이트의 포텐셜 차이에 기초하여 부유 게이트(Floating gate)로 전자를 터널링 시켜야 한다. 그러나, 누설 워드 라인과 채널 사이에 누설이 발생함에 따라 채널과 컨트롤 게이트(Control gate)의 높은 포텐셜 차이를 유도하지 못하므로 해당 메모리 셀에 데이터를 기입할 수 없게 된다.
도 7a는 비교 실시예에 따라 기판을 통해 소거 지시 전압이 입력되는 메모리 셀을 도시한 도면이고, 도 7b는 이에 따른 누설 워드 라인 및 정상 워드 라인의 전압 레벨을 도시한 도면이다.
메모리 장치(10)는 채널 홀을 통해 소거 지시 전압을 메모리 셀에 인가할 수 있다. 정상 메모리 셀에 소거 지시 전압이 인가된 경우 부유 게이트(Floating gate)에 트랩되었던 전자는 터널 옥사이드 층(Tunnel oxide)을 통해 부유 게이트 (Floating gate)외부로 빠져나가 메모리 장치(10)는 메모리 셀에 기입되었던 데이터를 소거할 수 있었다. 정상 메모리 셀에 소거 지시 전압이 인가되는 경우 워드 라인(WL)과 채널 홀(SUB)은 분리되어 있으므로, 채널 홀(SUB)을 통해 소거 지시 전압(Verase)이 메모리 셀에 인가되더라도 워드 라인 전압은 영향을 받지 않는 것이 이상적이나, 도 7b의 제1 시간 구간에서와 같이 하이 레벨의 소거 지시 전압이 인가되는 경우 정상 워드 라인의 전압도 따라서 올라가는 경우가 발생할 수 있다.
도 7a와 같이 누설 워드 라인(WL4)에 연결된 누설 메모리 셀(500)에 소거 지시 전압(Verase)이 인가된 경우 채널 홀(SUB)과 누설 워드 라인(WL4) 사이에는 누설 전류가 발생하므로, 채널 홀(SUB)을 통한 소거 지시 전압(Verase)의 일부가 누설 워드 라인(WL4)으로 인가될 수 있다. 이에 따라 도 7b의 제1 시간 구간에서와 같이 소거 동작을 수행하는 동안 누설 워드 라인(WL4)에는 정상 워드 라인보다 더 높은 전압이 인가될 수 있다.
도 7b의 제1 구간(T1)에서, 메모리 장치(10)가 기판을 통해 하이 레벨의 소거 지시 전압(Verase)을 메모리 셀에 인가하기 시작하는 경우 정상 워드 라인에도 소정의 전압이 인가될 수 있으나, 누설 워드 라인(WL4)은 기판(SUB)과 누설 워드 라인(WL4) 사이의 누설로 인하여 정상 워드 라인보다 더 높은 전압이 인가될 수 있다. 메모리 장치(10)가 제2 구간(T2)에서 메모리 장치(10)에 소거 지시 전압(Verase)을 인가하는 경우, 워드 라인에 연결된 패스 트랜지스터를 통해 인가된 전압의 일부가 빠져 나갈 수 있다. 이 때, 정상 워드 라인은 패스 트랜지스터를 통해 빠져나가는 전압이 소거 지시 전압(Verase)으로 인가되는 전압보다 더 많아 정상 워드 라인의 전압 레벨은 감소할 수 있다. 이에 반해, 누설 워드 라인(WL4)도 패스 트랜지스터를 통해 전압의 일부가 빠져 나갈 수 있으므로 누설 워드 라인(WL4)의 전압도 감소할 수 있다. 그러나, 누설 전류로 인해 정상 워드 라인에 비해 많은 전압이 인가되므로 패스 트랜지스터를 통해 빠져나가는 전압은 정상 워드 라인에서와 비교하여 적을 수 있다.
메모리 장치(10)는 제2 시간(T2)에서 소거 지시 전압(Verase)이 인가된 후 각 워드 라인의 전압을 측정할 수 있고, 워드 라인의 전압이 기준 전압(Vref) 보다 큰 워드 라인을 누설 워드 라인(WL4)이라고 판단할 수 있다. 즉, 메모리 장치(10)는 소거 지시 전압(Verase)이 인가되는 동안의 워드 라인들의 전압 레벨을 측정할 수 있고 워드 라인들의 전압 레벨에 기초하여 해당 메모리 셀 블록을 불량 메모리 셀 블록으로 처리할 지 여부를 결정할 수 있다.
도 8a는 본 개시의 일실시예에 따라 GIDL 소거 지시 전압(VGIDL)이 입력되는 메모리 셀을 도시한 도면이고, 도 8b는 이에 따른 누설 워드 라인(WL4) 및 정상 워드 라인의 전압 레벨을 도시한 도면이다.
본 개시의 일실시예에 따른 메모리 장치(10)는 비트 라인을 통해 소거 지시 전압을 인가할 수 있고, GIDL 현상에 기초하여 대상 셀 스트링의 메모리 셀들에 대해 소거 동작을 수행할 수 있다. 메모리 장치(10)는 소거 지시 전압을 인가함으로써 드레인 단과 소스 단 사이의 채널 형성을 유도할 수 있고, 이에 따라 부유 게이트(Floating gate)에 트랩된 전자가 터널 옥사이드 층(Tunnel Oxide)을 통해 외부로 빠져나갈 수 있다. 정상 메모리 셀에 GIDL 소거 지시 전압(VGIDL)이 인가되는 경우 워드 라인과 채널 홀은 분리되어 있으나, GIDL 소거 지시 전압(VGIDL) 인가로 인해 도 8b의 제3 시간에서와 같이 정상 워드 라인에서 소정의 전압 상승이 발생할 수 있다.
도 8a에서와 같이 누설 워드 라인(WL4)에 연결된 누설 메모리 셀(500)에 GIDL 소거 지시 전압(VGIDL)이 인가된 경우 누설 전류가 발생하므로, GIDL 소거 지시 전압(VGIDL)의 일부가 누설 워드 라인(WL4)으로 인가될 수 있다. 그러나, 도 7b에서와 달리 GIDL 소거 지시 전압(VGIDL)은 도 7b의 소거 지시 전압에 비해 매우 작은 전압 레벨일 수 있고, 이에 따른 누설 전류도 매우 작을 수 있다.
도 8b의 제1 구간에서, 메모리 장치(10)가 비트 라인을 통해 GIDL 소거 지시 전압(VGIDL)을 셀 스트링에 인가하기 시작하는 경우 정상 워드 라인에 소정의 전압이 인가될 수 있고, 낮은 레벨의 GIDL 소거 지시 전압(VGIDL)이 인가되므로 누설 워드 라인(WL4)에도 정상 워드 라인과 비슷한 레벨의 전압이 인가될 수 있다. 메모리 장치(10)가 제2 시간 구간에서 메모리 장치(10)에 소거 지시 전압을 인가하는 경우, 워드 라인에 연결된 패스 트랜지스터를 통해 인가된 전압의 일부가 빠져 나갈 수 있다. 이 때, GIDL 소거 지시 전압(VGIDL)은 로우 레벨의 전압이므로, 누설 워드 라인(WL4)과 정상 워드 라인의 전압 레벨을 유사할 수 있다.
따라서, 메모리 장치(10)가 GIDL 소거 지시 전압(VGIDL)을 인가함으로써 소거 동작을 수행하는 경우 소거 동작을 수행하는 동안 누설 워드 라인(WL4)과 정상 워드 라인의 전압 레벨 차이는 누설 워드 라인(WL4)을 검출할 수 있을 정도로 크지 않을 수 있다. 즉, 도 7a 및 도 7b에서 선술한 불량 메모리 셀 블록 판단 방법으로는 GIDL 소거 지시 전압(VGIDL)이 인가되어 소거 동작이 수행되는 메모리 셀 블록에 대해 불량 메모리 셀 블록을 검출하기 용이하지 않을 수 있다. 따라서, 이하에서 설명하는 불량 메모리 셀 블록 검출 방법은 메모리 장치(10)가 낮은 전압 레벨의 GIDL 소거 지시 전압(VGIDL)을 인가함으로써 소거 동작을 수행할 때 불량 메모리 셀 블록을 검출하는 방법이므로, 이하 설명하는 소거 동작은 GIDL 소거 지시 전압(VGIDL)에 기초하여 수행되는 소거 동작임을 전제로 한다.
도 9는 일실시예에 따른 불량 메모리 셀 블록 검출 방법을 도시한 순서도이다.
도 1 및 도 9를 참조하면, 소거 동작 수행 후 비휘발성 메모리 시스템은 대상 셀 스트링 중 하드 오프셀이 있는지 여부를 판단한 후, 대상 셀 스트링의 하드 오프셀 개수에 기초하여 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다. 하드 오프셀은 채널 홀에 누설이 발생함으로써 드레인 단과 소스 단 사이의 전류 채널을 생성하기 위한 문턱 전압이 정상 메모리 셀에 비해 높은 메모리 셀일 수 있다.
단계(S10)에서, 메모리 장치(10)는 소거 동작 수행 후 독출 기준 전압과 상이한 오프셀 검출 전압에 기초하여 대상 셀 스트링에 연결된 복수의 메모리 셀들에 대한 독출 동작을 수행할 수 있다. 독출 기준 전압은 독출 동작 수행 시 데이터가 기입되지 않은 오프셀과 데이터가 기입된 온셀을 구분하기 위해 독출 대상 워드 라인으로 입력되는 전압일 수 있다. 오프셀 검출 전압은 독출 기준 전압과 상이한 기준 전압으로 하드 오프셀과 정상 메모리 셀을 구분하기 위해 검출 대상 워드 라인으로 입력되는 전압일 수 있다.
단계(S20)에서, 메모리 시스템은 독출 동작 수행 결과에 기초하여 대상 메모리 셀이 하드 오프셀인지 여부를 판단할 수 있고, 대상 셀 스트링의 하드 오프셀 개수를 카운팅할 수 있다. 독출 동작 수행 결과는 오프셀 검출 전압이 대상 메모리 셀에 인가됨으로써 대상 메모리 셀의 소스 단과 드레인 단 사이의 채널이 오픈되었는지 여부를 나타내는 정보일 수 있다. 메모리 시스템은 대상 메모리 셀의 채널이 오픈되지 않은 경우 대상 메모리 셀은 하드 오프셀이라고 판단할 수 있다.
단계(S30)에서, 메모리 시스템은 카운팅된 하드 오프셀의 개수에 기초하여 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다. 메모리 컨트롤러(20)가 메모리 셀 블록이 불량 메모리 셀 블록이라고 판단한 경우 메모리 장치(10) 또는 호스트 장치로 해당 메모리 셀 블록이 불량 메모리 셀 블록임을 지시하는 신호를 송신함으로써 해당 메모리 셀 블록에 데이터 기입 및 데이터 독출을 차단할 수 있다. 이에 따라, 본 개시의 메모리 시스템은 하드 오프셀로부터 데이터를 잘못 독출함으로써 UECC가 발생하는 것을 사전에 차단할 수 있다.
도 10은 일실시예에 따른 데이터가 소거된 정상 메모리 셀과 하드 오프셀의 문턱 전압 레벨을 도시한 도면이다.
메모리 컨트롤러(20)의 커맨드 생성부(21)는 호스트로부터 불량 메모리 셀 블록 검출 지시를 수신한 경우에 응답하여 오프셀 검출 커맨드 신호를 생성할 수 있다. 오프셀 검출 커맨드 신호는 일련의 비트들로 구성된 코드일 수 있으며, 메모리 장치(10)가 하드 오프셀 검출 동작을 수행하도록 지시하는 커맨드 신호일 수 있다. 아울러, 커맨드 생성부(21)는 메모리 장치(10)가 하드 오프셀 검출 동작을 수행할 수 있도록 오프셀 검출 전압을 설정하기 위한 커맨드를 생성할 수 있다.
도 10을 참조하면, 하드 오프셀(1020)의 문턱 전압은 정상 소거된 메모리 셀(1010)의 문턱 전압에 비해 높은 전압 레벨을 가질 수 있고, 정상 소거된 메모리 셀(1010)은 데이터가 기입되지 않은 메모리 셀과 같은 레벨의 문턱 전압을 가질 수 있다. 따라서, 메모리 장치(10)가 오프셀 검출 커맨드 신호를 수신한 경우, 전압 생성부(15)는 정상 소거된 메모리 셀(1010)의 문턱 전압과 하드 오프셀(1020)의 문턱 전압 사이의 전압을 오프셀 검출 전압으로 출력하고, 로우 디코더(12)가 대상 워드 라인으로 오프셀 검출 전압을 인가함으로써 메모리 장치(10)는 대상 워드 라인에 연결된 대상 메모리 셀이 하드 오프셀인지 여부를 판단할 수 있다. 이 때, 대상 워드 라인을 제외한 나머지 워드 라인에는 채널 오픈 전압을 인가함으로써 대상 메모리 셀을 제외한 나머지 메모리 셀들의 소스 단 및 드레인 단 사이의 전류 채널을 오픈시킬 수 있다.
도 11은 일실시예에 따른 누설 워드 라인 및 정상 워드 라인 각각에 오프셀 검출 전압(VDET) 및 채널 오픈 전압(VOPEN)이 인가되는 셀 스트링을 도시한 도면이다.
도 11를 참조하면, 메모리 장치(10)는 대상 워드 라인을 통해 하드 오프셀인지 여부를 검출하고자 하는 대상 메모리 셀에 오프셀 검출 전압(VDET)을 인가할 수 있고, 나머지 워드 라인들을 통해 채널 오픈 전압(VOPEN)을 인가할 수 있다. 도 11은 설명을 위해 하나의 워드 라인에만 채널 오픈 전압(VOPEN)이 인가된 것을 도시하였지만, 본 개시의 메모리 장치(10)는 대상 워드 라인을 제외한 모든 워드 라인에 채널 오픈 전압(VOPEN)을 인가할 수 있다.
도 11의 예시에 따르면, 제1 비트 라인(BL1)은 채널 홀과 워드 라인 사이의 누설이 발생하지 않은 메모리 셀들을 포함하는 셀 스트링과 연결될 수 있으나, 제2 비트 라인(BL2)은 채널 홀과 워드 라인 사이의 누설이 발생한 누설 메모리 셀이 포함된 셀 스트링과 연결될 수 있다. 이 때, 제1 비트 라인(BL1)에 연결된 셀 스트링은 제1 채널 홀(CH1)을 공유할 수 있고, 제2 비트 라인(BL2)에 연결된 셀 스트링은 제2 채널 홀(CH2)을 공유할 수 있다.
메모리 장치(10)가 제3 워드 라인(WL3)에 연결된 메모리 셀들이 하드 오프셀인지 여부를 판단하기 위해 제3 워드 라인(WL3)으로 오프셀 검출 전압(VDET)을 인가하는 경우 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들로는 채널 오픈 전압(VOPEN)을 인가할 수 있다. 제1 채널(CH1)을 공유하는 메모리 셀들 중 워드 라인을 통해 채널 오픈 전압(VOPEN)을 입력 받은 메모리 셀들은 전류 채널이 형성될 수 있다. 이 때, 제3 워드 라인(WL3)과 연결되어 오프셀 검출 전압(VDET)이 인가된 메모리 셀이 정상 소거된 경우 오프셀 검출 전압(VDET)은 정상 소거된 메모리 셀의 문턱 전압보다 높으므로 전류 채널을 형성할 수 있다. 따라서, 정상 소거된 메모리 셀들을 포함하는 셀 스트링은 전류 채널을 형성하므로 제3 워드 라인(WL3)에 연결된 메모리 셀은 하드 오프셀이 아님을 지시하는 전류가 출력될 수 있다.
이에 반해, 제2 채널(CH2)을 공유하고 있는 셀 스트링에서는 제4 워드 라인(WL4)에 연결된 누설 메모리 셀로 인해 메모리 장치(10)는 제3 워드 라인(WL3)에 연결된 대상 메모리 셀이 하드 오프셀이라고 판단할 수 있다.
도 12a는 도 11의 일실시예에 따라 누설 워드 라인 및 정상 워드 라인 각각에 전압이 인가됨으로써 검출 대상 워드 라인과 채널 사이의 전압 차이를 비교한 테이블이고, 도 12b는 메모리 셀 어레이(11)에 인가되는 전압들 간의 전압 레벨 차이를 도시한 그래프이다.
도 11의 일실시예에 따른 메모리 셀 어레이(11)에서 제1 비트 라인(BL1)에 연결된 셀 스트링에는 누설 메모리 셀이 존재하지 않고, 제2 비트 라인(BL2)에 연결된 셀 스트링에는 누설 메모리 셀이 제4 워드 라인(WL4)과 연결되어 있다. 메모리 장치(10)는 제3 워드 라인(WL3)에 연결된 메모리 셀들에 대해 하드 오프셀 검출 동작을 수행할 수 있고, 제3 워드 라인(WL3)을 통해 오프셀 검출 전압(VDET)을 인가할 수 있다. 이 때, 메모리 장치(10)는 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들에 채널 오픈 전압(VOPEN)을 인가할 수 있고, 누설 메모리 셀에도 채널 오픈 전압(VOPEN)이 인가된다. 도 12a를 참조하면, 누설 메모리 셀에 채널 오픈 전압(VOPEN)이 인가된 경우, 워드 라인의 인가 전압의 적어도 일부가 제2 채널로 누설될 수 있고, 제2 채널의 전압과 제4 워드 라인(WL4)의 전압이 같아질 수 있다. 도 12의 일실시예에 따르면, 제2 채널의 전압과 제4 워드 라인(WL4)의 전압이 누설로 인하여 같아지는 것으로 설명되지만, 이에 국한되지 않고, 제1 채널의 전압 레벨과 제4 워드 라인(WL4)의 전압 레벨의 사이 전압 레벨을 가질 수 있다.
도 12a 및 도 12b를 참조하면, 제1 채널을 공유하는 셀 스트링에는 누설 전류가 발생하지 않으므로, 제1 채널은 독출 동작 시 형성되는 기판 전압(VSUB)이 인가되어 있을 수 있으나, 제2 채널을 공유하는 셀 스트링에는 누설 전류가 발생하므로, 제2 채널은 채널 오픈 전압(VOPEN)에 상응하는 전압이 인가되어 있을 수 있다. 이 때, 메모리 셀의 워드 라인으로부터 인가되는 전압과 채널에 인가된 전압의 포텐셜 차이에 기초하여 소스 단과 드레인 단의 전류 채널 형성 여부가 결정될 수 있다. 제1 채널에 연결된 메모리 셀 중 검출하고자 하는 대상 메모리 셀의 워드 라인과 채널의 포텐셜 차이는 오프셀 검출 전압(VDET)과 기판 전압(VSUB)의 차이에 상응할 수 있다. 오프셀 검출 전압(VDET)과 기판 전압(VSUB)의 차이는 정상 소거된 메모리 셀의 문턱 전압보다 높을 수 있으므로, 이 때 메모리 셀의 전류 채널은 오픈될 수 있다.
이에 반해, 제2 채널에 연결된 메모리 셀 중 대상 메모리 셀의 워드 라인과 채널의 포텐셜 차이는 오프셀 검출 전압(VDET)과 채널 오픈 전압(VOPEN)의 차이에 상응할 수 있다. 도 12b의 일실시예에 따르면, 채널 오픈 전압(VOPEN)이 오프셀 검출 전압(VDET)에 비해 높아 포텐셜 차이는 음의 값을 가질 수 있다. 따라서, 오프셀 검출 전압(VDET)과 채널 오픈 전압(VOPEN)의 차이는 대상 메모리 셀의 문턱 전압보다 낮으므로 전류 채널을 형성할 수 없게 된다. 도 12b의 일실시예는 오프셀 검출 전압(VDET)이 채널 오픈 전압(VOPEN)보다 낮게 설정되어 있지만, 이에 국한되지 않고, 채널 오픈 전압(VOPEN)보다 높지만 오프셀 검출 전압(VDET)과 채널 오픈 전압(VOPEN)의 차이가 소거된 메모리 셀의 문턱 전압보다 낮게 형성될 수 있다.
즉, 본 개시의 하드 오프셀 검출 방법에 따르면, 채널을 공유하는 메모리 셀들 중 적어도 하나에 전류 누설이 발생한 경우 전류 누설이 발생하지 않은 메모리 셀에 대해 검출 동작을 수행할 때에도 채널의 전압 레벨이 상승되어 있으므로 하드 오프셀들의 전류 채널을 형성하기 위한 문턱 전압은 높아지게 된다. 따라서, 누설이 발생하게 된 경우 메모리 장치(10)는 채널에서 공유하고 있는 메모리 셀들 중 적어도 하나를 하드 오프셀이라고 판단할 수 있다.
도 13은 일실시예에 따라 대상 셀 스트링에서 하드 오프셀 판단 방법을 도시한 순서도이다.
본 개시의 대상 셀 스트링은 복수의 워드 라인들과 연결되어 있으며, 복수의 워드 라인들을 통해 오프셀 검출 전압을 인가 받음으로써 메모리 장치(10)는 각 워드 라인에 연결된 메모리 셀이 하드 오프셀인지 여부를 판단할 수 있다. 예시적으로, 로우 디코더(12)는 대상 셀 스트링과 연결된 워드 라인에 순차적으로 오프셀 검출 전압을 인가할 수 있고, 센싱 앰프(13)는 대상 셀 스트링으로부터 출력된 전류 레벨에 기초하여 대상 메모리 셀이 하드 오프셀인지 여부를 판단할 수 있다.
하드 오프셀 검출 동작을 수행할 것을 지시받은 메모리 장치(10)는 대상 셀 스트링에 연결된 제1 워드 라인부터 순차적으로 하드 오프셀 검출 동작을 수행할 수 있다. 단계(S110)에서, 메모리 장치(10)는 대상 워드 라인에 오프셀 검출 전압을 인가할 수 있다. 메모리 장치(10)가 오프셀 검출 커맨드 신호를 수신한 경우, 전압 생성부(15)는 오프셀 검출 전압은 출력하고, 로우 디코더(12)가 수신된 로우 어드레스에 기초하여 대상 워드 라인으로 오프셀 검출 전압을 인가할 수 있다.
단계(S120)에서, 메모리 장치(10)는 대상 워드 라인을 통해 대상 메모리 셀로 오프셀 검출 전압이 인가됨으로 대상 셀 스트링으로부터 출력된 전류 레벨을 측정할 수 있다. 이 때, 대상 워드 라인을 제외한 나머지 워드 라인들로는 채널 오픈 전압이 인가되므로 나머지 워드 라인들에 연결된 메모리 셀들의 채널은 오픈되므로 전류가 도통될 수 있고, 오프셀 검출 전압이 인가된 대상 메모리 셀의 채널이 오픈되는지에 따라 대상 셀 스트링은 서로 다른 전류 레벨을 출력할 수 있다. 예시적으로, 대상 메모리 셀의 문턱 전압이 오프셀 검출 전압보다 낮은 경우 대상 메모리 셀의 채널은 오픈되고, 이에 따라 셀 스트링은 하이 전류 레벨을 출력할 수 있다.
단계(S130)에서, 센싱 앰프(13)는 대상 셀 스트링으로부터 출력된 전류와 미리 지정된 임계 전류를 비교할 수 있다. 센싱 앰프(13)는 출력 전류가 임계 전류보다 크다고 판단한 경우와 출력 전류가 임계 전류보다 작거나 같다고 판단한 경우 서로 다른 레벨의 전류/전압을 출력하는 비교기(comparator) 회로일 수 있다.
센싱 앰프(13)가 출력 전류가 임계 전류보다 크다고 판단한 경우 단계(S140)에서, 정상 소거 셀임을 지시하는 비교 결과를 출력할 수 있고, 출력 전류가 임계 전류보다 작거나 같다고 판단한 경우 단계(S150)에서, 하드 오프셀임을 지시하는 비교 결과를 출력할 수 있다. 예시적으로, 센싱 앰프(13)는 하이 전압 레벨의 비교 결과를 출력함으로써 메모리 장치(10)는 대상 메모리 셀이 정상 소거 셀이라고 판단할 수 있고, 로우 전압 레벨의 비교 결과를 출력함으로써 대상 메모리 셀은 하드 오프셀이라고 판단할 수 있다.
메모리 장치(10) 또는 메모리 컨트롤러(20)는 대상 메모리 셀이 하드 오프셀이라고 판단된 경우 하드 오프셀 개수를 하나씩 누적시켜 카운팅하고, 다음 워드 라인에 대해서도 반복적으로 하드 오프셀 검출 동작을 수행함으로써 대상 셀 스트링의 하드 오프셀의 개수를 카운팅할 수 있다.
도 14는 일실시예에 따른 불량 메모리 셀 블록 판단 방법을 도시한 순서도이다.
도 9 및 도 14를 참조하면, 본 개시의 메모리 컨트롤러(20)는 각 셀 스트링에 대응하여 저장된 오프셀 기준 개수와 단계(S20)에서 카운팅한 하드 오프셀 개수를 비교함으로써 해당 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다.
단계(S310)에서, 메모리 컨트롤러(20)는 메모리 셀 어레이(11)의 오프셀 정보 저장 블록으로부터 대상 셀 스트링에 대응하는 오프셀 기준 개수를 로드할 수 있다. 오프셀 정보 저장 블록은 오프셀 정보를 저장한 메모리 셀 블록일 수 있고, 오프셀 정보는 후술하는 도 15와 같은 메모리 장치(10) 공정 후 메모리 셀 블록들의 셀 스트링들 각각에 대해 측정한 오프셀 기준 개수를 저장한 데이터 테이블일 수 있다. 공정 후 워드 라인으로부터 채널 홀에 전류가 누설되는 불량이 아닌 기판에 셀 스트링이 연결되지 않은 오프 스트링(Off-string)으로 인한 불량으로 하드 오프셀이 발생할 수 있으나, 이는 채널 홀로 전류가 누설되는 불량보다는 상대적으로 데이터의 기입 또는 독출에 덜 치명적일 수 있다. 오프셀 정보는 상기 오프 스트링(Off-string)으로 인한 불량으로 발생한 셀 스트링의 오프셀 개수가 오프셀 기준 개수로 저장된 정보일 수 있다.
단계(S320)에서, 메모리 컨트롤러(20)는 각 셀 스트링에 대응하는 오프셀 기준 개수와 단계(S20)에서 카운팅한 하드 오프셀 개수를 비교할 수 있다. 채널 홀에 전류 누설이 발생하지 않은 경우, 대상 셀 스트링에 하드 오프셀이 검출되었더라도 오프셀 기준 개수와 카운팅된 하드 오프셀 개수가 같거나 적을 수 있다.
따라서, 단계(S330)에서, 메모리 컨트롤러(20)는 대상 셀 스트링의 하드 오프셀 개수가 오프셀 기준 개수와 큰 경우 대상 셀 스트링이 포함된 메모리 셀 블록 전체를 불량 메모리 셀 블록으로 판단할 수 있고, 단계(S340)에서, 메모리 컨트롤러(20)는 하드 오프셀 개수가 오프셀 기준 개수보다 작거나 같은 경우 정상 셀 스트링이라고 판단하고, 다음 셀 스트링에 대해 하드 오프셀을 카운팅할 수 있다.
도 15는 일실시예에 따른 오프셀 정보 저장 블록에 저장된 오프셀 정보를 도시한 테이블이다.
일실시예에 따른 메모리 컨트롤러(20)는 오프셀 정보에 저장된 오프셀 기준 개수에 기초하여 대상 셀 스트링이 포함된 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다. 도 15에 따르면, 대상 셀 스트링은 스트링 선택 라인을 공유하는 셀 스트링들의 집합일 수 있으며, 메모리 장치(10)는 해당 스트링 선택 라인에 오픈 전압을 인가함으로써 대상 셀 스트링에 대해 하드 오프셀 검출 동작을 수행할 수 있다.
메모리 컨트롤러(20) 또는 메모리 장치(10)에 의해 하드 오프셀을 검출하고자 하는 셀 스트링의 어드레스가 스트링 선택 라인의 어드레스에 의해 특정된 경우 대상 셀 스트링에 대해 하드 오프셀을 카운트 하고, 메모리 컨트롤러(20)는 오프셀 정보로부터 해당 스트링 선택 라인의 어드레스에 대응하는 오프셀 기준 개수를 카운팅할 수 있다. 예시적으로, 메모리 컨트롤러(20) 또는 메모리 장치(10)가 제2 메모리 블록의 제3 스트링 선택 라인에 연결된 셀 스트링 그룹에 대해 하드 오프셀 검출을 지시하는 경우, 메모리 장치(10)는 대상 셀 스트링의 하드 오프셀을 카운팅할 수 있다. 이 때, 도 15의 일실시예에 따르면, 오프셀 정보로 제2 메모리 셀 블록의 제3 스트링 선택 라인에 연결된 셀 스트링 그룹의 오프셀 기준 개수는 2개이므로, 메모리 컨트롤러(20)는 카운팅된 하드 오프셀 개수가 2개보다 많은지 여부를 판단할 수 있다. 메모리 컨트롤러(20)가 카운팅된 하드 오프셀 개수가 2개보다 많다고 판단한 경우 제2 메모리 블록을 불량 메모리 셀 블록 처리할 수 있다.
도 16은 일실시예에 따른 메모리 컨트롤러(20) 및 메모리 장치(10)의 동작 순서를 도시한 순서도이다.
단계(S1610)에서, 메모리 컨트롤러(20)는 호스트 장치로부터 하드 오프셀 검출 지시를 수신하는 경우 또는 미리 지정된 주기마다 오프셀 검출 커맨드를 생성할 수 있다. 오프셀 검출 커맨드는 메모리 장치(10)에 하드 오프셀 검출 동작을 지시하기 위한 신호로 일련의 비트들로 구성된 코드일 수 있다. 단계(S1620)에서, 메모리 컨트롤러(20)는 오프셀 검출 커맨드를 생성한 후 메모리 장치(10)로 오프셀 검출 커맨드를 송신할 수 있다.
단계(S1630)에서, 메모리 장치(10)는 오프셀 검출 커맨드를 수신함으로써 하드 오프셀 검출을 수행할 수 있다. 메모리 장치(10)는 오프셀 검출 전압을 대상 메모리 셀 블록 중 적어도 일부인 대상 셀 스트링의 메모리 셀들로 하나씩 인가할 수 있고, 각 메모리 셀들이 하드 오프셀인지 여부를 판단할 수 있다.
단계(S1640)에서, 메모리 장치(10)의 페이지 버퍼(14)는 대상 셀 스트링의 하드 오프셀 개수를 카운팅할 수 있고, 단계(S1650)에서 메모리 장치(10)는 카운팅된 대상 셀 스트링의 하드 오프셀 개수를 메모리 컨트롤러(20)로 전송할 수 있다. 메모리 장치(10)의 페이지 버퍼(14)는 복수의 래치들을 포함할 수 있고, 센싱 앰프(13)로부터 메모리 셀이 하드 오프셀이라는 정보를 수신하는 경우에 응답하여 카운팅 횟수를 하나씩 올려 저장할 수 있다.
단계(S1660)에서, 메모리 컨트롤러(20)는 오프셀 개수 정보를 로드하고, 하드 오프셀 개수와 비교하며, 단계(S1670)에서, 메모리 컨트롤러(20)는 비교 결과에 기초하여 대상 셀 스트링이 포함된 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다.
도 17은 다른 일실시예에 따른 메모리 컨트롤러(20) 및 메모리 장치(10)의 동작 순서를 도시한 순서도이다.
도 16의 일실시예에서 메모리 장치(10)의 페이지 버퍼(14)는 대상 셀 스트링의 하드 오프셀 개수를 카운팅할 수 있지만, 도 17을 참조하면, 본 개시의 메모리 장치(10)는 하드 오프셀 검출 동작을 수행할 때마다 하드 오프셀 정보를 메모리 컨트롤러(20)로 송신할 수 있다. 단계(S1710) 내지 단계(S1730)은 도 16에서 선술하였으므로 자세한 설명은 생략한다.
단계(S1740)에서, 메모리 장치(10)는 대상 셀 스트링에 대해 하드 오프셀 검출 동작을 수행하고, 대상 메모리 셀이 하드 오프셀인지 여부를 하드 오프셀 정보로 하여 메모리 컨트롤러(20)로 전송할 수 있다. 단계(S1750)에서, 메모리 컨트롤러(20)는 대상 메모리 셀이 하드 오프셀임을 지시하는 신호를 수신하는 경우에 응답하여 메모리 컨트롤러(20)의 오프셀 카운터(23)는 하드 오프셀 개수를 하나씩 누적시킬 수 있다.
단계(S1760)에서, 메모리 컨트롤러(20)는 대상 셀 스트링의 모든 메모리 셀에 대해 하드 오프셀 검출 동작을 수행하였다는 종료 신호를 수신한 경우에 응답하여 오프셀 기준 개수와 카운팅된 하드 오프셀 개수를 비교할 수 있다.
단계(S1770)에서, 메모리 컨트롤러(20)는 오프셀 기준 개수와 하드 오프셀 개수의 비교 결과에 기초하여 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단할 수 있다.
도 18은 일실시예에 따른 C2C(chip to chip) 구조의 메모리 장치를 도시한 도면이다.
도 18를 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 18에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 18를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 18를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 18를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 비휘발성 메모리 시스템에 의해 불량 메모리 셀 블록을 검출(detect)하는 방법에 있어서,
    소거 동작 수행 후, 데이터가 기입되지 않은 오프셀과 데이터가 기입된 온셀을 구분하는 독출 기준 전압과 상이한 오프셀(off-cell) 검출 전압에 기초하여 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들에 대한 독출 동작을 수행하는 단계;
    상기 독출 동작의 수행 결과에 기초하여 상기 메모리 셀들 중 상기 오프셀 검출 전압보다 높은 문턱 전압을 갖는 하드 오프셀(hard off-cell)의 개수를 카운팅하는 단계;
    상기 카운팅된 하드 오프셀의 개수에 기초하여 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 단계
    를 포함하는 불량 메모리 셀 블록 검출 방법.
  2. 제1항에 있어서,
    상기 독출 동작을 수행하는 단계는,
    상기 소거 동작 수행 후 소거된 메모리 셀의 문턱 전압 레벨과 하드 오프셀의 문턱 전압 레벨의 사이 값을 상기 오프셀 검출 전압으로 설정하는 단계
    를 포함하는 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  3. 제1항에 있어서,
    상기 독출 동작을 수행하는 단계는,
    상기 오프셀 검출 전압을 대상 메모리 셀 블록에 연결된 복수의 워드 라인들 각각으로 인가하는 단계; 및
    상기 워드 라인들 각각에 상기 오프셀 검출 전압을 인가함으로써 대상 메모리 셀에 연결된 셀 스트링으로부터 출력되는 전류를 측정하는 단계
    를 포함하는 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  4. 제3항에 있어서,
    상기 하드 오프셀 개수를 카운팅하는 단계는,
    상기 출력된 전류에 기초하여 메모리 셀이 하드 오프셀인지 여부를 판단하는 단계
    를 포함하는 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  5. 제4항에 있어서,
    상기 하드 오프셀인지 여부를 판단하는 단계는,
    상기 출력된 전류가 임계 전류 미만인 경우에 응답하여 상기 오프셀 검출 전압이 인가된 워드라인에 연결된 메모리 셀을 상기 하드 오프셀로 결정하는 단계
    를 포함하는 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  6. 제1항에 있어서,
    상기 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 단계는,
    상기 카운트된 하드 오프셀의 개수와 오프셀 기준 개수를 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 단계
    를 포함하는 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  7. 제6항에 있어서,
    상기 오프셀 기준 개수는,
    상기 대상 메모리 셀 블록의 스트링 선택 라인들 각각에 대응하는 메모리 셀들 중 초기 오프셀 개수인 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  8. 제6항에 있어서,
    상기 비교 결과에 기초하여 상기 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 단계는,
    상기 카운트된 하드 오프셀의 개수가 상기 오프셀 기준 개수를 초과한다고 판단하는 경우에 응답하여 상기 메모리 셀 블록을 불량 메모리 셀 블록으로 판단하는 단계
    를 포함하는 것을 특징으로 하는 불량 메모리 셀 블록 검출 방법.
  9. 복수의 메모리 셀 블록들을 포함하는 메모리 장치; 및
    상기 메모리 장치에 커맨드 신호를 송신함으로써 상기 메모리 장치로부터 데이터를 수신하는 메모리 컨트롤러
    를 포함하고,
    상기 메모리 컨트롤러는,
    소거 동작 수행 후 상기 메모리 장치에 하드 오프셀 검출 동작을 지시하기 위한 오프셀 검출 커맨드 신호를 상기 메모리 장치로 출력하는 커맨드 생성부; 및
    상기 오프셀 검출 커맨드 신호에 따라 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들로부터 카운팅된 하드 오프셀(hard off-cell)의 개수에 기초하여 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부에 관한 신호를 출력하는 불량 메모리 셀 블록 판단부를 포함하며,
    상기 메모리 장치는,
    상기 오프셀 검출 커맨드 신호를 수신한 경우에 응답하여 데이터가 기입되지 않은 오프셀과 데이터가 기입된 온셀을 구분하는 독출 기준 전압과 상이한 오프셀 검출 전압으로 상기 일부 메모리 셀들에 대한 독출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  10. 제9항에 있어서,
    상기 메모리 장치는,
    상기 오프셀 검출 커맨드 신호를 수신한 경우에 응답하여 소거된 메모리 셀의 문턱 전압 레벨과 하드 오프셀의 문턱 전압 레벨의 사이 값을 상기 오프셀 검출 전압으로 출력하는 전압 생성부
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  11. 제9항에 있어서,
    상기 메모리 장치는,
    대상 셀 스트링들의 메모리 셀들에 복수의 워드 라인들이 연결됨으로써 상기 메모리 셀들에 전압이 인가되는 메모리 셀 어레이;
    상기 복수의 워드 라인들 중 대상 워드 라인을 통해 대상 메모리 셀로 상기 오프셀 검출 전압을 인가하는 로우 디코더; 및
    상기 대상 워드 라인을 통해 상기 오프셀 검출 전압을 인가함으로써 상기 대상 셀 스트링으로부터 출력되는 전류를 수신하는 센싱 앰프
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  12. 제11항에 있어서,
    상기 센싱 앰프는,
    상기 출력된 전류에 기초하여 상기 대상 메모리 셀이 하드 오프셀인지 여부에 관한 신호를 출력하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  13. 제12항에 있어서,
    상기 센싱 앰프는,
    상기 출력된 전류가 임계 전류 미만인 경우에 응답하여 상기 대상 메모리 셀이 하드 오프셀임을 지시하는 신호를 출력하는 것을 특징으로 비휘발성 메모리 시스템.
  14. 제9항에 있어서,
    상기 메모리 장치는,
    상기 독출 동작 수행 결과에 기초하여 상기 일부 메모리 셀들 중 하드 오프셀의 개수를 카운팅하는 페이지 버퍼
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  15. 제9항에 있어서,
    상기 메모리 컨트롤러는,
    독출 동작 수행 결과를 수신하고, 상기 독출 동작 수행 결과에 기초하여 상기 일부 메모리 셀들 중 하드 오프셀의 개수를 카운팅하는 오프셀 카운터
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  16. 제9항에 있어서,
    상기 메모리 장치는,
    블록 어드레스, SSL 어드레스, 및 상기 블록 어드레스, 상기 SSL 어드레스에 대응되는 오프셀 기준 개수 정보를 저장하는 오프셀 정보 저장 블록
    을 포함하고,
    상기 불량 메모리 셀 블록 판단부는,
    상기 오프셀 정보 저장 블록으로부터 수신한 오프셀 기준 개수와 상기 하드 오프셀의 개수를 비교함으로써 상기 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 것
    을 특징으로 하는 비휘발성 메모리 시스템.
  17. 제16항에 있어서,
    상기 오프셀 정보 저장 블록은,
    상기 메모리 셀 블록들의 스트링 선택 라인들 각각에 대응하는 초기 오프셀 개수를 상기 블록 어드레스 및 상기 SSL 어드레스에 대응시켜 저장되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  18. 제16항에 있어서,
    상기 불량 메모리 셀 블록 판단부는,
    상기 카운트된 하드 오프셀의 개수가 상기 오프셀 기준 개수보다 많다고 판단하는 경우에 응답하여 상기 대상 메모리 셀 블록을 불량 메모리 셀 블록으로 판단하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  19. 소거 동작 수행 후 메모리 장치에 하드 오프셀 검출 동작을 지시하기 위한 오프셀 검출 커맨드 신호를 상기 메모리 장치로 출력하는 커맨드 생성부; 및
    상기 오프셀 검출 커맨드 신호에 따라 대상 메모리 셀 블록에 포함된 적어도 일부 메모리 셀들로부터 카운팅된 하드 오프셀(hard off-cell)의 개수에 기초하여 상기 대상 셀 스트링을 포함하는 메모리 셀 블록이 불량 오프셀인지 여부에 관한 신호를 출력하는 불량 메모리 셀 블록 판단부
    를 포함하는 비휘발성 메모리 컨트롤러.
  20. 제19항에 있어서,
    상기 불량 메모리 셀 블록 판단부는,
    블록 어드레스, SSL 어드레스, 및 상기 블록 어드레스, 상기 SSL 어드레스에 대응되는 오프셀 기준 개수 정보가 저장된 오프셀 정보 저장 블록으로부터 수신한 오프셀 기준 개수와 상기 하드 오프셀의 개수를 비교함으로써 상기 대상 메모리 셀 블록이 불량 메모리 셀 블록인지 여부를 판단하는 것을 특징으로 하는 비휘발성 메모리 컨트롤러.
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