TWI735905B - 半導體記憶裝置、記憶體系統及不良檢測方法 - Google Patents

半導體記憶裝置、記憶體系統及不良檢測方法 Download PDF

Info

Publication number
TWI735905B
TWI735905B TW108123900A TW108123900A TWI735905B TW I735905 B TWI735905 B TW I735905B TW 108123900 A TW108123900 A TW 108123900A TW 108123900 A TW108123900 A TW 108123900A TW I735905 B TWI735905 B TW I735905B
Authority
TW
Taiwan
Prior art keywords
wiring
voltage
transistor
time point
mentioned
Prior art date
Application number
TW108123900A
Other languages
English (en)
Other versions
TW202032571A (zh
Inventor
原口辰也
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202032571A publication Critical patent/TW202032571A/zh
Application granted granted Critical
Publication of TWI735905B publication Critical patent/TWI735905B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1806—Address conversion or mapping, i.e. logical to physical address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本發明之實施形態係關於一種半導體記憶裝置、記憶體系統及不良檢測方法。 實施形態之半導體記憶裝置具備：第1及第2配線；記憶體電晶體，其連接於第1及第2配線之間；第1選擇電晶體，其連接於第1配線及記憶體電晶體之間；第2選擇電晶體，其連接於第2配線及記憶體電晶體之間；第3配線，其連接於第1選擇電晶體之閘極電極；及第4配線，其連接於第2選擇電晶體之閘極電極。於第1～第2時點，向第3配線供給使第1選擇電晶體成為ON狀態之電壓，向第4配線供給使第2選擇電晶體成為OFF狀態之電壓，於第2～第3時點，向第3配線供給使第1選擇電晶體成為OFF狀態之電壓，於第1、第3時點之間的第4時點，感測第1配線之電壓及電流中之至少一者。

Description

半導體記憶裝置、記憶體系統及不良檢測方法
以下所記載之實施形態係關於一種半導體記憶裝置、記憶體系統及不良檢測方法。
已知有一種半導體記憶裝置，其具備：第1配線及第2配線；記憶體電晶體，其連接於第1配線及第2配線之間；第1選擇電晶體，其連接於第1配線及記憶體電晶體之間；第2選擇電晶體，其連接於第2配線及記憶體電晶體之間；第3配線，其連接於第1選擇電晶體之閘極電極；及第4配線，其連接於第2選擇電晶體之閘極電極。
本發明之實施形態提供一種能夠效率良好地檢測不良的半導體記憶裝置、記憶體系統及不良檢測方法。
一實施形態之半導體記憶裝置具備：第1配線及第2配線；記憶體電晶體，其連接於第1配線及第2配線之間；第1選擇電晶體，其連接於第1配線及記憶體電晶體之間；第2選擇電晶體，其連接於第2配線及記憶體電晶體之間；第3配線，其連接於第1選擇電晶體之閘極電極；及第4配線，其連接於第2選擇電晶體之閘極電極。從第1時點至第2時點，向第3配線供給使第1選擇電晶體成為ON(接通)狀態之第1電壓，向第4配線供給使第2選擇電晶體成為OFF(斷開)狀態之第2電壓，從第2時點至第3時點，向第3配線供給使第1選擇電晶體成為OFF狀態之第3電壓，於第1時點與第3時點之間的第4時點，感測第1配線之電壓及電流中之至少一者。
一實施形態之半導體記憶裝置之不良檢測方法係具備如下部件之半導體記憶裝置之不良檢測方法：第1配線及第2配線；記憶體電晶體，其連接於第1配線及第2配線之間；第1選擇電晶體，其連接於第1配線及記憶體電晶體之間；第2選擇電晶體，其連接於第2配線及記憶體電晶體之間；第3配線，其連接於第1選擇電晶體之閘極電極；及第4配線，其連接於第2選擇電晶體之閘極電極。該方法中，從第1時點至第2時點，向第3配線供給使第1選擇電晶體成為ON狀態之第1電壓，向第4配線供給使第2選擇電晶體成為OFF狀態之第2電壓，從第2時點至第3時點，向第3配線供給使第1選擇電晶體成為OFF狀態之第3電壓，於第1時點與第3時點之間的第4時點，感測第1配線之電壓及電流中之至少一者。
繼而，參照圖式，詳細說明實施形態之半導體記憶裝置。再者，以下實施形態僅為一例，並非為了限定本發明而示出。
另外，於本說明書中提及「半導體記憶裝置」之情形時，有時意指記憶晶片(memory die)，亦有時意指記憶晶片、記憶卡、SSD(Solid State Drive，固態硬盤)等包括控制晶片之記憶體系統。進而，亦有時意指智能電話、平板終端、個人電腦等包括主機之構成。
另外，本說明書中，於提及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，亦可為第1構成經由配線、半導體部件或電晶體等連接於第2構成。例如於將3個電晶體串聯連接之情形時，即使第2個電晶體為OFF狀態，第1個電晶體亦「電性連接」於第3個電晶體。
另外，本說明書中，於提及第1構成「連接於第2構成及第3構成之間」之情形時，有時意指第1構成、第2構成及第3構成串聯連接，且第1構成設置於第2構成及第3構成之電流路徑。
另外，本說明書中，於提及電路等使2個配線等「導通」之情形時，例如有時意指該電路等包括電晶體等，該電晶體等設置於2個配線之間之電流路徑，且該電晶體等成為ON狀態。
[第1實施形態] [半導體記憶裝置] 圖1係表示第1實施形態之記憶體系統10之構成之模式性塊圖。
記憶體系統10根據從主機20發送之信號而進行用戶資料之讀出、寫入、刪除等。記憶體系統10例如為記憶晶片、記憶卡、SSD或其它能夠記憶用戶資料的系統。記憶體系統10具備記憶用戶資料的複數個記憶晶片MD、及連接於該等複數個記憶晶片MD及主機20的控制晶片CD。控制晶片CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)、ROM(Read Only Memory，唯讀記憶體)、ECC(error correcting code，糾錯碼)電路等，進行邏輯位址與物理位址的轉換、位元錯誤檢測/校正、耗損均衡等處理。
圖2係表示第1實施形態之記憶晶片MD之構成之模式性塊圖。圖3及圖4係表示記憶晶片MD之一部分之構成之模式性電路圖。
如圖2所示，記憶晶片MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。
[記憶胞陣列MCA] 記憶胞陣列MCA具備複數個記憶區塊MB。記憶區塊MB記錄用戶資料等。另外，記憶胞陣列MCA之一部分被用作ROM區域。ROM區域記錄用於控制記憶晶片MD之電壓值等參數、不良區塊之區塊位址、及其它用於控制記憶晶片MD之資料。
記憶區塊MB如圖3所示，分別具備複數個子區塊SB。該等複數個子區塊SB分別具備複數個記憶串MS。該等複數個記憶串MS之一端分別經由位元線BL連接於周邊電路PC。另外，該等複數個記憶串MS之另一端分別經由共通的源線SL連接於周邊電路PC。
記憶串MS具備串聯連接於位元線BL及源線SL之間的汲極選擇電晶體STD、複數個記憶胞MC、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD、及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
本實施形態之記憶胞MC係具備作為通道區域發揮功能之半導體層、包括電荷儲存膜之閘極絕緣膜、及閘極電極之場效型電晶體(記憶體電晶體)。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC記憶1個位元或複數個位元之資料。再者，於與1個記憶串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通地連接於1個記憶區塊MB中之所有記憶串MS。以下，將包含於1個子區塊SB內且共通地連接於1個字元線WL的複數個記憶胞MC稱為「頁面P」。
選擇電晶體(STD、STS)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。於選擇電晶體(STD、STS)之閘極電極分別連接選擇閘極線(SGD、SGS)。汲極選擇線SGD對應於子區塊SB而設置，且共通地連接於1個子區塊SB中之所有記憶串MS。源極選擇線SGS共通地連接於1個記憶區塊MB中之複數個記憶串MS。
[周邊電路PC] 周邊電路PC如圖2所示，具備列解碼器RD、感測放大器模組SAM、電壓產生電路VG、及定序器SQC。另外，周邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。另外，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。
列解碼器RD例如具備解碼電路及開關電路。解碼電路對位址暫存器ADR中所保存之列位址RA進行解碼。開關電路根據解碼電路之輸出信號，使與列位址RA對應之字元線WL及選擇閘極線(SGD、SGS)與對應之電壓供給線導通。
感測放大器模組SAM具備與複數個位元線BL對應之複數個感測放大器單元SAU。感測放大器單元SAU如圖4所示，具備連接於位元線BL之感測放大器SA、資料鎖存器SDL、複數個資料鎖存器DL、未圖示之邏輯電路、及連接於該等構成之配線LBUS。
感測放大器SA如圖4所示，具備根據位元線BL上流動之電流等來釋放配線LBUS之電荷之感測電晶體31。感測電晶體31之源極電極連接於節點N0。汲極電極經由開關電晶體32連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體33、節點COM及箝位電晶體34連接於位元線BL。感測節點SEN經由充電電晶體35及充電電晶體36連接於節點N1，經由電容器37連接於內部控制信號CLK。節點COM經由充電電晶體38及充電電晶體36連接於節點N1，經由放電電晶體39連接於節點N2。
感測電晶體31、開關電晶體32、放電電晶體33、箝位電晶體34、充電電晶體35、充電電晶體38及放電電晶體39例如為NMOS(N-channel Metal-Oxide-Semiconductor，N通道金屬氧化物半導體)電晶體。充電電晶體36例如為PMOS(P-channel Metal-Oxide-Semiconductor，P通道金屬氧化物半導體)電晶體。
資料鎖存器SDL具備：節點LAT及INV、並聯連接於節點LAT及INV之反相器41及42、連接於節點LAT及配線LBUS之開關電晶體43、及連接於節點INV及配線LBUS之開關電晶體44。開關電晶體43及44例如為NMOS(N-channel Metal-Oxide-Semiconductor，N通道金屬氧化物半導體)電晶體。
另外，感測放大器模組SAM具備未圖示之解碼電路及開關電路。解碼電路係對位址暫存器ADR(圖2)中所保存之列位址CA進行解碼。開關電路係根據解碼電路之輸出信號來使與列位址CA對應之資料鎖存器XDL與匯流排DB導通。
電壓產生電路VG(圖2)例如具備：連接於電源端子及接地端子之電荷泵電路等升壓電路、降壓電路、及未圖示之複數個電壓供給線。電壓產生電路VG依據來自定序器SQC之內部控制信號，於針對記憶胞陣列MCA之讀出動作、寫入動作及刪除動作時產生對位元線BL、源線SL、字元線WL及選擇閘極線(SGD、SGS)施加之上述複數個動作電壓，並從複數個電壓供給線同時輸出。
定序器SQC依序對指令暫存器CMR中所保存之指令資料CMD進行解碼，向列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。另外，定序器SQC將表示自身狀態之狀態資料適當地輸出至狀態暫存器STR。例如，於執行寫入動作或刪除動作時，將表示寫入動作或刪除動作是否已正常結束之資訊作為狀態資料輸出。
輸入輸出控制電路I/O具備：資料輸入輸出端子I/O0～I/O7、連接於該等資料輸入輸出端子I/O0～I/O7之移位暫存器、及連接於該移位暫存器之FIFO緩衝器。輸入輸出控制電路I/O根據來自邏輯電路CTR之內部控制信號，將從資料輸入輸出端子I/O0～I/O7輸入之資料輸出至感測放大器模組SAM內之資料鎖存器XDL、位址暫存器ADR或指令暫存器CMR。另外，將從資料鎖存器XDL或狀態暫存器STR輸入之資料輸出至資料輸入輸出端子I/O0～I/O7。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、/RE從控制晶片CD接收外部控制信號，並根據該外部控制信號向輸入輸出控制電路I/O輸出內部控制信號。
繼而，參照圖5對本實施形態之記憶胞陣列MCA之構成進行說明。再者，為了便於說明，於圖5中省略一部分構成。
如圖5所示，本實施形態之半導體記憶裝置具備：基板S、在Z方向上排列之複數個導電層110、沿Z方向延伸並與複數個導電層110對向的複數個半導體層120、設置於導電層110及半導體層120之間的閘極絕緣膜130、連接於半導體層120之上端部的複數個導電層140、及連接於基板S之上表面的導電層150。
基板S例如為包含單晶矽(Si)等之半導體基板。基板S例如具備雙井結構，該雙井結構係於半導體基板之表面具有磷(P)等N型雜質層，進而於該N型雜質層中具有硼(B)等P型雜質層。
導電層110例如包括氮化鈦(TiN)及鎢(W)之積層膜等。導電層110例如作為字元線WL(圖3)及連接於該字元線WL之複數個記憶胞MC之閘極電極、或汲極選擇線SGD(圖3)及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖3)之閘極電極發揮功能。導電層110之X方向之端部經由沿Z方向延伸之接觸件111連接於周邊電路PC(圖1)。
於導電層110與基板S之間設置導電層112。導電層112例如包括氮化鈦(TiN)及鎢(W)之積層膜等。導電層112作為源極選擇線SGS(圖1)及連接於該源極選擇線SGS之複數個源極選擇電晶體STS(圖1)之閘極電極發揮功能。
於在Z方向上相鄰之複數個導電層110之間、導電層110與導電層112之間、及導電層112與基板S之間設置二氧化矽(SiO2 )等絕緣層101。導電層110、導電層112及絕緣層101具有形成為規定圖案之複數個貫通孔，該貫通孔之內周面與半導體層120之外周面對向。
半導體層120作為1個記憶串MS(圖3)中所含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮功能。半導體層120具有沿Z方向延伸之大致圓筒狀的形狀。半導體層120例如為非摻雜之多晶矽(Si)等半導體層。另外，於半導體層120之中心部分埋入有二氧化矽(SiO2 )等絕緣層121。另外，半導體層120之上端部經由半導體層122及導電層141連接於導電層140。半導體層122例如為注入有磷(P)等N型雜質的導電性半導體膜。另外，半導體層120之下端部連接於半導體層123。
半導體層123作為源極選擇電晶體STS之通道區域發揮功能。半導體層123例如為非摻雜之單晶矽(Si)等半導體層。於半導體層123之外周面及設置於導電層112之貫通孔之內周面之間設置有閘極絕緣膜124。
閘極絕緣膜130具有覆蓋半導體層120之外周面的大致圓筒狀的形狀。閘極絕緣膜130例如如圖6所示，具備從半導體層120側至導電層110側設置之隧道絕緣膜131、電荷儲存膜132、及阻斷絕緣膜133。隧道絕緣膜131例如為二氧化矽(SiO2 )等絕緣膜。電荷儲存膜132例如為氮化矽(SiN)等絕緣膜。阻斷絕緣膜133例如為二氧化矽(SiO2 )等絕緣膜，亦可為絕緣性積層膜。
導電層140如圖5所示，沿Y方向延伸，且於X方向上並列。導電層140例如包括氮化鈦(TiN)及銅(Cu)之積層膜等。導電層140作為位元線BL發揮功能。
導電層150沿Z方向及X方向延伸，且在下端部處連接於基板S。導電層150例如包括氮化鈦(TiN)及鎢(W)之積層膜等。導電層150作為源極接觸件LI發揮功能。於導電層150之Y方向側面設置有絕緣層151。
[不良檢測方法] 於以上所說明之半導體記憶裝置中，存在發生導電層110及半導體層120(圖5、圖6)之短路，而成為誤動作之一個因素的情況。
例如於對記憶胞MC進行寫入動作之情形時，將電壓產生電路VG(圖2)中所產生之寫入電壓供給至選擇字元線WL。然而，於作為選擇字元線WL發揮功能之導電層110與半導體層120發生了短路之情形時，電流從導電層110經由半導體層120流入至導電層140，導電層110之電壓變得小於所意圖之電壓。於以此種狀態進行寫入動作之情形時，存在如下情況，即，在連接於選擇字元線WL之複數個記憶胞MC中產生寫入不良。另外，於對該等記憶胞MC進行讀出動作之情形時，存在產生讀出不良的情況。
因此，本實施形態中，當製造記憶晶片MD時，於測試階段檢測此種不良。以下，例示本實施形態之不良檢測方法。
圖7係用於對本實施形態之不良檢測方法進行說明之模式性剖視圖。再者，為了便於說明，於圖7中省略一部分構成。
在圖7中，例示了字元線WL0～WL24作為字元線WL。另外，例示了位元線BL1～BL6作為位元線BL。
於本實施形態之不良檢測方法中，例如向位元線BL1～BL6供給0 V，向汲極選擇線SGD供給電壓VON，向源極選擇線SGS供給電壓VOFF。電壓VON具有於汲極選擇電晶體STD之通道區域形成電子通道之程度的大小。電壓VOFF具有於源極選擇電晶體STS之通道區域不形成通道之程度的大小。
另外，於本實施形態之不良檢測方法中，向字元線WL0～WL24供給電壓VCG。電壓VCG大於向位元線BL1～BL6供給之電壓。另外，電壓VCG具有記憶胞MC成為ON狀態之程度的大小。
此處，於在記憶區塊MB中發生了字元線WL及半導體層120之短路之情形時，電流從字元線WL經由半導體層120流入至位元線BL，位元線BL之電壓增大。於圖示之示例中，發生了字元線WL22及與位元線BL2對應之半導體層120之短路。藉此，位元線BL2之電壓增大。
繼而，感測位元線BL1～BL6之電壓。於電壓之感測中，例如使用感測放大器SA(圖4)。例如對配線LBUS進行充電，將節點STL設為「H」狀態，將「H」保存至資料鎖存器SDL。另外，將節點BLC、XXL設為「H」狀態，將節點HLL、BLX設為「L」狀態，使感測電晶體31之閘極電極與位元線BL導通。另外，將節點「STB」設為「H」狀態而釋放或維持配線LBUS之電荷，將節點STL設為「H」狀態，藉此感測位元線BL之電壓。於圖7之示例中，於與位元線BL2對應之資料鎖存器SDL中鎖存「L」，於與其它位元線BL對應之資料鎖存器SDL中鎖存「H」。
繼而，例如輸出感測放大器SA之感測結果。該感測結果例如可作為狀態資料等輸出，亦可直接輸出資料鎖存器SDL中所鎖存之資料。於作為狀態資料輸出之情形時，例如亦可於在資料鎖存器SDL中所鎖存之資料中即使只包含一個「L」之情形時亦將狀態資料設為失敗，於一個亦不包含之情形時將狀態資料設為通過。
再者，於檢測到不良之情形時，亦可將檢測到不良之記憶區塊MB之區塊位址記錄於記憶胞陣列MCA之ROM區域(圖2)中。另外，於使用記憶體系統10(圖1)時，亦可利用控制晶片CD來檢測不良區塊之區塊位址，且不分配物理位址。
另外，於感測電壓之時點，位元線BL1～BL6可與半導體層120連接，亦可不與半導體層120連接。例如，將開始向汲極選擇線SGD供給電壓VON、及向源極選擇線SGS供給電壓VOFF之時點設為第1時點。另外，將此種電壓之供給結束之時點設為第2時點。另外，從第2時點至第3時點，向汲極選擇線SGD施加如汲極選擇電晶體STD成為OFF狀態般之電壓VOFF。該情形時，感測電壓之時點亦可於第1時點至第3時點之間的任意時點下進行。
[效果] 根據本實施形態之不良檢測方法，可利用感測放大器SA效率良好地進行上述不良之檢測。另外，於輸出資料鎖存器SDL中所鎖存之資料之情形時，可容易地特定出產生不良之部位。
[第2實施形態] 繼而，參照圖8對第2實施形態之不良檢測方法進行說明。再者，於以下說明中，對與第1實施形態相同之構成標註相同的符號，對相同的部分省略說明。
圖8係用於對本實施形態之不良檢測方法進行說明之模式性剖視圖。再者，為了便於說明，於圖8中省略一部分構成。
於本實施形態之不良檢測方法中，與第1實施形態同樣地向位元線BL1～BL6供給0 V，向汲極選擇線SGD供給電壓VON，向源極選擇線SGS供給電壓VOFF。
另外，於本實施形態之不良檢測方法中，從字元線WL0～WL24中依序選擇一個字元線WL，向所選擇之字元線WL供給0 V，向其餘的字元線WL供給電壓VCG，感測位元線BL1～BL6之電壓，而輸出其結果。
例如選擇字元線WL0並向字元線WL0供給0 V，向其餘的字元線WL1～WL24供給電壓VCG。例如於位址暫存器ADR(圖2)等中保存與圖中之字元線WL0對應之位址資料，利用列解碼器RD中之解碼電路對該位址資料進行解碼，並輸入至開關電路。開關電路根據解碼電路之輸出信號使選擇字元線WL0與第1電壓供給線導通，使非選擇字元線WL與第2電壓供給線導通。另外，藉由電壓產生電路VG向第1電壓供給線供給0 V，向第2電壓供給線供給電壓VCG。
繼而，感測位元線BL1～BL6之電壓，並輸出其結果。該情形時，於與位元線BL2對應之資料鎖存器SDL中鎖存「L」，於與其它位元線BL對應之資料鎖存器SDL中鎖存「H」。
繼而，選擇字元線WL1並向字元線WL1供給0 V，向其餘的字元線WL0、WL2～WL24供給電壓VCG，感測位元線BL1～BL6之電壓，而輸出其結果。該情形時亦同樣地於與位元線BL2對應之資料鎖存器SDL中鎖存「L」，於與其它位元線BL對應之資料鎖存器SDL中鎖存「H」。對字元線WL2～WL21亦進行相同處理。
繼而，選擇字元線WL22並向字元線WL22供給0 V，向其餘的字元線WL0～WL21、WL23、WL24供給電壓VCG，感測位元線BL1～BL6之電壓，而輸出其結果。該情形時，電流從位元線BL2經由半導體層120流入至字元線WL22，位元線BL2之電壓降低至0 V左右。因此，若於該狀態下感測位元線BL1～BL6之電壓，則於與所有的位元線BL1～BL6對應之資料鎖存器SDL中鎖存「H」。
對於字元線WL23、WL24，可進行相同的處理，亦可省略。
繼而，將於資料鎖存器SDL之資料從「L」變化為「H」之時點所選擇之字元線WL22特定為與不良部位對應之字元線WL22。另外，將於選擇了字元線WL0等之時點與「L」對應之位元線BL2特定為與不良部位對應之位元線BL。
根據本實施形態之不良檢測方法，可利用感測放大器SA效率良好地進行上述不良的檢測。另外，與第1實施形態相比，可更容易地特定出產生不良的部位。
[第3實施形態] 繼而，參照圖9對第3實施形態之不良檢測方法進行說明。再者，於以下說明中，對與第1實施形態相同之構成標註相同的符號，對相同的部分省略說明。
圖9係用於對本實施形態之不良檢測方法進行說明之模式性剖視圖。再者，為了便於說明，於圖9中省略一部分構成。
於本實施形態之不良檢測方法中，與第1實施形態同樣地向汲極選擇線SGD供給電壓VON，向源極選擇線SGS供給電壓VOFF。
另外，於本實施形態之不良檢測方法中，將位元線BL1～BL6充電至規定電壓值，向字元線WL0～WL24供給0 V。
此處，於在記憶區塊MB中發生了字元線WL及半導體層120之短路之情形時，電流從位元線BL經由半導體層120流入至字元線WL，位元線BL之電壓減少。於圖示之示例中，發生了字元線WL22及與位元線BL2對應之半導體層120之短路。藉此，位元線BL2之電壓減少。
繼而，感測位元線BL1～BL6之電壓。該情形時，於與位元線BL2對應之資料鎖存器SDL中鎖存「H」，於與其它位元線BL對應之資料鎖存器SDL中鎖存「L」。
再者，於本實施形態之不良檢測方法中，向字元線WL0～WL24供給0 V。因此，記憶區塊MB中之所有記憶胞MC之閾值電壓較理想為負電壓。因此，於執行本實施形態之不良檢測方法時，亦可預先對記憶區塊MB執行刪除動作。
[第4實施形態] 繼而，參照圖10對第4實施形態之不良檢測方法進行說明。再者，於以下說明中，對與第3實施形態相同之構成標註相同的符號，對相同的部分省略說明。
圖10係用於對本實施形態之不良檢測方法進行說明之模式性剖視圖。再者，為了便於說明，於圖10中省略一部分構成。
於本實施形態之不良檢測方法中，與第3實施形態同樣地將位元線BL1～BL6充電至規定電壓值，向汲極選擇線SGD供給電壓VON，向源極選擇線SGS供給電壓VOFF。
另外，於本實施形態之不良檢測方法中，從字元線WL0～WL24中依序選擇一個字元線WL，向所選擇之字元線WL供給0 V，向其餘的字元線WL供給電壓VCG，感測位元線BL1～BL6之電壓，而輸出其結果。
例如選擇字元線WL0並向字元線WL0供給0 V，向其餘的字元線WL1～WL24供給電壓VCG，感測位元線BL1～BL6之電壓，而輸出其結果。該情形時，於與所有的位元線BL1～BL6對應之資料鎖存器SDL中鎖存「H」。對於字元線WL1～WL21，亦進行相同處理。
繼而，選擇字元線WL22並向字元線WL22供給0 V，向其餘的字元線WL0～WL21、WL23、WL24供給電壓VCG，感測位元線BL1～BL6之電壓，而輸出其結果。該情形時，電流從位元線BL2經由半導體層120流入至字元線WL22，位元線BL2之電壓降低至0 V左右。因此，若於該狀態下感測位元線BL1～BL6之電壓，則於與位元線BL2對應之資料鎖存器SDL中鎖存「L」，於與其它位元線BL對應之資料鎖存器SDL中鎖存「H」。
對於字元線WL23、WL24，可進行相同的處理，亦可省略。
繼而，將於資料鎖存器SDL之資料從「H」變化成「L」之時點所選擇之字元線WL22特定為與不良部位對應之字元線WL22。另外，將於該時點與「L」對應之位元線BL2特定為與不良部位對應之位元線BL。
根據本實施形態之不良檢測方法，可利用感測放大器SA效率良好地進行上述不良的檢測。另外，與第3實施形態相比，可更容易地特定出產生不良的部位。
[第5實施形態] 繼而，參照圖11～圖13對第5實施形態之不良檢測方法進行說明。再者，於以下說明中，對與第1實施形態相同之構成標註相同的符號，對相同的部分省略說明。
於第1實施形態～第4實施形態中，例示了當製造記憶晶片MD(圖1)時，於測試階段檢測不良之方法。然而，此種不良檢測方法亦可於記憶體系統10完成後執行。
本實施形態之半導體記憶裝置係於執行寫入動作時執行第1實施形態之不良檢測方法。藉此，能夠檢測記憶體系統10完成後所產生之不良。
圖11係用於對本實施形態之半導體記憶裝置之寫入動作進行說明之流程圖。
於步驟S101中，將循環次數n設定為1。循環次數n記錄於暫存器等中。
於步驟S102中，進行編程動作。
在編程動作中，例如如圖12所示向連接於進行閾值電壓之調整之記憶胞MC的位元線BL、及連接於不進行閾值電壓之調整之記憶胞MC的位元線BL供給不同的電壓。例如將與前者對應之資料鎖存器SDL(圖4)之節點LAT設為「H」狀態，將與後者對應之資料鎖存器SDL之節點LAT設為「L」狀態。另外，將節點BLX、BLC、HLL設為「H」狀態，將節點XXL設為「L」狀態。對於與前者對應之位元線BL，例如經由節點N2供給接地電壓。對於與後者對應之位元線BL，例如經由節點N1供給規定的位元線電壓。
另外，使記憶胞MC與位元線BL導通。例如向汲極選擇線SGD供給電壓VON。另外，向選擇字元線WL3供給編程電壓VPGM，向非選擇字元線WL供給寫入通過電壓VPASS。編程電壓VPGM例如具有電子穿隧到記憶胞MC之電荷儲存膜132之程度的大小。寫入通過電壓VPASS例如不論記憶胞MC中所記錄之資料如何，均具有記憶胞MC成為ON狀態之程度的大小。編程電壓VPGM大於寫入通過電壓VPASS。
另外，向源極選擇線SGS供給電壓VOFF。
於步驟S103(圖11)中，進行編程驗證動作。
在編程驗證動作中，例如如圖13所示，向連接於進行閾值電壓之調整的記憶胞MC的位元線BL、及連接於不進行閾值電壓之調整的記憶胞MC的位元線BL供給不同的電壓。例如將與前者對應之資料鎖存器SDL(圖4)之節點LAT設為「L」狀態，將與後者對應之資料鎖存器SDL之節點LAT設為「H」狀態。另外，將節點BLX、BLC、HLL設為「H」狀態，將節點XXL設為「L」狀態。對於與前者對應之位元線BL，例如經由節點N1供給規定的位元線電壓。對於與後者對應之位元線BL，例如經由節點N0供給接地電壓。
另外，向源線SL供給0 V。
另外，使記憶胞MC與位元線BL及源線SL導通。例如，向汲極選擇線SGD供給電壓VON。另外，向非選擇字元線WL供給讀出通過電壓VREAD。讀出通過電壓VREAD例如不論記憶胞MC中所記錄之資料如何，均具有記憶胞MC成為ON狀態之程度的大小。讀出通過電壓VREAD亦可小於寫入通過電壓VPASS(圖12)。
另外，向選擇字元線WL及記憶胞MC供給驗證電壓VVFY。驗證電壓VVFY例如具有記憶胞MC根據記憶胞MC中所記錄之資料成為ON狀態或OFF狀態之程度的大小。驗證電壓VVFY小於讀出通過電壓VREAD。
另外，感測位元線BL1～BL6之電壓或電流。例如將節點HLL切換成「L」狀態，將節點「XXL」切換成「H」狀態，而使感測電晶體31之閘極電極與位元線BL導通。另外，將節點「STB」設為「H」狀態而釋放或保持配線LBUS的電荷，將節點STL設為「H」狀態，藉此感測位元線BL之電壓。
於步驟S104(圖11)中，判定驗證動作之結果。例如於資料鎖存器SDL中所保存之資料中包含有「L」之情形時等判定為驗證NG(不可)，前進到步驟S105。另一方面，於資料鎖存器SDL中所保存之資料全部為「H」之情形時等判定為驗證OK(可)，前進到步驟S107。
於步驟S105中，判定循環次數n是否達到規定次數N。於未達到之情形時前進到步驟S106。於達到之情形時前進到步驟S110。
於步驟S106中，向循環次數n加上1，並前進到步驟S102。
於步驟S107中，執行不良檢測動作。不良檢測動作例如與第1實施形態之不良檢測方法同樣地進行。此時，對字元線WL施加之電壓VCG(圖7)例如亦可設為讀出通過電壓VREAD(圖13)以上且寫入通過電壓VPASS(圖12)以下的大小。
於步驟S108中，判定於步驟S107之不良檢測動作中是否檢測到不良。於未檢測到之情形時，前進到步驟S109。於檢測到之情形時，前進到步驟S110。
於步驟S109中，將狀態暫存器STR(圖2)之狀態資料設為通過，並輸出至控制晶片CD(圖1)，結束寫入動作。
於步驟S110中，將狀態暫存器STR(圖2)之狀態資料設為失敗，並輸出至控制晶片CD(圖1)，結束寫入動作。
[第6實施形態] 繼而，參照圖14～圖16對第6實施形態之不良檢測方法進行說明。再者，於以下說明中，對與第1實施形態～第5實施形態相同之構成標註相同的符號，對相同的部分省略說明。
本實施形態之半導體記憶裝置係於執行刪除動作時執行第3實施形態之不良檢測方法。藉此，可檢測於記憶體系統10完成後所產生之不良。
圖14係用於對本實施形態之半導體記憶裝置之刪除動作進行說明之流程圖。
本實施形態之半導體記憶裝置之刪除動作包括與第5實施形態之寫入動作(圖11)共通的步驟。然而，本實施形態中，執行刪除電壓施加動作(S202)代替編程動作(S102)。另外，執行刪除驗證動作(S203)代替編程驗證動作(S103)。另外，執行步驟S204之動作代替步驟S104的動作。另外，執行步驟S207之動作代替步驟S107的動作。
於步驟S202之刪除電壓施加動作中，例如如圖15所示，向源線SL供給電壓VERA。電壓VERA例如具有電洞穿隧到記憶胞MC之電荷儲存膜132、或從記憶胞MC之電荷儲存膜132抽出電子之程度的大小。電壓VERA大於寫入通過電壓VPASS(圖12)。
另外，使記憶胞MC與源線SL導通。例如向源極選擇線SGS供給電壓VON'。另外，向字元線WL0～WL24供給0 V。電壓VON'具有在源極選擇電晶體STS之通道區域形成電洞的通道之程度的大小。
另外，向汲極選擇線SGD供給電壓VOFF'。電壓VOFF'具有不在汲極選擇電晶體STD之通道區域形成通道之程度的大小。
於步驟S203之刪除驗證動作中，例如如圖16所示向所有的位元線BL0～BL6供給規定的位元線電壓。另外，向源線SL及字元線WL0～WL24供給0 V。另外，向汲極選擇線SGD及源極選擇線SGS供給電壓VON。另外，感測位元線BL1～BL6之電壓或電流。
於步驟S204(圖14)中，判定驗證動作之結果。例如於資料鎖存器SDL中所保存之資料中包含有「H」之情形時等判定為驗證NG，前進到步驟S105。另一方面，於資料鎖存器SDL中所保存之資料全部為「L」之情形時等判定為驗證OK，前進到步驟S207。
於步驟S207中，執行不良檢測動作。不良檢測動作例如與第3實施形態之不良檢測方法同樣地執行。
[第7實施形態] 於第1實施形態～第6實施形態中，例示了幾個不良檢測方法。此處，於檢測到不良之情形時，可利用控制晶片CD(控制裝置)來進行不良區塊的管理等。以下，對此種管理方法進行例示。
如圖17所示，本實施形態之控制晶片CD利用處理器、RAM、ROM等來實現邏輯物理轉換表201、FAT(File Allocation Table，文件分配表)202及不良區塊保存部203等。另外，本實施形態之控制晶片CD具備ECC電路204。
邏輯物理轉換表201將從主機20接收到之邏輯位址、與分配至記憶胞陣列MCA之各頁面P之物理位址建立對應關係並保存。
FAT202保存表示各頁面P之狀態的FAT資訊。作為此種FAT資訊，例如有表示「有效」、「無效」、「已刪除」的資訊。例如，「有效」之頁面P記憶有根據來自主機20之命令而讀出的有效資料。另外，「無效」之頁面P記憶有根據來自主機20的命令而未讀出的無效資料。另外，於「已刪除」之頁面P中，於執行刪除動作後未記憶有資料。
不良區塊保存部203將與記憶區塊MB0～MBj對應之物理位址、與表示記憶區塊MB0～MBj是否為不良區塊之資訊建立對應關係並保存。
ECC電路204檢測從記憶晶片MD讀出之資料的錯誤，於可能之情形時進行資料之校正。
[動作] 繼而，對具備如上所述之記憶晶片MD及控制晶片CD之半導體記憶裝置的動作進行說明。
[初始動作] 控制晶片CD例如作為初始動作，參照各記憶晶片MD之記憶胞陣列MCA之ROM區域(圖2)中所記錄之資料，獲取不良區塊之物理位址等。繼而，參照不良區塊保存部203，記錄主旨為與所獲取之物理位址對應之記憶區塊MB為不良區塊的資訊。
[讀出序列] 控制晶片CD例如根據來自主機20的讀出命令而執行讀出序列。例如，首先參照邏輯物理轉換表201而獲取與從主機20接收到之邏輯位址對應之物理位址。繼而，向記憶晶片MD發送所獲得之物理位址及讀出命令，而執行讀出動作。繼而，從記憶晶片MD接收資料，並發送至ECC電路204而進行錯誤之檢測及資料之校正，並發送至主機20。
[寫入序列] 控制晶片CD例如根據來自主機20之寫入命令而執行寫入序列。例如，首先執行對接收到之邏輯位址分配物理位址的分配處理，獲取物理位址。繼而，向記憶晶片MD發送所獲得之物理位址、寫入命令、及從主機20接收到之資料，例如如參照圖11～圖13所說明般執行寫入動作。
於分配處理中，例如，首先參照邏輯物理轉換表201，判定是否保存有所接收到之邏輯位址。於有保存之情形時，將該邏輯位址及與該邏輯位址對應之物理位址從邏輯物理轉換表201中刪除。另外，參照FAT202，使與已刪除之物理位址對應之FAT資訊成為「無效」。繼而，從FAT202中獲取「已刪除」之頁面P之物理位址。繼而，參照不良區塊保存部203，判定與所獲取之物理位址對應之記憶區塊MB是否為與不良區塊對應之區塊。於不為不良區塊之情形時，將所獲取之物理位址及所接收的邏輯位址寫入至邏輯物理轉換表201。於為不良區塊之情形時，再次參照FAT202而獲取物理位址。
繼而，控制晶片CD從記憶晶片MD接收狀態資料，判定狀態資料為失敗還是通過。於狀態資料為失敗之情形時，參照不良區塊保存部203，記錄主旨為與發送至記憶晶片MD之物理位址對應之記憶區塊MB為不良區塊的資訊。
[刪除序列] 控制晶片CD例如於記憶區塊MB之數量成為一定數量以下之情形時、或從主機20接收到刪除命令之情形時等，執行刪除序列。例如，首先參照FAT202，檢測所有頁面P之狀態為「無效」的記憶區塊MBi，獲取與該記憶區塊MBi對應之物理位址。繼而，向記憶晶片MD發送所獲得之物理位址及刪除命令，例如如參照圖14～圖16所說明般執行刪除動作。
控制晶片CD繼而從記憶晶片MD接收狀態資料，判定狀態資料為失敗還是通過。於狀態資料為失敗之情形時，參照不良區塊保存部203，記錄主旨為與發送至記憶晶片MD之物理位址對應之記憶區塊MB為不良區塊的資訊。
再者，於以上例中，對在特定出不良部位之情形時，將該不良部位以區塊為單位作為不良區塊進行管理之示例進行了說明。然而，於特定出不良部位之情形時，例如亦可將該不良部位以位元線BL為單位進行管理，亦可以頁面P為單位進行管理。
於將不良部位以位元線BL為單位進行管理之情形時，記憶晶片MD亦可將利用感測放大器SA所獲得之電流或電壓之感測結果直接輸出至控制晶片CD。另外，控制晶片CD例如亦可將與不良部位對應之位元、與用來進行ECC處理等之冗餘位等進行替換。
於以頁面P為單位對不良部位進行管理之情形時，記憶晶片MD例如亦可與第2實施形態之不良檢測方法同樣地執行寫入動作之步驟S107的不良檢測動作(圖11)。另外，例如亦可與第4實施形態之不良檢測方法同樣地執行刪除動作的步驟S207的不良檢測動作(圖14)。另外，記憶晶片MD亦可將與在檢測到不良之時點所選擇之字元線WL對應之位址資訊輸出至控制晶片CD。
[其它] 已對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例提出，並不限定發明之範圍。該等新穎的實施形態可採用其它各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，並且包含於專利申請範圍中所記載之發明及其均等之範圍內。
相關申請 本申請享有以日本專利申請2019-23220號(申請日：2019年2月13日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請的全部內容。
10:記憶體系統 20:主機 31:感測電晶體 32:開關電晶體 33:放電電晶體 34:箝位電晶體 35:充電電晶體 36:充電電晶體 37:電容器 38:充電電晶體 39:放電電晶體 41、42:反相器 43、44:開關電晶體 101:絕緣層 110:導電層 111:接觸件 112:導電層 120:半導體層 121:絕緣層 122:半導體層 123:半導體層 124:閘極絕緣膜 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻斷絕緣膜 140:導電層 141:導電層 150:導電層 151:絕緣層 201:邏輯物理轉換表 202:FAT 203:不良區塊保存部 204:ECC電路 ADR:位址暫存器 BL:位元線 BLC、BLX、HLL、STL、STB、XXL:節點 CA:列位址 CD:控制晶片 /CEn、CLE、ALE、/WE、/RE:外部控制端子 CLK:內部控制信號 CMD:指令資料 CMR:指令暫存器 COM:節點 CTR:邏輯電路 DB:匯流排 DL:鎖存器 INV、LAT:節點 I/O:輸入輸出控制電路 LBUS:配線 LI:源極接觸件 MB:記憶區塊 MCA:記憶胞陣列 MD:記憶晶片 MS:記憶串 N:節點 P:頁面 PC:周邊電路 RA:列位址 RD:列解碼器 S:基板 SA:感測放大器 SB:子區塊 SAM:感測放大器模組 SAU:感測放大器單元 SDL:資料鎖存器 SEN:感測節點 SGD:汲極選擇線 SGS:源極選擇線 SL:源線 SQC:定序器 STD:汲極選擇電晶體 STR:狀態暫存器 STS:源極選擇電晶體 VG:電壓產生電路 VCG、VERA、VON、VON'、VOFF、VOFF'、VPGM、VPASS、VREAD、VVFY:電壓 WL:字元線 XDL:資料鎖存器
圖1係表示記憶體系統10之構成之模式性塊圖。 圖2係表示記憶晶片MD之構成之模式性塊圖。 圖3係表示記憶胞陣列MCA之構成之模式性電路圖。 圖4係表示感測放大器SA之構成之模式性電路圖。 圖5係表示記憶胞陣列MCA之構成之模式性立體圖。 圖6係圖5之一部分之放大圖。 圖7係用於對第1實施形態之不良檢測方法進行說明之模式性剖視圖。 圖8係用於對第2實施形態之不良檢測方法進行說明之模式性剖視圖。 圖9係用於對第3實施形態之不良檢測方法進行說明之模式性剖視圖。 圖10係用於對第4實施形態之不良檢測方法進行說明之模式性剖視圖。 圖11係用於對第5實施形態之不良檢測方法進行說明之模式性流程圖。 圖12係用於對第5實施形態之不良檢測方法進行說明之模式性剖視圖。 圖13係用於對第5實施形態之不良檢測方法進行說明之模式性剖視圖。 圖14係用於對第6實施形態之不良檢測方法進行說明之模式性流程圖。 圖15係用於對第6實施形態之不良檢測方法進行說明之模式性剖視圖。 圖16係用於對第6實施形態之不良檢測方法進行說明之模式性剖視圖。 圖17係表示記憶體系統10之構成之模式性塊圖。
120:半導體層
BL:位元線
MB:記憶區塊
SGD:汲極選擇線
SGS:源極選擇線
VCG、VON、VOFF:電壓
WL:字元線

Claims (17)

  1. 一種半導體記憶裝置，其具備： 第1配線及第2配線； 記憶體電晶體，其連接於上述第1配線及上述第2配線之間； 第1選擇電晶體，其連接於上述第1配線及上述記憶體電晶體之間； 第2選擇電晶體，其連接於上述第2配線及上述記憶體電晶體之間； 第3配線，其連接於上述第1選擇電晶體之閘極電極；及 第4配線，其連接於上述第2選擇電晶體之閘極電極；且 從第1時點至第2時點，向上述第3配線供給使上述第1選擇電晶體成為ON狀態之第1電壓，向上述第4配線供給使上述第2選擇電晶體成為OFF狀態之第2電壓， 從上述第2時點至第3時點，向上述第3配線供給使上述第1選擇電晶體成為OFF狀態之第3電壓， 於上述第1時點與上述第3時點之間的第4時點，感測上述第1配線之電壓及電流中之至少一者。
  2. 如請求項1之半導體記憶裝置，其中 具備連接於上述記憶體電晶體之閘極電極的第5配線，且 於上述第1時點與上述第2時點之間的規定時點，向上述第1配線及上述第5配線供給電位差。
  3. 如請求項1之半導體記憶裝置，其具備： 感測電晶體，其具備連接於上述第1配線之閘極電極； 鎖存電路，其連接於上述感測電晶體； 開關電晶體，其連接於上述感測電晶體及上述鎖存電路之間；及 第6配線，其連接於上述開關電晶體之閘極電極；且 於上述第4時點，向上述第6配線供給使上述開關電晶體成為ON狀態之第4電壓。
  4. 如請求項1之半導體記憶裝置，其具備： 複數個上述記憶體電晶體，其連接於上述第1選擇電晶體及上述第2選擇電晶體之間；及 複數個第5配線，分別連接於上述複數個記憶體電晶體之閘極電極；且 於上述第1時點與上述第2時點之間的規定時點，向複數個上述第5配線供給第5電壓。
  5. 如請求項4之半導體記憶裝置，其中 上述第5電壓為接地電壓或大於上述接地電壓之電壓。
  6. 如請求項1之半導體記憶裝置，其具備： 複數個上述記憶體電晶體，其連接於上述第1選擇電晶體及上述第2選擇電晶體之間；及 複數個第5配線，分別連接於上述複數個記憶體電晶體之閘極電極；且 向複數個上述第5配線供給第6電壓， 反覆進行從上述複數個第5配線選擇一個上述第5配線的處理、將所選擇之上述第5配線之電壓切換成與上述第6電壓不同之第7電壓的處理、及感測上述第1配線之電壓及電流中之至少一者的處理， 輸出能夠特定出與所感測到之上述第1配線之電壓及電流中之至少一者發生變化之時點對應之上述第5配線的資訊。
  7. 如請求項6之半導體記憶裝置，其中 上述第7電壓為接地電壓或大於上述接地電壓之電壓。
  8. 如請求項1之半導體記憶裝置，其具備： 複數個上述第1配線； 複數個上述記憶體電晶體，其分別連接於上述複數個第1配線及上述第2配線之間； 複數個第1選擇電晶體，其分別連接於上述複數個第1配線及上述複數個記憶體電晶體之間；及 複數個第2選擇電晶體，其分別連接於上述第2配線及上述複數個記憶體電晶體之間；且 上述第3配線共通地連接於上述複數個第1選擇電晶體之閘極電極， 上述第4配線共通地連接於上述複數個第2選擇電晶體之閘極電極， 於上述第4時點，感測上述複數個第1配線之電壓及電流中之至少一者， 輸出與所感測到之上述複數個第1配線之電壓及電流中之至少一者對應之資訊。
  9. 如請求項1之半導體記憶裝置，其中 具備連接於上述記憶體電晶體之閘極電極的第5配線，且 構成為能夠執行向上述記憶體電晶體寫入資料的寫入動作， 上述寫入動作包括： 電壓施加動作，其係於上述第1時點之前的第5時點向上述第5配線供給編程電壓；及 資訊輸出動作，其係於上述第3時點之後的第6時點輸出表示上述寫入動作之狀態之資訊。
  10. 如請求項1之半導體記憶裝置，其中 構成為能夠執行從上述記憶體電晶體中刪除資料之刪除動作，且 上述刪除動作包括： 電壓施加動作，其係於上述第1時點之前的第7時點向上述第2配線供給刪除電壓；及 資訊輸出動作，其係於上述第3時點之後的第8時點輸出表示上述刪除動作之狀態之資訊。
  11. 一種記憶體系統，其具備半導體記憶裝置及連接於上述半導體記憶裝置之控制裝置，且 上述半導體記憶裝置具備： 第1配線及第2配線； 記憶體電晶體，其連接於上述第1配線及上述第2配線之間； 第1選擇電晶體，其連接於上述第1配線及上述記憶體電晶體之間； 第2選擇電晶體，其連接於上述第2配線及上述記憶體電晶體之間； 第3配線，其連接於上述第1選擇電晶體之閘極電極； 第4配線，其連接於上述第2選擇電晶體之閘極電極；及 第5配線，其連接於上述記憶體電晶體之閘極電極；且 構成為能夠執行向上述記憶體電晶體寫入資料的寫入動作、及從上述記憶體電晶體中刪除資料之刪除動作中之至少一動作， 在上述寫入動作及上述刪除動作中之至少一動作的 第1時點，向上述第5配線或上述第2配線供給編程電壓或刪除電壓， 從上述第1時點之後的第2時點至第3時點，向上述第3配線供給使上述第1選擇電晶體成為ON狀態之第1電壓，向上述第4配線供給使上述第2選擇電晶體成為OFF狀態之第2電壓， 從上述第3時點至第4時點，向上述第3配線供給使上述第1選擇電晶體成為OFF狀態之第3電壓， 於上述第2時點與上述第4時點之間的第5時點，感測上述第1配線之電壓及電流中之至少一者， 於上述第5時點之後的第6時點，輸出表示上述寫入動作或上述刪除動作之狀態之資訊， 上述控制裝置 從上述半導體記憶裝置接收表示上述狀態之資訊，且 基於表示上述狀態之資訊控制上述半導體記憶裝置。
  12. 一種半導體記憶裝置之不良檢測方法，其係具備如下部件之半導體記憶裝置之不良檢測方法： 第1配線及第2配線； 記憶體電晶體，其連接於上述第1配線及上述第2配線之間； 第1選擇電晶體，其連接於上述第1配線及上述記憶體電晶體之間； 第2選擇電晶體，其連接於上述第2配線及上述記憶體電晶體之間； 第3配線，其連接於上述第1選擇電晶體之閘極電極；及 第4配線，其連接於上述第2選擇電晶體之閘極電極；且 從第1時點至第2時點，向上述第3配線供給使上述第1選擇電晶體成為ON狀態之第1電壓，向上述第4配線供給使上述第2選擇電晶體成為OFF狀態之第2電壓， 從上述第2時點至第3時點，向上述第3配線供給使上述第1選擇電晶體成為OFF狀態之第3電壓， 於上述第1時點與上述第3時點之間的第4時點，感測上述第1配線之電壓及電流中之至少一者。
  13. 如請求項12之半導體記憶裝置之不良檢測方法，其中 上述半導體記憶裝置具備連接於上述記憶體電晶體之閘極電極的第5配線，且 於上述第1時點與上述第2時點之間的規定時點，向上述第1配線及上述第5配線供給電位差。
  14. 如請求項12之半導體記憶裝置之不良檢測方法，其中 上述半導體記憶裝置具備： 感測電晶體，其具備連接於上述第1配線之閘極電極； 鎖存電路，其連接於上述感測電晶體； 開關電晶體，其連接於上述感測電晶體及上述鎖存電路之間；及 第6配線，其連接於上述開關電晶體之閘極電極；且 於上述第4時點，向上述第6配線供給使上述開關電晶體成為ON狀態之第4電壓。
  15. 如請求項12之半導體記憶裝置之不良檢測方法，其中 上述半導體記憶裝置具備： 複數個上述記憶體電晶體，其連接於上述第1選擇電晶體及上述第2選擇電晶體之間；及 複數個第5配線，分別連接於上述複數個記憶體電晶體之閘極電極；且 於上述第1時點與上述第2時點之間的規定時點，向複數個上述第5配線供給第5電壓。
  16. 如請求項12之半導體記憶裝置之不良檢測方法，其中 上述半導體記憶裝置具備： 複數個上述記憶體電晶體，其連接於上述第1選擇電晶體及上述第2選擇電晶體之間；及 複數個第5配線，分別連接於上述複數個記憶體電晶體之閘極電極；且 向複數個上述第5配線供給第6電壓， 反覆進行從上述複數個第5配線中選擇一個上述第5配線的處理、將所選擇之上述第5配線之電壓切換成與上述第6電壓不同之第7電壓的處理、及感測上述第1配線之電壓及電流中之至少一者的處理， 輸出能夠特定出與所感測到之上述第1配線之電壓及電流中之至少一者發生變化之時點對應之上述第5配線的資訊。
  17. 如請求項12之半導體記憶裝置之不良檢測方法，其中 上述半導體記憶裝置具備： 複數個上述第1配線； 複數個上述記憶體電晶體，其分別連接於上述複數個第1配線及上述第2配線之間； 複數個第1選擇電晶體，其分別連接於上述複數個第1配線及上述複數個記憶體電晶體之間；及 複數個第2選擇電晶體，其分別連接於上述第2配線及上述複數個記憶體電晶體之間；且 上述第3配線共通地連接於上述複數個第1選擇電晶體之閘極電極， 上述第4配線共通地連接於上述複數個第2選擇電晶體之閘極電極， 於上述第4時點，感測上述複數個第1配線之電壓及電流中之至少一者， 輸出與所感測到之上述複數個第1配線之電壓及電流中之至少一者對應之資訊。
TW108123900A 2019-02-13 2019-07-08 半導體記憶裝置、記憶體系統及不良檢測方法 TWI735905B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-023220 2019-02-13
JP2019023220A JP7163210B2 (ja) 2019-02-13 2019-02-13 半導体記憶装置、メモリシステム及び不良検出方法

Publications (2)

Publication Number Publication Date
TW202032571A TW202032571A (zh) 2020-09-01
TWI735905B true TWI735905B (zh) 2021-08-11

Family

ID=71944915

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108123900A TWI735905B (zh) 2019-02-13 2019-07-08 半導體記憶裝置、記憶體系統及不良檢測方法

Country Status (4)

Country Link
US (2) US11309394B2 (zh)
JP (1) JP7163210B2 (zh)
CN (1) CN111564380B (zh)
TW (1) TWI735905B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636470B2 (en) * 2018-09-04 2020-04-28 Micron Technology, Inc. Source follower-based sensing scheme
JP2022035525A (ja) * 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法
KR20220167989A (ko) * 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606527A (en) * 1993-11-17 1997-02-25 Samsung Electronics Co., Ltd. Methods for detecting short-circuited signal lines in nonvolatile semiconductor memory and circuitry therefor
US20180358100A1 (en) * 2016-01-28 2018-12-13 Toshiba Memory Corporation Memory system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002150797A (ja) 2000-11-07 2002-05-24 Toshiba Corp 不揮発性半導体記憶装置
CN1838328A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 擦除存储器阵列上存储单元的方法
KR20120127930A (ko) 2011-05-16 2012-11-26 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20130115554A (ko) * 2012-04-12 2013-10-22 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
US8902657B2 (en) 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
JP2014053061A (ja) 2012-09-07 2014-03-20 Toshiba Corp 半導体記憶装置及びそのコントローラ
JP2014186761A (ja) 2013-03-21 2014-10-02 Toshiba Corp 半導体記憶装置、コントローラ、及びメモリシステム
JP2015036999A (ja) 2013-08-13 2015-02-23 株式会社東芝 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US10248560B2 (en) 2016-09-26 2019-04-02 Toshiba Memory Corporation Storage device that restores data lost during a subsequent data write
US10102071B2 (en) 2016-09-26 2018-10-16 Toshiba Memory Corporation Storage device that restores data lost during a subsequent data write

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606527A (en) * 1993-11-17 1997-02-25 Samsung Electronics Co., Ltd. Methods for detecting short-circuited signal lines in nonvolatile semiconductor memory and circuitry therefor
US20180358100A1 (en) * 2016-01-28 2018-12-13 Toshiba Memory Corporation Memory system

Also Published As

Publication number Publication date
CN111564380A (zh) 2020-08-21
JP7163210B2 (ja) 2022-10-31
CN111564380B (zh) 2023-11-10
US20220173218A1 (en) 2022-06-02
US11309394B2 (en) 2022-04-19
TW202032571A (zh) 2020-09-01
US20200258993A1 (en) 2020-08-13
JP2020135903A (ja) 2020-08-31

Similar Documents

Publication Publication Date Title
US11158381B2 (en) Non-volatile memory device and operating method thereof
TWI517160B (zh) 半導體記憶體系統
TWI529729B (zh) Semiconductor memory device, controller, memory system and access to semiconductor memory device management information method
US8045385B2 (en) Methods of operating nonvolatile memory devices to inhibit parasitic charge accumulation therein
US8982623B2 (en) Nonvolatile semiconductor memory device
JP4921953B2 (ja) 半導体集積回路装置及び半導体記憶装置のテスト方法
CN106340324B (zh) 半导体存储装置、其不良列救济方法及冗余信息设定方法
TWI735905B (zh) 半導體記憶裝置、記憶體系統及不良檢測方法
US11835579B2 (en) Memory device detecting defect by measuring line resistance of word line
TW201941368A (zh) 半導體記憶體及記憶體系統
JP4709867B2 (ja) 半導体記憶装置
JP2011198413A (ja) 不揮発性半導体記憶装置
US20240021255A1 (en) Nonvolatile memory device and method of detecting defective memory cell block of nonvolatile memory device
KR102659570B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법
US20160012916A1 (en) Semiconductor memory device and memory system
US7755956B2 (en) Non-volatile semiconductor memory and method for replacing defective blocks thereof
TWI776121B (zh) 半導體記憶裝置
TWI749629B (zh) 半導體記憶裝置
JP2012212487A (ja) メモリシステム
CN111696593B (zh) 半导体存储装置
JP2017152066A (ja) 不揮発性半導体記憶装置及びメモリシステム
JP2013025826A (ja) 半導体記憶装置
US20120163095A1 (en) Semiconductor memory device