JP2022035525A - 半導体記憶装置の動作条件の調整方法 - Google Patents
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Abstract
【課題】高速動作を実現可能な半導体記憶装置の動作条件の調整方法を提供する。【解決手段】動作条件の調整方法は、基板と、基板の表面と交差する方向に並ぶ複数の第1導電層と、複数の第1導電層と対向する複数の第1半導体層と、複数の第1半導体層の一端部に接続された第2半導体層と、複数の第1導電層と複数の第1半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置に関する。プログラム動作の所定のタイミングにおいて、複数の第1導電層のうちの一つである第2導電層にプログラム電圧又は書込パス電圧が供給される。この調整方法においては、第2導電層に書込パス電圧を供給し、複数の第1導電層のうちの一つである第3導電層にプログラム電圧を供給する第1動作と、第2導電層に書込パス電圧よりも小さいベリファイ電圧を供給し、第3導電層にプログラム電圧よりも小さい電圧を供給する第2動作と、を実行する。【選択図】図11
Description
本実施形態は、半導体記憶装置の動作条件の調整方法に関する。
基板と、基板の表面と交差する第1方向に並ぶ複数の第1導電層と、第1方向に延伸し、複数の第1導電層と対向する複数の第1半導体層と、第1方向において基板から離間し、又は、基板の一部であり、複数の第1半導体層の第1方向の一端部に接続された第2半導体層と、複数の第1導電層と複数の第1半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
高速動作を実現可能な半導体記憶装置の動作条件の調整方法を提供する。
一の実施形態に係る半導体記憶装置の動作条件の調整方法は、基板と、基板の表面と交差する第1方向に並ぶ複数の第1導電層と、第1方向に延伸し、複数の第1導電層と対向する複数の第1半導体層と、第1方向において基板から離間し、又は、基板の一部であり、複数の第1半導体層の第1方向の一端部に接続された第2半導体層と、複数の第1導電層と複数の第1半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置に関する。この半導体記憶装置においては、プログラム動作の所定のタイミングにおいて、複数の第1導電層のうちの一つである第2導電層にプログラム電圧又はプログラム電圧よりも小さい書込パス電圧が供給される。この調整方法においては、第2導電層に書込パス電圧を供給し、複数の第1導電層のうちの一つである第3導電層にプログラム電圧を供給する第1動作と、第2導電層に書込パス電圧よりも小さいベリファイ電圧を供給し、第3導電層にプログラム電圧よりも小さい電圧を供給する第2動作と、を実行する。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
[第1実施形態]
[半導体記憶装置の回路構成]
図1は、第1実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。図2は、半導体記憶装置の一部の構成を示す模式的な回路図である。
[半導体記憶装置の回路構成]
図1は、第1実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。図2は、半導体記憶装置の一部の構成を示す模式的な回路図である。
尚、図1には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号(正論理信号)に対応する制御端子として表される場合と、ローアクティブ信号(負論理信号)に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図1において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン(上線)を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ(“/”)を含んでいる。尚、図1の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図1に示す様に、半導体記憶装置は、データを記憶するメモリセルアレイMCAと、メモリセルアレイMCAに接続された周辺回路PCと、を備える。周辺回路PCは、電圧生成回路VGと、ロウデコーダRDと、センスアンプモジュールSAMと、シーケンサSQCと、を備える。また、周辺回路PCは、キャッシュメモリCMと、アドレスレジスタADRと、コマンドレジスタCMRと、ステータスレジスタSTRと、を備える。また、周辺回路PCは、入出力制御回路I/Oと、論理回路CTRと、を備える。
[メモリセルアレイMCAの回路構成]
メモリセルアレイMCAは、図2に示す様に、複数のメモリブロックBLKを備える。これら複数のメモリブロックBLKは、それぞれ、複数のストリングユニットSUを備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。これら複数のメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路PCに接続される。また、これら複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
メモリセルアレイMCAは、図2に示す様に、複数のメモリブロックBLKを備える。これら複数のメモリブロックBLKは、それぞれ、複数のストリングユニットSUを備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。これら複数のメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路PCに接続される。また、これら複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
メモリストリングMSは、ビット線BL及びソース線SLの間に直列に接続されたドレイン側選択トランジスタSTD、ビット線BL側の複数のダミーメモリセルDMC、複数のメモリセルMC、ソース線SL側の複数のダミーメモリセルDMC、ソース側選択トランジスタSTS、及び、ソース側選択トランジスタSTSbを備える。以下、ドレイン側選択トランジスタSTD、ソース側選択トランジスタSTS、及び、ソース側選択トランジスタSTSbを、単に選択トランジスタ(STD、STS、STSb)と呼ぶ事がある。
メモリセルMCは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルMCのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルMCは、1ビット又は複数ビットのデータを記憶する。尚、1のメモリストリングMSに対応する複数のメモリセルMCのゲート電極には、それぞれ、ワード線WLが接続される。これらワード線WLは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
ダミーメモリセルDMCは、メモリセルMCと同様の構造を備える。ただし、ダミーメモリセルDMCは、データを記憶しない。尚、1のメモリストリングMSに対応する複数のダミーメモリセルDMCのゲート電極には、それぞれ、ダミーワード線DWLが接続される。これらダミーワード線DWLは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
選択トランジスタ(STD、STS、STSb)は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ(STD、STS、STSb)のゲート電極には、それぞれ、選択ゲート線(SGD、SGS、SGSb)が接続される。ドレイン側選択ゲート線SGDは、ストリングユニットSUに対応して設けられ、1のストリングユニットSU中の全てのメモリストリングMSに共通に接続される。ソース側選択ゲート線SGSは、複数のストリングユニットSU中の全てのメモリストリングMSに共通に接続される。ソース側選択ゲート線SGSbは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
[電圧生成回路VGの回路構成]
電圧生成回路VG(図1)は、例えば図2に示す様に、複数の電圧供給線31に接続されている。電圧生成回路VGは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路32等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧VCC及び接地電圧VSSが供給される電圧供給線(図1)に接続されている。電圧生成回路VGは、例えば、シーケンサSQCからの制御信号に従って、メモリセルアレイMCAに対する読出動作、書込動作及び消去動作に際してビット線BL、ソース線SL、ワード線WL、ダミーワード線DWL及び選択ゲート線(SGD、SGS、SGSb)に印加される複数通りの動作電圧を生成し、複数の電圧供給線31に同時に出力する。電圧供給線31から出力される動作電圧は、シーケンサSQCからの制御信号に従って適宜調整される。
電圧生成回路VG(図1)は、例えば図2に示す様に、複数の電圧供給線31に接続されている。電圧生成回路VGは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路32等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧VCC及び接地電圧VSSが供給される電圧供給線(図1)に接続されている。電圧生成回路VGは、例えば、シーケンサSQCからの制御信号に従って、メモリセルアレイMCAに対する読出動作、書込動作及び消去動作に際してビット線BL、ソース線SL、ワード線WL、ダミーワード線DWL及び選択ゲート線(SGD、SGS、SGSb)に印加される複数通りの動作電圧を生成し、複数の電圧供給線31に同時に出力する。電圧供給線31から出力される動作電圧は、シーケンサSQCからの制御信号に従って適宜調整される。
[ロウデコーダRDの回路構成]
ロウデコーダRD(図1)は、例えば図2に示す様に、アドレスデータDADDをデコードするアドレスデコーダ22と、アドレスデコーダ22の出力信号に応じてメモリセルアレイMCAに動作電圧を転送するブロック選択回路23及び電圧選択回路24と、を備える。
ロウデコーダRD(図1)は、例えば図2に示す様に、アドレスデータDADDをデコードするアドレスデコーダ22と、アドレスデコーダ22の出力信号に応じてメモリセルアレイMCAに動作電圧を転送するブロック選択回路23及び電圧選択回路24と、を備える。
アドレスデコーダ22は、複数のブロック選択線BLKSEL及び複数の電圧選択線33を備える。アドレスデコーダ22は、例えば、シーケンサSQCからの制御信号に従って順次アドレスレジスタADR(図1)のロウアドレスRAを参照し、このロウアドレスRAをデコードして、ロウアドレスRAに対応する所定のブロック選択トランジスタ35及び電圧選択トランジスタ37をON状態とし、それ以外のブロック選択トランジスタ35及び電圧選択トランジスタ37をOFF状態とする。例えば、所定のブロック選択線BLKSEL及び電圧選択線33の電圧を“H”状態とし、それ以外の電圧を“L”状態とする。尚、Nチャネル型でなくPチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ22には、1つのメモリブロックBLKについて1つずつブロック選択線BLKSELが設けられている。しかしながら、この構成は適宜変更可能である。例えば、2以上のメモリブロックBLKについて1つずつブロック選択線BLKSELを備えていても良い。
ブロック選択回路23は、メモリブロックBLKに対応する複数のブロック選択部34を備える。これら複数のブロック選択部34は、それぞれ、ワード線WL、ダミーワード線DWL及び選択ゲート線(SGD、SGS、SGSb)に対応する複数のブロック選択トランジスタ35を備える。ブロック選択トランジスタ35は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ35のドレイン電極は、それぞれ、対応するワード線WL、ダミーワード線DWL又は選択ゲート線(SGD、SGS、SGSb)に電気的に接続される。ソース電極は、それぞれ、配線CG及び電圧選択回路24を介して電圧供給線31に電気的に接続される。ゲート電極は、対応するブロック選択線BLKSELに共通に接続される。
尚、ブロック選択回路23は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線(SGD,SGS、SGSb)及び接地電圧VSSが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックBLKに含まれる選択ゲート線(SGD、SGS、SGSb)に接地電圧VSSを供給する。尚、非選択のメモリブロックBLKに含まれる複数のワード線WLは、フローティング状態となる。
電圧選択回路24は、ワード線WL、ダミーワード線DWL及び選択ゲート線(SGD、SGS、SGSb)に対応する複数の電圧選択部36を備える。これら複数の電圧選択部36は、それぞれ、複数の電圧選択トランジスタ37を備える。電圧選択トランジスタ37は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ37のドレイン端子は、それぞれ、配線CG及びブロック選択回路23を介して、対応するワード線WL、ダミーワード線DWL又は選択ゲート線(SGD、SGS、SGSb)に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線31に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線33に接続される。
尚、図示の例では、配線CGが一つの電圧選択トランジスタ37を介して電圧供給線31に接続される例を示した。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、配線CGは、2以上の電圧選択トランジスタ37を介して電圧供給線31に接続されても良い。
[センスアンプモジュールSAMの回路構成]
センスアンプモジュールSAMは、例えば、複数のビット線BLに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線BLに電気的に接続されたセンスノードと、センスノードに電気的に接続されたセンストランジスタと、センストランジスタに電気的に接続されたデータ配線と、データ配線に電気的に接続された複数のラッチ回路と、を備える。また、センスアンプユニットは、それぞれ、ビット線BLに電気的に接続された電圧転送回路と、電圧転送回路に電気的に接続された制御用のラッチ回路と、を備える。センスノードは、読出動作等の所定のタイミングでビット線BLと導通する。センストランジスタは、センスノードに電気的に接続されたゲート電極を備える。センストランジスタは、センスノードの電圧に応じてON状態又はOFF状態となる。データ配線は、センストランジスタがON状態であるかOFFであるかに応じて充電又は放電される。複数のラッチ回路及び制御用のラッチ回路は、データ配線の電圧に応じて“1”又は“0”のデータをラッチする。電圧転送回路は、制御用のラッチ回路にラッチされたデータに応じてビット線BLを2つの電圧供給線のいずれかと導通させる。
センスアンプモジュールSAMは、例えば、複数のビット線BLに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線BLに電気的に接続されたセンスノードと、センスノードに電気的に接続されたセンストランジスタと、センストランジスタに電気的に接続されたデータ配線と、データ配線に電気的に接続された複数のラッチ回路と、を備える。また、センスアンプユニットは、それぞれ、ビット線BLに電気的に接続された電圧転送回路と、電圧転送回路に電気的に接続された制御用のラッチ回路と、を備える。センスノードは、読出動作等の所定のタイミングでビット線BLと導通する。センストランジスタは、センスノードに電気的に接続されたゲート電極を備える。センストランジスタは、センスノードの電圧に応じてON状態又はOFF状態となる。データ配線は、センストランジスタがON状態であるかOFFであるかに応じて充電又は放電される。複数のラッチ回路及び制御用のラッチ回路は、データ配線の電圧に応じて“1”又は“0”のデータをラッチする。電圧転送回路は、制御用のラッチ回路にラッチされたデータに応じてビット線BLを2つの電圧供給線のいずれかと導通させる。
[キャッシュメモリCMの回路構成]
キャッシュメモリCM(図1)は、配線DBUSを介してセンスアンプモジュールSAM内の複数のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータDATは、順次センスアンプモジュールSAM又は入出力制御回路I/Oに転送される。
キャッシュメモリCM(図1)は、配線DBUSを介してセンスアンプモジュールSAM内の複数のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータDATは、順次センスアンプモジュールSAM又は入出力制御回路I/Oに転送される。
また、キャッシュメモリCMには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタADR(図1)に保持されたカラムアドレスCAをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスCAに対応するラッチ回路をバスDB(図1)と導通させる。
[シーケンサSQCの回路構成]
シーケンサSQC(図1)は、コマンドレジスタCMRに保持されたコマンドデータDCMDに従い、ロウデコーダRD、センスアンプモジュールSAM、及び、電圧生成回路VGに内部制御信号を出力する。また、シーケンサSQCは、適宜自身の状態を示すステータスデータDSTをステータスレジスタSTRに出力する。
シーケンサSQC(図1)は、コマンドレジスタCMRに保持されたコマンドデータDCMDに従い、ロウデコーダRD、センスアンプモジュールSAM、及び、電圧生成回路VGに内部制御信号を出力する。また、シーケンサSQCは、適宜自身の状態を示すステータスデータDSTをステータスレジスタSTRに出力する。
また、シーケンサSQCは、レディ/ビジー信号を生成し、端子RY/(/BY)に出力する。端子RY/(/BY)が“L”状態の期間(ビジー期間)では、半導体記憶装置へのアクセスが基本的には禁止される。また、端子RY/(/BY)が“H”状態の期間(レディ期間)においては、半導体記憶装置へのアクセスが許可される。
[入出力制御回路I/Oの回路構成]
入出力制御回路I/Oは、データ信号入出力端子DQ0~DQ7と、トグル信号入出力端子DQS,/DQSと、データ信号入出力端子DQ0~DQ7に接続されたコンパレータ等の入力回路及びOCD(Off Chip Driver)回路等の出力回路と、を備える。また、入出力回路I/Oは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧VCCQ及び接地電圧VSSが供給される端子に接続されている。データ信号入出力端子DQ0~DQ7を介して入力されたデータは、論理回路CTRからの内部制御信号に応じて、バッファ回路から、キャッシュメモリCM、アドレスレジスタADR又はコマンドレジスタCMRに出力される。また、データ信号入出力端子DQ0~DQ7を介して出力されるデータは、論理回路CTRからの内部制御信号に応じて、キャッシュメモリCM又はステータスレジスタSTRからバッファ回路に入力される。
入出力制御回路I/Oは、データ信号入出力端子DQ0~DQ7と、トグル信号入出力端子DQS,/DQSと、データ信号入出力端子DQ0~DQ7に接続されたコンパレータ等の入力回路及びOCD(Off Chip Driver)回路等の出力回路と、を備える。また、入出力回路I/Oは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧VCCQ及び接地電圧VSSが供給される端子に接続されている。データ信号入出力端子DQ0~DQ7を介して入力されたデータは、論理回路CTRからの内部制御信号に応じて、バッファ回路から、キャッシュメモリCM、アドレスレジスタADR又はコマンドレジスタCMRに出力される。また、データ信号入出力端子DQ0~DQ7を介して出力されるデータは、論理回路CTRからの内部制御信号に応じて、キャッシュメモリCM又はステータスレジスタSTRからバッファ回路に入力される。
[論理回路CTRの回路構成]
論理回路CTR(図1)は、外部制御端子/CEn,CLE,ALE,/WE,RE,/REを介してコントローラから外部制御信号を受信し、これに応じて入出力制御回路I/Oに内部制御信号を出力する。
論理回路CTR(図1)は、外部制御端子/CEn,CLE,ALE,/WE,RE,/REを介してコントローラから外部制御信号を受信し、これに応じて入出力制御回路I/Oに内部制御信号を出力する。
[半導体記憶装置の構造]
図3は、半導体記憶装置の一部の構成を示す模式的な斜視図である。図4は、半導体記憶装置の一部の構成を示す模式的な断面図である。図5は、図4のAで示した部分の模式的な拡大図である。
図3は、半導体記憶装置の一部の構成を示す模式的な斜視図である。図4は、半導体記憶装置の一部の構成を示す模式的な断面図である。図5は、図4のAで示した部分の模式的な拡大図である。
半導体記憶装置は、例えば図3に示す様に、半導体基板100と、半導体基板100上に設けられたトランジスタ層LTRと、トランジスタ層LTRの上部に設けられた配線層D0~D2と、配線層D0~D2の上方に設けられたメモリセルアレイ層LMCAと、メモリセルアレイ層LMCAの上方に設けられた複数の配線層と、を備える。
[半導体基板100の構造]
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。例えば、半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、絶縁領域STIと、が設けられている。
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。例えば、半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル領域と、ホウ素(B)等のP型の不純物を含むP型ウェル領域と、N型ウェル領域及びP型ウェル領域が設けられていない半導体基板領域と、絶縁領域STIと、が設けられている。
[トランジスタ層LTRの構造]
例えば図3に示す様に、半導体基板100の上面には、絶縁層を介して、複数の電極gcが設けられている。また、半導体基板100の各領域及び複数の電極gcは、それぞれ、コンタクトCSに接続されている。
例えば図3に示す様に、半導体基板100の上面には、絶縁層を介して、複数の電極gcが設けられている。また、半導体基板100の各領域及び複数の電極gcは、それぞれ、コンタクトCSに接続されている。
半導体基板100のN型ウェル領域、P型ウェル領域及び半導体基板領域は、それぞれ、周辺回路PC(図1、図2)を構成する複数のトランジスタTrのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
複数の電極gcは、それぞれ、周辺回路PCを構成する複数のトランジスタTrのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトCSは、Z方向に延伸し、下端において半導体基板100又は電極gcの上面に接続されている。コンタクトCSと半導体基板100との接続部分には、N型の不純物又はP型の不純物を含む不純物領域が設けられている。コンタクトCSは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[配線層D0~D2の構造]
例えば図3に示す様に、配線層D0~D2に含まれる複数の配線は、メモリセルアレイMCA中の構成及び周辺回路PC中の構成の少なくとも一方に、電気的に接続される。
例えば図3に示す様に、配線層D0~D2に含まれる複数の配線は、メモリセルアレイMCA中の構成及び周辺回路PC中の構成の少なくとも一方に、電気的に接続される。
配線層D0~D2に含まれる複数の配線は、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[メモリセルアレイ層LMCAの構造]
例えば図3に示す様に、メモリセルアレイ層LMCAには、メモリブロックBLKと、酸化シリコン(SiO2)等のブロック間絶縁層STと、が設けられている。メモリブロックBLKは、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備える。
例えば図3に示す様に、メモリセルアレイ層LMCAには、メモリブロックBLKと、酸化シリコン(SiO2)等のブロック間絶縁層STと、が設けられている。メモリブロックBLKは、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備える。
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層110の下方には、導電層111が設けられている。導電層111は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層111及び導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層111の下方には、導電層112が設けられている。導電層112は、半導体層120の下端に接続された半導体層113と、半導体層113の下面に接続された導電層114と、を備える。半導体層113は、例えば、リン(P)等のN型の不純物を含む多結晶シリコン等を含んでいても良い。導電層114は、例えば、タングステン(W)等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層112及び導電層111の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層112は、ソース線SL(図2)として機能する。ソース線SLは、複数のメモリブロックBLKについて共通に設けられている。
導電層111は、ソース側選択ゲート線SGSb(図2)及びこれに接続された複数のソース側選択トランジスタSTSbのゲート電極として機能する。導電層111は、メモリブロックBLK毎に電気的に独立している。
また、複数の導電層110のうち、最下層に位置する複数の導電層110は、ソース側選択ゲート線SGS(図2)及びこれに接続された複数のソース側選択トランジスタSTSのゲート電極として機能する。これら複数の導電層110は、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層110は、ダミーワード線DWL及びこれに接続された複数のダミーメモリセルDMCのゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層110は、ワード線WL(図2)及びこれに接続された複数のメモリセルMC(図2)のゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層110は、ダミーワード線DWL及びこれに接続された複数のダミーメモリセルDMCのゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層110は、ドレイン側選択ゲート線SGD及びこれに接続された複数のドレイン側選択トランジスタSTD(図2)のゲート電極として機能する。これら複数の導電層110は、ストリングユニット間絶縁層SHEを介して複数の部分に分断されており、それぞれ、ストリングユニットSU毎に電気的に独立している。
これら複数の導電層110のX方向の端部には、Z方向に延伸するコンタクトCCが設けられている。これら複数の導電層110は、複数のコンタクトCCを介して周辺回路PCに接続されている。
半導体層120は、X方向及びY方向に所定のパターンで並ぶ。半導体層120は、1つのメモリストリングMS(図2)に含まれる複数のメモリセルMC、複数のダミーメモリセルDMC及び選択トランジスタ(STD、STS、STSb)のチャネル領域として機能する。半導体層120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体層120は、例えば図4に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125が設けられている。また、半導体層120の外周面は、それぞれ導電層110によって囲われており、導電層110と対向している。尚、図4の例では、半導体層120の上端部及び下端部を、破線によって示している。
半導体層120の上端部には、リン(P)等のN型の不純物を含む不純物領域121が設けられている。図4の例では、半導体層120の上端部と、不純物領域121と、の境界線を、破線によって示している。不純物領域121は、コンタクトCh及びコンタクトVy(図3)を介して、Y方向に延伸する導電層150に接続される。導電層150は、ビット線BLとして機能する。導電層150は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。
半導体層120の下端部には、例えば図4に示す様に、リン(P)等のN型の不純物を含む不純物領域122が設けられている。図4の例では、半導体層120の下端部と、不純物領域122と、の境界線を、破線によって示している。不純物領域122は、上記導電層112の半導体層113に接続されている。半導体層120のうち、不純物領域122の直上に位置する部分は、ソース側選択トランジスタSTSbのチャネル領域として機能する。不純物領域122の外周面は、導電層111によって囲われており、導電層111と対向している。
ゲート絶縁膜130は、半導体層120の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜130は、例えば図5に示す様に、半導体層120及び導電層110の間に積層されたトンネル絶縁膜131、電荷蓄積膜132及びブロック絶縁膜133を備える。トンネル絶縁膜131及びブロック絶縁膜133は、例えば、酸化シリコン(SiO2)等の絶縁膜である。電荷蓄積膜132は、例えば、窒化シリコン(Si3N4)等の電荷を蓄積可能な膜である。トンネル絶縁膜131、電荷蓄積膜132、及び、ブロック絶縁膜133は略円筒状の形状を有し、半導体層120の外周面に沿ってZ方向に延伸する。
尚、図5には、ゲート絶縁膜130が窒化シリコン等の電荷蓄積膜132を備える例を示した。しかしながら、ゲート絶縁膜130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
[メモリセルMCのしきい値電圧]
次に、図6を参照して、メモリセルMCのしきい値電圧について説明する。
次に、図6を参照して、メモリセルMCのしきい値電圧について説明する。
上述の通り、メモリセルアレイMCAは、複数のメモリセルMCを備える。これら複数のメモリセルMCに書込シーケンスが行われた場合、これらメモリセルMCのしきい値電圧は複数通りのステートに制御される。
図6は、4ビットのデータが記録されるメモリセルMCのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線WLの電圧を示しており、縦軸はメモリセルMCの数を示している
図6の例では、メモリセルMCのしきい値電圧が、16通りのステートに制御されている。例えば、S1ステートに制御されたメモリセルMCのしきい値電圧は、図6の読出電圧VCG1R及びベリファイ電圧VVFY1より大きく、読出電圧VCG2R及びベリファイ電圧VVFY2より小さい。また、全てのメモリセルMCのしきい値電圧は、読出パス電圧VREADより小さい。
例えば、Erステートは、最も低いしきい値電圧(消去状態のメモリセルMCのしきい値電圧)に対応している。Erステートに対応するメモリセルMCには、例えば、データ“1111”が割り当てられても良い。
また、S1ステートは、上記Erステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。S1ステートに対応するメモリセルMCには、例えば、データ“1011”が割り当てられても良い。
また、S2ステートは、上記S1ステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。S2ステートに対応するメモリセルMCには、例えば、データ“0011”が割り当てられても良い。
以下同様に、図中のS3ステート~S15ステートに対応するしきい値電圧は、それぞれ、S2ステート~S14ステートに対応するしきい値電圧よりも高い。これらの分布に対応するメモリセルMCには、例えば、上述した“1111”,“1011”,“0011”以外の4ビットのデータが割り当てられても良い。
尚、メモリセルMCに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、Erステート及びS1ステート~S7ステートの全ての4番目のビットに“1”が割り当てられており、S8ステート~S15ステートの全ての4番目のビットに“0”が割り当てられている場合には、4番目のビットのデータの読み出しに際して、ワード線WLに読出電圧VCG8Rを供給する。
また、例えば、Erステート及びS1ステート~S3ステートの全ての3番目のビットに“1”が割り当てられており、S4ステート~S11ステートの全ての3番目のビットに“0”が割り当てられており、S12ステート~S15ステートの全ての3番目のビットに“1”が割り当てられている場合には、3番目のビットのデータの読み出しに際して、ワード線WLに読出電圧VCG4R,VCG12Rを供給する。
[読出動作]
次に、図7等を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図7は、読出動作について説明するための模式的な断面図である。
次に、図7等を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図7は、読出動作について説明するための模式的な断面図である。
尚、以下の説明では、動作の対象となっているワード線WLを選択ワード線WLSと呼び、それ以外のワード線WLを非選択ワード線WLUと呼ぶ場合がある。また、以下の説明では、ストリングユニットSUに含まれる複数のメモリセルMCのうち、選択ワード線WLSに接続されたもの(以下、「選択メモリセルMC」と呼ぶ場合がある。)に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルMCを含む構成を、選択ページPGと呼ぶ場合がある。
メモリセルMCに対する読み出しに際しては、例えば、ビット線BL等の充電を行う。即ち、ビット線BL及びセンスアンプモジュールSAM(図1,図2)中のセンスノードに電圧VDDを供給して、これらを充電する。また、例えば、ソース線SL(図2)に電圧VSRCを供給して、この充電を開始する。電圧VSRCは、例えば、接地電圧VSSと同程度の大きさを有する。電圧VSRCは、例えば、接地電圧VSSより大きく、電圧VDDより小さい。
また、選択ページPGに含まれる複数の選択メモリセルMCをビット線BL及びソース線SLと導通させる。例えば、選択ゲート線(SGD、SGS、SGSb)に電圧VSGを供給して、選択トランジスタ(STD、STS、STSb)をON状態とする。また、非選択ワード線WLUに読出パス電圧VREADを供給して、非選択ワード線WLUに接続された全てのメモリセルMCをON状態とする。また、ダミーワード線DWLに電圧VREAD´を供給して、全てのダミーメモリセルDMCをON状態とする。尚、電圧VREAD´は、接地電圧VSSより大きく、読出パス電圧VREADより小さい。
また、選択ワード線WLSに読出電圧VCGSR(図6の読出電圧VCG1R~VCG15Rのいずれか)を供給する。これにより、一部のメモリセルMCはON状態となり、その他のメモリセルMCはOFF状態となる。
また、センスアンプモジュールSAM(図1、図2)によって、選択メモリセルMCのON状態/OFF状態を検出する。例えば、センスアンプモジュールSAM中のセンスノードとビット線BLとを導通させ、センスノードの電荷を維持又は放電して、センストランジスタをON状態又はOFF状態とする。また、センストランジスタの状態に応じてデータ配線の電荷を充電又は放電し、データ配線に接続された複数のラッチ回路のいずれかによって、この配線の電圧に対応するデータをラッチする。これにより、選択メモリセルMCの状態を示すデータが、ラッチ回路にラッチされる。
以下、必要に応じて、選択ワード線WLSに供給される読出電圧VCGSRを順次切り替え、選択メモリセルMCのON状態/OFF状態を検出する。次に、検出されたデータ間でAND,OR等の演算処理を行い、選択メモリセルMCに記憶されたデータを算出する。その後、算出されたデータを、キャッシュメモリCMに出力する。その後、例えば、キャッシュメモリCMにラッチされたデータを、バスDB(図1)及び入出力制御回路I/O(図1)を介して出力する。
[書込シーケンス]
次に、図8~図10を参照して、半導体記憶装置の書込シーケンスについて説明する。図8は、書込シーケンスについて説明するための模式的なフローチャートである。図9は、書込シーケンスに含まれるプログラム動作について説明するための模式的な断面図である。図10は、書込シーケンスに含まれるベリファイ動作について説明するための模式的な断面図である。
次に、図8~図10を参照して、半導体記憶装置の書込シーケンスについて説明する。図8は、書込シーケンスについて説明するための模式的なフローチャートである。図9は、書込シーケンスに含まれるプログラム動作について説明するための模式的な断面図である。図10は、書込シーケンスに含まれるベリファイ動作について説明するための模式的な断面図である。
ステップS101(図8)では、ループ回数nWを1に設定する。ループ回数nWは、レジスタ等に記録される。
ステップS102では、プログラム動作を行う。
プログラム動作に際しては、例えば、複数の選択メモリセルMCのうちしきい値電圧の調整を行うもの(以下、「書込メモリセルMC」と呼ぶ場合がある。)に接続されたビット線BLに電圧VSRCを供給し、複数の選択メモリセルMCのうちしきい値電圧の調整を行わないもの(以下、「禁止メモリセルMC」と呼ぶ場合がある。)に接続されたビット線BLに電圧VDDを供給する。例えば、センスアンプモジュールSAM中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込メモリセルMCに対応するものに“L”をラッチさせ、禁止メモリセルMCに対応するものに“H”をラッチさせる。また、上記2つの電圧供給線を介して、書込メモリセルMCと禁止メモリセルMCとに異なる電圧を供給する。
また、図9に示す様に、書込メモリセルMCを、選択的にビット線BLと導通させる。例えば、ドレイン側選択ゲート線SGDに電圧VSGDを供給する。電圧VSGDは、例えば、図7の電圧VSGより小さい。これにより、電圧VSRCが供給されたビット線BLに対応するドレイン側選択トランジスタSTDはON状態となり、電圧VDDが供給されたビット線BLに対応するドレイン側選択トランジスタSTDはOFF状態となる。また、非選択ワード線WLUに書込パス電圧VPASSを供給する。書込パス電圧VPASSは、例えば、図6の読出パス電圧VREAD及び図7の電圧VSGより大きい。即ち、読出パス電圧VREAD及び電圧VSGは、書込パス電圧VPASSより小さい。また、ドレイン側選択トランジスタSTD側のダミーワード線DWLに、電圧VPASS´を供給する。電圧VPASS´は、電圧VSGDより大きく、書込パス電圧VPASSより小さい。また、ソース側選択ゲート線SGS2,SGS1,SGS0,SGSbに接地電圧VSSを供給する。また、ソース側選択トランジスタSTS側のダミーワード線DWLに、電圧VPASS´´を供給する。電圧VPASS´´は、接地電圧VSSより大きく、書込パス電圧VPASSより小さい。
また、図9に示す様に、選択ワード線WLSにプログラム電圧VPGMを供給する。プログラム電圧VPGMは、書込パス電圧VPASS及び電圧VSGよりも大きい。即ち、書込パス電圧VPASS及び電圧VSGは、プログラム電圧VPGMよりも小さい。これにより、書込メモリセルMCの電荷蓄積膜132(図5)に電子が蓄積され、書込メモリセルMCのしきい値電圧が増大する。
ステップS103(図8)では、ベリファイ動作を行う。
ベリファイ動作に際しては、例えば、ビット線BL等の充電を行う。また、選択メモリセルMCを、選択的にビット線BL及びソース線SLと導通させる。また、図10に示す様に、選択ワード線WLSにベリファイ電圧VVFYS(図6のベリファイ電圧VVFY1~VVFY15のいずれか)を供給し、選択メモリセルMCのON状態/OFF状態を検出する。また、必要に応じて、選択ワード線WLSに供給されるベリファイ電圧VVFYSを順次切り替え、選択メモリセルMCのON状態/OFF状態を検出する。
尚、ベリファイ動作においては、禁止メモリセルMCについてのON状態/OFF状態の検出は省略しても良い。この様な場合には、例えばベリファイ動作に際して、センスアンプモジュールSAM中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込メモリセルMCに接続されたラッチ回路に“H”をラッチさせ、禁止メモリセルMCに接続されたラッチ回路に“L”をラッチさせても良い。
ステップS104(図8)では、ベリファイ動作の結果を判定する。例えば、メモリセルMCの状態を示すデータに一定以上“L”が含まれている場合等にはベリファイFAILと判定し、ステップS105に進む。一方、メモリセルMCの状態を示すデータに一定以上“L”が含まれていない場合等にはベリファイPASSと判定し、ステップS107に進む。
ステップS105では、ループ回数nWが所定の回数NWに達したか否かを判定する。達していなかった場合にはステップS106に進む。達していた場合にはステップS108に進む。
ステップS106では、ループ回数nWに1を加算して、ステップS102に進む。また、ステップS106では、例えば、プログラム電圧VPGMに所定の電圧ΔVを加算する。
ステップS107では、ステータスレジスタSTR(図1)に、書込シーケンスが正常に終了した旨のステータスデータDSTを格納し、書込シーケンスを終了する。
ステップS108では、ステータスレジスタSTR(図1)に、書込シーケンスが正常に終了しなかった旨のステータスデータDSTを格納し、書込シーケンスを終了する。
[メモリセルMCに流れる電流のバラつき]
図4を参照して説明した様に、半導体層113はリン(P)等のN型の不純物を含む。また、半導体層120の下端部には、リン(P)等のN型の不純物を含む不純物領域122が設けられている。この様な構造では、例えば、製造工程中に、半導体層113及び半導体層120の不純物領域122に含まれるN型の不純物が熱等によって拡散してしまい不純物領域122の範囲がバラついてしまう場合がある。また、不純物領域122の範囲のバラつきに応じて、半導体層120の間で、電流の大きさにバラつきが生じてしまう場合がある。
図4を参照して説明した様に、半導体層113はリン(P)等のN型の不純物を含む。また、半導体層120の下端部には、リン(P)等のN型の不純物を含む不純物領域122が設けられている。この様な構造では、例えば、製造工程中に、半導体層113及び半導体層120の不純物領域122に含まれるN型の不純物が熱等によって拡散してしまい不純物領域122の範囲がバラついてしまう場合がある。また、不純物領域122の範囲のバラつきに応じて、半導体層120の間で、電流の大きさにバラつきが生じてしまう場合がある。
ここで、上記書込シーケンスでは、半導体層120に流れる電流に基づいて、メモリセルMCのしきい値電圧が目標値に達したか否か判定している。従って、半導体層120の間で電流の大きさにバラつきが生じてしまった場合、電流が流れづらい半導体層120に対応するメモリセルMCは、比較的早い段階でしきい値電圧が目標値に達したものと判定される。一方、電流が流れやすい半導体層120に対応するメモリセルMCは、比較的遅い段階でしきい値電圧が目標値に達したものと判定される。従って、これらの間で、しきい値電圧の制御に適する条件が異なってしまい、書込シーケンス(図8)におけるループ回数nWが増大してしまう場合がある。
そこで、本実施形態では、この様な半導体層120による電流のバラつきを抑制するために、電流のバラつきに応じて電荷蓄積膜132の一部に電荷を蓄積している。例えば、電流が流れやすい半導体層120については、この半導体層120に対応する電荷蓄積膜132の、ソース側選択ゲート線SGSとして機能する複数の導電層110に対応する部分において電荷蓄積膜132に電荷を蓄積する。これにより、半導体層120の間での電流の流れやすさを調整している。
この様な方法によれば、半導体層120の間での電流のバラつきを抑えることが可能である。これにより、書込シーケンス(図8)におけるループ回数nWを低減して、半導体記憶装置の高速な動作を実現可能である。また、場合によっては、書込シーケンスにおいて、ベリファイ動作を省略することが出来る場合もある。この様な場合には、半導体記憶装置の更に高速な動作を実現可能である。
[電流調整シーケンス]
次に、図11~図14を参照して、本実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図11は、電流調整シーケンスについて説明するための模式的なフローチャートである。図12は、本実施形態に係る電流調整シーケンスについて説明するための模式的な波形図である。図13及び図14は、電流調整シーケンスに含まれるSGSプログラム動作について説明するための模式的な断面図である。図15は、電流調整シーケンスに含まれるWLベリファイ動作について説明するための模式的な断面図である。
次に、図11~図14を参照して、本実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図11は、電流調整シーケンスについて説明するための模式的なフローチャートである。図12は、本実施形態に係る電流調整シーケンスについて説明するための模式的な波形図である。図13及び図14は、電流調整シーケンスに含まれるSGSプログラム動作について説明するための模式的な断面図である。図15は、電流調整シーケンスに含まれるWLベリファイ動作について説明するための模式的な断面図である。
尚、以下の説明では、Z方向に並ぶ複数の導電層110のうち、最も下方に位置する3つの導電層110が、ソース側選択ゲート線SGSとして機能する例について説明する。また、以下の説明では、最も下方に位置する導電層110に対応する構成をソース側選択ゲート線SGS0と呼び、下から2番目に位置する導電層110に対応する構成をソース側選択ゲート線SGS1と呼び、下から3番目に位置する導電層110に対応する構成をソース側選択ゲート線SGS2と呼ぶ場合がある。
ステップS201(図11)では、ループ回数nIを1に設定する。ループ回数nIは、レジスタ等に記録される。
ステップS202(図11)では、SGSプログラム動作を行う。
例えば、図12の例では、タイミングt101において、SGSプログラム動作が開始されている。
また、タイミングt102においては、ワード線WLに書込パス電圧VPASSが供給されている。また、ドレイン側選択ゲート線SGDに接地電圧VSSが供給されている。また、ソース側選択ゲート線SGS2,SGS1,SGS0に、書込パス電圧VPASSが供給されている。また、ソース側選択ゲート線SGSbに、接地電圧VSSが供給されている。また、図13に示す様に、ソース線SLに電圧VSRCが供給されている。また、ソース線SL側のダミーワード線DWLに書込パス電圧VPASSが供給されている。また、ビット線BL側のダミーワード線DWLに電圧VPASS´が供給されている。
ここで、図13の例では、ソース側選択トランジスタSTSbの一部がON状態となっており、これに対応する一部の半導体層120の外周面に形成された電子のチャネルが導電層112と導通している。また、ソース側選択トランジスタSTSbの一部がOFF状態となっており、これに対応する一部の半導体層120の外周面に形成された電子のチャネルは導電層112から電気的に切り離されている。この様な現象は、例えば、上述した不純物領域122の範囲のバラつきに起因して生じる。
また、タイミングt103においては、図12に示す様に、ソース側選択ゲート線SGS0,SGS1に、プログラム電圧VPGMが供給されている。
ここで、図14に示す様に、ON状態のソース側選択トランジスタSTSbに対応する半導体層120の外周面に形成された電子のチャネルは、ソース線SLと導通しており、電圧VSRCが供給されている。従って、このチャネルとソース側選択ゲート線SGS0,SGS1との間には、プログラム電圧VPGM程度の大きさの電位差が発生する。これにより、ソース側選択トランジスタSTSのゲート絶縁膜に含まれる電荷蓄積膜132に電子が蓄積され、これらのソース側選択トランジスタSTSのしきい値電圧が増大する。
一方、図14に示す様に、OFF状態のソース側選択トランジスタSTSbに対応する半導体層120の外周面に形成された電子のチャネルは、ソース線SLから電気的に切り離されており、フローティング状態となっている。また、このチャネルの電圧は、ワード線WLとの容量結合によって、書込パス電圧VPASS程度の大きさとなっている。従って、このチャネルとソース側選択ゲート線SGS0,SGS1との間には、プログラム電圧VPGMと書込パス電圧VPASSとの差分程度の大きさの電位差が発生する。この様なソース側選択トランジスタSTSのしきい値電圧は増大しない。
また、タイミングt104においては、図12に示す様に、ソース側選択ゲート線SGS0,SGS1に、書込パス電圧VPASSが供給されている。
また、タイミングt105においては、ワード線WL及び選択ゲート線(SGD,SGS2,SGS1,SGS0,SGSb)に、接地電圧VSSが供給されている。
ステップS203(図11)では、WLベリファイ動作を行う。
例えば、図12の例では、タイミングt111において、WLベリファイ動作が開始されている。
また、タイミングt111においては、一又は複数のワード線WLに電圧VVFYWが供給されている。また、それ以外のワード線WLに、読出パス電圧VREADが供給されている。また、ドレイン側選択ゲート線SGD及びソース側選択ゲート線SGS2,SGS1,SGS0,SGSbに、電圧VSGが供給されている。また、図15に示す様に、ビット線BLに電圧VDDが供給されている。また、ソース線SLに電圧VSRCが供給されている。また、ソース線SL側及びビット線BL側のダミーワード線DWLに電圧VREAD´が供給されている。
また、タイミングt111からタイミングt112にかけて、半導体層120の外周面に形成された電子のチャネルに流れる電流が、所定の大きさ以下であるか否かを検出して、電流の大きさを示すデータを取得する。これは、例えば、メモリセルMCのON状態/OFF状態を検出する方法と同様の方法によって行われる。
また、タイミングt112においては、図12に示す様に、ワード線WL及び選択ゲート線(SGD,SGS2,SGS1,SGS0,SGSb)に、接地電圧VSSが供給されている。
ステップS204(図11)では、WLベリファイ動作の結果を判定する。例えば、電流の大きさを示すデータに一定以上“L”が含まれている場合等にはWLベリファイFAILと判定し、ステップS205に進む。一方、電流の大きさを示すデータに一定以上“L”が含まれていない場合等にはベリファイPASSと判定し、ステップS207に進む。
ステップS205では、ループ回数nIが所定の回数NIに達したか否かを判定する。達していなかった場合にはステップS206に進む。達していた場合にはステップS208に進む。
ステップS206では、ループ回数nIに1を加算して、ステップS202に進む。例えば図12の例では、タイミングt121~タイミングt132において、タイミングt101~タイミングt112に対応する動作が実行されている。また、ステップS206では、例えば、プログラム電圧VPGMに所定の電圧ΔVを加算する。従って、図12に示す様に、タイミングt123においてソース側選択ゲート線SGS1,SGS0に供給されるプログラム電圧VPGMは、タイミングt103においてソース側選択ゲート線SGS1,SGS0に供給されるプログラム電圧VPGMよりも大きい。
ステップS207では、ステータスレジスタSTR(図1)に、電流調整シーケンスが正常に終了した旨のステータスデータDSTを格納し、電流調整シーケンスを終了する。
ステップS208では、ステータスレジスタSTR(図1)に、電流調整シーケンスが正常に終了しなかった旨のステータスデータDSTを格納し、電流調整シーケンスを終了する。
[第2実施形態]
次に、図16~図18を参照して、第2実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図16は、電流調整シーケンスについて説明するための模式的な波形図である。図17及び図18は、電流調整シーケンスに含まれるSGSプログラム動作について説明するための模式的な断面図である。
次に、図16~図18を参照して、第2実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図16は、電流調整シーケンスについて説明するための模式的な波形図である。図17及び図18は、電流調整シーケンスに含まれるSGSプログラム動作について説明するための模式的な断面図である。
第2実施形態に係る電流調整シーケンスは、基本的には、第1実施形態に係る電流調整シーケンスと同様に実行される。ただし、第2実施形態に係る電流調整シーケンスは、一部において、第1実施形態に係る電流調整シーケンスと異なる。
即ち、第1実施形態に係る電流調整シーケンスでは、SGSプログラム動作の対象となるソース側選択トランジスタSTSが、不純物領域122の範囲のバラつきに応じて選択されていた。
一方、第2実施形態に係る電圧調整シーケンスでは、SGSプログラム動作の対象となるソース側選択トランジスタSTSを、ビット線BLの電圧の調整によって選択する。また、この際、ソース側選択トランジスタSTSbを、不純物領域122の範囲のバラつきに拘わらずOFF状態とするために、ソース側選択ゲート線SGSbに、負の極性を有する電圧VOFFを供給する。
以下、第2実施形態に係る電流調整シーケンスについて、より具体的に説明する。
例えば、図16の例では、タイミングt201において、SGSプログラム動作が開始されている。ここで、本実施形態に係るSGSプログラム動作に際しては、例えば、複数のソース側選択トランジスタSTSのうちしきい値電圧の調整を行うもの(以下、「書込選択トランジスタ」と呼ぶ場合がある。)に接続されたビット線BLに電圧VSRCを供給し、複数のソース側選択トランジスタSTSのうちしきい値電圧の調整を行わないもの(以下、「禁止選択トランジスタ」と呼ぶ場合がある。)に接続されたビット線BLに電圧VDDを供給する。例えば、センスアンプモジュールSAM中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込選択トランジスタに対応するものに“L”をラッチさせ、禁止選択トランジスタに対応するものに“H”をラッチさせる。また、上記2つの電圧供給線を介して、書込選択トランジスタと禁止選択トランジスタとに異なる電圧を供給する。
また、タイミングt202においては、ワード線WLに書込パス電圧VPASSが供給されている。また、ドレイン側選択ゲート線SGDに電圧VSGDが供給されている。また、ソース側選択ゲート線SGS2,SGS1,SGS0に、書込パス電圧VPASSが供給されている。また、ソース側選択ゲート線SGSbに、接地電圧VSSよりも小さい負の極性を有する電圧VOFFが供給されている。また、図17に示す様に、ビット線BL側のダミーワード線DWLに電圧VPASS´が供給されている。また、ソース線SL側のダミーワード線DWLに書込パス電圧VPASSが供給されている。
また、タイミングt203においては、図16及び図18に示す様に、ソース側選択ゲート線SGS0,SGS1に、プログラム電圧VPGMが供給されている。これにより、書込選択トランジスタの電荷蓄積膜132に電子が蓄積され、書込選択トランジスタのしきい値電圧が増大する。
また、タイミングt204においては、図16に示す様に、ソース側選択ゲート線SGS0,SGS1に、書込パス電圧VPASSが供給されている。
また、タイミングt205においては、ワード線WL及び選択ゲート線(SGD,SGS2,SGS1,SGS0,SGSb)に、接地電圧VSSが供給されている。
また、タイミングt211~タイミングt212においては、WLベリファイ動作が実行されている。WLベリファイ動作は、第1実施形態に係るWLベリファイ動作と同様に実行される。ただし、第2実施形態においては、WLベリファイ動作において取得された電流の大きさを示すデータに応じて、一部の書込選択トランジスタを、禁止選択トランジスタに更新する。
その他の動作は、第1実施形態に係る電流調整シーケンスにおける動作と同様に実行される。
[第3実施形態]
次に、図19~図21を参照して、第3実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図19は、電流調整シーケンスについて説明するための模式的な波形図である。図20及び図21は、電流調整シーケンスに含まれるSGSプログラム動作について説明するための模式的な断面図である。
次に、図19~図21を参照して、第3実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図19は、電流調整シーケンスについて説明するための模式的な波形図である。図20及び図21は、電流調整シーケンスに含まれるSGSプログラム動作について説明するための模式的な断面図である。
第3実施形態に係る電流調整シーケンスは、基本的には、第2実施形態に係る電流調整シーケンスと同様に実行される。ただし、第3実施形態に係る電流調整シーケンスは、一部において、第2実施形態に係る電流調整シーケンスと異なる。
即ち、第2実施形態に係る電流調整シーケンスでは、例えば図16及び図18を参照して説明した様に、全ての書込選択トランジスタに対応するビット線BLに電圧VSRCを供給した状態で、SGSプログラム動作のタイミングt203等において、ソース側選択ゲート線SGS0,SGS1に同時にプログラム電圧VPGMを供給していた。
一方、第3実施形態に係る電流調整シーケンスでは、例えば図19及び図20に示す様に、全ての書込選択トランジスタに対応するビット線BLに電圧VSRCを供給した状態で、タイミングt313においてソース側選択ゲート線SGS0にプログラム電圧VPGMを供給している。また、例えば図19及び図21に示す様に、一部の書込選択トランジスタに対応するビット線BLに電圧VSRCを供給した状態で、タイミングt323においてソース側選択ゲート線SGS1にプログラム電圧VPGMを供給している。
以下、第3実施形態に係る電流調整シーケンスについて、より具体的に説明する。
例えば図19の例では、タイミングt301~タイミングt302において、WLベリファイ動作が実行されている。WLベリファイ動作は、第2実施形態に係るWLベリファイ動作と同様に実行される。ただし、第3実施形態においては、WLベリファイ動作において、電流の大きさを示すデータを2回取得する。また、電流の大きさを示すデータを取得する際、1回目と2回目とで、センスアンプモジュールSAM(図1、図2)中のセンスノードの放電時間を異ならせる。これにより、各半導体層120に流れる電流が第1の目標値よりも大きいか否かを示すデータと、各半導体層120に流れる電流が第2の目標値よりも大きいか否かを示すデータと、を取得する。第2の目標値は、例えば、第1の目標値よりも大きい。
また、タイミングt311において、SGSプログラム動作が開始されている。ここで、本実施形態に係るSGSプログラム動作に際しては、例えば、複数のソース側選択トランジスタSTSのうち、WLベリファイ動作において流れた電流が、上記第1の目標値よりも大きく第2の目標値よりも小さかったもの(以下、「第1書込選択トランジスタ」と呼ぶ場合がある。)と、上記第2の目標値よりも大きかったもの(以下、「第2書込選択トランジスタ」と呼ぶ場合がある。)と、に接続されたビット線BLに電圧VSRCを供給する。また、複数のソース側選択トランジスタSTSのうち、WLベリファイ動作において流れた電流が第1の目標値よりも小さかったもの(以下、「禁止選択トランジスタ」と呼ぶ場合がある。)に接続されたビット線BLに電圧VDDを供給する。
また、タイミングt312においては、ワード線WLに書込パス電圧VPASSが供給されている。また、ドレイン側選択ゲート線SGDに電圧VSGDが供給されている。また、ソース側選択ゲート線SGS2,SGS1,SGS0に、書込パス電圧VPASSが供給されている。また、ソース側選択ゲート線SGSbに電圧VOFFが供給されている。また、図20に示す様に、ビット線BL側のダミーワード線DWLに電圧VPASS´が供給されている。また、ソース線SL側のダミーワード線DWLに書込パス電圧VPASSが供給されている。
また、タイミングt313においては、図20に示す様に、ソース側選択ゲート線SGS0に、プログラム電圧VPGMが供給されている。これにより、第1書込選択トランジスタ及び第2書込選択トランジスタの電荷蓄積膜132に電子が蓄積され、第1書込選択トランジスタ及び第2書込選択トランジスタのしきい値電圧が増大する。
また、タイミングt314においては、図19に示す様に、ソース側選択ゲート線SGS0,SGS1に、書込パス電圧VPASSが供給されている。
また、タイミングt315においては、ワード線WL及び選択ゲート線(SGD,SGS2,SGS1,SGS0,SGSb)に、接地電圧VSSが供給されている。
また、タイミングt321においては、第2書込選択トランジスタに接続されたビット線BLに電圧VSRCを供給する。また、第1書込選択トランジスタと、禁止選択トランジスタと、に接続されたビット線BLに電圧VDDを供給する。
また、タイミングt322においては、ワード線WLに書込パス電圧VPASSが供給されている。また、ドレイン側選択ゲート線SGDに電圧VSGDが供給されている。また、ソース側選択ゲート線SGS2,SGS1,SGS0に、書込パス電圧VPASSが供給されている。また、ソース側選択ゲート線SGSbに電圧VOFFが供給されている。また、図21に示す様に、ビット線BL側のダミーワード線DWLに電圧VPASS´が供給されている。また、ソース線SL側のダミーワード線DWLに書込パス電圧VPASSが供給されている。
また、タイミングt323においては、図21に示す様に、ソース側選択ゲート線SGS1に、プログラム電圧VPGMが供給されている。これにより、第2書込選択トランジスタの電荷蓄積膜132に電子が蓄積され、第2書込選択トランジスタのしきい値電圧が増大する。
また、タイミングt324においては、図19に示す様に、ソース側選択ゲート線SGS0,SGS1に、書込パス電圧VPASSが供給されている。
また、タイミングt325においては、ワード線WL及び選択ゲート線(SGD,SGS2,SGS1,SGS0,SGSb)に、接地電圧VSSが供給されている。
[第4実施形態]
次に、図22~図25を参照して、第4実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図22は、電流調整シーケンスについて説明するための模式的なフローチャートである。図23は、電流調整シーケンスについて説明するための模式的な波形図である。図24は、電流調整シーケンスに含まれるTCWLプログラム動作について説明するための模式的な断面図である。図25は、電流調整シーケンスに含まれるWLベリファイ動作について説明するための模式的な断面図である。
次に、図22~図25を参照して、第4実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図22は、電流調整シーケンスについて説明するための模式的なフローチャートである。図23は、電流調整シーケンスについて説明するための模式的な波形図である。図24は、電流調整シーケンスに含まれるTCWLプログラム動作について説明するための模式的な断面図である。図25は、電流調整シーケンスに含まれるWLベリファイ動作について説明するための模式的な断面図である。
第4実施形態に係る電流調整シーケンスは、基本的には、第2実施形態に係る電流調整シーケンスと同様に実行される。ただし、第4実施形態に係る電流調整シーケンスは、一部において、第2実施形態に係る電流調整シーケンスと異なる。
即ち、第2実施形態に係る電流調整シーケンスでは、ソース側選択トランジスタSTSのしきい値電圧を調整することにより、半導体層120の間での電流のバラつきを抑制していた。
しかしながら、この様な方法は例示に過ぎず、具体的な方法等は適宜調整可能である。例えば、半導体層120の間での電流のバラつきを抑制するためには、ドレイン側選択トランジスタSTDのしきい値電圧を調整しても良いし、ソース線SL側又はビット線BL側のダミーメモリセルDMCのしきい値電圧を調整しても良い。また、複数のメモリセルMCのうちのいずれかを、データの記録ではなく、半導体層120の間での電流のバラつきの抑制に使用しても良い。以下、この様なメモリセルMCを、「しきい値電圧調整用メモリセル」と呼ぶ場合がある。また、この様なメモリセルMCに接続されたワード線WLを、「しきい値電圧調整用ワード線TCWL」と呼ぶ場合がある。
例えば、第4実施形態では、Z方向に並ぶ複数のメモリセルMCのうち、最もソース線SL側に位置するもの(ソース線SL側のダミーメモリセルDMCと隣り合うもの)を、しきい値電圧調整用メモリセルとして使用する例について説明する。
以下、第4実施形態に係る電流調整シーケンスについて、より具体的に説明する。
図22に示す様に、第4実施形態に係る電流調整シーケンスは、基本的には第2実施形態に係る電流調整シーケンスと同様に実行される。ただし、第4実施形態では、SGSプログラム動作のかわりに、TCWLプログラム動作(ステップS402)を実行する。
例えば、図23の例では、タイミングt401において、TCWLプログラム動作が開始されている。ここで、本実施形態に係るTCWLプログラム動作に際しては、例えば、複数のしきい値電圧調整用メモリセルのうちしきい値電圧の調整を行うもの(以下、「書込調整用メモリセル」と呼ぶ場合がある。)に接続されたビット線BLに電圧VSRCを供給し、複数のしきい値電圧調整用メモリセルのうちしきい値電圧の調整を行わないもの(以下、「禁止調整用メモリセル」と呼ぶ場合がある。)に接続されたビット線BLに電圧VDDを供給する。例えば、センスアンプモジュールSAM中の電圧転送回路に接続された上記制御用のラッチ回路のうち、書込調整用メモリセルに対応するものに“L”をラッチさせ、禁止調整用メモリセルに対応するものに“H”をラッチさせる。また、上記2つの電圧供給線を介して、書込調整用メモリセルと禁止調整用メモリセルとに異なる電圧を供給する。
また、タイミングt402においては、しきい値電圧調整用ワード線TCWL及びその他のワード線WLに書込パス電圧VPASSが供給されている。また、ドレイン側選択ゲート線SGDに電圧VSGDが供給されている。また、ソース側選択ゲート線SGSに、接地電圧VSSが供給されている。また、図24に示す様に、ビット線BL側のダミーワード線DWLに電圧VPASS´が供給されている。また、ソース線SL側のダミーワード線DWLに電圧VPASS´´が供給されている。
また、タイミングt403においては、図24に示す様に、しきい値電圧調整用ワード線TCWLに、プログラム電圧VPGMが供給されている。これにより、書込調整用メモリセルの電荷蓄積膜132に電子が蓄積され、書込調整用メモリセルのしきい値電圧が増大する。
また、タイミングt404においては、図23に示す様に、しきい値電圧調整用ワード線TCWLに、書込パス電圧VPASSが供給されている。
また、タイミングt405においては、ワード線WL及び選択ゲート線(SGD,SGS,SGSb)に、接地電圧VSSが供給されている。
また、タイミングt411~タイミングt412においては、WLベリファイ動作が実行されている。WLベリファイ動作は、第2実施形態に係るWLベリファイ動作と同様に実行される。ただし、第4実施形態においては、図25に示す様に、しきい値電圧調整用ワード線TCWLに、ソース線SL側のダミーワード線DWLと同じ電圧VREAD´が供給される。また、第4実施形態においては、WLベリファイ動作において取得された電流の大きさを示すデータに応じて、一部の書込調整用メモリセルを、禁止調整用メモリセルに更新する。
その他の動作は、第2実施形態に係る電流調整シーケンスにおける動作と同様に実行される。
尚、第4実施形態では、Z方向に並ぶ複数のメモリセルMCのうちの一つをしきい値電圧調整用メモリセルとして使用していた。しかしながら、この様な方法は例示に過ぎず、具体的な方法等は適宜調整可能である。例えば、Z方向に並ぶ複数のメモリセルMCのうちの二以上をしきい値電圧調整用メモリセルとして使用しても良い。
また、この様な場合には、例えば、第3実施形態と同様に、ベリファイ動作において、各半導体層120に流れる電流が第1の目標値よりも大きいか否かを示すデータと、各半導体層120に流れる電流が第2の目標値よりも大きいか否かを示すデータと、を取得しても良い。また、TCWLプログラム動作において、所定のしきい値電圧調整用ワード線TCWLに対してプログラム電圧VPGMを供給する際には、WLベリファイ動作において流れた電流が上記第1の目標値よりも大きく第2の目標値よりも小さかったもの(以下、「第1書込調整用メモリセル」と呼ぶ場合がある。)と、上記第2の目標値よりも大きかったもの(以下、「第2書込調整用メモリセル」と呼ぶ場合がある。)と、に接続されたビット線BLに電圧VSRCを供給し、その他のビット線BLに電圧VDDを供給しても良い。また、他のしきい値電圧調整用ワード線TCWLに対してプログラム電圧VPGMを供給する際には、第2書込調整用メモリセルに接続されたビット線BLに電圧VSRCを供給し、その他のビット線BLに電圧VDDを供給しても良い。
[第5実施形態]
次に、図26を参照して、第5実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図26は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、図26を参照して、第5実施形態に係る半導体記憶装置の電流調整シーケンスについて説明する。図26は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第5実施形態に係る半導体記憶装置は、基本的には第1実施形態~第4実施形態に係る半導体記憶装置と同様に構成されている。ただし、第5実施形態に係る半導体記憶装置は、一部の構成が、第1実施形態~第4実施形態に係る半導体記憶装置と異なる。
例えば、第1実施形態~第4実施形態においては、例えば図4等を参照して説明した様に、複数の導電層110の下方にソース側選択ゲート線SGSbとして機能する導電層111が設けられ、導電層111の下方にソース線SLとして機能する導電層112が設けられていた。しかしながら、この様な構成は例示に過ぎず、具体的な構成等は適宜調整可能である。
例えば図26の例では、複数の導電層110の下方に、導電層511が設けられている。導電層511は、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいる。導電層511は、ソース側選択ゲート線SGSb(図2)及びこれに接続された複数のソース側選択トランジスタSTSbのゲート電極として機能する。
また、図26の例では、半導体記憶装置が、半導体層120のかわりに半導体層520を備えている。半導体層520は、基本的には第1実施形態~第4実施形態に係る半導体層120と同様に構成されている。ただし、半導体層520の下端部には、不純物領域122が接続されていない。
また、図26の例では、半導体層520の下端部が、単結晶シリコン(Si)等の半導体層522を介して、半導体基板100のP型ウェル領域に接続されている。また、半導体層522と導電層511との間には、酸化シリコン(SiO2)等の絶縁膜523が設けられている。
ここで、この様な構成では、製造工程において、半導体層520の下端と半導体層522との接触面積にバラついてしまう場合がある。これに伴い、半導体層520の間で、電流の大きさにバラつきが生じてしまう場合がある。
そこで、第5実施形態においては、第1実施形態~第4実施形態のいずれかに係る電流調整シーケンスを実行する。これにより、半導体層520の間での電流のバラつきを抑えることが可能である。
[その他の実施形態]
以上、第1実施形態~第5実施形態に係る半導体記憶装置及びその動作条件の調整方法について説明した。しかしながら、以上の説明は例示に過ぎず、具体的な構成及び方法等は、適宜調整可能である。
以上、第1実施形態~第5実施形態に係る半導体記憶装置及びその動作条件の調整方法について説明した。しかしながら、以上の説明は例示に過ぎず、具体的な構成及び方法等は、適宜調整可能である。
例えば、図11を参照して例示した様に、第1実施形態~第3実施形態に係る電流調整シーケンスでは、ループ回数nIを増大させつつ、SGSプログラム動作及びWLベリファイ動作を繰り返し実行していた。また、図22を参照して例示した様に、第4実施形態に係る電流調整シーケンスでは、ループ回数nIを増大させつつ、TCWLプログラム動作及びWLベリファイ動作を繰り返し実行していた。しかしながら、この様な動作は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第1実施形態~第5実施形態において、WLベリファイ動作を1回のみ実行し、その後で、SGSプログラム動作又はTCWLプログラム動作を1回のみ実行しても良い。
また、例えば、第1実施形態~第5実施形態に係る半導体記憶装置は、所定のコマンドの入力に応じて、上記電流調整シーケンスが実行される様に構成されていても良い。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
MC…メモリセル、MCA…メモリセルアレイ、ADD…アドレスデータ、CMD…コマンドデータ、PC…周辺回路。
Claims (6)
- 基板と、
前記基板の表面と交差する第1方向に並ぶ複数の第1導電層と、
前記第1方向に延伸し、前記複数の第1導電層と対向する複数の第1半導体層と、
前記第1方向において前記基板から離間し、又は、前記基板の一部であり、前記複数の第1半導体層の前記第1方向の一端部に接続された第2半導体層と、
前記複数の第1導電層と前記複数の第1半導体層との間に設けられた電荷蓄積層と
を備え、
プログラム動作の所定のタイミングにおいて、前記複数の第1導電層のうちの一つである第2導電層にプログラム電圧又は前記プログラム電圧よりも小さい書込パス電圧が供給される
半導体記憶装置の動作条件の調整方法であって、
前記第2導電層に前記書込パス電圧を供給し、前記複数の第1導電層のうちの一つである第3導電層に前記プログラム電圧を供給する第1動作と、
前記第2導電層に前記書込パス電圧よりも小さいベリファイ電圧を供給し、前記第3導電層に前記プログラム電圧よりも小さい電圧を供給する第2動作と
を実行する半導体記憶装置の動作条件の調整方法。 - 前記複数の第1導電層のうち、前記第2半導体層に最も近い複数の第1導電層を複数の第4導電層とすると、
前記プログラム動作の所定のタイミングにおいて、前記複数の第4導電層には、前記書込パス電圧よりも小さい電圧が供給され、
前記第3導電層は、前記複数の第4導電層のうちの一つである
請求項1記載の半導体記憶装置の動作条件の調整方法。 - 前記複数の第1導電層のうち、前記第2半導体層から最も遠い複数の第1導電層を複数の第5導電層とすると、
前記第1動作において、前記複数の第5導電層に、前記ベリファイ電圧よりも小さい電圧が供給される
請求項1又は2記載の半導体記憶装置の動作条件の調整方法。 - 前記半導体記憶装置は、前記複数の第1半導体層の前記第1方向の他端部に接続された複数のビット線を備え、
前記第1動作の所定のタイミングにおいて、前記複数のビット線のうちの一つである第1ビット線と、前記複数のビット線のうちの一つである第2ビット線とに、異なる電圧が供給される
請求項1又は2記載の半導体記憶装置の動作条件の調整方法。 - 前記第1動作の第1のタイミングにおいて、
前記第2導電層に前記書込パス電圧を供給し、
前記第3導電層に前記プログラム電圧を供給し、
前記複数の第1導電層のうちの一つである第6導電層に前記書込パス電圧を供給し、
前記第1動作の第2のタイミングにおいて、
前記第2導電層に前記書込パス電圧を供給し、
前記第3導電層に前記書込パス電圧を供給し、
前記第6導電層に前記プログラム電圧を供給する
請求項1、2又は4記載の半導体記憶装置の動作条件の調整方法。 - 前記第2半導体層と前記複数の第1導電層との間に設けられ、前記複数の第1半導体層と対向する第3半導体層を備え、
前記第2半導体層はN型の不純物を含む
請求項1~5のいずれか1項記載の半導体記憶装置の動作条件の調整方法。
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