JP4921953B2 - 半導体集積回路装置及び半導体記憶装置のテスト方法 - Google Patents

半導体集積回路装置及び半導体記憶装置のテスト方法 Download PDF

Info

Publication number
JP4921953B2
JP4921953B2 JP2006348004A JP2006348004A JP4921953B2 JP 4921953 B2 JP4921953 B2 JP 4921953B2 JP 2006348004 A JP2006348004 A JP 2006348004A JP 2006348004 A JP2006348004 A JP 2006348004A JP 4921953 B2 JP4921953 B2 JP 4921953B2
Authority
JP
Japan
Prior art keywords
memory
voltage
memory cells
test
memory block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006348004A
Other languages
English (en)
Other versions
JP2008159185A (ja
Inventor
英義 高井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006348004A priority Critical patent/JP4921953B2/ja
Priority to US11/961,172 priority patent/US7558120B2/en
Publication of JP2008159185A publication Critical patent/JP2008159185A/ja
Application granted granted Critical
Publication of JP4921953B2 publication Critical patent/JP4921953B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Description

この発明は、半導体集積回路装置及び半導体記憶装置のテスト方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む半導体メモリのテスト方法に関する。
半導体メモリは日々大容量化が進んでおり、それに伴いデータを記憶するメモリセルの数も増大してきている。またそれぞれのメモリセルは、数百にも及ぶ膨大なプロセスステップを経て製造される。よって、全てのメモリセルを同一の状態で作成出来ることは不可能に近く、ある程度のプロセスバラツキを持った状態で半導体メモリは製造される。
上記のようなプロセスバラツキを持った半導体メモリを出荷するにあたり、不良ビットを予め冗長部と置き換えるようにしたり、または不良品としたりすることで、初期不良や信頼性不良の無い製品が市場に出荷される。そのために、半導体メモリの製造段階ではいくつもの電気的検査工程が実施されている。
微細化が進む中で更なる信頼性向上には、より高い精度でのスクリーニング（不良の選別）方法が求められている。そして半導体メモリの検査の為に、メモリ内部に自己テスト（Build in Self Test）回路（以下ＢＩＳＴ回路と呼ぶ）を使用する方法が、種々提案されている（例えば特許文献１参照）。
上記スクリーニング方法のひとつに、離れビットのサーチがある。離れビットとは、閾値電圧がメモリセル全体の閾値分布（母集団分布）からはずれたメモリセルのことである。このようなメモリセルは信頼性が悪化していることが多く、スクリーニングの際には離れビットを探索することが重要である。
しかしながら、従来の検査方法であると、離れビットの探索が非常に困難であるという問題があった。
特開平１１−３９２２６号公報
この発明は、信頼性を向上出来る半導体集積回路装置及び半導体記憶装置のテスト方法を提供する。
この発明の一態様に係る半導体集積回路装置は、複数の不揮発性メモリセルを有するメモリブロックを備え、テスト動作時において該メモリセルの良／不良のテストを行う半導体メモリと、前記半導体メモリの前記テスト動作を制御するテスト回路とを具備し、前記テスト回路は、前記メモリブロック単位によるデータの読み出し動作を複数のゲート電圧を用いて行うことにより前記テストを行うよう前記半導体メモリを制御する制御部と、前記半導体メモリにおける前記テストにおいて、不良と判断された前記メモリセルの数を、各々のゲート電圧毎に計測するカウンタ部とを備え、前記制御部は、前記ゲート電圧を昇順または降順に連続して変化させ、前記カウンタ部におけるカウンタ数が、前記ゲート電圧を変化させた際に連続して所定の範囲内の数であった場合に、当該メモリブロックを不良とみなす。
また、この発明の一態様に係る半導体記憶装置のテスト方法は、不揮発性のメモリセルを複数有するメモリブロックを備えた半導体記憶装置のテスト方法であって、前記メモリブロック内の前記メモリセルにつき、一括してデータの消去または書き込みを行うステップと、第１閾値電圧、及び電圧変動幅を設定するステップと、前記メモリブロック内において、前記第１閾値電圧から前記電圧変動幅ずつ昇順または降順で変動させた際の、それぞれの値を超える閾値電圧を有する前記メモリセル数を計数し、（ｎ＋１）ビット（ｎは１以上の自然数）を計数可能なカウンタにカウントするステップと、前記電圧変動幅を変動させた際に、前記カウンタのカウント数が連続して１以上ｎ以下であった場合に、当該メモリブロックを不良とみなすステップとを具備する。
本発明によれば、信頼性を向上出来る半導体集積回路装置及び半導体記憶装置のテスト方法を提供出来る。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。図１は、本実施形態に係るＬＳＩのブロック図である。
図示するようにＬＳＩ１は、ＥＥＰＲＯＭ２及びＢＩＳＴ回路３を備えている。ＥＥＰＲＯＭ２は例えばＮＯＲ型フラッシュメモリであり、データを記憶する。ＢＩＳＴ回路３は、ＥＥＰＲＯＭ２のテスト動作を制御する。
まずＥＥＰＲＯＭ２の構成について説明する。図１に示すようにＥＥＰＲＯＭ２は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、カラムセレクタ１３、書き込みデータバッファ１４、センスアンプ１５、データ入出力バッファ１６、アドレスバッファ１７、電圧発生回路１８、ベリファイ回路１９、及び制御回路２０を備えている。
メモリセルアレイ１０は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。カラムセレクタ１３は、カラムデコーダ１２の選択動作に基づいてビット線を選択し、ビット線を書き込みデータバッファ１４またはセンスアンプ１５に接続する。センスアンプ１５は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルから読み出されたデータをセンスして増幅する。具体的には、選択ビット線に流れる電流、すなわち選択メモリセルのドレイン電流を、リファレンスセルのドレイン電流と比較してデータを判別する。書き込みデータバッファ１４は、メモリセルに対して書き込むべきデータを保持し、所定のメモリセル単位で、一括してデータをメモリセルに書き込む。
データ入出力バッファ１６は、メモリセルに対する書き込みデータを外部から受け取り、この書き込みデータを書き込みデータバッファ１４へ転送する。またセンスアンプ１５で増幅された読み出しデータを外部へ出力する。ＥＥＰＲＯＭ２のテスト動作時には、ＢＩＳＴ回路３から書き込みデータパターンＷ＿ＤＡＴを受け取り、これを書き込みデータバッファ１４へ転送する。
アドレスバッファ１７は、外部からアドレス信号を受け取り、そのうちのカラムアドレスＣＡをカラムデコーダ１２へ転送し、ロウアドレスをロウデコーダ１１へ転送する。ＥＥＰＲＯＭ２のテスト動作時には、ＢＩＳＴ回路３から読み出しアドレスＲ＿ＡＤＤ及び書き込みアドレスＷ＿ＡＤＤを受け取る。
電圧発生回路１８は、制御回路２０の制御に従って電圧を発生する。そして発生した電圧を、例えばロウデコーダ１１、書き込みデータバッファ１４、及びメモリセルアレイ１０等へ供給する。
ベリファイ回路１９は、制御回路２０の制御に従って、書き込みデータバッファ内のデータと、センスアンプで増幅された読み出しデータとを用いてベリファイ動作を行う。なおテスト動作時においては、読み出しデータとの比較対象データがＢＩＳＴ回路３から直接与えられても良い。そしてベリファイ回路１９は、ベリファイの結果、メモリセルを不良セルとみなした場合（これをフェイル（fail）と呼ぶことにする）には、フェイル信号ＦＡＩＬをＢＩＳＴ回路３へ出力する。なお、メモリセルが正常であった場合には、これパス（pass）と呼ぶことにする。
制御回路２０は、ＢＩＳＴ回路３の制御に従って、ＥＥＰＲＯＭ２内の各ブロックの動作を制御する。
次に、上記メモリセルアレイ１０の構成について図２を用いて説明する。図２は、メモリセルアレイ１０の構成を示す回路図である。
図示するように、メモリセルアレイ１０は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。なお以下では説明の便宜上、ワード線ＷＬ０〜ＷＬｍをワード線ＷＬ、ビット線ＢＬ０〜ＢＬｎをビット線ＢＬと一括して呼ぶことがある。また、同一のワード線に接続された（ｎ＋１）個のメモリセルＭＣの集合を、以下「ページ」と呼ぶことにする。なお「１ページ」は、同一のワード線に接続された複数のメモリセルの集合でありさえすれば良い。
次にメモリセルＭＣの断面構成について図３を用いて説明する。図３はメモリセルアレイ１０の一部領域の断面図である。図示するように、ｐ型半導体基板３０の表面領域内にｎ型ウェル領域３１が形成され、ｎ型ウェル領域３１の表面領域内にはｐ型ウェル領域３２が形成されている。ｐ型ウェル領域３２上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に、メモリセルＭＣのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜３３上に形成された多結晶シリコン層３４、多結晶シリコン層３４上にゲート間絶縁膜３５を介在して形成された多結晶シリコン層３６を有している。ゲート間絶縁膜３５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３４はフローティングゲート（ＦＧ）として機能し、メモリセルＭＣ毎に分離されている。他方、多結晶シリコン層３６はビット線に直交する方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。隣接するゲート電極間に位置するｐ型ウェル領域３２表面内には、ｎ＋型不純物拡散層３７が形成されている。不純物拡散層３７は隣接するトランジスタ同士で共用されており、ソース領域またはドレイン領域として機能する。そして、メモリセルＭＣのソース領域はソース線ＳＬに接続され、ドレインはビット線ＢＬに接続される。更にｐ型ウェル領域３２の表面領域内にはｐ＋型不純物拡散層３８が形成され、ｎ型ウェル領域３１の表面領域内にはｎ＋型不純物拡散層３９が形成されている。ｐ型ウェル領域３２に対しては、不純物拡散層３８を介してソース線ＳＬと同じ電位が与えられ、ｎ型ウェル領域３１に対しては、不純物拡散層３９を介してウェル電圧ＶＮＷが与えられる。
次に図１に戻ってＢＩＳＴ回路３の構成について説明する。図示するようにＢＩＳＴ回路３は、テスト制御回路２１、カウンタ２２、プログラム保持部２３、及びＲＯＭ２４を備えている。
カウンタ２２は、ベリファイ回路１９からフェイル信号ＦＡＩＬが出力された回数をカウントする。すなわち、フェイル信号ＦＡＩＬが出力される度にカウントアップし、これにより当該ベリファイにおける不良メモリセル数を計数する。
プログラム保持部２３は例えば不揮発性の記憶装置であり、離れビットのサーチプログラム２５を保持する。サーチプログラム２５の詳細については後述する。
ＲＯＭ２４は、サーチプログラム２５を実行する際のサーチ条件データ２６を保持する。サーチ条件データ２６の詳細についても後述する。
テスト制御回路２１は、プログラム保持部２３に保持されているサーチプログラム２５と、ＲＯＭ２４に保持されているサーチ条件データ２６を読み出し、ＥＥＰＲＯＭ２のテストを行う。具体的には、メモリセルアレイ１０において、メモリブロック毎に離れビットの有無を探索し、離れビットが存在する場合には当該メモリブロックを不良ブロックとして管理する。なおメモリブロックとは、メモリセルアレイ１０におけるメモリセルＭＣの集合であり、データが一括して消去される単位である。テストのためにテスト制御回路２１は、書き込みデータパターンＷ＿ＤＡＴ、書き込みアドレスＷ＿ＡＤＤ、及び読み出しアドレスＲ＿ＡＤＤをＥＥＰＲＯＭ２へ出力し、また制御回路２０の動作を制御する。
次に、上記構成のＢＩＳＴ回路３による離れビットのサーチプログラム２５の概念について、大まかに説明する。本実施形態では、消去ベリファイを用いて離れビットを探索する。
図４は、あるメモリブロックに含まれるメモリセルＭＣの閾値分布を示すグラフである。図４では、横軸に閾値電圧Ｖthをプロットし、縦軸にメモリセル数をプロットしており、離れビットが存在しない場合について示している。図示するように、製造プロセス等に問題が無く、信頼性が十分高いメモリブロックの場合には、全てのメモリセルＭＣの消去状態（“１”データ保持時）における閾値Ｖthは、母集団分布（主たる分布：図中において斜線で示した領域）の中に含まれる。なお、図中のＶeraseは消去ベリファイポイントであり、データの消去後のベリファイ動作において、メモリセルＭＣの閾値電圧はＶeraseよりも低くされる。
これに対して、離れビットが存在する場合の閾値分布を示すグラフを図５に示す。図示するように、メモリブロックの全体的な特性として、データが消去され易い（データの消去速度が速い）場合には、母集団分布は図４に比べて閾値の低い位置に分布する。この際、信頼性の低いメモリセルＭＣでは、母集団分布に含まれるメモリセルＭＣに比べて消去速度が遅く、図示するように母集団から離れた位置で且つ母集団分布よりも高い閾値電圧を有する場合がある。これが離れビットとなるメモリセルＭＣである。従って、離れビットを探索することが半導体メモリの信頼性確保の為にも重要である。
この離れビットを探索するために、ＢＩＳＴ回路３のテスト制御回路２１は、複数の閾値電圧についてベリファイを行う。すなわち、あるベリファイ開始電圧から、あるベリファイ終了電圧までの間を、あるステップ電圧毎に昇順に連続してベリファイを行う。このベリファイとは、ワード線ＷＬの電圧をベリファイ開始電圧からステップ電圧毎に変化させていき、メモリセルがオンするかオフするかを観測する。そして、オンした場合にはパス、オフした場合にはフェイルとしてフェイル信号を出力する。そして連続してベリファイを行った結果、所定の基準を満たした場合に、離れビットが存在すると判定する。この点につき、図６及び図７を用いて説明する。図６は、離れビットが存在するメモリブロックについての閾値分布を示すグラフであり、図７は離れビットの存在の判定基準を示す概念図である。
図６に示すように、離れビットとなるメモリセルＭＣ（これを以下、単に離れビットと呼ぶ）が２個存在し、閾値電圧Ｖth１より高い閾値電圧を有するメモリセルＭＣの数が１０００個あったとする。また閾値電圧Ｖth１と、離れビットとなるメモリセルＭＣの閾値電圧との間の電圧が閾値電圧Ｖth２である。また２つの離れビットについての中間の閾値電圧を閾値電圧Ｖth３、離れビットの閾値電圧より高い閾値電圧を閾値電圧Ｖth４とする。すると、閾値電圧Ｖth１につきベリファイを行うと（つまりワード線ＷＬの電圧をＶth１に設定して読み出し動作を行うと）、当該ベリファイにおいて不良とみなされる（オフする）メモリセルＭＣの数は１０００個である。また閾値電圧Ｖth２、Ｖth３、Ｖth４につきベリファイを行うと、それぞれのベリファイで不良とみなされるメモリセルＭＣの数はそれぞれ２個、１個、０個となる。
テスト制御回路２１は図７に示すように、メモリセルＭＣの数が１個以上３個以下である分布が見つかった際に、その分布が離れビットの可能性があると判断する。また４個以上である分布については、これは母集団分布に含まれるものであると判断する。メモリセルＭＣの数が０個であれば、当該閾値電圧よりも上の閾値電圧を有するメモリセルＭＣは存在しないので、離れビットは存在しない。従ってテスト制御回路２１は、メモリセルＭＣの数が１〜３個である分布が見つかった場合、当該分布は離れビットである可能性があると判断する。そしてそのような分布が連続して行った２回のベリファイで発見された際に、当該分布は離れビットであると判定する。
なお、本実施形態では離れビットの判定基準を、メモリセルＭＣの数が１〜３個である場合について説明するが、その上限（これをＸとする）及び下限は適宜選択することが出来、例えば１〜１０個（Ｘ＝１０）のように設定しても良い。またＢＩＳＴ回路３のカウンタは、少なくとも１〜（Ｘ＋１）個までをカウント可能であれば良い。従って本実施形態では、カウンタ２２のカウント上限は少なくとも“４”あれば十分である。
ここで、ＢＩＳＴ回路３のＲＯＭ２４の保持するサーチ条件データ２６について図８乃至図１０を用いて説明する。図８乃至図１０は、サーチ条件データ２６の具体例を示す表である。サーチ条件データ２６は、上記したように閾値電圧を変えつつ連続してベリファイを行う際の、ベリファイ開始電圧、ベリファイ終了電圧、ステップ電圧を含む。図８はベリファイ開始電圧について示しており、ベリファイを開始する際の最初の閾値電圧が、複数保持されている。以下、ベリファイ開始電圧を閾値電圧Ｖthi（ｉは１以上の自然数）と呼ぶ。図９はベリファイ終了電圧について示しており、ベリファイを終了する最後の閾値電圧が、複数保持されている。以下、ベリファイ終了電圧を閾値電圧Ｖth-endk（ｋは１以上の自然数）と呼ぶ。図１０はステップ電圧について示しており、連続してベリファイを行う際の電圧変動幅が、複数保持されている。以下、ステップ電圧を電圧ΔＶthj（ｊは１以上の自然数）と呼ぶ。
次に、ＢＩＳＴ回路３による上記離れビット探索方法の詳細について、図１１を用いて説明する。図１１は、離れビット探索方法のフローチャートである。図１１に示すフローチャートがサーチプログラム２５の内容であり、テスト制御回路２１はプログラム保持部２３からサーチプログラム２５を読み出し、図１１に示す処理を行う。
図示するように、まずテスト制御回路２１は、ＥＥＰＲＯＭ２の制御回路２０に対して、メモリセルアレイ１０内のテスト対象となるメモリブロックにつきデータ消去を命令する（ステップＳ１０）。これにより、メモリブロック内のメモリセルＭＣの全てにつきデータ消去が行われ、メモリセルＭＣの閾値電圧は消去ベリファイレベルＶerase以下となる。また、テスト制御回路２１は例えば自身が保持するレジスタ等に、ｈ＝０を保持する（ステップＳ１１）。ここで“ｈ”とは、メモリセル数が１〜３個であった分布が発見された回数を意味する。
次にテスト制御回路２１は、ＲＯＭ２４からベリファイ開始電圧Ｖthi、ベリファイ終了電圧Ｖth-endk、及びステップ電圧ΔＶthjを選択する（ステップＳ１２）。本ステップは、ステップＳ１０の消去動作の前に行っても良い。
次にテスト制御回路２１は、最初のベリファイを行うための閾値電圧Ｖthを、ステップＳ２１で決定したベリファイ開始電圧Ｖthiに設定する（ステップＳ１３）。そしてテスト制御回路２１は、ステップＳ１３で決定した閾値電圧Ｖthについてのベリファイを行うよう、ＥＥＰＲＯＭ２の制御回路２１に命令する（ステップＳ１４）。ステップＳ１４のおおまかな流れは次のようである。
まずテスト制御回路２１は、ＥＥＰＲＯＭ２のアドレスバッファ１７に読み出しアドレスＲ＿ＡＤＤを与える。これはデータの読み出しを行うための先頭アドレスである。これに基づいて、ロウデコーダ１１及びカラムデコーダ２１が、ワード線ＷＬ及びビット線ＢＬの選択動作を行う。また制御回路２１は、電圧発生回路１８に対して電圧Ｖthを発生するよう命令する。この命令に応答して電圧発生回路１８で発生された電圧Ｖthを、ロウデコーダ１１は選択ワード線に印加する。その結果、選択メモリセルＭＣから読み出されたデータが“０”であるか否か、すなわち選択メモリセルＭＣがオンしたか否かを、ベリファイ回路１９が判定する。ステップＳ１０でデータは消去されているので、メモリセルＭＣがオフ状態であった場合にベリファイ回路１９は、当該メモリセルＭＣは不良であると判断し、フェイル信号ＦＡＩＬを出力する。出力されたフェイル信号ＦＡＩＬはカウンタ２２に与えられ、カウンタ２２はフェイル信号ＦＡＩＬの出力回数をカウントする。このカウント数を、以下カウント数Ｎ＿ＦＡＩＬと呼ぶ。制御回路２１は、上記の読み出し動作を対象メモリブロックについて行う。
そしていずれかの時点でＮ＿ＦＡＩＬが４に達すると（ステップＳ１５、ＹＥＳ）、当該電圧Ｖthは母集団分布の中の電圧であるとテスト制御回路２１は判断する。従ってテスト制御回路２１は、電圧Ｖthがベリファイ終了電圧Ｖth-endkに等しいか否かを判定して、等しくなければ（ステップＳ１６、ＮＯ）、電圧Ｖthをステップ電圧ΔＶthjだけ高くして（ステップＳ１７）、ステップＳ１４の処理を繰り返す。等しければ（ステップＳ１６、ＹＥＳ）、サーチは終了する。この場合には離れビットの有無を判別できなかったので、ベリファイ開始電圧、ベリファイ終了電圧、及びステップ電圧等を変えて、再度同様の処理を繰り返す。
ステップＳ１５において、全てのメモリセルＭＣについてベリファイを行った結果Ｎ＿ＦＡＩＬが４に達しなかった場合（ステップＳ１５、ＮＯ）には、テスト制御回路２１はＮ＿ＦＡＩＬがゼロであるか否かを判定する。ゼロであった場合（ステップＳ１８、ＹＥＳ）には、当該電圧Ｖthより高い閾値電圧を有するメモリセルＭＣは存在しないので、当該メモリブロックは正常であると、テスト制御回路２１は最終的な判断をする（ステップＳ１９）。
ステップＳ１８においてＮ＿ＦＡＩＬがゼロでなかった場合（ステップＳ１８、ＮＯ）、これはＮ＿ＦＡＩＬが１〜３のいずれかである場合に該当する。すなわち離れビットの可能性がある。そこでテスト制御回路２１はレジスタを確認し、ｈ＝１であるか否かを判定する。これはつまり、以前に離れビットの可能性のある分布が発見されていたか否かを判定することを意味する。ｈ＝１でなければ（ステップＳ２０、ＮＯ）、つまりｈ＝０であり、以前に上記分布が発見されていなければ、ｈ＝ｈ＋１＝１として（ステップＳ２１）、ステップＳ１６に戻る。そしてＶth＝Ｖth-endkでなければ、テスト制御回路２１はステップＳ１７の処理を行って、ステップＳ１４以降の処理を繰り返す。
ステップＳ２０においてｈ＝１であると判定された場合（ステップＳ２１、ＹＥＳ）には、離れビットの可能性がある分布が２回、発見されたことになる。従ってテスト制御回路２１は、当該電圧Ｖthを閾値とするメモリセルＭＣは離れビットであると判断し、当該メモリブロックは不良であると、最終的な判断をする（ステップＳ２２）。
以上の処理を、具体例を挙げて説明する。以下、離れビットがある場合をＣＡＳＥ１、無い場合をＣＡＳＥ２として説明する。
＜ＣＡＳＥ１＞
まず、離れビットがある場合について説明する。図１２はメモリセルブロック内のメモリセルＭＣの閾値分布を示すグラフである。例えば離れビットが２個であったとする。このような分布において、図示するようにベリファイ開始電圧Ｖth１、ステップ電圧ΔＶth１を用いて離れビットのサーチを行う。なお、Ｖth１を超える閾値電圧を有するメモリセル数が１０００個、（Ｖth１＋ΔＶth１）を超える閾値電圧を有するメモリセル数が２個、（Ｖth１＋２・ΔＶth１）を超える閾値電圧を有するメモリセル数が２個、（Ｖth１＋３・ΔＶth１）を超える閾値電圧を有するメモリセル数が１個、（Ｖth１＋４・ΔＶth１）を超える閾値電圧を有するメモリセル数が０個であるものとする。なおベリファイ終了電圧については省略する。
図１３は、メモリブロックの模式図であり、図１１に示す処理の流れの一部を示している。まずテスト制御回路２１は、Ｖth１を閾値電圧Ｖthに設定してベリファイを行う（ステップＳ１２〜Ｓ１４）。すると、図１２で説明したように閾値電圧Ｖth１以上のメモリセル数は１０００個であるので、図１３に示すように、ベリファイがメモリブロック内の全てのメモリセルＭＣについて終了する前に、カウンタ２２のカウンタ値Ｎ＿ＦＡＩＬが４に達する（ステップＳ１５、ＹＥＳ）。
従ってテスト制御回路２１は、Ｖth＝（Ｖth＋ΔＶth１）＝（Ｖth１＋ΔＶth１）として（ステップＳ１７）、再びベリファイを行う（ステップＳ１４）。すると、図１２で説明したように閾値電圧（Ｖth１＋ΔＶth１）以上のメモリセル数は２個であるので、図１３に示すように、ベリファイがメモリブロック内の全てのメモリセルＭＣについて終了した結果、カウンタ２２のカウンタ値Ｎ＿ＦＡＩＬが２となる（ステップＳ１５、ＮＯ）。この時点では、テスト制御回路２１のレジスタにおいてｈ＝０である（ステップＳ２０、ＮＯ）。
従ってテスト制御回路２１は、ｈ＝１とし（ステップＳ２１）、またＶth＝（Ｖth＋ΔＶth１）＝（Ｖth１＋２・ΔＶth１）として（ステップＳ１７）、再びベリファイを行う（ステップＳ１４）。すると、閾値電圧（Ｖth１＋２・ΔＶth１）以上のメモリセル数も２個であるので、図１３に示すように、ベリファイがメモリブロック内の全てのメモリセルＭＣについて終了した結果、カウンタ２２のカウンタ値Ｎ＿ＦＡＩＬが２となる（ステップＳ１５、ＮＯ、ステップＳ１８、ＮＯ）。この時点でテスト制御回路２１のレジスタは、ｈ＝１を保持する（ステップＳ２０、ＮＯ）。よって、この時点でテスト制御回路２１は離れビットが存在することを認識する（ステップＳ２２）。そして、当該ブロックを不良ブロックとして管理し、例えばブロックリダンダンシによる置き換えを行う。
＜ＣＡＳＥ２＞
次に、離れビットが無い場合について説明する。図１４はメモリセルブロック内のメモリセルＭＣの閾値分布を示すグラフである。図示するように、母集団分布の裾となる閾値電圧がＶth１と（Ｖth１＋ΔＶth１）との間に位置していると仮定する。
図１５は、メモリブロックの模式図であり、図１１に示す処理の流れの一部を示している。まずテスト制御回路２１は、ベリファイ開始電圧Ｖth１を閾値電圧Ｖthに設定してベリファイを行う（ステップＳ１２〜Ｓ１４）。すると、図１３と同様に、ベリファイがメモリブロック内の全てのメモリセルＭＣについて終了する前に、カウンタ２２のカウンタ値Ｎ＿ＦＡＩＬが４に達する（ステップＳ１５、ＹＥＳ）。
従ってテスト制御回路２１は、Ｖth＝（Ｖth１＋ΔＶth１）として（ステップＳ１７）、再びベリファイを行う（ステップＳ１４）。すると、図１４に示すように閾値電圧（Ｖth１＋ΔＶth１）以上のメモリセル数は０個であるので、図１５に示すように、ベリファイがメモリブロック内の全てのメモリセルＭＣについて終了した結果、カウンタ２２のカウンタ値Ｎ＿ＦＡＩＬが０となる（ステップＳ１５、ＮＯ、ステップＳ１８、ＹＥＳ）。よって、この時点でテスト制御回路２１は離れビットの不存在を認識し、当該メモリブロックは正常であると判断する（ステップＳ１９）。
上記のように、本実施形態に係るＬＳＩであると、半導体メモリの信頼性を向上出来る。以下、本効果について説明する。
不揮発性半導体メモリの消去特性は、メモリブロック内における各メモリセルＭＣの消去特性が大きくばらつかないことが理想である。すなわち、全てのメモリセルＭＣの消去時の閾値電圧は母集団分布内にあることが望ましい。しかし、消去特性は製造プロセスのばらつきの影響を大きく受け、このことはメモリセルＭＣの信頼性にも影響を与える。従って、母集団分布から大きくはずれた閾値電圧を有するメモリセルＭＣ、すなわち離れビットについては、救済措置を設けておくことが重要である。本救済措置としては、離れビットを含むメモリセルブロックについては、メモリセルアレイ１０内に設けたリダンダンシ用のメモリブロックで置き換える方法（ブロックリダンダンシ）等がある。
従って、半導体メモリの信頼性向上には離れビットのサーチが重要となる。この点、従来の方法であると、ある閾値レベルを消去ベリファイ電圧よりも低い値に一意に設定し、離れビットの基準を例えば１〜３個とした場合、設定した閾値レベルより高い閾値を有するメモリセルが１〜３個であれば、離れビットが存在すると判断していた。しかしながら本方法であると、設定した閾値レベルが例えば図６におけるＶth４である場合には、離れビットを見つけることが出来ない。また、設定した閾値レベルが母集団分布のちょうど裾の部分に位置した場合には、母集団分布に含まれるメモリセルＭＣについても不良とみなしてしまうおそれがある。従って、精度の高いサーチ方法ではなかった。また別の方法としては、母集団分布の全体の分布形状を把握する手法が考えられる。しかし本方法は非常に時間がかかり、現実的では無いという問題があった。
これに対して本実施形態に係る構成であると、ＬＳＩ１内にＢＩＳＴ回路３を設けている。そして、ＢＩＳＴ回路３の制御によって、閾値レベルを変化させながらベリファイを行い、フェイル数をカウントしている。
従って、母集団分布全体の分布形状を把握すること無く、離れビットのサーチを行うことが出来る。また、離れビットの基準をＸ個とした場合、カウンタは（Ｘ＋１）までカウント可能であれば良く、その場合にはカウンタ値が（Ｘ＋１）に達した時点で当該閾値レベルにおけるベリファイが終了する。つまり図１３及び図１５で説明したように、当該閾値レベルが母集団分布内にある場合には、一部のメモリセルＭＣについてのみ読み出し動作を行えば足りる。そのため、離れビットのサーチ時間を大幅に短縮しつつ、高精度に離れビットをサーチ出来る。更に本実施形態では、従来のようにテスタ装置を用いるのではなく、ＬＳＩ１内のＢＩＳＴ回路３によって離れビットのサーチを行っている。従って、離れビットの存在の判断処理を高速化出来る。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。本実施形態は、上記第１の実施形態において、母集団分布よりも閾値電圧の低い離れビットをサーチする方法に関する。図１６は、本実施形態に係るＬＳＩのブロック図である。
図示するようにＬＳＩ１の構成は、上記第１の実施形態とほぼ同様であるので、以下では第１の実施形態に係る構成と異なる点についてのみ説明する。
まずＥＥＰＲＯＭ２におけるベリファイ回路１９は、メモリセルを正常であるとみなした場合（pass）、パス信号ＰＡＳＳをＢＩＳＴ回路３へ出力する。そしてカウンタ２２は、ベリファイ回路１９からパス信号ＰＡＳＳが出力された回数をカウントする。すなわち、パス信号ＰＡＳＳが出力される度にカウントアップし、これにより当該ベリファイにおける正常なメモリセル数を計数する。プログラム保持部２３に保持されるサーチプログラム２５の詳細については後述する。ＲＯＭ２４は、サーチプログラム２５を実行する際のサーチ条件データ２６を保持する。本実施形態に係るサーチ条件データ２６が第１の実施形態と異なる点は、第１の実施形態ではベリファイ開始電圧はベリファイ終了電圧よりも低い電圧であったのに対し、本実施形態では逆にベリファイ終了電圧がベリファイ開始電圧よりも低い電圧である点である。その他の構成及び動作は上記第１の実施形態と同様であるので説明は省略する。
次に、上記構成のＢＩＳＴ回路３による離れビットのサーチ方法について説明する。図１７は、サーチ対象となるメモリブロックに含まれるメモリセルＭＣの、消去状態の閾値分布を示すグラフであり、本実施形態でサーチすべき離れビットを示している。図示するように、母集団分布よりも閾値レベルが低く、母集団分布と離れた閾値電圧を有するメモリセルＭＣが存在する場合がある。これは、製造プロセス等に起因して、データの消去速度が速すぎるメモリセルＭＣであって、このようなメモリセルＭＣの存在は信頼性上好ましくない。そこで本実施形態では、母集団分布よりも低い閾値電圧を有する離れビットを探索する。
なおサーチ方法の大まかな概念は第１の実施形態と同様であるが、第１の実施形態と異なる点は、閾値レベルを低下させながらベリファイを繰り返す点と、カウンタ２２はフェイル数をカウントするのではなくパス数をカウントする点である。
図１８は、本実施形態に係る離れビット探索方法のフローチャートであり、サーチプログラム２５の内容を示している。図示するように、テスト制御回路２１はまず第１の実施形態と同様に、図１１で説明したステップＳ１０〜Ｓ１４の処理を行う。
ステップＳ１４においてテスト制御回路２１は、ＥＥＰＲＯＭ２を次のように制御する。すなわち、テスト制御回路２１は、ＥＥＰＲＯＭ２のアドレスバッファ１７に読み出しアドレスＲ＿ＡＤＤを与える。これに基づいて、ロウデコーダ１１及びカラムデコーダ２１が、ワード線ＷＬ及びビット線ＢＬの選択動作を行う。また制御回路２１は、電圧発生回路１８に対して電圧Ｖthを発生するよう命令する。この命令に応答して電圧発生回路１８で発生された電圧Ｖthを、ロウデコーダ１１は選択ワード線に印加する。その結果、選択メモリセルＭＣから読み出されたデータが“０”であるか否か、すなわち選択メモリセルＭＣがオンしたか否かを、ベリファイ回路１９が判定する。ベリファイ回路１９は、判定の結果、メモリセルＭＣが正常であると判断した場合には、パス信号ＰＡＳＳを出力する。出力されたパス信号ＰＡＳＳはカウンタ２２に与えられ、カウンタ２２はパス信号ＰＡＳＳの出力回数をカウントする。すなわちカウンタ２２は、オンしたメモリセル数、つまり正常なメモリセル数をカウントする。このカウント数を、以下カウント数Ｎ＿ＰＡＳＳと呼ぶ。制御回路２１は、上記の読み出し動作を対象メモリブロックについて行う。
そしていずれかの時点でＮ＿ＰＡＳＳが４に達すると（ステップＳ３０、ＹＥＳ）、当該電圧Ｖthは母集団分布の中の電圧であるとテスト制御回路２１は判断する。従ってテスト制御回路２１は、電圧Ｖthがベリファイ終了電圧Ｖth-endkに等しいか否かを判定して、等しくなければ（ステップＳ１６、ＮＯ）、電圧Ｖthをステップ電圧ΔＶthjだけ低くして（ステップＳ３１）、ステップＳ１４の処理を繰り返す。等しければ（ステップＳ１６、ＹＥＳ）、サーチは終了する。
ステップＳ３０において、全てのメモリセルＭＣについてベリファイを行った結果Ｎ＿ＰＡＳＳが４に達しなかった場合（ステップＳ３０、ＮＯ）には、テスト制御回路２１はＮ＿ＰＡＳＳがゼロであるか否かを判定する。ゼロであった場合（ステップＳ３２、ＹＥＳ）には、当該電圧Ｖthより低い閾値電圧を有するメモリセルＭＣは存在しないので、当該メモリブロックは正常であると、テスト制御回路２１は最終的な判断をする（ステップＳ１９）。
ステップＳ３２においてＮ＿ＰＡＳＳがゼロでなかった場合（ステップＳ３２、ＮＯ）、これはＮ＿ＰＡＳＳが１〜３のいずれかである場合に該当する。すなわち離れビットの可能性がある。そこでテスト制御回路２１はレジスタを確認し、ｈ＝１であるか否かを判定する。これはつまり、以前に離れビットの可能性のある分布が発見されていたか否かを判定することを意味する。ｈ＝１でなければ（ステップＳ２０、ＮＯ）、つまりｈ＝０であり、以前に上記分布が発見されていなければ、ｈ＝ｈ＋１＝１として（ステップＳ２１）、ステップＳ１６に戻る。そしてＶth＝Ｖth-endkでなければ、テスト制御回路２１はステップＳ３１の処理を行って、ステップＳ１４以降の処理を繰り返す。
ステップＳ２０においてｈ＝１であると判定された場合（ステップＳ２１、ＹＥＳ）には、離れビットの可能性がある分布が２回、発見されたことになる。従ってテスト制御回路２１は、当該電圧Ｖthを閾値とするメモリセルＭＣは離れビットであると判断し、当該メモリブロックは不良であると、最終的な判断をする（ステップＳ２２）。
以上の処理を、具体例を挙げて簡単に説明する。図１９はメモリセルブロック内のメモリセルＭＣの閾値分布を示すグラフであり、離れビットが２個である場合について示している。
図示するようにベリファイ開始電圧Ｖth１、ステップ電圧ΔＶth１を用いて離れビットのサーチを行う。なお、Ｖth１より低い閾値を有するメモリセル数が１０００個、（Ｖth１−ΔＶth１）以下の閾値を有するメモリセル数が２個、（Ｖth１−２・ΔＶth１）以下の閾値を有するメモリセル数が２個、（Ｖth１−３・ΔＶth１）以下の閾値を有するメモリセル数が１個、（Ｖth１−４・ΔＶth１）以下の閾値を有するメモリセル数が０個であるものとする。なおベリファイ終了電圧については省略する。
まずテスト制御回路２１は、ベリファイ開始電圧Ｖth１を閾値電圧Ｖthに設定してベリファイを行う（ステップＳ１２〜Ｓ１４）。すると、閾値電圧がＶth１以下であるメモリセル数は１０００個であるので、ベリファイがメモリブロック内の全てのメモリセルＭＣについて終了する前に、カウンタ２２のカウンタ値Ｎ＿ＰＡＳＳが４に達する（ステップＳ３０、ＹＥＳ）。
従ってテスト制御回路２１は、Ｖth＝（Ｖth−ΔＶth１）＝（Ｖth１−ΔＶth１）として（ステップＳ３１）、再びベリファイを行う（ステップＳ１４）。すると、閾値電圧が（Ｖth１＋ΔＶth１）以下であるメモリセル数は２個であるので、カウンタ２２のカウンタ値Ｎ＿ＰＡＳＳが２となる（ステップＳ３０、ＮＯ、ステップＳ３２、ＮＯ）。この時点では、テスト制御回路２１のレジスタにおいてｈ＝０である（ステップＳ２０、ＮＯ）。
従ってテスト制御回路２１は、ｈ＝１とし（ステップＳ２１）、またＶth＝（Ｖth−ΔＶth１）＝（Ｖth１−２・ΔＶth１）として（ステップＳ３１）、再びベリファイを行う（ステップＳ１４）。すると、閾値電圧が（Ｖth１−２・ΔＶth１）以下であるメモリセル数も２個であるので、カウンタ２２のカウンタ値Ｎ＿ＰＡＳＳが２となる（ステップＳ３０、ＮＯ、ステップＳ３２、ＮＯ）。この時点でテスト制御回路２１のレジスタは、ｈ＝１を保持する（ステップＳ２０、ＮＯ）。よって、この時点でテスト制御回路２１は離れビットが存在することを認識する（ステップＳ２２）。そして、当該ブロックを不良ブロックとして管理し、例えばブロックリダンダンシによる置き換えを行う。
上記のように、本実施形態に係るＬＳＩであると、母集団分布よりも低い閾値電圧を有する離れビットを探索することができ、上記第１の実施形態と同様の効果が得られる。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。上記第２の実施形態においては、消去時の閾値電圧が母集団分布よりも低い離れビットの探索方法について説明したが、本実施形態は、データ書き込み時（“０”データ保持時）の閾値電圧が母集団分布よりも低い離れビットの探索方法に関するものである。
本実施形態に係るＬＳＩ１の構成は、上記第２の実施形態で説明した図１６の通りである。またサーチ条件は図８乃至図１０に示した通りであるが、第２の実施形態と同様に、ベリファイ終了電圧はベリファイ開始電圧よりも低い値である。その他の構成及び動作は第２の実施形態と同様であるので説明は省略する。
次に、本実施形態に係るＢＩＳＴ回路３による離れビットのサーチ方法について説明する。図２０は、サーチ対象となるメモリブロックに含まれるメモリセルＭＣの、“０”データ保持時（データ書き込み時）の閾値分布を示すグラフであり、本実施形態でサーチすべき離れビットを示している。図示するように、母集団分布よりも閾値レベルが低く、母集団分布と離れた閾値電圧を有するメモリセルＭＣが存在する場合がある。これは、製造プロセス等に起因して、データの書き込み速度が遅すぎるメモリセルＭＣであって、このようなメモリセルＭＣの存在は信頼性上好ましくない。そこで本実施形態では、母集団分布よりも低い閾値電圧を有する離れビットを探索する。なお図中におけるＶprogは書き込みベリファイレベルであり、“０”データの書き込み後、書き込まれたメモリセルＭＣの閾値電圧はＶprog以上に設定される。
図２１は、本実施形態に係る離れビット探索方法のフローチャートであり、サーチプログラム２５の内容を示している。サーチプログラム２５の内容は、ほぼ第２の実施形態と同様である。
図示するように、まずテスト制御回路２１は、ＥＥＰＲＯＭ２の制御回路２０に対して、メモリセルアレイ１０内のテスト対象となるメモリブロックの全メモリセルＭＣにつき“０”データの書き込みを命令する（ステップＳ４０）。すなわちテスト制御回路２１は、全メモリセルＭＣに“０”を書き込むような書き込みデータパターンＷ＿ＤＡＴを発生し、これをデータ入出力バッファ１６へ与える。その後はステップＳ１１に進み、第２の実施形態と同様の処理を行う。
以上のように、本実施形態に係る方法であると、“０”データを保持するメモリセルＭＣについても離れビットを探索することが出来る。
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。上記第１の実施形態においては、消去時の閾値電圧が母集団分布よりも高い離れビットの探索方法について説明したが、本実施形態は、データ書き込み時（“０”データ保持時）の閾値電圧が母集団分布よりも高い離れビットの探索方法に関するものである。
本実施形態に係るＬＳＩ１の構成は、上記第１の実施形態で説明した図１の通りである。またサーチ条件は図８乃至図１０に示した通りであり、第１の実施形態と同様に、ベリファイ終了電圧はベリファイ開始電圧よりも高い値である。その他の構成及び動作は第１の実施形態と同様であるので説明は省略する。
次に、本実施形態に係るＢＩＳＴ回路３による離れビットのサーチ方法について説明する。図２２は、サーチ対象となるメモリブロックに含まれるメモリセルＭＣの、“０”データ保持時の閾値分布を示すグラフであり、本実施形態でサーチすべき離れビットを示している。図示するように、母集団分布よりも閾値レベルが高く、母集団分布と離れた閾値電圧を有するメモリセルＭＣが存在する場合がある。本実施形態では、書き込み時の閾値電圧が母集団分布よりも高い離れビットを探索する。
図２３は、本実施形態に係る離れビット探索方法のフローチャートであり、サーチプログラム２５の内容を示している。サーチプログラム２５の内容は、ほぼ第１の実施形態と同様である。
図示するように、まずテスト制御回路２１は、ＥＥＰＲＯＭ２の制御回路２０に対して、メモリセルアレイ１０内のテスト対象となるメモリブロックの全メモリセルＭＣにつき“０”データの書き込みを命令する（ステップＳ４０）。すなわちテスト制御回路２１は、全メモリセルＭＣに“０”を書き込むような書き込みデータパターンＷ＿ＤＡＴを発生し、これをデータ入出力バッファ１６へ与える。その後はステップＳ１１に進み、第１の実施形態と同様の処理を行う。
以上のように、本実施形態に係る方法であると、“０”データを保持するメモリセルＭＣについても離れビットを探索することが出来る。
［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。本実施形態は、上記第１、第４の実施形態において、ステップＳ１４におけるベリファイ時の観測電流ポイントに関するものである。
図２４は、離れビットが無い場合における、あるメモリブロックに含まれるメモリセルＭＣの、ゲート電圧Ｖgに対するドレイン電流Ｉdの特性を示すグラフである。図示するようにドレイン電流Ｉdは、ゲート電圧Ｖgにほぼ比例して増加する特性を有する。そしてステップS１４では、ドレイン電流Ｉdのあるポイントを観測ポイント（これをＩd１と呼ぶ）としてベリファイを行っている。そして図中に示すように、観測ポイントＩd１において、ワード線の電圧をＶthiから順に変化させながらベリファイを行っている。この際、ドレイン電流Ｉdの特性はメモリセルＭＣ毎にバラツキを有しているため、図中の斜線で示した領域のように、メモリセルＭＣの閾値電圧はある一定の範囲を持って分布する。しかしながら、特にメモリセルＭＣに不良が無い場合にはこの分布はひとつの母集団を形成し、離れビットは存在しない。
図２５は、離れビットが存在する場合における、ゲート電圧Ｖgとドレイン電流Ｉdとの関係を示すグラフである。図示するように、母集団よりも高い閾値を有する離れビットとなるメモリセルＭＣのドレイン電流Ｉdの特性は、正常な（つまり母集団分布に含まれる）メモリセルＭＣのドレイン電流Ｉdの特性に比べて、その傾きが小さい。従って、観測ポイントＩd１においては、離れビットの閾値が母集団分布から離れて観測される。
図２６は、図２５と同様のグラフである。前述のように、観測ポイントＩd１でベリファイを行うと、離れビットとなるメモリセルＭＣの閾値は母集団から離れて観測出来る。しかし、観測ポイントがＩd１よりも低いＩd２であると、離れビットとなるメモリセルＭＣの閾値も母集団分布内部にあるように観測される。つまり、不良とすべきメモリセルＭＣであるにも関わらず、観測ポイントとなるドレイン電流Ｉdが小さいために、正常なメモリセルＭＣとして観測されてしまう。
そこで、上記第１、第４の実施形態においては、ドレイン電流Ｉdの観測ポイントを適切な値に設定することが望ましい。より具体的には、複数の観測ポイントにおいて、ステップＳ１４を実施することにより、より精度良く離れビットを探索出来る。
上記は、第２、第３の実施形態の場合も同様である。離れビットの閾値が母集団分布よりも低い場合には、離れビットのドレイン電流Ｉdの傾きが母集団分布に含まれるメモリセルのドレイン電流Ｉdの傾きよりも大きいことが考えられる。従って、この場合にも複数の観測ポイントにおいてステップＳ１４を行うことが望ましい。
以上のように、この発明の第１乃至第５の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法であると、閾値レベルを変化させつつ、当該閾値レベルよりも高いまたは低いメモリセル数を計測している。そして、離れビットの基準となる個数よりもメモリセル数が少ないケースが連続した場合に、これを離れビットであると判定している。より具体的には、母集団分布よりも高い閾値を有する離れビットを探索する際には、閾値レベルを上げながらオフ状態のメモリセル数を計測する。逆に母集団分布よりも低い閾値を有する離れビットを探索する際には、閾値レベルを下げながらオン状態のメモリセル数を計測している。また、上記手法をＬＳＩ１内に設けたＢＩＳＴ回路３によって行っている。その結果、サーチ時間を短縮しつつ、高精度に離れビットを探索出来る。
なお、上記実施形態においては、サーチプログラム２５を複数回実行することにより離れビットを探索しても良い。本方法について図２７及び図２８を用いて説明する。図２７及び図２８は、あるメモリブロックに含まれるメモリセルＭＣの閾値分布を示すグラフである。
まず図２７に示すように、離れビットが２個あり、ベリファイ開始電圧をＶth１、ステップ電圧をΔＶth１として探索を行ったとする。すると、閾値レベルがＶth１でのオフセル数が１００００個であり、閾値レベルが（Ｖth１＋ΔＶth１）でのオフセル数が１００個であり、閾値レベルが（Ｖth１＋２・ΔＶth１）でのオフセル数が０個であったとする。すると、この場合には離れビットがあるにもかかわらず、当該メモリブロックは良品であると判定される。これはステップ電圧ΔＶth１が大きすぎることに起因する。
従って、このような場合には図２８に示すように、２回目のサーチを行う。すなわち、図２７におけるサーチにより、母集団分布の裾は（Ｖth１＋ΔＶth１）と（Ｖth１＋２・ΔＶth１）との間に存在することが分かる。従って、２回目のサーチはこの範囲内で行う。つまり、ベリファイ開始電圧をＶth２＝（Ｖth１＋ΔＶth１）に設定し、ステップ電圧をΔＶth２（＜ΔＶth１）としてサーチを行う。すると、閾値レベルが（Ｖth２＋ΔＶth２）でのオフセル数が２個、（Ｖth２＋２・ΔＶth２）でのオフセル数が１個となる。その結果、離れビットを発見出来、当該メモリブロックは不良であると判定出来る。
また、母集団分布よりも高い閾値を有する離れビットをサーチする際には、閾値レベルを下げながらサーチを行っても良い。また母集団分布よりも低い閾値を有する離れビットをサーチする際には、閾値レベルを上げながらサーチを行っても良い。しかし、サーチ時間の短縮という観点からは、上記実施形態で説明した手法を用いることが望ましい。
更に、上記実施形態ではメモリブロック毎にステップＳ１４のベリファイを行う場合を例に説明した。しかし、ブロックリダンダンシを行うための一例に過ぎず、カラム毎に置き換えを行う場合には、カラム毎にステップＳ１４のベリファイを行っても良い。また上記実施形態ではＮＯＲ型フラッシュメモリの場合について説明したが、例えばＮＡＮＤ型フラッシュメモリ等、不揮発性半導体メモリ全般に広く適用することが出来る。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るＬＳＩのブロック図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリセルアレイの断面図。 ＥＥＰＲＯＭの閾値分布を示すグラフ。 ＥＥＰＲＯＭの閾値分布を示すグラフであり、離れビットがある場合について示す図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリブロックの閾値分布を示すグラフであり、離れビットのサーチ方法を示す図。 この発明の第１の実施形態に係るＬＳＩにおける、離れビットのサーチ方法の概念を示す模式図。 この発明の第１の実施形態に係るＢＩＳＴ回路が保持するサーチ条件を示す模式図。 この発明の第１の実施形態に係るＢＩＳＴ回路が保持するサーチ条件を示す模式図。 この発明の第１の実施形態に係るＢＩＳＴ回路が保持するサーチ条件を示す模式図。 この発明の第１の実施形態に係るＬＳＩにおける、離れビットのサーチ方法を示すフローチャート。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリブロックの閾値分布を示すグラフであり、離れビットのサーチ方法を示す図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリブロックの模式図であり、離れビットのサーチ方法を示す図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリブロックの閾値分布を示すグラフであり、離れビットのサーチ方法を示す図。 この発明の第１の実施形態に係るＥＥＰＲＯＭの備えるメモリブロックの模式図であり、離れビットのサーチ方法を示す図。 この発明の第２の実施形態に係るＬＳＩのブロック図。 ＥＥＰＲＯＭの閾値分布を示すグラフ。 この発明の第２の実施形態に係るＬＳＩにおける、離れビットのサーチ方法を示すフローチャート。 この発明の第２の実施形態に係るＥＥＰＲＯＭの備えるメモリブロックの閾値分布を示すグラフであり、離れビットのサーチ方法を示す図。 ＥＥＰＲＯＭの閾値分布を示すグラフ。 この発明の第３の実施形態に係るＬＳＩにおける、離れビットのサーチ方法を示すフローチャート。 ＥＥＰＲＯＭの閾値分布を示すグラフ。 この発明の第４の実施形態に係るＬＳＩにおける、離れビットのサーチ方法を示すフローチャート。 この発明の第５の実施形態に係るＥＥＰＲＯＭにおける、ゲート電圧に対するドレイン電流を示すグラフ。 この発明の第５の実施形態に係るＥＥＰＲＯＭにおける、ゲート電圧に対するドレイン電流を示すグラフ。 この発明の第５の実施形態に係るＥＥＰＲＯＭにおける、ゲート電圧に対するドレイン電流を示すグラフ。 この発明の第１乃至第５の実施形態の変形例に係るＥＥＰＲＯＭの備えるメモリブロックの閾値分布を示すグラフであり、離れビットのサーチ方法を示す図。 この発明の第１乃至第５の実施形態の変形例に係るＥＥＰＲＯＭの備えるメモリブロックの閾値分布を示すグラフであり、離れビットのサーチ方法を示す図。
符号の説明
１…ＬＳＩ、２…ＥＥＰＲＯＭ、３…ＢＩＳＴ回路、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…カラムセレクタ、１４…書き込みデータバッファ、１５…センスアンプ、１６…データ入出力バッファ、１７…アドレスバッファ、１８…電圧発生回路、１９…ベリファイ回路、２０…制御回路、２１…テスト制御回路、２２…カウンタ、２３…プログラム保持部、２４…ＲＯＭ、２５…サーチプログラム、２６…サーチ条件

Claims (5)

  1. 複数の不揮発性メモリセルを有するメモリブロックを備え、テスト動作時において該メモリセルの良／不良のテストを行う半導体メモリと、
    前記半導体メモリの前記テスト動作を制御するテスト回路と
    を具備し、前記テスト回路は、前記メモリブロック単位によるデータの読み出し動作を複数のゲート電圧を用いて行うことにより前記テストを行うよう前記半導体メモリを制御する制御部と、
    前記半導体メモリにおける前記テストにおいて、不良と判断された前記メモリセルの数を、各々のゲート電圧毎に計測するカウンタ部と
    を備え、前記制御部は、前記ゲート電圧を昇順または降順に連続して変化させ、前記カウンタ部におけるカウンタ数が、前記ゲート電圧を変化させた際に連続して所定の範囲内の数であった場合に、当該メモリブロックを不良とみなす
    ことを特徴とする半導体集積回路装置。
  2. 前記制御部は、前記メモリセルの閾値電圧が主たる分布からはずれた前記メモリセルの数がｎ（ｎは１以上の自然数）以上存在する場合に、当該メモリブロックを不良とみなし、
    前記カウンタ部は、少なくとも（ｎ＋１）ビットを計数可能であり、
    前記制御部は、前記カウンタ部におけるカウント数が連続して１以上ｎ以下であった場合に、当該メモリブロックを不良とみなす
    ことを特徴とする請求項１記載の半導体集積回路。
  3. 前記テスト回路は、前記ゲート電圧を変化させる際のゲート電圧の上限及び下限、並びに変動幅についての情報を保持する記憶部を更に備え、
    前記制御部は、前記記憶部から読み出した前記情報に応じて、前記半導体メモリの前記テストを制御する
    ことを特徴とする請求項１記載の半導体集積回路。
  4. 不揮発性のメモリセルを複数有するメモリブロックを備えた半導体記憶装置のテスト方法であって、
    前記メモリブロック内の前記メモリセルにつき、一括してデータの消去または書き込みを行うステップと、
    第１閾値電圧、及び電圧変動幅を設定するステップと、
    前記メモリブロック内において、前記第１閾値電圧から前記電圧変動幅ずつ昇順または降順で変動させた際の、それぞれの値を超える閾値電圧を有する前記メモリセル数を計数し、（ｎ＋１）ビット（ｎは１以上の自然数）を計数可能なカウンタにカウントするステップと、
    前記電圧変動幅を変動させた際に、前記カウンタのカウント数が連続して１以上ｎ以下であった場合に、当該メモリブロックを不良とみなすステップと
    を具備することを特徴とする半導体記憶装置のテスト方法。
  5. 前記カウントするステップは、前記カウンタのカウント数が（ｎ＋１）に達したら、前記閾値電圧を前記電圧変動幅だけ変動させて、再び前記メモリセル数の計数を繰り返す
    ことを特徴とする請求項４記載の半導体記憶装置のテスト方法。
JP2006348004A 2006-12-25 2006-12-25 半導体集積回路装置及び半導体記憶装置のテスト方法 Expired - Fee Related JP4921953B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006348004A JP4921953B2 (ja) 2006-12-25 2006-12-25 半導体集積回路装置及び半導体記憶装置のテスト方法
US11/961,172 US7558120B2 (en) 2006-12-25 2007-12-20 Semiconductor integrated circuit device comprising MOS transistor having charge storage layer and method for testing semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006348004A JP4921953B2 (ja) 2006-12-25 2006-12-25 半導体集積回路装置及び半導体記憶装置のテスト方法

Publications (2)

Publication Number Publication Date
JP2008159185A JP2008159185A (ja) 2008-07-10
JP4921953B2 true JP4921953B2 (ja) 2012-04-25

Family

ID=39542558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006348004A Expired - Fee Related JP4921953B2 (ja) 2006-12-25 2006-12-25 半導体集積回路装置及び半導体記憶装置のテスト方法

Country Status (2)

Country Link
US (1) US7558120B2 (ja)
JP (1) JP4921953B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431322B1 (en) 2018-03-19 2019-10-01 Toshiba Memory Corporation Memory system

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8223551B2 (en) * 2009-02-19 2012-07-17 Micron Technology, Inc. Soft landing for desired program threshold voltage
JP5345508B2 (ja) * 2009-11-12 2013-11-20 凸版印刷株式会社 半導体メモリテスト装置
US8879329B2 (en) 2010-11-19 2014-11-04 Micron Technology, Inc. Program verify operation in a memory device
CN102543216B (zh) * 2010-12-29 2015-07-29 中芯国际集成电路制造(北京)有限公司 一种闪存的测试方法
KR20120087537A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 동작 방법
CN102841831A (zh) * 2011-06-24 2012-12-26 鸿富锦精密工业（深圳）有限公司 服务器的内存测试系统及方法
US8773930B2 (en) * 2012-02-03 2014-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in test circuit and method
JP2013229080A (ja) * 2012-04-26 2013-11-07 Toshiba Corp 半導体記憶装置および半導体記憶装置のテスト方法
CN105518799B (zh) * 2013-09-04 2018-11-02 东芝存储器株式会社 半导体存储装置
US9583177B2 (en) * 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device
US9785383B2 (en) 2015-03-09 2017-10-10 Toshiba Memory Corporation Memory system and method of controlling nonvolatile memory
KR20170060297A (ko) * 2015-11-24 2017-06-01 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
JP6306777B2 (ja) * 2017-05-10 2018-04-04 東芝メモリ株式会社 半導体記憶装置
US10318438B1 (en) * 2017-12-07 2019-06-11 Nuvoton Technology Corporation Secure memory access using memory read restriction
CN113821156A (zh) * 2020-06-18 2021-12-21 桑迪士克科技有限责任公司 前瞻识别潜在不可校正的误差校正存储器单元和现场对策

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504760A (en) * 1991-03-15 1996-04-02 Sandisk Corporation Mixed data encoding EEPROM system
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP3176011B2 (ja) * 1994-08-19 2001-06-11 株式会社東芝 半導体記憶装置
JPH1139226A (ja) 1997-07-22 1999-02-12 Toshiba Corp 自己テスト回路を内蔵する半導体装置
US6226200B1 (en) * 1999-11-17 2001-05-01 Motorola Inc. In-circuit memory array bit cell threshold voltage distribution measurement
JP3563702B2 (ja) * 2001-02-19 2004-09-08 株式会社東芝 半導体記憶装置
US6614689B2 (en) * 2001-08-13 2003-09-02 Micron Technology, Inc. Non-volatile memory having a control mini-array
US6665214B1 (en) * 2002-07-22 2003-12-16 Advanced Micro Devices, Inc. On-chip erase pulse counter for efficient erase verify BIST (built-in-self-test) mode
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
DE102004022327B4 (de) * 2004-05-06 2006-04-27 Infineon Technologies Ag Integrierter Halbleiterspeicher
JP4342383B2 (ja) * 2004-06-22 2009-10-14 株式会社東芝 半導体記憶装置
US7403438B2 (en) * 2006-07-12 2008-07-22 Infineon Technologies Flash Gmbh & Co. Kg Memory array architecture and method for high-speed distribution measurements

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431322B1 (en) 2018-03-19 2019-10-01 Toshiba Memory Corporation Memory system

Also Published As

Publication number Publication date
US7558120B2 (en) 2009-07-07
US20080151661A1 (en) 2008-06-26
JP2008159185A (ja) 2008-07-10

Similar Documents

Publication Publication Date Title
JP4921953B2 (ja) 半導体集積回路装置及び半導体記憶装置のテスト方法
JP3866627B2 (ja) 不揮発性半導体メモリ
US9934872B2 (en) Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
JP5238741B2 (ja) 不揮発性半導体記憶装置
US9653175B2 (en) Determination of word line to word line shorts between adjacent blocks
US8009474B2 (en) Semiconductor storage device and read voltage correction method
JP2004054966A (ja) 不揮発性半導体メモリ及びその動作方法
JP4764142B2 (ja) 半導体記憶装置
US9564219B2 (en) Current based detection and recording of memory hole-interconnect spacing defects
TW201603022A (zh) 半導體記憶體裝置及記憶體系統
US20160012915A1 (en) Determination of Bit Line to Low Voltage Signal Shorts
US9460809B2 (en) AC stress mode to screen out word line to word line shorts
US8072808B2 (en) Nonvolatile semiconductor memory device
JP2006294135A (ja) 半導体記憶装置
JP4960078B2 (ja) 不揮発性半導体記憶装置
CN111564380B (zh) 半导体存储装置、存储系统及不良检测方法
JP4805733B2 (ja) 半導体記憶装置及びそのテスト方法
CN113113072B (zh) 芯片测试中载入trim值的方法
US20110235414A1 (en) Semiconductor memory device
US9484086B2 (en) Determination of word line to local source line shorts
JP5538196B2 (ja) 不揮発性半導体記憶装置
JP2017152066A (ja) 不揮発性半導体記憶装置及びメモリシステム
JP3563702B2 (ja) 半導体記憶装置
JP2013025826A (ja) 半導体記憶装置
JP2011198415A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120203

R151 Written notification of patent or utility model registration

Ref document number: 4921953

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150210

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees