JP2008159185A - 半導体集積回路装置及び半導体記憶装置のテスト方法 - Google Patents
半導体集積回路装置及び半導体記憶装置のテスト方法 Download PDFInfo
- Publication number
- JP2008159185A JP2008159185A JP2006348004A JP2006348004A JP2008159185A JP 2008159185 A JP2008159185 A JP 2008159185A JP 2006348004 A JP2006348004 A JP 2006348004A JP 2006348004 A JP2006348004 A JP 2006348004A JP 2008159185 A JP2008159185 A JP 2008159185A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cells
- voltage
- test
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】 複数の不揮発性メモリセルMCを有するメモリブロックを備え、該メモリセルのテストを行う半導体メモリ2と、前記半導体メモリ2の前記テストを制御するテスト制御回路3とを具備し、前記テスト回路3は、前記メモリセルのゲート電圧を変化させつつ前記メモリセルからのデータ読み出し動作を、前記メモリブロック単位で行うように前記半導体メモリを制御する制御部21と、前記半導体メモリ2において不良と判断された前記メモリセルの数を、各々の前記ゲート電圧毎にカウントするカウンタ部22とを備え、前記カウンタ部22におけるカウント数が、前記ゲート電圧を変化させた際に連続して一定の範囲内の数であった場合、前記制御部は当該メモリブロックを不良とみなす。
【選択図】図1
Description
この発明の第1の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。図1は、本実施形態に係るLSIのブロック図である。
図示するように、メモリセルアレイ10は((m+1)×(n+1))個(m、nは自然数)のメモリセルMCを備えている。メモリセルMCは、電荷蓄積層(例えばフローティングゲート)と制御ゲートとを含む積層ゲートを備えたMOSトランジスタである。そして、同一行にあるメモリセルMCの制御ゲートは、同一のワード線WL0〜WLmのいずれかに共通接続される。また同一列にあるメモリセルMCのドレインは、同一のビット線BL0〜BLnのいずれかに共通接続される。更にメモリセルMCのソースは、同一のソース線SLに共通接続される。なお以下では説明の便宜上、ワード線WL0〜WLmをワード線WL、ビット線BL0〜BLnをビット線BLと一括して呼ぶことがある。また、同一のワード線に接続された(n+1)個のメモリセルMCの集合を、以下「ページ」と呼ぶことにする。なお「1ページ」は、同一のワード線に接続された複数のメモリセルの集合でありさえすれば良い。
<CASE1>
まず、離れビットがある場合について説明する。図12はメモリセルブロック内のメモリセルMCの閾値分布を示すグラフである。例えば離れビットが2個であったとする。このような分布において、図示するようにベリファイ開始電圧Vth1、ステップ電圧ΔVth1を用いて離れビットのサーチを行う。なお、Vth1を超える閾値電圧を有するメモリセル数が1000個、(Vth1+ΔVth1)を超える閾値電圧を有するメモリセル数が2個、(Vth1+2・ΔVth1)を超える閾値電圧を有するメモリセル数が2個、(Vth1+3・ΔVth1)を超える閾値電圧を有するメモリセル数が1個、(Vth1+4・ΔVth1)を超える閾値電圧を有するメモリセル数が0個であるものとする。なおベリファイ終了電圧については省略する。
次に、離れビットが無い場合について説明する。図14はメモリセルブロック内のメモリセルMCの閾値分布を示すグラフである。図示するように、母集団分布の裾となる閾値電圧がVth1と(Vth1+ΔVth1)との間に位置していると仮定する。
不揮発性半導体メモリの消去特性は、メモリブロック内における各メモリセルMCの消去特性が大きくばらつかないことが理想である。すなわち、全てのメモリセルMCの消去時の閾値電圧は母集団分布内にあることが望ましい。しかし、消去特性は製造プロセスのばらつきの影響を大きく受け、このことはメモリセルMCの信頼性にも影響を与える。従って、母集団分布から大きくはずれた閾値電圧を有するメモリセルMC、すなわち離れビットについては、救済措置を設けておくことが重要である。本救済措置としては、離れビットを含むメモリセルブロックについては、メモリセルアレイ10内に設けたリダンダンシ用のメモリブロックで置き換える方法(ブロックリダンダンシ)等がある。
次に、この発明の第2の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。本実施形態は、上記第1の実施形態において、母集団分布よりも閾値電圧の低い離れビットをサーチする方法に関する。図16は、本実施形態に係るLSIのブロック図である。
まずEEPROM2におけるベリファイ回路19は、メモリセルを正常であるとみなした場合(pass)、パス信号PASSをBIST回路3へ出力する。そしてカウンタ22は、ベリファイ回路19からパス信号PASSが出力された回数をカウントする。すなわち、パス信号PASSが出力される度にカウントアップし、これにより当該ベリファイにおける正常なメモリセル数を計数する。プログラム保持部23に保持されるサーチプログラム25の詳細については後述する。ROM24は、サーチプログラム25を実行する際のサーチ条件データ26を保持する。本実施形態に係るサーチ条件データ26が第1の実施形態と異なる点は、第1の実施形態ではベリファイ開始電圧はベリファイ終了電圧よりも低い電圧であったのに対し、本実施形態では逆にベリファイ終了電圧がベリファイ開始電圧よりも低い電圧である点である。その他の構成及び動作は上記第1の実施形態と同様であるので説明は省略する。
次に、この発明の第3の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。上記第2の実施形態においては、消去時の閾値電圧が母集団分布よりも低い離れビットの探索方法について説明したが、本実施形態は、データ書き込み時(“0”データ保持時)の閾値電圧が母集団分布よりも低い離れビットの探索方法に関するものである。
次に、この発明の第4の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。上記第1の実施形態においては、消去時の閾値電圧が母集団分布よりも高い離れビットの探索方法について説明したが、本実施形態は、データ書き込み時(“0”データ保持時)の閾値電圧が母集団分布よりも高い離れビットの探索方法に関するものである。
次に、この発明の第5の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。本実施形態は、上記第1、第4の実施形態において、ステップS14におけるベリファイ時の観測電流ポイントに関するものである。
Claims (5)
- 複数の不揮発性メモリセルを有するメモリブロックを備え、テスト動作時において該メモリセルの良/不良のテストを行う半導体メモリと、
前記半導体メモリの前記テスト動作を制御するテスト回路と
を具備し、前記テスト回路は、前記メモリブロック単位によるデータの読み出し動作を複数のゲート電圧を用いて行うことにより前記テストを行うよう前記半導体メモリを制御する制御部と、
前記半導体メモリにおける前記テストにおいて、不良と判断された前記メモリセルの数を、各々のゲート電圧毎に計測するカウンタ部と
を備え、前記制御部は、前記ゲート電圧を昇順または降順に連続して変化させ、前記カウンタ部におけるカウンタ数が、前記ゲート電圧を変化させた際に連続して所定の範囲内の数であった場合に、当該メモリブロックを不良とみなす
ことを特徴とする半導体集積回路装置。 - 前記制御部は、前記メモリセルの閾値電圧が主たる分布からはずれた前記メモリセルの数がn(nは1以上の自然数)以上存在する場合に、当該メモリブロックを不良とみなし、
前記カウンタ部は、少なくとも(n+1)ビットを計数可能であり、
前記制御部は、前記カウンタ部におけるカウント数が連続して1以上n以下であった場合に、当該メモリブロックを不良とみなす
ことを特徴とする請求項1記載の半導体集積回路。 - 前記テスト回路は、前記ゲート電圧を変化させる際のゲート電圧の上限及び下限、並びに変動幅についての情報を保持する記憶部を更に備え、
前記制御部は、前記記憶部から読み出した前記情報に応じて、前記半導体メモリの前記テストを制御する
ことを特徴とする請求項1記載の半導体集積回路。 - 不揮発性のメモリセルを複数有するメモリブロックを備えた半導体記憶装置のテスト方法であって、
前記メモリブロック内の前記メモリセルにつき、一括してデータの消去または書き込みを行うステップと、
第1閾値電圧、及び電圧変動幅を設定するステップと、
前記メモリブロック内において、前記第1閾値電圧から前記電圧変動幅ずつ昇順または降順で変動させた際の、それぞれの値を超える閾値電圧を有する前記メモリセル数を計数し、(n+1)ビット(nは1以上の自然数)を計数可能なカウンタにカウントするステップと、
前記電圧変動幅を変動させた際に、前記カウンタのカウント数が連続して1以上n以下であった場合に、当該メモリブロックを不良とみなすステップと
を具備することを特徴とする半導体記憶装置のテスト方法。 - 前記カウントするステップは、前記カウンタのカウント数が(n+1)に達したら、前記閾値電圧を前記電圧変動幅だけ変動させて、再び前記メモリセル数の計数を繰り返す
ことを特徴とする請求項4記載の半導体記憶装置のテスト方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006348004A JP4921953B2 (ja) | 2006-12-25 | 2006-12-25 | 半導体集積回路装置及び半導体記憶装置のテスト方法 |
US11/961,172 US7558120B2 (en) | 2006-12-25 | 2007-12-20 | Semiconductor integrated circuit device comprising MOS transistor having charge storage layer and method for testing semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006348004A JP4921953B2 (ja) | 2006-12-25 | 2006-12-25 | 半導体集積回路装置及び半導体記憶装置のテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008159185A true JP2008159185A (ja) | 2008-07-10 |
JP4921953B2 JP4921953B2 (ja) | 2012-04-25 |
Family
ID=39542558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006348004A Expired - Fee Related JP4921953B2 (ja) | 2006-12-25 | 2006-12-25 | 半導体集積回路装置及び半導体記憶装置のテスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7558120B2 (ja) |
JP (1) | JP4921953B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108294A (ja) * | 2009-11-12 | 2011-06-02 | Toppan Printing Co Ltd | 半導体メモリテスト装置 |
WO2015033404A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社 東芝 | 半導体記憶装置 |
JP2017174493A (ja) * | 2017-05-10 | 2017-09-28 | 東芝メモリ株式会社 | 半導体記憶装置 |
US11568954B2 (en) * | 2020-06-18 | 2023-01-31 | Sandisk Technologies Llc | Technique to proactively identify potential uncorrectable error correction memory cells and countermeasure in field |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8223551B2 (en) * | 2009-02-19 | 2012-07-17 | Micron Technology, Inc. | Soft landing for desired program threshold voltage |
US8879329B2 (en) | 2010-11-19 | 2014-11-04 | Micron Technology, Inc. | Program verify operation in a memory device |
CN102543216B (zh) * | 2010-12-29 | 2015-07-29 | 中芯国际集成电路制造(北京)有限公司 | 一种闪存的测试方法 |
KR20120087537A (ko) * | 2011-01-28 | 2012-08-07 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그의 동작 방법 |
CN102841831A (zh) * | 2011-06-24 | 2012-12-26 | 鸿富锦精密工业(深圳)有限公司 | 服务器的内存测试系统及方法 |
US8773930B2 (en) * | 2012-02-03 | 2014-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Built-in test circuit and method |
JP2013229080A (ja) * | 2012-04-26 | 2013-11-07 | Toshiba Corp | 半導体記憶装置および半導体記憶装置のテスト方法 |
US9583177B2 (en) * | 2014-12-10 | 2017-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device including memory device |
US9785383B2 (en) | 2015-03-09 | 2017-10-10 | Toshiba Memory Corporation | Memory system and method of controlling nonvolatile memory |
KR20170060297A (ko) * | 2015-11-24 | 2017-06-01 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 포함하는 반도체 시스템 |
US10318438B1 (en) * | 2017-12-07 | 2019-06-11 | Nuvoton Technology Corporation | Secure memory access using memory read restriction |
JP2019164847A (ja) | 2018-03-19 | 2019-09-26 | 東芝メモリ株式会社 | メモリシステム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0863988A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 半導体記憶装置 |
JP2001283600A (ja) * | 2001-02-19 | 2001-10-12 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5504760A (en) * | 1991-03-15 | 1996-04-02 | Sandisk Corporation | Mixed data encoding EEPROM system |
JP3737525B2 (ja) | 1994-03-11 | 2006-01-18 | 株式会社東芝 | 半導体記憶装置 |
JPH1139226A (ja) | 1997-07-22 | 1999-02-12 | Toshiba Corp | 自己テスト回路を内蔵する半導体装置 |
US6226200B1 (en) * | 1999-11-17 | 2001-05-01 | Motorola Inc. | In-circuit memory array bit cell threshold voltage distribution measurement |
US6614689B2 (en) * | 2001-08-13 | 2003-09-02 | Micron Technology, Inc. | Non-volatile memory having a control mini-array |
US6665214B1 (en) | 2002-07-22 | 2003-12-16 | Advanced Micro Devices, Inc. | On-chip erase pulse counter for efficient erase verify BIST (built-in-self-test) mode |
US7020017B2 (en) * | 2004-04-06 | 2006-03-28 | Sandisk Corporation | Variable programming of non-volatile memory |
DE102004022327B4 (de) | 2004-05-06 | 2006-04-27 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
JP4342383B2 (ja) * | 2004-06-22 | 2009-10-14 | 株式会社東芝 | 半導体記憶装置 |
US7403438B2 (en) * | 2006-07-12 | 2008-07-22 | Infineon Technologies Flash Gmbh & Co. Kg | Memory array architecture and method for high-speed distribution measurements |
-
2006
- 2006-12-25 JP JP2006348004A patent/JP4921953B2/ja not_active Expired - Fee Related
-
2007
- 2007-12-20 US US11/961,172 patent/US7558120B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0863988A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 半導体記憶装置 |
JP2001283600A (ja) * | 2001-02-19 | 2001-10-12 | Toshiba Corp | 半導体記憶装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108294A (ja) * | 2009-11-12 | 2011-06-02 | Toppan Printing Co Ltd | 半導体メモリテスト装置 |
WO2015033404A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社 東芝 | 半導体記憶装置 |
JPWO2015033404A1 (ja) * | 2013-09-04 | 2017-03-02 | 株式会社東芝 | 半導体記憶装置 |
US9613720B2 (en) | 2013-09-04 | 2017-04-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
JP2017174493A (ja) * | 2017-05-10 | 2017-09-28 | 東芝メモリ株式会社 | 半導体記憶装置 |
US11568954B2 (en) * | 2020-06-18 | 2023-01-31 | Sandisk Technologies Llc | Technique to proactively identify potential uncorrectable error correction memory cells and countermeasure in field |
Also Published As
Publication number | Publication date |
---|---|
US7558120B2 (en) | 2009-07-07 |
US20080151661A1 (en) | 2008-06-26 |
JP4921953B2 (ja) | 2012-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4921953B2 (ja) | 半導体集積回路装置及び半導体記憶装置のテスト方法 | |
JP3866627B2 (ja) | 不揮発性半導体メモリ | |
US9934872B2 (en) | Erase stress and delta erase loop count methods for various fail modes in non-volatile memory | |
CN107112048B (zh) | 用于基于阈值电压降档量的存储器单元的刷新编程的方法和设备 | |
JP5238741B2 (ja) | 不揮発性半導体記憶装置 | |
US9653175B2 (en) | Determination of word line to word line shorts between adjacent blocks | |
US8009474B2 (en) | Semiconductor storage device and read voltage correction method | |
JP2004054966A (ja) | 不揮発性半導体メモリ及びその動作方法 | |
JP4764142B2 (ja) | 半導体記憶装置 | |
TW201603022A (zh) | 半導體記憶體裝置及記憶體系統 | |
US20160300607A1 (en) | CURRENT BASED Detection and Recording of Memory Hole-Interconnect Spacing Defects | |
US9460809B2 (en) | AC stress mode to screen out word line to word line shorts | |
US8072808B2 (en) | Nonvolatile semiconductor memory device | |
JP2006294135A (ja) | 半導体記憶装置 | |
JP4960078B2 (ja) | 不揮発性半導体記憶装置 | |
CN111564380B (zh) | 半导体存储装置、存储系统及不良检测方法 | |
JP4805733B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
CN113113072B (zh) | 芯片测试中载入trim值的方法 | |
US20110235414A1 (en) | Semiconductor memory device | |
US9484086B2 (en) | Determination of word line to local source line shorts | |
JP5538196B2 (ja) | 不揮発性半導体記憶装置 | |
JP2017152066A (ja) | 不揮発性半導体記憶装置及びメモリシステム | |
JP3563702B2 (ja) | 半導体記憶装置 | |
JP2013025826A (ja) | 半導体記憶装置 | |
JP2012133854A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090319 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120203 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4921953 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |