KR20120087537A - 비휘발성 메모리 장치 및 그의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 동작 방법에 관한 것으로, 다수에 메모리 셀에 프로그래밍 펄스를 인가하는 단계, 상기 프로그래밍 펄스에 응답하여 프로그래밍된 상기 다수의 메모리 셀의 프로그래밍을 검증하는 단계, 상기 다수의 메모리 셀이 모두 프로그래밍 되었는지를 판단하는 제1 판단 단계, 및 상기 다수의 메모리 셀이 예정된 만큼 프로그래밍 되었는지를 판단하는 제2 판단 단계를 포함하는 비휘발성 메모리 장치의 동작 방법을 제공한다.

Description

비휘발성 메모리 장치 및 그의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비휘발성 메모리 장치 및 그의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부에 있다. 다시 말하면, 휘발성 메모리 장치는 일정 시간 이후 메모리 셀(memory cell)에 저장된 데이터가 보존되지 않으며, 비휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존된다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리프레시 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 리프레시 동작이 필요 없다. 이러한 비휘발성 메모리 장치는 저전력화 및 고집적화에 적합하기 때문에 요즈음 휴대용 장치의 저장 매체로 널리 사용되고 있다.
한편, 비휘발성 메모리 장치 중 플래시 메모리 장치는 프로그래밍 동작(programming operation)과 소거 동작을 수행하며, 이러한 동작을 통해 메모리 셀에 데이터를 저장한다. 여기서, 프로그래밍 동작은 메모리 셀을 구성하는 트랜지스터의 플로팅 게이트(floating gate)에 전자를 축적하기 위한 동작을 의미하며, 소거 동작은 플로팅 게이트에 축적된 전자를 기판으로 방출하기 위한 동작을 의미한다. 플래시 메모리 장치는 이러한 동작을 통해 메모리 셀에 '0' 또는 '1' 의 데이터를 저장하고, 리드 동작시 플로팅 게이트에 축적된 전자의 양을 센싱하여 그 결과에 따라 '0' 또는 '1' 의 데이터를 판단한다.
이어서, 위에서 설명하였듯이 하나의 메모리 셀에는 '0' 또는 '1' 의 데이터가 저장된다. 즉, 하나의 메모리 셀에는 하나의 비트 데이터가 저장되며 이 메모리 셀을 싱글 레벨 셀(single level cell)이라 한다. 요즘에는 하나의 메모리 셀에 하나 이상의 비트 데이터를 저장하는 방식이 채택되고 있으며, 이 메모리 셀을 멀티 레벨 셀(multi level cell)이라 한다.
도 1 은 일반적인 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 순서도이다.
도 1 을 참조하면, 플래시 메모리 장치의 프로그래밍 동작은 시작 단계(S110)와, 프로그래밍 펄스를 조절 및 인가하는 단계(S120)와, 프로그래밍을 검증하는 단계(S130)와, 모두 프로그래밍 되었는가를 판단하는 단계(S140)와, 예정된 횟수만큼 프로그래밍 펄스를 인가하였는가를 판단하는 단계(S150)와, 불량 비트의 개수를 검출 단계(S160)와, 불량 비트의 개수가 보정 가능한 개수보다 적은가를 판단하는 단계(S170), 및 종료 단계(S180)를 포함한다. 여기서, S160 단계는 일반적으로 CSC(Current Sensing Circuit)에서 수행되며, CSC 는 회로 동작이 느리고 동작시 소모되는 전류가 크다.
이하, 프로그래밍 동작을 간단히 살펴보기로 한다.
우선, 시작 단계인 S110 단계 이후 S120 단계에서는 다수의 메모리 셀에 기 설정된 전압 레벨의 프로그래밍 펄스를 인가한다. 요즈음에는 메모리 셀이 원하는 분포를 가지게 하기 위하여 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP)을 이용한다. 여기서, 증가형 스텝 펄스 프로그램(ISPP)은 예정된 시작 전압에서부터 단계적으로 전압이 증가하는 형태의 펄스를 이용하여 메모리 셀을 프로그래밍하는 방법을 말한다. 이어서, S130 단계에서는 다수의 메모리 셀의 프로그래밍 여부를 검증하고, S140 단계에서는 메모리 셀에 데이터가 모두 제대로 프로그래밍 되었는가를 판단한다. 만약, S140 단계의 판단 결과 메모리 셀에 데이터가 모두 제대로 프로그래밍된 경우(예) S180 단계에서 프로그래밍 동작을 마무리하며, 그렇지 않은 경우(아니요) S150 단계를 수행한다.
S150 단계에서는 프로그래밍 펄스가 예정된 횟수만큼 인가되었는가를 판단하며, 만약 S150 단계의 판단 결과 프로그래밍 펄스가 예정된 회수만큼 인가된 경우(예) S160 단계를 수행하고, 그렇지 않은 경우(아니요) S120 단계를 수행한다. 다시 S120 단계에서는 기 설정된 전압 레벨의 프로그래밍 펄스를 조절하고 해당 메모리 셀에 조절된 프로그래밍 펄스를 인가한다.
한편, S160 단계에서는 불량 비트의 개수를 검출하고, 이어서 S170 단계에서는 불량 비트의 개수가 보정 가능한 개수보다 적은가를 판단한다. 만약, S170 단계의 판단 결과 불량 비트의 개수가 보정 가능한 개수보다 적은 경우(예) S180 단계에서 프로그래밍 동작을 마무리하며, 그렇지 않은 경우(아니요) S120 단계를 수행한다. 참고로, S180 단계 이후에는 불량 비트를 보정하는 단계가 포함되며, 위와 같은 일련의 동작을 통해 프로그래밍 동작이 이루어진다.
한편, 기존 프로그래밍 동작은 아래와 같은 이유로 성능 저하 요인을 가진다.
첫 번째로 불량 비트의 개수를 검출하는 단계인 S160 단계의 동작 시점이다.
도 1 의 순서도에서 볼 수 있듯이 S160 단계는 S150 단계에서 프로그래밍 펄스가 예정된 횟수만큼 인가되었는가를 판단하여 예정된 횟수만큼 인가된 이후 동작을 시작한다. 이는 S160 단계의 동작 시점이 프로그래밍 펄스가 인가되는 예정된 횟수에 따라 항상 고정되어 있음을 의미한다. 다시 말하면, S150 단계에서 불량 비트의 개수가 보정 가능한 범위에 포함되더라도 프로그래밍 펄스가 예정된 횟수만큼 인가되지 않았으면 S160 단계를 수행하지 못하고 S120 단계를 수행하게 된다. 결국 이 경우 프로그래밍 동작은 불필요하게 길어지게 된다.
다음 두 번째로 불량 비트의 개수를 검출하는 단계인 S160 단계의 동작 시간이다.
프로그래밍 펄스가 예정된 횟수만큼 인가되었는가를 판단하는 단계인 S150 단계 이후 불량 비트의 개수는 보정 가능한 개수보다 많을 수도 있으며, 반대로 보정 가능한 개수보다 적을 수도 있다. 이때, 불량 비트의 개수를 검출하는 단계인 S160 단계는 불량 비트의 개수가 많으면 많을수록 동작시간이 길어진다. 이어서, 만약 불량 비트의 개수가 보정 가능한 개수보다 많은 경우 S170 단계에서 S120 단계를 수행하기 때문에 S160 단계에서 불량 비트의 개수를 검출하는 동작은 불필요하다고 볼 수 있다. 결국, 프로그래밍 동작시 S160 단계는 불필요한 시간을 소모한다.
본 발명의 실시 예는 프로그래밍 동작을 효율적으로 수행할 수 있는 비휘발성 메모리 장치 및 그의 동작 방법을 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 비휘발성 메모리 장치의 동작 방법은, 다수에 메모리 셀에 프로그래밍 펄스를 인가하는 단계; 상기 프로그래밍 펄스에 응답하여 프로그래밍된 상기 다수의 메모리 셀의 프로그래밍을 검증하는 단계; 상기 다수의 메모리 셀이 모두 프로그래밍 되었는지를 판단하는 제1 판단 단계; 및 상기 다수의 메모리 셀이 예정된 만큼 프로그래밍 되었는지를 판단하는 제2 판단 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 비휘발성 메모리 장치는, 다수의 메모리 셀의 프로그래밍 결과에 대응하는 검증 결과 신호를 생성하기 위한 페이지 버퍼; 및 예정된 개수의 메모리 셀이 프로그래밍 되는 경우에 대응하는 기준 신호와 상기 검증 결과 신호를 비교하여 프로그램 종료 신호를 생성하기 위한 결과 비교부를 구비한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 프로그래밍이 얼마나 진행되었는지를 판단함으로써, 불량 비트의 개수를 검출하는 단계의 동작 시점을 최적화하는 것이 가능하다. 또한, 불량 비트의 개수를 검출하는 단계의 동작 시간을 최소화하는 것이 가능하다.
본 발명은 불량 비트의 개수를 검출하는 단계의 동작 시점을 최적화함으로서, 프로그래밍 동작시 소모되는 시간을 줄여줄 수 있는 효과를 얻을 수 있다.
또한, 불량 비트의 개수를 검출하는 단계의 동작시간을 최소화함으로써, 이 단계에서 소모되는 전류를 최소화할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 순서도.
도 2 는 본 발명의 제1 실시 예에 따른 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 순서도.
도 3 은 도 2 의 모두 프로그래밍 되었는지를 판단하는 단계(S240)와 관련된 회로를 설명하기 위한 회로도.
도 4 는 도 2 의 예정된 만큼 프로그래밍 되었는지를 판단하는 단계(S250)와 관련된 회로를 설명하기 위한 회로도.
도 5 는 도 3 및 도 4 의 개략적인 회로 동작을 설명하기 위한 동작 타이밍도.
도 6 은 본 발명의 제2 실시 예에 따른 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 제1 실시 예에 따른 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 순서도이다.
도 2 를 참조하면, 플래시 메모리 장치의 프로그래밍 동작은 시작 단계(S210)와, 프로그래밍 펄스를 조절 및 인가하는 단계(S220)와, 프로그래밍을 검증하는 단계(S230)와, 모두 프로그래밍 되었는가를 판단하는 단계(S240)와, 예정된 만큼 프로그래밍 되었는가를 판단하는 단계(S250), 및 종료 단계(S260)를 포함한다.
이하, 프로그래밍 동작을 간단히 살펴보기로 한다.
우선, 시작 단계인 S210 단계 이후 S220 단계에서는 다수의 메모리 셀에 기 설정된 전압 레벨의 프로그래밍 펄스를 인가한다. 이어서, S230 단계에서는 다수의 메모리 셀의 프로그래밍 여부를 검증하고, S240 단계에서는 메모리 셀에 데이터가 모두 제대로 프로그래밍 되었는가를 판단한다. 만약, S240 단계의 판단 결과 메모리 셀에 데이터가 모두 제대로 프로그래밍된 경우(예) S260 단계에서 프로그래밍 동작을 마무리하며, 그렇지 않은 경우(아니요) S250 단계를 수행한다.
S250 단계에서는 다수의 메모리 셀이 예정된 만큼 프로그래밍 되었는가를 판단하며, 만약 S250 단계의 판단 결과 메모리 셀이 예정된 만큼 프로그래밍된 경우(예) S260 단계에서 프로그래밍 동작을 마무리하며, 그렇지 않은 경우(아니요) S220 단계에서 기 설정된 전압 레벨의 프로그래밍 펄스를 조절하고 해당 메모리 셀에 조절된 프로그래밍 펄스를 인가한다. 참고로, S260 단계 이후에는 불량 비트를 보정하는 단계가 포함되며, 위와 같은 일련의 동작을 통해 프로그래밍 동작이 이루어진다.
본 발명의 제1 실시 예에 따른 플래시 메모리 장치의 프로그래밍 동작은 S250 단계에서 다수의 메모리 셀에 프로그래밍이 얼마만큼 됐는지를 판단하여 예정된 만큼 프로그램이 됐다고 판단되면 프로그래밍 동작을 마친다. 여기서, 예정된 만큼은 설정에 따라 달라질 수 있으며, S260 단계 이후 보정될 수 있는 불량 비트의 개수에 대응하여 설정될 수 있다.
도 3 은 도 2 의 모두 프로그래밍 되었는지를 판단하는 단계(S240)와 관련된 회로를 설명하기 위한 회로도로써, 다수의 메모리 셀에 대응하는 페이지 버퍼(page buffer)가 도시되어 있다.
도 3 을 참조하면, 페이지 버퍼는 다수의 메모리 셀이 모두 프로그래밍 되었는지를 판단하기 위한 것으로써, 확인 신호 입력부(310), 검증 신호 출력부(320), 및 프리차징부(330)를 구비한다.
확인 신호 입력부(310)는 다수의 메모리 셀 각각에 대응하는 프로그래밍 확인 신호(/PG_OK1, /PG_OK2, /PG_OK3...)에 응답하여 공통 노드(ND)에 프로차징된 전하를 디스차징하기 위한 것으로, 프로그래밍 확인 신호(/PG_OK1, /PG_OK2, /PG_OK3...)를 게이트로 입력받는 다수의 NMOS 트랜지스터와 기준 바이어스 전압(VREF)을 게이트로 입력받는 다수의 NMOS 트랜지스터를 구비한다. 여기서, 프로그래밍 확인 신호(/PG_OK1, /PG_OK2, /PG_OK3...)는 해당 메모리 셀에 프로그래밍 여부에 대응하는 논리 레벨을 가진다. 즉, 해당 메모리 셀이 원하는 데이터로 프로그래밍 된 경우 논리'로우(low)'가 되며, 해당 메모리 셀에 아직 데이터가 프로그래밍되지 않은 경우 논리'하이(high)'가 된다.
검증 신호 출력부(320)는 검증 체크 신호(VF_CK)에 응답하여 공통 노드(ND)의 전압 레벨에 대응하는 검증 결과 신호(VF_OK)를 출력하기 위한 것으로, 공통 노드(DN)와 검증 체크 신호(VF_CK)를 입력받아 검증 결과 신호(VF_OK)를 출력하는 논리 곱 게이트(AND)를 구비한다. 여기서, 검증 체크 신호(VF_CK)는 프로그래밍 확인 동작 즉, S240 단계에서 활성화되는 펄스 신호이다.
마지막으로, 프리차징부(330)는 프로그래밍 확인 동작 이전에 공통 노드(ND)를 예정된 전압 레벨로 충전하기 위한 것으로, 프리차징 신호(PRE)에 응답하여 공통 노드(ND)를 예정된 전압 레벨로 충전하기 위한 PMOS 트랜지스터를 구비한다. 따라서, 공통 노드(ND)는 검증 체크 신호(VF_CK)가 활성화되기 이전에 활성화되는 프리차징 신호(PRE)에 응 답하여 예정된 전압 레벨로 충전된다.
이하, 페이지 버퍼의 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 기준 바이어스 전압(VREF)에 의하여 해당 NMOS 트랜지스터는 턴 온(turn on)되어 있다고 가정하기로 한다.
우선, 프리차징 신호(PRE)에 응답하여 공통 노드(ND)는 예정된 전압 레벨로 프리차징 된다. 이어서, 위에서 설명하였듯이 프로그래밍 확인 신호(/PG_OK1, /PG_OK2, /PG_OK3...)는 해당 메모리 셀이 원하는데 데이터로 프로그래밍 된 경우 논리'로우'가 되고, 그렇지 않은 경우 논리'하이'가 된다. 즉, 프로그래밍되지 않은 메모리 셀이 많은 경우 공통 노드(ND)에 프리차징된 전하들은 빠르게 디스차징 되고, 반대로 프로그래밍 된 메모리 셀이 많은 경우 공통 노드(ND)는 프리차징된 레벨을 그만큼 유지한다. 따라서, 검증 체크 신호(VF_CK)가 논리'하이'로 활성화된 상태에서 검증 결과 신호(VF_OK)는 프로그래밍된 메모리 셀의 개수에 대응하는 논리'하이' 펄스 폭을 가지는 펄스 신호가 된다.
도 4 는 도 2 의 예정된 만큼 프로그래밍 되었는지를 판단하는 단계(S250)와 관련된 회로를 설명하기 위한 회로도로써, 도 3 의 페이지 버퍼의 출력 신호인 검증 결과 신호(VF_OK)를 입력받는 결과 비교부가 도시되어 있다.
도 4 를 참조하면, 결과 비교부는 예정된 개수의 메모리 셀이 프로그래밍 되는 경우에 대응하는 제1 및 제2 기준 신호(REF1, REF2)와 검증 결과 신호(VF_OK)를 비교하여 프로그래밍 종료 신호(PG_END)를 생성하기 위한 것으로, 제1 및 제2 래칭부(410, 420)와, 지연부(430), 및 비교부(440)를 구비한다.
제1 래칭부(410)는 제1 래칭 제어 신호(CTR_LAT1)에 응답하여 검증 결과 신호(VF_OK)를 래칭하고 이를 제1 레벨 래칭 신호(LAT1)로 출력하고, 제2 래칭부(420)는 제2 래칭 제어 신호(CTR_LAT2)에 응답하여 검증 결과 신호(VF_OK)를 래칭하고 이를 제2 레벨 래칭 신호(LAT2)로 출력한다. 이어서, 지연부(430)는 제1 래칭 제어 신호(CTR_LAT1)를 예정된 시간만큼 지연시켜 제2 래칭 제어 신호(CTR_LAT2)를 출력한다.
도 4 에서는 두 개의 제1 및 제2 래칭 제어 신호(CTR_LAT1, CTR_LAT2)에 응답하는 제1 및 제2 래칭부(410, 420)를 구비하고 있으나, 이는 설계에 따라 달라질 수 있다. 예컨대, 한 개의 래칭 제어 신호에 응답하는 한 개의 래칭부를 구비하는 것이 가능하며, 두 개 이상의 래칭 제어 신호에 응답하는 두 개 이상의 래칭부를 구비하는 것도 가능하다. 래칭부를 많이 구비하는 경우 그만큼 레벨 래칭 신호의 개수가 늘어나기 때문에 검출 결과의 정확성은 점점 높아질 수 있다.
이어서, 비교부(440)는 제1 및 제2 레벨 래칭 신호(LAT1, LAT2)와 제1 및 제2 기준 신호(REF1, REF2)를 비교하여 프로그래밍 종료 신호(PG_END)를 출력한다. 이후 다시 설명하겠지만, 프로그래밍 종료 신호(PG_END)는 제1 및 제2 레벨 래칭 신호(LAT1, LAT2)와 제1 및 제2 기준 신호(REF1, REF2)의 비교 결과에 따라 해당하는 논리 레벨 값을 가질 수 있다.
도 5 는 도 3 및 도 4 의 개략적인 회로 동작을 설명하기 위한 동작 타이밍도이다.
도 3 에서 이미 언급했듯이, 검증 결과 신호(VF_OK)는 불량 비트의 개수가 많으면 많을수록 그 펄스 폭이 적어지고, 불량 비트의 개수가 적으면 적을수록 그 폭스 폭이 크다. 도 5 에서는 불량 비트의 개수가 대략 30,000 개인 경우와, 대략 5,000 개인 경우와, 대략 500 개인 경우와, 대략 100 개인 경우, 및 없는 경우를 일례로 하였다.
한편, 제1 래칭 제어 신호(CTR_LAT1)와 제2 래칭 제어 신호(CTR_LAT2)는 순차적으로 활성화되며, 제1 및 제2 래칭부(410, 420)는 해당 시점의 검증 결과 신호(VF_OK)를 래칭한다. 도면에서 볼 수 있듯이, 불량 비트의 개수가 대략 500 개인 경우 제1 및 제2 레벨 래칭 신호(LAT1, LAT2)는 제1 및 제2 래칭 제어 신호(CTR_LAT1, CTR_LAT2)에 응답하여 모두 논리'로우'를 래칭하고, 불량 비트의 개수가 대략 100 개인 경우 제1 레벨 래칭 신호(LAT1)는 논리'하이'가 래칭되고, 제2 레벨 래칭 신호(LAT2)는 논리'로우'가 래칭된다. 따라서, 제1 및 제2 레벨 래칭 신호(LAT1, LAT2)는 불량 비트의 개수가 대략 500 개인 경우 '00' 이 되고, 불량 비트의 개수가 대략 100 개인 경우 '10'이 된다.
이어서, 비교부(440)는 제1 및 제2 레벨 래칭 신호(LAT1, LAT2)와 제1 및 제2 기준 신호(REF1, REF2)를 비교하여 프로그래밍 종료 신호(PG_END)를 출력하다. 예컨대, 프로그래밍 종료 신호(PG_END)는 제1 및 제2 레벨 래칭 신호(LAT1, LAT2)와 제1 및 제2 기준 신호(REF1, REF2)가 동일하면 논리'하이'가 되고, 동일하지 않으면 논리'로우'가 된다. 여기서, 프로그래밍 종료 신호(PG_END)가 논리'하이'라는 것은 도 2 의 S250 단계에서 '예'인 경우에 대응하고, 논리'로우'라는 것은 S250 단계에서 '아니오'인 경우에 대응한다.
다시 말하면, 예컨대 제1 및 제2 기준 신호(REF1, REF2)가 '10' 으로 설정되어 있다는 것은 종료 동작인 S260 단계 이후 수행되는 불량 비트를 보정하는 단계에서 대략 100 개 정도의 불량 비트는 보정 가능하다는 것을 의미한다. 이어서 프로그래밍 종료 신호(PG_END)가 논리'하이'가 되는 경우 지금까지 불량 비트의 개수가 대략 100 개 정도 발생하였다는 것을 의미한다. 따라서, 이때 프로그래밍 동작을 마치더라도 모든 불량 비트를 충분히 보정하는 것이 가능하다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 도 5 에서 볼 수 있듯이, 검증 결과 신호(VF_OK)의 펄스 폭을 검출함으로써 프로그래밍의 종료 시점을 결정하는 것이 가능하다. 특히, 실시 예에서는 검증 결과 신호(VF_OK)가 논리'하이'에서 논리'로우'로 천이하는 시점을 검출하였으며, 그 검출 시점을 기반으로 프로그래밍의 종료 시점을 결정한다.
도 6 은 본 발명의 제2 실시 예에 따른 플래시 메모리 장치의 프로그래밍 동작을 설명하기 위한 순서도이다.
도 6 을 참조하면, 플래시 메모리 장치의 프로그래밍 동작은 시작 단계(S610)와, 프로그래밍 펄스를 조절 및 인가하는 단계(S620)와, 프로그래밍을 검증하는 단계(S630)와, 모두 프로그래밍 되었는가를 판단하는 단계(S640)와, 예정된 만큼 프로그래밍 되었는가를 판단하는 단계(S650)와, 불량 비트의 개수를 검출하는 단계(S660), 와, 불량 비트의 개수가 보정 가능한 개수보다 적은가를 판단하는 단계(S670), 및 종료 단계(S680)를 포함한다.
이하, 프로그래밍 동작을 간단히 살펴보기로 한다.
우선, 시작 단계인 S610 단계 이후 S620 단계에서는 다수의 메모리 셀에 기 설정된 전압 레벨의 프로그래밍 펄스를 인가한다. 이어서, S630 단계에서는 다수의 메모리 셀의 프로그래밍 여부를 검증하고, S640 단계에서는 메모리 셀에 데이터가 모두 제대로 프로그래밍 되었는가를 판단한다. 만약, S640 단계의 판단 결과 메모리 셀에 데이터가 모두 제대로 프로그래밍된 경우(예) S680 단계에서 프로그래밍 동작을 마무리하며, 그렇지 않은 경우(아니요) S650 단계를 수행한다.
S650 단계에서는 다수의 메모리 셀이 예정된 만큼 프로그래밍 되었는가를 판단하며, 만약 S650 단계의 판단 결과 메모리 셀이 예정된 만큼 프로그래밍된 경우(예) S660 단계를 수행하고, 그렇지 않은 경우(아니요) S620 단계를 수행한다. 다시 S620 단계에서는 기 설정된 전압 레벨의 프로그래밍 펄스를 조절하고 해당 메모리 셀에 조절된 프로그래밍 펄스를 인가한다.
한편, S660 단계에서는 불량 비트의 개수를 검출하고, S670 단계에서는 불량 비트의 개수가 보정 가능한 개수보다 적은가를 판단한다. 만약, S670 단계의 판단 결과 불량 비트의 개수가 보정 가능한 개수보다 적은 경우(예) S680 단계에서 프로그래밍 동작을 마무리하며, 그렇지 않은 경우(아니요) S620 단계를 수행한다. 참고로, S680 단계 이후에는 불량 비트를 보정하는 단계가 포함되며, 위와 같은 일련의 동작을 통해 프로그래밍 동작이 이루어진다.
본 발명의 제2 실시 예에서는 CSC 가 구비되는 경우에 대한 일례이며, 이하 기존 프로그래밍 동작시 성능 저하 요인이었던 부분을 본 발명의 프로그래밍 동작과 비교하여 설명하기로 한다.
첫 번째로 불량 비트의 개수를 검출하는 단계인 S660 단계의 동작 시점이다.
도 6 의 순서도에서 볼 수 있듯이, S660 단계는 S650 단계에서 다수의 메모리 셀이 예정된 만큼 프로그래밍 되었는가를 판단하여 그 결과에 따라 동작 시점이 결정된다. 즉, S660 단계의 동작 시점은 가변 되며 더 자세히는 다수의 메모리 셀 중 프로그래밍 된 메모리 셀의 개수에 따라 가변 된다. 결국 S660 단계는 불량 비트의 개수가 보정 가능한 범위에 포함되는 경우에만 수행되며, 이는 S660 단계가 최적의 시점에 수행된다는 것을 의미한다.
다음 두 번째로 불량 비트의 개수를 검출하는 단계인 S660 단계의 동작 시간이다.
S650 단계의 판단 결과 S660 단계를 수행하는 경우 불량 비트의 개수는 미리 설정된 개수를 포함하게 된다. 따라서, S660 단계는 이 불량 비트의 개수를 검출하게 되며, 이는 S660 단계의 동작시간을 최소화한다는 것을 의미한다.
본 발명의 제2 실시 예에 따른 비휘발성 메모리 장치의 프로그래밍 방법은, S660 단계의 동작 시점을 최적화하고 동작 시간을 최소화함으로써, 프로그래밍 시간을 줄여 줄 수 있고 CSC 동작시 소모되는 전류를 최소화하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
S210 : 시작 단계
S220 : 프로그래밍 펄스를 조절 및 인가하는 단계
S230 : 프로그래밍을 검증하는 단계
S240 : 모두 프로그래밍 되었는가를 판단하는 단계
S250 : 예정된 만큼 프로그래밍 되었는가를 판단하는 단계
S260 : 종료 단계

Claims (16)

  1. 다수에 메모리 셀에 프로그래밍 펄스를 인가하는 단계;
    상기 다수의 메모리 셀에 프로그래밍 여부를 검증하는 단계;
    상기 다수의 메모리 셀이 모두 프로그래밍 되었는지를 판단하는 제1 판단 단계; 및
    상기 다수의 메모리 셀이 예정된 만큼 프로그래밍 되었는지를 판단하는 제2 판단 단계
    를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 판단 단계의 판단 결과에 따라 상기 제2 판단 단계 또는 종료 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제2 판단 단계의 판단 결과에 따라 상기 프로그래밍 펄스의 전압 레벨을 조절하는 단계 또는 종료 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제1 판단 단계는 상기 다수의 메모리 셀 중 프로그래밍된 메모리 셀의 개수에 대응하는 펄스 신호를 결과 값으로 출력하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 제2 판단 단계는 상기 펄스 신호의 펄스 폭을 검출하는 하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제4항에 있어서,
    상기 제2 판단 단계는 상기 펄스 신호의 천이 시점을 검출하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제4항에 있어서,
    상기 제2 판단 단계는,
    예정된 제1 시점에 응답하여 상기 펄스 신호의 레벨을 검출하는 제1 검출 단계;
    상기 제1 시점 이후 예정된 제2 시점에 응답하여 상기 펄스 신호의 레벨을 검출하는 제2 검출 단계; 및
    상기 예정된 만큼 프로그래밍 되었는지에 대응하는 기준 신호와 상기 제1 및 제2 검출 단계의 결과를 비교하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제2 판단 단계 이후 상기 다수의 메모리 셀의 불량 비트의 개수를 검출하는 단계를 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 불량 비트의 개수가 보정 가능한 개수인지를 판단하는 단계를 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 불량 비트의 개수가 보정 가능한 개수인지를 판단하는 단계의 판단 결과에 따라 상기 프로그래밍 펄스의 전압 레벨을 조절하는 단계 또는 종료 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  11. 다수의 메모리 셀의 프로그래밍 결과에 대응하는 검증 결과 신호를 생성하기 위한 페이지 버퍼; 및
    예정된 개수의 메모리 셀이 프로그래밍 되는 경우에 대응하는 기준 신호와 상기 검증 결과 신호를 비교하여 프로그램 종료 신호를 생성하기 위한 결과 비교부
    를 구비하는 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 페이지 버퍼는,
    상기 다수의 메모리 셀 각각의 프로그래밍 결과에 대응하는 프로그래밍 확인 신호를 입력받아 공통 노드에 프리차징된 전하를 디스차징하기 위한 확인 신호 입력부; 및
    프로그래밍 확인 동작에 응답하여 상기 공통 노드의 전압 레벨에 대응하는 상기 검증 결과 신호를 출력하기 위한 검증 신호 출력부를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 검증 결과 신호는 상기 다수의 메모리 셀 중 프로그래밍된 메모리 셀의 개수에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 비휠발성 메모리 장치.
  14. 제12항에 있어서,
    상기 프로그래밍 확인 동작 이전에 상기 공통 노드를 프리차징하기 위한 프리차징부를 더 구비하는 비휘발성 메모리 장치.
  15. 제11항에 있어서,
    상기 결과 비교부는,
    래칭 제어 신호에 응답하여 상기 검증 결과 신호를 래칭하기 위한 래칭부; 및
    상기 래칭부의 출력 신호와 상기 기준 신호를 비교하여 상기 프로그래밍 종료 신호를 출력하기 위한 비교부를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제11항에 있어서,
    다수의 래칭 제어 신호를 생성하기 위한 다수의 지연부를 더 구비하되,
    상기 래칭부는 상기 다수의 래칭 제어 신호에 대응하는 개수를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
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