WO2015033404A1 - 半導体記憶装置 - Google Patents

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WO2015033404A1
WO2015033404A1 PCT/JP2013/073812 JP2013073812W WO2015033404A1 WO 2015033404 A1 WO2015033404 A1 WO 2015033404A1 JP 2013073812 W JP2013073812 W JP 2013073812W WO 2015033404 A1 WO2015033404 A1 WO 2015033404A1
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defect
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defect information
information storage
data
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幸一郎 山口
誠 御明
志賀　仁
柴田　昇
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株式会社 東芝
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    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Definitions

  • Embodiments described herein relate generally to a semiconductor memory device capable of storing defect information.
  • a ROM cell fuse block for storing memory cell defect information in units of blocks or columns is provided in the memory cell array.
  • the ROM fuse block has the same size as a normal block and includes a plurality of memory cells. If a defect exceeding the allowable limit occurs in the memory cell of the ROM fuse block, the ROM fuse data stored in the ROM fuse block itself may be defective. If a defect occurs in the ROM fuse data, it takes time to correct the error, and the operation speed of the semiconductor memory device may be reduced. In particular, as the memory cell becomes finer, the memory cell tends to become defective. Therefore, it is important to check the ROM fuse block for defects.
  • Rom block check is generally performed during the power-on read period when the power is turned on.
  • the erase level is likely to fluctuate, and the difference between the erase level and the read level is reduced, thereby increasing the possibility of erroneous reading.
  • a plurality of memory cells, a plurality of word lines connected to at least some of the memory cells, and a plurality of memory cells at least some of the memory cells A memory cell array having a plurality of bit lines connected to each other and a plurality of blocks including a group of the plurality of memory cells at least a part of the memory cells;
  • a defect information storage block that stores at least one of the plurality of blocks and stores defect information in the memory cell array;
  • a first defect detector for determining whether or not the defect information storage block has a defect by reading data of at least a part of the memory cells in the defect information storage block and verifying the data; If the first defect detection unit determines that there is a defect, the data read voltage level of the memory cell is changed and the data of at least some of the memory cells in the defect information storage block is read again.
  • a second defect detection unit for determining whether or not the defect information storage block has a defect by verifying the data; When the second defect detection unit determines that there is a defect, there is provided a semiconductor storage device including a defect determination unit that determines the defect information storage block as defective.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device 1 according to a first embodiment.
  • the block diagram which shows the detailed structure of the cell array 2 periphery.
  • the flowchart which shows the defect check process of the ROM fuse block by 1st Embodiment.
  • 9 is a flowchart illustrating a defect check process for a ROM fuse block according to a second embodiment.
  • 9 is a flowchart showing a defect check process for a ROM fuse block according to a third embodiment.
  • FIG. 7 is a timing chart showing processing timings of steps S31 to S38 in FIG.
  • the figure which shows the memory map of the memory cell array 2 containing the ROM fuse block 31.
  • (A) is a figure which shows the data structure of the bad block information memorize
  • (b) is a figure which shows the correspondence of quotient Block (TM) Add
  • the flowchart which shows an example of the process sequence which transfers bad block information.
  • 5 is a flowchart showing an example of a processing procedure for storing defect information in a ROM fuse block 31.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device 1 according to the first embodiment.
  • the semiconductor memory device 1 of FIG. 1 shows an example of a NAND flash memory.
  • the semiconductor memory device 1 of FIG. 1 includes a cell array 2, a row decoder 3, a word line driver 4, a column decoder 5, a sense amplifier (S / A) 6, a data latch circuit 7, a controller 8, A voltage generator 9, an address register 10, a command decoder 11, and an I / O buffer 12 are provided.
  • the cell array 2 has a NAND string 20 in which a plurality of memory cells are connected in series.
  • FIG. 2 is a block diagram showing a detailed configuration around the cell array 2. As shown in FIG. 2, the cell array 2 is divided into a plurality of blocks BLK0 to BLKn. In each block, a plurality of the NAND strings 20 described above are arranged in the column direction.
  • Each NAND string 20 includes a plurality of memory cells 21 connected in series, a select gate transistor S1 connected to one end side of these memory cells 21, and a select gate transistor S2 connected to the other end side.
  • each memory cell 21 in the NAND string 20 is connected to the corresponding word line WL0 to WLn + 1 (n is an integer of 0 or more).
  • the gate of the selection gate transistor S1 is connected to the selection gate line SGD.
  • the gate of the selection gate transistor S2 is connected to the selection gate line SGS.
  • Each NAND string 20 is connected to a common cell source line via a corresponding select gate transistor S1.
  • Each NAND string 20 is connected to a corresponding bit line BL0 to BLn via a corresponding select gate transistor S2.
  • the word lines WL0 to WLn + 1 connected to the gates of the memory cells 21 in the NAND string 20 are connected to the row decoder 3.
  • the row decoder 3 decodes the row address transferred from the address register 10.
  • a word line driver 4 is arranged in the vicinity of the row decoder 3.
  • the word line driver 4 generates a voltage for driving each word line based on the decoded data.
  • bit lines BL0 to BLn connected to each NAND string 20 are connected to the sense amplifier 6 via the bit line selection transistor Q0.
  • the read data detected by the sense amplifier 6 is held in the data latch circuit 7 as binary data, for example.
  • the column decoder 5 shown in FIG. 1 decodes the column address from the address register 10.
  • the column decoder 5 determines whether or not to transfer the data held in the data latch circuit 7 to the data bus based on the decoded result.
  • the I / O buffer 12 buffers addresses, data, and commands input from the I / O terminal.
  • the I / O buffer 12 transfers an address to the address register 10, transfers a command to the command decoder 11, and transfers data to the data bus.
  • the controller 8 identifies an address and a command, and controls the ROM fuse block defect check described later and the operation of the sense amplifier 6 and the like.
  • the cell array is divided into a plurality of blocks, two of which are a ROM fuse (ROM FUSE) block (defective information storage block) and a spare ROM fuse block (spare storage block).
  • ROM FUSE ROM fuse
  • spare ROM fuse block spare storage block
  • defect information in the cell array is stored.
  • the spare ROM fuse block is used when the ROM fuse block becomes defective.
  • new defect information is stored in the ROM fuse block, the same defect information is also stored in the spare ROM fuse block. .
  • Whether or not to use a spare ROM fuse block can be switched by setting.
  • the defect information stored in the ROM fuse block and the spare ROM fuse block includes bad block information indicating whether each block in the cell array is defective, bad column information indicating whether each column in the cell array is defective, or the like. is there.
  • the ROM fuse block may store parameter information for adjusting the voltage level of the internal voltage.
  • FIG. 3 is a flowchart showing a defect check process for the ROM fuse block according to the first embodiment.
  • Some NAND flash memories are compatible with both the SLC (Single Level Cell) method and the MLC (Multi Level Cell) method as a method for writing to a memory cell.
  • SLC Single Level Cell
  • MLC Multi Level Cell
  • SLC will be adopted. The reason is that since the MLC performs multi-level writing, the read margin is small and erroneous reading is likely to occur. Therefore, the SLC that can perform more reliable reading is used to check the ROM fuse block for defects. It is a thing.
  • the specific word line may be basically any word line.
  • the specific word line is a word line that can read data as reliably as possible. Is desirable. In this specification, an example in which a specific word line is WL15 will be described.
  • step S2 using the data read in step S1, whether or not the threshold voltage distribution at the erase level of the memory cell is shifted in the direction of the threshold voltage distribution at the A level adjacent to the erase level, and normal reading is not possible (Hereinafter, E-to-A detection) is performed (step S2).
  • Steps S1 and S2 described above correspond to the first defect detection unit.
  • E-to-A detection methods 1 to 3 the following three methods (E-to-A detection methods 1 to 3) are conceivable, and any method may be adopted.
  • a 16 Kbyte bit line is connected to each word line in the ROM fuse block. These bit lines are divided into segments for each bit line of 2 Kbytes. Among these segments, an unused segment is used to perform a memory cell read check in E-to-A detection.
  • E-to-A detection method 1 all the memory cells in the unused segment are erased while all the memory cells in the unused segment are erased, and not “1” data in the erased state but “0”. If the number of data read as data exceeds a predetermined value, it is determined that E-to-A detection has failed.
  • E-to-A detection method 2 all memory cells on a specific bit line in an unused segment in the ROM fuse block are erased, and then all the memory cells are read and read as “0” data. If the number of data exceeds a predetermined value, it is determined that E-to-A detection has failed.
  • E-to-A detection method 3 the number of replacements of the complementary logic bit logic exceeds the predetermined value by writing complementary data to the memory cells of unused segments in the ROM fuse block and reading the written complementary data. In this case, it is determined that E-to-A detection has failed.
  • step S3 When the E-to-A detection in step S2 performed in any of the above-described E-to-A detection methods 1 to 3 fails, the E-level threshold voltage distribution shifts in the direction of the A-level threshold voltage distribution. It is determined that the read voltage level of the memory cell is increased, and the read from the memory cell (hereinafter referred to as “romom read”) is performed again (step S3). In this re-rom read, the voltage applied between the gate and source of the memory cell is increased, and reading from the memory cell is performed again.
  • E-to-A detection is performed again using the data read in step S3 (step S4).
  • E-to-A detection may employ any of the detection methods 1 to 3 described above. Steps S3 and S4 described above correspond to the second defect detection unit.
  • step S5 failure determination unit.
  • the NAND flash memory including this ROM fuse block is regarded as a defective product.
  • step S6 a block check performed in a normal power-on read operation is performed (step S6, third defect detection unit).
  • this block check for example, when storing bad block information, bad column information, etc. in the ROM fuse block, these pieces of information are stored as complementary data, and the stored complementary data is read to form complementary data. The presence or absence of a read error is determined by comparing the two types of data with each other in bit units.
  • the block check need not be performed for all memory cells in the ROM fuse block, but may be performed for memory cells on a specific word line.
  • step S6 If the block check in step S6 fails, the ROM read is performed again in step S3. If the block check is passed, it is determined that the ROM fuse block is normal (step S7).
  • step S8 a block check is performed (step S8, third defect detection unit), and if this block check fails, it is determined as fail (step S5). If the block check is passed, it is determined that the ROM fuse block check is passed (step S7).
  • E-to-A detection may be performed without re-romreading.
  • the defect rate of the ROM fuse block may be increased. Therefore, when it is desired to reduce the defective rate of the ROM fuse block, it is desirable to perform the ROM read described above.
  • the read voltage level is increased and whether the ROM fuse block is defective again. Therefore, even if the threshold voltage distribution at the E level of the memory cell is slightly shifted to the threshold voltage distribution side at the A level due to manufacturing variations or the like, it is not necessary to determine that the ROM fuse block is defective. The defective rate can be reduced.
  • the ROM fuse block is refreshed when it is determined that the ROM fuse block is defective.
  • the NAND flash memory according to the second embodiment has the same block configuration as that of FIG. 1 and the processing operation of the controller 8 is different from that of the first embodiment, the processing operation of the controller 8 will be described below. .
  • FIG. 4 is a flowchart showing a defect check process for the ROM fuse block according to the second embodiment.
  • the ROM fuse block is checked for defects (step S11, first defect detector).
  • the defect check in step S11 for example, the above-described existing block check is performed on a memory cell on a specific word line in the ROM fuse block.
  • any of E-to-A detection methods 1 to 3 described above may be employed.
  • step S11 When it is determined in step S11 that the ROM fuse block is normal, it is determined that the ROM fuse block has been checked (step S19), and the processing in FIG. In this case, the ROM fuse block is not refreshed.
  • step S11 determines whether the ROM fuse block is defective. If it is determined in step S11 that the ROM fuse block is defective, an address is issued for accessing the spare ROM fuse block (step S12), and the spare ROM fuse block is checked for defects (step S13, second). Defect detection unit).
  • step S14 the NAND flash memory including this ROM fuse block is regarded as a defective product.
  • step S15 data erasure unit
  • step S15 After the processing in step S15, all defect information stored in the spare ROM fuse block is temporarily latched in, for example, the data latch circuit 7 in the sense amplifier 6 (step S16, temporary holding unit).
  • Step S15 to S17 correspond to the refresh processing unit.
  • the writing in step S17 is performed when the defect information is also written in the memory cell on the word line determined to be defective in step S11 in the ROM fuse block and when the memory cell on the word line other than the word line determined to be defective is defective. Information may be written. If a failure occurs due to a structural failure in a particular memory cell, it is desirable not to use that memory cell. However, if the failure occurs due to temporary read disturb, the memory cell that caused the failure is not used again. There may be no problem even if writing is performed. Therefore, in this embodiment, rewriting is allowed even for a memory cell that has been determined to be defective.
  • step S18 When the refresh process of steps S15 to S17 is completed, it is determined that there is no defect in the ROM fuse block and a path is determined (step S18).
  • FIG. 5 is a timing chart in the case where the defect information is rewritten in the memory cell that has been determined to be defective in the past in step S17 of FIG.
  • FIG. 5 shows signal waveforms of the ready busy signal RB, the ROM fuse block word line WL15 PB0, the substrate well region CPWELL PB0 of the memory cell connected to the word line, and the spare ROM fuse block word line WL15 PB1. Show.
  • the power-on read operation is started after the ready busy signal RB transitions from high to low, and a refresh operation is performed during the power-on read operation.
  • data is read from a memory cell on a specific word line (for example, WL15) in the ROM fuse block (time t1).
  • WL15 of the ROM fuse block is set to the read voltage VCGRV.
  • ROM fuse block If it is determined by the read data that the ROM fuse block is defective, data is then read from a memory cell on a specific word line (for example, WL15) in the spare ROM fuse block (time t2), and the spare ROM fuse block is read. It is determined whether or not there is a defect.
  • a specific word line for example, WL15
  • the data of all the memory cells in the ROM fuse block determined to be defective are erased (time t3).
  • the erased memory cell is verified to confirm that it has been erased correctly (time t4).
  • Data erasure and verification of the memory cells in the ROM fuse block are repeated until data erasure and verification for all the memory cells in the ROM fuse block are completed.
  • the defect information from the spare ROM fuse block is read and temporarily stored in the latch circuit in the sense amplifier, and then the stored defect information is written in the ROM fuse block (time t5). Subsequently, verification is performed as to whether or not the written defect information can be normally read (time t6). Processing at times t5 and t6 is continued until all defect information in the spare ROM fuse block is written in the ROM fuse block.
  • Information indicating whether or not the ROM fuse block has been refreshed may be stored in the register circuit 8a (see FIG. 1) in the controller 8, for example.
  • a register circuit (refresh history information storage unit) 8a composed of a non-volatile memory such as SRAM capable of storing at least one byte of data is provided to refresh the ROM fuse block in one bit of one byte. May be stored so that 1-byte data of the register circuit 8a can be output to the outside by a specific command from the outside.
  • history information indicating whether or not the ROM fuse block has been refreshed in the past can be detected from the outside of the NAND flash memory, and the reliability of the ROM fuse block can be evaluated based on the history information.
  • the data of all the memory cells in the ROM fuse block is erased, and then refreshing is performed to write the defect information in the spare ROM fuse block. Therefore, the reliability of the defect information in the ROM fuse block can be improved, and the defect rate of the ROM fuse block can be reduced.
  • the third embodiment described below automatically determines whether or not the ROM fuse block has been refreshed in the past, and the ROM fuse block that has been refreshed in the past does not refresh again. It is to make.
  • the NAND flash memory according to the third embodiment has the same block configuration as that of FIG. 1 and the processing operation of the controller 8 is different from that of the first and second embodiments, the processing operation of the controller 8 will be described below. Will be explained.
  • FIG. 6 is a flowchart showing a defect check process for the ROM fuse block according to the third embodiment.
  • the memory cell data on a specific word line in the ROM fuse block is read (step S31).
  • All memory cells of unused segments on a specific word line are all “1”. On the other hand, all memory cells of unused segments on a specific word line in the ROM fuse block that has not been refreshed should remain all “0” if all "0" are written in the initial state. .
  • step S32 refresh determination unit. If all “1”, it is determined that the ROM fuse block has been refreshed in the past, and the memory cell data on a predetermined word line other than a specific word line in the ROM fuse block is read to determine whether there is a defect. Is determined (step S33).
  • bad block information, bad column information, etc. are stored in the ROM fuse block as complementary data in advance, and the complementary data is read out and compared with the two types of data constituting the complementary data. Determine whether.
  • step S33 if the data read from the ROM fuse block can be normally performed, it is determined that the ROM fuse block check has been passed (step S34), and the processing of FIG.
  • step S33 if it is determined in step S33 that the ROM fuse block is defective, the address is changed to access the spare ROM fuse block without refreshing the ROM fuse block (step S35). Then, a memory cell on a specific word line in the spare ROM fuse block is read to check whether or not the spare ROM fuse block is defective (step S36).
  • step S33 for example, complementary data is read to determine whether the data is defective.
  • step S37 if it is determined that the spare ROM fuse block is defective, it is determined that the ROM fuse block check has failed (step S37). In this case, the NAND flash memory including this ROM fuse block is regarded as a defective product.
  • step S36 If it is determined in step S36 that the spare ROM fuse block is not defective, it is determined that the ROM block check has been passed (step S34). In this case, the defect information in the spare ROM fuse block is used without using the ROM fuse block.
  • step S38 A block check is performed (step S38).
  • step S38 for example, the complementary data of the memory cells on a specific word line in the ROM fuse block is read to determine whether there is a defect.
  • step S38 If it is determined in step S38 that the ROM fuse block is normal, it is considered that the ROM fuse block has been checked (step S34). On the other hand, if it is determined in step S38 that the ROM fuse block is defective, refresh processing in steps S12 to S20 in the flowchart of FIG. 4 is performed.
  • FIG. 7 is a timing chart showing the processing timing of power-on read after transition to steps S31, S32, S33 and S35 of FIG. 6, that is, after ROM refresh.
  • data of a memory cell on a specific word line (for example, WL15) in the ROM fuse block is read (time t11). If the read data is all “1”, it is determined that the ROM fuse block has been refreshed in the past, and the ROM fuse block is not re-refreshed, except for a specific word line in the ROM fuse block.
  • the data of the memory cell on the predetermined word line is read (time t12).
  • a block check of the ROM fuse block is performed based on the read data, and if it is determined to be defective, the data of the memory cell on a specific word line (for example, WL15) in the spare ROM fuse block is read (time t13). .
  • the memory cell data on a specific word line in the ROM fuse block is read and the ROM fuse block refreshes in the past depending on whether the read data is all “1” or not. It is possible to accurately determine whether or not it has been done.
  • the ROM fuse block is refreshed in the same manner as in the second embodiment, so that the defect rate of the ROM fuse block can be reduced.
  • the fourth embodiment to be described below is characterized by a method of storing defect information in the ROM fuse block.
  • FIG. 8 is a diagram showing a memory map of the memory cell array 2 including the ROM fuse block 31.
  • the ROM fuse block 31 is one of a plurality of blocks provided in the memory cell array 2.
  • the ROM fuse block 31 is divided into, for example, four data areas d0 to d3.
  • the information stored in the four data areas d0 to d3 is the same.
  • the types of information stored in each data area include, for example, bad column information d00, parameter information d01, and bad block information d02. If one data area is determined to be defective, the same type of information can be read from another data area.
  • FIG. 9A is a diagram showing a data configuration of bad block information stored in each data area of the ROM fuse block 31.
  • the bad block information in FIG. 9A stores defect information for 8 blocks in 4 bytes. More specifically, 8-bit address information representing the quotient obtained by dividing the block address by 8 is stored in the first byte. In the second byte, inverted data of 8-bit address information in the first byte is stored. In the third byte, flag information indicating whether each of the eight blocks is defective is stored bit by bit. In the 4th byte, inverted data of 8-bit data in the 3rd byte is stored.
  • Block Add X 8-bit data including 8-bit flag information indicating whether each block in the 8 blocks is defective is referred to as Block IO. It is written.
  • FIG. 9B shows the correspondence between each block in the memory cell array 2, the quotient Block Add X obtained by dividing the block address of each block by 8, and 8-bit data Block IO indicating whether each block is defective or not.
  • the flag information for 8 blocks is stored in the ROM fuse block 31 as 1 byte. Further, in the present embodiment, when there is no defective block among the 8 blocks represented by Block Add X, it is not stored in the ROM fuse block 31. Thereby, the defect information of as many blocks as possible can be stored in the ROM fuse block 31.
  • the defect information stored in the ROM fuse block 31 in accordance with FIGS. 9A and 9B is latched by a latch circuit (defect information holding unit) 3a provided in a block selection circuit (not shown) in the row decoder 3.
  • the block selection circuit selects whether or not to access each block by referring to the data latched in the latch circuit 3a.
  • FIG. 10 is a flowchart showing an example of a processing procedure for transferring defective block information from the ROM fuse block 31 to the latch circuit 3a in the block selection circuit.
  • This flowchart is executed by the controller 8, for example.
  • defective block information is read from the ROM fuse block 31 (step S61).
  • the read bad block information is temporarily held.
  • the address information Block Add X stored in the first and second bytes in FIG. 9A is compared with the inverted data, and stored in the third and fourth bytes in FIG. 9A.
  • the flag information Block IO that has been set is compared with its inverted data (step S62).
  • step S62 If the comparison in step S62 is successful, it is determined that there is no defect in the ROM fuse block 31, and the address information Block Add X and Block IO are converted to the original block address (step S63, address conversion unit).
  • step S63 address conversion unit
  • the defect information of the corresponding block is stored in the latch circuit in the block selection circuit corresponding to the block address converted in step S63 (step S64).
  • step S65 it is determined whether or not the last data in the ROM fuse block 31 has been read. If there is data that has not yet been read, the next 4-byte data in the ROM fuse block 31 is read (step S65). S66), the process proceeds to step S62.
  • FIG. 11 is a flowchart showing an example of a processing procedure for storing (registering) defect information in the ROM fuse block 31 during a test before shipment.
  • the block 0 in the memory cell array 2 is selected (step S71).
  • block addresses for 8 blocks in which at least one block is defective are stored in the ROM fuse block 31 as one piece of address information, so existing block checks for 8 blocks are performed in order from block 0.
  • step S73 the address information Block ⁇ Add X represented by the quotient obtained by dividing the block address corresponding to the block by 8 is latched in the latch circuit in the sense amplifier.
  • step S74 the inverted data of the address information Block Add X latched in step S73 is latched in a latch circuit separate from step S73.
  • step S75 flag information indicating which of the 8 blocks is defective is held as 8-bit data in a latch circuit separate from steps S73 and S74 (step S75).
  • step S76 the inverted data of the data held in step S75 is held in a latch circuit separate from steps S73 to S75 (step S76).
  • step S77 it is determined whether or not the selected block is the final block of 8 blocks to be stored together. If it is not the final block, the block number is incremented by 1 (step S78), and the processing after step S72 is performed. repeat. If it is determined in step S77 that the block is the last block, the latch data of the four latch circuits held in steps S73 to S76 are used as data for four column addresses, and the data for all defective blocks are transferred together to the ROM fuse block 31. . (Step S79). If it is determined by the block check in step S72 that there is no defect, the process in step S77 is performed. The above processing is performed for all blocks of the memory cell array 2.
  • defect information of 8 blocks can be stored with only 4 bytes, and defect information of 8 times as many blocks can be stored as compared with the comparative example in which 1 block of defect information is stored with 4 bytes. .
  • the data configuration of the ROM fuse block 31 according to the fourth embodiment described above can be applied to the ROM fuse block 31 according to the first to third embodiments.
  • more defect information can be stored in the ROM fuse block 31, and the capacity of the NAND flash memory can be increased.
  • the present invention is applied to the NAND flash memory.
  • the present invention is applied to various nonvolatile semiconductor memory devices having a ROM fuse block such as a NOR flash memory, MRAM, and ReRAM. Is possible.

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Abstract

半導体記憶装置は、メモリセルの少なくとも一部の複数のメモリセルに接続された複数のワード線と、メモリセルの少なくとも一部の複数のメモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、複数のワード線の中の特定の２以上のワード線に接続される複数のメモリセルを含み、これらメモリセルにメモリセルアレイ内の不良情報を記憶する不良情報記憶ブロックと、不良情報記憶ブロック内のメモリセルのデータを読み出して、不良情報記憶ブロックの不良判定を行う第１不良検出部と、不良と判定されると、メモリセルのデータの読み出し電圧レベルを変更して、再び不良情報記憶ブロック内のメモリセルのデータを読み出して、不良情報記憶ブロックの不良判定を行う第２不良検出部と、不良と判定されると、不良情報記憶ブロックを不良と決定する不良決定部と、を備える。

Description

半導体記憶装置
　本発明の実施形態は、不良情報を記憶可能な半導体記憶装置に関する。
　メモリセルの不良情報をブロック単位あるいはカラム単位で記憶するロムヒューズブロックをメモリセルアレイ内に設ける場合がある。
　ロムヒューズブロックは、通常のブロックと同じサイズであり、複数のメモリセルを備える。ロムヒューズブロックのメモリセルに許容限度を超える不良が生じた場合、ロムヒューズブロックに保存されているロムヒューズデータ自体が不良になるおそれもある。そして、ロムヒューズデータに不良が生じた場合、エラー訂正のために時間がかかり、半導体記憶装置の動作速度が低下する可能性がある。特に、メモリセルが微細化するに従って、メモリセルは不良になりやすくなるため、ロムヒューズブロックの不良チェックは重要になる。
　ロムヒューズブロックの不良チェックは、一般には、電源投入時のパワーオンリード期間中に行われる。
　しかしながら、メモリセルが微細化するに従って、消去レベルが変動しやすくなり、消去レベルと読み出しレベルの差が小さくなって、誤読み出しが生じる可能性が高くなる。
　また、メモリセルの微細化が進んでメモリ容量が増えると、ブロック数も増えるため、ロムヒューズブロックに記録すべき不良情報も増えることから、ロムヒューズブロックから不良情報を読み出すのに時間がかかるおそれがある。
　本実施形態によれば、複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、
　前記複数のブロックの少なくとも１つであって、前記メモリセルアレイ内の不良情報を記憶する不良情報記憶ブロックと、
　前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第１不良検出部と、
　前記第１不良検出部により不良があると判定されると、前記メモリセルのデータの読み出し電圧レベルを変更して、再び前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第２不良検出部と、
　前記第２不良検出部により不良があると判定されると、前記不良情報記憶ブロックを不良と決定する不良決定部と、を備える半導体記憶装置が提供される。
第１の実施形態に係る半導体記憶装置１の概略構成を示すブロック図。 セルアレイ２周辺の詳細な構成を示すブロック図。 第１の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャート。 第２の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャート。 リフレッシュ時に不良情報を再書き込みする場合のタイミング図。 第３の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャート。 図６のステップＳ３１～Ｓ３８の処理タイミングを示すタイミング図。 ロムヒューズブロック３１を含むメモリセルアレイ２のメモリマップを示す図。 （ａ）はロムヒューズブロック３１の各データ領域に記憶されるバッドブロック情報のデータ構成を示す図、（ｂ）は、商Block Add Xと８ビットデータBlock IOとの対応関係を示す図。 不良ブロック情報を転送する処理手順の一例を示すフローチャート。 ロムヒューズブロック３１に不良情報を記憶する処理手順の一例を示すフローチャート。
　以下、図面を参照しながら、本発明の実施形態を説明する。
　（第１の実施形態）
　図１は第１の実施形態に係る半導体記憶装置１の概略構成を示すブロック図である。図１の半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリの例を示している。
　図１の半導体記憶装置１は、セルアレイ２と、ロウデコーダ３と、ワード線ドライバ４と、カラムデコーダ５と、センスアンプ（Ｓ／Ａ）６と、データラッチ回路７と、コントローラ８と、高電圧発生器９と、アドレスレジスタ１０と、コマンドデコーダ１１と、Ｉ／Ｏバッファ１２とを備えている。
　セルアレイ２は、複数個のメモリセルを直列接続したＮＡＮＤストリング２０を有する。図２はセルアレイ２周辺の詳細な構成を示すブロック図である。図２に示すように、セルアレイ２は、複数のブロックＢＬＫ０～ＢＬＫｎに分かれている。各ブロックには、上述したＮＡＮＤストリング２０がカラム方向に複数個配列されている。各ＮＡＮＤストリング２０は、直列接続された複数のメモリセル２１と、これらメモリセル２１の一端側に接続された選択ゲートトランジスタＳ１と、他端側に接続された選択ゲートトランジスタＳ２とを有する。
　ＮＡＮＤストリング２０内の各メモリセル２１のゲートは、対応するワード線ＷＬ０～ＷＬn+1（ｎは０以上の整数）にそれぞれ接続されている。選択ゲートトランジスタＳ１のゲートは選択ゲート線ＳＧＤに接続されている。選択ゲートトランジスタＳ２のゲートは選択ゲート線ＳＧＳに接続されている。各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ１を介して、共通のセルソース線に接続されている。また各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ２を介して、対応するビット線ＢＬ０～ＢＬｎに接続されている。
　ＮＡＮＤストリング２０内の各メモリセル２１のゲートに接続される各ワード線ＷＬ０～ＷＬn+1は、ロウデコーダ３に接続されている。ロウデコーダ３は、アドレスレジスタ１０から転送されてきたロウアドレスをデコードする。ロウデコーダ３の近傍には、ワード線ドライバ４が配置されている。ワード線ドライバ４は、デコードしたデータに基づいて、各ワード線を駆動するための電圧を生成する。
　各ＮＡＮＤストリング２０に接続されるビット線ＢＬ０～ＢＬｎは、ビット線選択トランジスタＱ０を介してセンスアンプ６に接続されている。センスアンプ６で検出された読み出しデータは、例えば二値データとしてデータラッチ回路７に保持される。
　図１に示すカラムデコーダ５は、アドレスレジスタ１０からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路７に保持されたデータをデータバスに転送するか否かを決定する。
　Ｉ／Ｏバッファ１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１２は、アドレスをアドレスレジスタ１０に転送し、コマンドをコマンドデコーダ１１に転送し、データをデータバスに転送する。
　コントローラ８は、アドレスとコマンドを識別するとともに、後述するロムヒューズブロックの不良チェックやセンスアンプ６等の動作を制御する。
　図２に示すように、セルアレイは複数のブロックに分かれているが、そのうちの二つは、ロムヒューズ（ROM FUSE）ブロック（不良情報記憶ブロック）とスペアロムヒューズブロック（スペア記憶ブロック）である。ロムヒューズブロックとスペアロムヒューズブロックには、セルアレイ内の不良情報などが記憶されている。スペアロムヒューズブロックは、ロムヒューズブロックが不良になったときに使用されるものであり、ロムヒューズブロックに新たな不良情報が記憶されるときには、スペアロムヒューズブロックにも同じ不良情報が記憶される。スペアロムヒューズブロックを使用するか否かは設定により切り替えることができる。
　ロムヒューズブロックとスペアロムヒューズブロックに記憶される不良情報は、セルアレイ内の各ブロックが不良か否かを示すバッドブロック情報や、セルアレイ内の各カラムが不良か否かを示すバッドカラム情報などである。この他、ロムヒューズブロックには、内部電圧の電圧レベルを調整するためのパラメータ情報などを記憶してもよい。
　図１のコントローラ８は、例えばパワーオンリード（ＰＯＲ）時に、ロムヒューズブロックに不良があるか否かをチェックする処理を行う。図３は第１の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャートである。
　ＮＡＮＤ型フラッシュメモリの中には、メモリセルへの書き込み方法として、ＳＬＣ（Single Level Cell）方式とＭＬＣ（Multi Level Cell）方式とのいずれにも対応しているものがあるが、本実施形態では、ＳＬＣを採用することにする。その理由は、ＭＬＣは多値書き込みを行うため、読み出しマージンが小さくて、誤読み出しが生じやすいことから、より信頼性の高い読み出しが可能なＳＬＣを利用してロムヒューズブロックの不良チェックを行うようにしたものである。
　まず、ロムヒューズブロック内の複数のワード線のうち、特定のワード線上の複数のメモリセルに記憶されているデータを読み出す（ステップＳ１）。特定のワード線は、基本的にはどのワード線であってもよいが、ロムヒューズブロック内の複数のワード線のうち、できるだけ信頼性よくデータを読み出せるワード線を特定のワード線とするのが望ましい。本明細書では、特定のワード線をＷＬ１５にする例を説明する。
　次に、ステップＳ１で読み出したデータを用いて、メモリセルの消去レベルの閾値電圧分布が、消去レベルの隣のＡレベルの閾値電圧分布の方向にシフトして正常な読み出しができなくなったか否かのチェック（以下、Ｅ－ｔｏ－Ａ検知）を行う（ステップＳ２）。上述したステップＳ１とＳ２が第１不良検出部に対応する。
　Ｅ－ｔｏ－Ａ検知の具体的な手法として、例えば以下の３通り（Ｅ－ｔｏ－Ａ検知手法１～３）が考えられ、いずれの手法を採用してもよい。
　ロムヒューズブロック内の各ワード線には、例えば１６Ｋバイト分のビット線がつながっている。これらビット線は、２Ｋバイト分のビット線ごとにセグメントに分割されている。これらセグメントのうち、未使用のセグメントを用いて、Ｅ－ｔｏ－Ａ検知ではメモリセルの読み出しチェックを行う。
　Ｅ－ｔｏ－Ａ検知手法１では、未使用のセグメントの全メモリセルを消去した状態で、未使用のセグメントの全メモリセルを読み出して、消去状態である「１」データではなく、「０」データとして読み出されたデータの数が所定値を超えればＥ－ｔｏ－Ａ検知にフェイルしたと判断する。
　Ｅ－ｔｏ－Ａ検知手法２では、ロムヒューズブロック内の未使用のセグメントにおける特定のビット線上の全メモリセルを消去した状態で、これら全メモリセルを読み出して、「０」データとして読み出されたデータの数が所定値を超えればＥ－ｔｏ－Ａ検知にフェイルしたと判断する。
　Ｅ－ｔｏ－Ａ検知手法３では、ロムヒューズブロック内の未使用のセグメントのメモリセルに相補データを書き込み、書き込んだ相補データを読み出して、相補データのビット論理が入れ替わった数が所定値を超えればＥ－ｔｏ－Ａ検知にフェイルしたと判断する。
　上述したＥ－ｔｏ－Ａ検知手法１～３のいずれかで行われるステップＳ２のＥ－ｔｏ－Ａ検知でフェイルした場合は、Ｅレベルの閾値電圧分布がＡレベルの閾値電圧分布の方向にシフトしたと判断して、メモリセルの読み出し電圧レベルを上げて、再度メモリセルからの読み出し（以下、再ロムリード）を行う（ステップＳ３）。この再ロムリードでは、メモリセルのゲート－ソース間に印加する電圧を高くして、再度メモリセルからの読み出しを行う。
　次に、ステップＳ３で読み出したデータを用いて、再度Ｅ－ｔｏ－Ａ検知を行う（ステップＳ４）。この場合のＥ－ｔｏ－Ａ検知も、上述した検知手法１～３のいずれを採用してもよい。上述したステップＳ３とＳ４が第２不良検出部に対応する。
　ステップＳ４のＥ－ｔｏ－Ａ検知がフェイルすると、ロムヒューズブロックのチェックにフェイルしたと決定する（ステップＳ５、不良決定部）。この場合、このロムヒューズブロックを含むＮＡＮＤ型フラッシュメモリは、不良品とみなされる。
　一方、上述したステップＳ２のＥ－ｔｏ－Ａ検知にパスした場合は、通常のパワーオンリード動作で行われるブロックチェックを行う（ステップＳ６、第３不良検出部）。このブロックチェックでは、例えば、ロムヒューズブロック内にバッドブロック情報やバッドカラム情報等を記憶する際に、これら情報を相補データとして記憶しておき、記憶された相補データを読み出して、相補データを構成する２種類のデータを互いにビット単位で比較することで、読み出しエラーの有無を判断する。ブロックチェックは、ロムヒューズブロック内の全メモリセルについて行う必要はなく、特定のワード線上のメモリセルについて行ってもよい。
　ステップＳ６のブロックチェックにフェイルした場合は、ステップＳ３の再ロムリードを行い、ブロックチェックにパスした場合は、ロムヒューズブロックは正常と判断する（ステップＳ７）。
　同様に、ステップＳ４のＥ－ｔｏ－Ａ検知にパスした場合も、ブロックチェックを行い（ステップＳ８、第３不良検出部）、このブロックチェックにフェイルした場合は、フェイルと決定し（ステップＳ５）、ブロックチェックにパスした場合は、ロムヒューズブロックのチェックにパスしたと決定する（ステップＳ７）。
　上述した図３のフローチャートでは、Ｅ－ｔｏ－Ａ検知と、読み出し電圧レベルを変更した再ロムリードとを組み合わせる例を説明したが、Ｅ－ｔｏ－Ａ検知を行わずに再ロムリードを行ってもよい。この場合、ステップＳ２およびＳ４のＥ－ｔｏ－Ａ検知の代わりに、既存のブロックチェックを行えばよい。
　また、再ロムリードを行わずにＥ－ｔｏ－Ａ検知のみを行ってもよい。この場合、１回のＥ－ｔｏ－Ａ検知の結果により、ロムヒューズブロックが正常か否かを判断することになるため、ロムヒューズブロックの不良率が上がるおそれがある。よって、ロムヒューズブロックの不良率を下げたい場合は、上述した再ロムリードを行うのが望ましい。
　このように、第１の実施形態では、Ｅ－ｔｏ－Ａ検知やブロックチェック等により、ロムヒューズブロックが不良と判断されると、読み出し電圧レベルを上げて、再度ロムヒューズブロックが不良か否かを判断するため、製造ばらつき等により、メモリセルのＥレベルの閾値電圧分布がＡレベルの閾値電圧分布側に多少シフトしたとしても、ロムヒューズブロックを不良と判断しなくて済み、ロムヒューズブロックの不良率を低減できる。
　（第２の実施形態）
　以下に説明する第２の実施形態は、ロムヒューズブロックを不良と判断したときに、ロムヒューズブロックのリフレッシュを行うものである。
　第２の実施形態に係るＮＡＮＤ型フラッシュメモリは、図１と同様のブロック構成を備え、コントローラ８の処理動作が第１の実施形態とは異なるため、以下では、コントローラ８の処理動作を説明する。
　図４は第２の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャートである。まず、ロムヒューズブロックの不良チェックを行う（ステップＳ１１、第１不良検出部）。このステップＳ１１の不良チェックは、例えば、ロムヒューズブロック内の特定のワード線上のメモリセルを対象として、上述した既存のブロックチェックを行う。あるいは、上述したＥ－ｔｏ－Ａ検知手法１～３のいずれかを採用してもよい。
　ステップＳ１１で、ロムヒューズブロックが正常と判断されると、ロムヒューズブロックのチェックにパスしたと決定して（ステップＳ１９）、図４の処理を終了する。この場合は、ロムヒューズブロックのリフレッシュは行わない。
　一方、ステップＳ１１で、ロムヒューズブロックが不良と判断されると、スペアロムヒューズブロックにアクセスするためにアドレスを発行し（ステップＳ１２）、スペアロムヒューズブロックの不良チェックを行う（ステップＳ１３、第２不良検出部）。
　スペアロムヒューズブロックが不良と判断されると、スペアロムヒューズブロック内の不良情報を有効に活用できないことから、ロムヒューズブロックのリフレッシュを行う意味がないと判断して、ロムヒューズブロックのチェックにフェイルしたと決定する（ステップＳ１４）。この場合、このロムヒューズブロックを含むＮＡＮＤ型フラッシュメモリは、不良品とみなされる。
　スペアロムヒューズブロックが正常と判断されると、ロムヒューズブロック内の全メモリセルを消去する（ステップＳ１５、データ消去部）。これにより、ロムヒューズブロック内の全メモリセルには、「１」データが書き込まれる。
　ステップＳ１５の処理の後に、スペアロムヒューズブロックに記憶されている全不良情報を、例えばセンスアンプ６内のデータラッチ回路７に一時的にラッチする（ステップＳ１６、一時保持部）。
　次に、ステップＳ１６で一時的にラッチしたスペアロムヒューズブロック内の不良情報を、ロムヒューズブロックに書き込む（ステップＳ１７、不良情報書き込み部）。ステップＳ１５～Ｓ１７はリフレッシュ処理部に対応する。
　ステップＳ１７の書き込みは、ロムヒューズブロック内の、ステップＳ１１で不良と判断されたワード線上のメモリセルにも不良情報を書き込む場合と、不良と判断されたワード線以外のワード線上のメモリセルに不良情報を書き込む場合とがある。不良が特定のメモリセル内の構造的な故障により生じた場合は、そのメモリセルは使わないのが望ましいが、不良が一時的なリードディスターブで生じた場合は、不良を起こしたメモリセルに再書き込みをしても問題が生じないこともありうる。そこで、本実施形態では、いったん不良と判断されたメモリセルに対しても再書き込みを許容している。
　ステップＳ１５～Ｓ１７のリフレッシュ処理が終了すると、ロムヒューズブロックには不良がないとみなしてパス決定する（ステップＳ１８）。
　図５は、図４のステップＳ１７で、過去に不良と判断されたメモリセルにもリフレッシュ時に不良情報を再書き込みする場合のタイミング図である。図５は、レディビジー信号ＲＢと、ロムヒューズブロックのワード線WL15 PB0と、このワード線に接続されたメモリセルの基板ウェル領域CPWELL PB0と、スペアロムヒューズブロックのワード線WL15 PB1との信号波形を示している。
　パワーオンリード動作は、レディビジー信号ＲＢがハイからロウに遷移した後に開始され、パワーオンリード動作中にリフレッシュ動作が行われる。まず、ロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルからデータを読み出す（時刻ｔ１）。時刻ｔ１では、ロムヒューズブロックのＷＬ１５を読み出し電圧ＶＣＧＲＶに設定する。
　読み出したデータによりロムヒューズブロックが不良と判断されると、次に、スペアロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルからデータを読み出して（時刻ｔ２）、スペアロムヒューズブロックに不良があるか否かを判断する。
　スペアロムヒューズブロックが正常であると判断されると、不良と判断されたロムヒューズブロック内の全メモリセルのデータを消去する（時刻ｔ３）。消去をしたメモリセルは、ベリファイを行って、正しく消去されたことを確認する（時刻ｔ４）。ロムヒューズブロック内のメモリセルのデータ消去とベリファイは、ロムヒューズブロック内の全メモリセル分のデータ消去とベリファイが終了するまで繰り返される。
　ロムヒューズブロックのデータ消去が終了すると、スペアロムヒューズブロックからの不良情報を読み出してセンスアンプ内のラッチ回路に一時保持した後、保持した不良情報をロムヒューズブロックに書き込む（時刻ｔ５）。続いて、書き込んだ不良情報が正常に読み出せるか否かのベリファイを行う（時刻ｔ６）。時刻ｔ５とｔ６の処理は、スペアロムヒューズブロック内の全不良情報がロムヒューズブロックに書き込まれるまで継続される。
　ロムヒューズブロックのリフレッシュを行ったか否かを示す情報を、例えばコントローラ８の内部のレジスタ回路８ａ（図１参照）に記憶してもよい。例えば、少なくとも１バイト分のデータを記憶可能なＳＲＡＭ等の不揮発性メモリで構成されるレジスタ回路（リフレッシュ履歴情報記憶部）８ａを設けて、１バイトのうちの一つのビットにロムヒューズブロックのリフレッシュを行ったか否かを示す情報を記憶し、外部からの特定のコマンドで、このレジスタ回路８ａの１バイトのデータを外部に出力できるようにしてもよい。これにより、ロムヒューズブロックのリフレッシュを過去に行ったか否かの履歴情報をＮＡＮＤ型フラッシュメモリの外部から検出でき、この履歴情報によりロムヒューズブロックの信頼性を評価できる。
　このように、第２の実施形態では、ロムヒューズブロックが不良と判断されると、ロムヒューズブロック内の全メモリセルのデータを消去した後に、スペアロムヒューズブロック内の不良情報を書き込むリフレッシュを行うため、ロムヒューズブロック内の不良情報の信頼性が向上し、ロムヒューズブロックの不良率を低下させることができる。
　（第３の実施形態）
　以下に説明する第３の実施形態は、ロムヒューズブロックのリフレッシュを過去に行ったことがあるか否かを自動判別して、過去にリフレッシュを行ったロムヒューズブロックは再度のリフレッシュを行わないようにするものである。
　第３の実施形態に係るＮＡＮＤ型フラッシュメモリは、図１と同様のブロック構成を備え、コントローラ８の処理動作が第１および第２の実施形態とは異なるため、以下では、コントローラ８の処理動作を説明する。
　図６は第３の実施形態によるロムヒューズブロックの不良チェック処理を示すフローチャートである。まず、ロムヒューズブロック内の特定のワード線上のメモリセルのデータを読み出す（ステップＳ３１）。
　特定のワード線上の未使用のセグメントの全メモリセルはオール「１」である。一方、リフレッシュを行っていないロムヒューズブロック内の特定のワード線上の未使用のセグメントの全メモリセルは、初期状態でオール「０」を書き込んでおけば、オール「０」のままのはずである。
　そこで、ロムヒューズブロック内の特定のワード線上の未使用のセグメントのメモリセルのデータがオール「１」か否かを判定する（ステップＳ３２、リフレッシュ判定部）。オール「１」であれば、過去にロムヒューズブロックのリフレッシュを行ったと判断し、ロムヒューズブロック内の特定のワード線以外の所定のワード線上のメモリセルのデータを読み出して、不良があるか否かを判定する（ステップＳ３３）。ここでは、予めバッドブロック情報やバッドカラム情報などを相補データでロムヒューズブロックに記憶しておき、この相補データを読み出して、相補データを構成する２種類のデータを比較することで、不良か否かを判断する。
　ステップＳ３３で、ロムヒューズブロックからのデータ読み出しを正常に行えた場合は、ロムヒューズブロックのチェックにパスしたと決定し（ステップＳ３４）、図６の処理を終了する。
　一方、ステップＳ３３で、ロムヒューズブロックが不良と判断されると、ロムヒューズブロックのリフレッシュは行わずに、スペアロムヒューズブロックにアクセスするためのアドレス変更を行う（ステップＳ３５）。そして、スペアロムヒューズブロック内の特定のワード線上のメモリセルを読み出して、スペアロムヒューズブロックが不良か否かのチェックを行う（ステップＳ３６）。ここでは、ステップＳ３３と同様に、例えば相補データを読み出して、不良か否かを判定する。この結果、スペアロムヒューズブロックが不良と判定されると、ロムヒューズブロックのチェックにフェイルしたと決定する（ステップＳ３７）。この場合、このロムヒューズブロックを含むＮＡＮＤ型フラッシュメモリは不良品とみなす。
　ステップＳ３６でスペアロムヒューズブロックが不良でないと判定されると、ロムヒューズブロックのチェックにパスしたと決定する（ステップＳ３４）。この場合、ロムヒューズブロックは使用せずに、スペアロムヒューズブロック内の不良情報を使用することになる。
　一方、ステップＳ３２で、ロムヒューズブロック内の特定のワード線上の未使用のセグメントの全メモリセルがオール「０」の場合は、まだリフレッシュを行ったことがないロムヒューズブロックと判断して、既存のブロックチェックを行う（ステップＳ３８）。このステップＳ３８では、例えば、ロムヒューズブロック内の特定のワード線上のメモリセルの相補データを読み出して、不良の有無を判断する。
　ステップＳ３８でロムヒューズブロックは正常と判断されると、ロムヒューズブロックのチェックにパスしたとみなす（ステップＳ３４）。一方、ステップＳ３８でロムヒューズブロックは不良と判断されると、図４のフローチャートのステップＳ１２～Ｓ２０のリフレッシュ処理を行う。
　このように、図６の処理では、過去にリフレッシュを行ったことのあるロムヒューズブロックか否かを確認して、過去にリフレッシュを行ったことのあるロムヒューズブロックであれば、再度不良になっても、再リフレッシュは行わずに、スペアロムヒューズブロックを使用する。一方、過去にリフレッシュを行ったことのないロムヒューズブロックであれば、不良になったときに、リフレッシュを行って、スペアロムヒューズブロック内の不良情報をロムヒューズブロックに書き込んで、ロムヒューズブロックを使い続ける。
　図７は、図６のステップＳ３１、Ｓ３２、Ｓ３３およびＳ３５に遷移した場合、すなわちロムリフレッシュ後のパワーオンリードの処理タイミングを示すタイミング図である。まず、ロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルのデータを読み出す（時刻ｔ１１）。読み出したデータがオール「１」であれば、過去にリフレッシュを行ったことがあるロムヒューズブロックと判断して、ロムヒューズブロックの再リフレッシュは行わずに、ロムヒューズブロック内の特定のワード線以外の所定のワード線上のメモリセルのデータを読み出す（時刻ｔ１２）。そして、読み出したデータに基づいてロムヒューズブロックのブロックチェックを行い、不良と判断されると、スペアロムヒューズブロック内の特定のワード線（例えばＷＬ１５）上のメモリセルのデータを読み出す（時刻ｔ１３）。
　このように、第３の実施形態では、ロムヒューズブロック内の特定のワード線上のメモリセルのデータを読み出して、読み出したデータがオール「１」か否かによって、ロムヒューズブロックが過去にリフレッシュを行ったことがあるか否かを的確に判断できる。
　また、過去にリフレッシュを行ったことがあるロムヒューズブロックは、再リフレッシュを行わないようにしたため、信頼性の低いロムヒューズブロックを使い続けるおそれがなくなる。
　さらに、過去にリフレッシュを行ったことがないロムヒューズブロックが不良と判断されると、第２の実施形態と同様にロムヒューズブロックのリフレッシュを行うため、ロムヒューズブロックの不良率を低減できる。
　（第４の実施形態）
　以下に説明する第４の実施形態は、ロムヒューズブロックへの不良情報の格納の仕方に特徴を持たせたものである。
　図８はロムヒューズブロック３１を含むメモリセルアレイ２のメモリマップを示す図である。図示のように、ロムヒューズブロック３１は、メモリセルアレイ２内に複数設けられるブロックのうちの一つである。ロムヒューズブロック３１は、例えば４つのデータ領域ｄ０～ｄ３に分けられている。４つのデータ領域ｄ０～ｄ３に記憶される情報は同じである。各データ領域に記憶される情報の種類としては、例えばバッドカラム情報ｄ００と、パラメータ情報ｄ０１と、バッドブロック情報ｄ０２とが含まれる。一つのデータ領域が不良と判定されると、別のデータ領域から同じ種類の情報を読み出すことができる。
　図９（ａ）はロムヒューズブロック３１の各データ領域に記憶されるバッドブロック情報のデータ構成を示す図である。図９（ａ）のバッドブロック情報は、８ブロック分の不良情報を４バイトで記憶するものである。より具体的には、１バイト目には、ブロックアドレスを８で割った商を表す８ビットのアドレス情報が記憶される。２バイト目には、１バイト目の８ビットのアドレス情報の反転データが記憶される。３バイト目には、８ブロックのそれぞれが不良か否かを示すフラグ情報が１ビットずつ記憶される。４バイト目には、３バイト目の８ビットデータの反転データが記憶される。
　図９（ａ）では、ブロックアドレスを８で割った商をBlock Add Xと表記し、８ブロック中の各ブロックが不良か否かを示す８ビットのフラグ情報からなる８ビットデータをBlock IOと表記している。
　図９（ｂ）は、メモリセルアレイ２内の各ブロックと、各ブロックのブロックアドレスを８で割った商Block Add Xと、各ブロックが不良か否かを示す８ビットデータBlock IOとの対応関係を示す図である。
　図９（ａ）および図９（ｂ）からわかるように、本実施形態では、８つのブロックアドレスを１つのアドレス情報Block Add Xに変換し、各ブロックが不良か否かを示すフラグ情報を１ビットで表現して８ブロック分のフラグ情報を１バイトとして、ロムヒューズブロック３１に記憶する。また、本実施形態では、Block Add Xで表される８ブロック中に不良のブロックが一つも存在しない場合は、ロムヒューズブロック３１に記憶しない。これにより、ロムヒューズブロック３１内に、できるだけ多くのブロックの不良情報を格納できる。
　図９（ａ）および図９（ｂ）に従ってロムヒューズブロック３１に記憶された不良情報は、ロウデコーダ３内の不図示のブロック選択回路に設けられるラッチ回路（不良情報保持部）３ａにラッチされる。ブロック選択回路は、このラッチ回路３ａにラッチされているデータを参照することで、各ブロックへのアクセスを行うか否かを選択する。
　図１０はロムヒューズブロック３１からブロック選択回路内のラッチ回路３ａに不良ブロック情報を転送する処理手順の一例を示すフローチャートである。このフローチャートは、例えばコントローラ８により実行される。まず、ロムヒューズブロック３１から不良ブロック情報を読み出す（ステップＳ６１）。読み出した不良ブロック情報は、いったん一時的に保持される。次に、図９（ａ）の１バイト目と２バイト目に記憶されていたアドレス情報Block Add Xとその反転データを比較するとともに、図９（ａ）の３バイト目と４バイト目に記憶されていたフラグ情報Block IOとその反転データを比較する（ステップＳ６２）。
　ステップＳ６２の比較が成功した場合は、ロムヒューズブロック３１には不良はないと判断して、アドレス情報Block Add XとBlock IOを元のブロックアドレスに変換する（ステップＳ６３、アドレス変換部）。ステップＳ６３で変換したブロックアドレスに対応するブロック選択回路内のラッチ回路に、対応するブロックの不良情報を記憶する（ステップＳ６４）。
　次に、ロムヒューズブロック３１内の最後のデータまで読み出したか否かを判定し（ステップＳ６５）、まだ読み出していないデータがあれば、ロムヒューズブロック３１内の次の４バイトデータを読み出して（ステップＳ６６）、ステップＳ６２に進む。
　図１１は出荷前のテスト時にロムヒューズブロック３１に不良情報を記憶（登録）する処理手順の一例を示すフローチャートである。まず、メモリセルアレイ２内のブロック０を選択する（ステップＳ７１）。本実施形態では、少なくとも一つのブロックが不良である８ブロック分のブロックアドレスを１つのアドレス情報としてロムヒューズブロック３１に記憶するため、ブロック０から順番に、８ブロック分の既存のブロックチェックを行って、ブロック内に不良があるか否かをチェックする（ステップＳ７２）。
　選択したブロックに不良があると判定されると、そのブロックに対応するブロックアドレスを８で割った商で表されるアドレス情報Block Add Xをセンスアンプ内のラッチ回路にラッチする（ステップＳ７３）。次に、ステップＳ７３でラッチしたアドレス情報Block Add Xの反転データをステップＳ７３とは別個のラッチ回路にラッチする（ステップＳ７４）。
　次に、８ブロックのうちどのブロックに不良があるか否かを示すフラグ情報を８ビットのデータとして、ステップＳ７３，Ｓ７４とは別個のラッチ回路に保持する（ステップＳ７５）。次に、ステップＳ７５で保持したデータの反転データを、ステップＳ７３～Ｓ７５とは別個のラッチ回路に保持する（ステップＳ７６）。
　次に、選択したブロックが、まとめて記憶する８ブロックの最終ブロックか否かを判定し（ステップＳ７７）、最終ブロックでなければ、ブロック番号を１増やして（ステップＳ７８）、ステップＳ７２以降の処理を繰り返す。ステップＳ７７で最終ブロックと判定されると、ステップＳ７３～Ｓ７６で保持した４つのラッチ回路のラッチデータを４カラムアドレス分のデータとして、全不良ブロック分のデータをまとめてロムヒューズブロック３１に転送する。（ステップＳ７９）。ステップＳ７２のブロックチェックで不良がないと判断されると、ステップＳ７７の処理を行う。以上の処理を、メモリセルアレイ２のすべてのブロックについて行う。
　このように、第４の実施形態では、各ブロックアドレスや各カラムアドレスを８で割った商をアドレスとして、各ブロックまたは各カラムの不良情報を１ビットで表したデータをロムヒューズブロック３１に記憶するため、ロムヒューズブロック３１に記憶可能な不良情報を増やすことができる。また、本実施形態では、不良でないブロックやカラムについては、ロムヒューズブロック３１には記憶しないため、ロムヒューズブロック３１の記憶領域を有効活用できる。したがって、パワーオンリード時に、ロムヒューズブロック３１からの不良情報の読み出しを高速化できる。本実施形態によれば、例えば８ブロックの不良情報をわずか４バイトで記憶でき、１ブロックの不良情報を４バイトで記憶する比較例に比べて、８倍もの多くのブロックの不良情報を記憶できる。
　上述した第４の実施形態によるロムヒューズブロック３１のデータ構成は、第１～第３の実施形態によるロムヒューズブロック３１に適用することが可能である。これにより、第１～第３の実施形態においても、より多くの不良情報をロムヒューズブロック３１に記憶可能となり、ＮＡＮＤ型フラッシュメモリの大容量化に対応できるようになる。
　上述した実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用する例を説明したが、本発明は、ＮＯＲ型フラッシュメモリやＭＲＡＭ、ＲｅＲＡＭなど、ロムヒューズブロックを有する種々の不揮発性半導体記憶装置に適用可能である。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (20)

  1. 　複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、
    　前記複数のブロックの少なくとも１つであって、前記メモリセルアレイ内の不良情報を記憶する不良情報記憶ブロックと、
    　前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第１不良検出部と、
    　前記第１不良検出部により不良があると判定されると、前記メモリセルのデータの読み出し電圧レベルを変更して、再び前記不良情報記憶ブロック内の少なくとも一部の前記メモリセルのデータを読み出して、該データを検証することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第２不良検出部と、
    　前記第２不良検出部により不良があると判定されると、前記不良情報記憶ブロックを不良と決定する不良決定部と、を備える半導体記憶装置。
  2. 　前記第１不良検出部および前記第２不良検出部は、当該半導体記憶装置がパワーオンリードを行うたびに前記不良情報記憶ブロックに不良があるか否かを判定する請求項１に記載の半導体記憶装置。
  3. 　前記第１不良検出部および前記第２不良検出部の少なくとも一方は、前記不良情報記憶ブロック内の特定の前記ワード線上の少なくとも一部の前記メモリセルの記憶データが反転した数が所定個を超えると、不良があると判定する請求項１に記載の半導体記憶装置。
  4. 　前記第１不良検出部および前記第２不良検出部の少なくとも一方は、前記不良情報記憶ブロック内の特定の前記ビット線に与えられた特定のデータを、特定の前記ビット線に接続される前記メモリセルに書き込んだ後に、これらメモリセルから読み出したデータと前記特定のデータとを比較して、不良があるか否かを判定する請求項１に記載の半導体記憶装置。
  5. 　前記第１不良検出部および前記第２不良検出部の少なくとも一方は、前記不良情報記憶ブロック内の特定の前記ワード線上の少なくとも一部の前記メモリセルに相補データを書き込んだ後に、当該相補データを読み出して比較して、不良があるか否かを判定する請求項１に記載の半導体記憶装置。
  6. 　前記第１不良検出部および前記第２不良検出部の少なくとも一方で不良がないと判定されると、前記不良情報記憶ブロックの少なくとも一部に相補データを書き込んだ後に、書き込んだ前記相補データを読み出して比較することにより、前記不良情報記憶ブロックに不良があるか否かを判定する第３不良検出部を備える請求項１に記載の半導体記憶装置。
  7. 　前記不良情報記憶ブロックは、前記メモリセルアレイをブロック単位またはカラム単位に分割した各ブロックまたは各カラムを指定するアドレスをｎ（ｎは２以上の整数）で割った商出表されるアドレス情報と、ｎ個のブロックまたはカラムのそれぞれの不良情報を１ビットとするｎビットデータと、を対応づけて記憶する請求項１に記載の半導体記憶装置。
  8. 　前記不良情報記憶ブロックは、前記アドレス情報と、前記アドレス情報の反転データと、前記ｎビットデータと、前記ｎビットデータの反転データと、を対応づけて記憶する請求項７に記載の半導体記憶装置。
  9. 　前記不良情報記憶ブロックに記憶されている不良情報を読み出して保持する不良情報保持部と、
    　前記不良情報記憶ブロックをアクセスするための前記アドレスを、前記不良情報保持部をアクセスするための前記アドレスに変換するアドレス変換部と、を備え、
    　前記不良情報保持部は、前記アドレス変換部で変換された前記アドレスに対応づけて、前記不良情報記憶ブロックに記憶されているブロック単位またはカラム単位の不良情報をそれぞれ別個に記憶する複数のラッチ回路を有する請求項７に記載の半導体記憶装置。
  10. 　複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、
    　前記複数のブロックの少なくとも１つであって、前記メモリセルアレイ内の不良情報を記憶する不良情報記憶ブロックと、
    　前記不良情報記憶ブロックと同じ不良情報を記憶するスペア記憶ブロックと、
    　前記不良情報記憶ブロックに不良があるか否かを検出する第１不良検出部と、
    　前記第１不良検出部により前記不良情報記憶ブロックに不良があることが検出されると、前記不良情報記憶ブロック内の全メモリセルの記憶データを消去するデータ消去部と、
    　前記スペア記憶ブロックに記憶されている不良情報を読み出して一時的に保持する一時保持部と、
    　前記一時保持部に保持された不良情報を、前記データ消去部で消去後の前記不良情報記憶ブロックに書き込む不良情報書き込み部と、を備える半導体記憶装置。
  11. 　前記不良情報記憶ブロックに不良があることが検出されると、前記スペア記憶ブロックに不良があるか否かを検出する第２不良検出部を備え、
    　前記データ消去部は、前記第１不良検出部により前記不良情報記憶ブロックに不良があることが検出され、かつ前記第２不良検出部により前記スペア記憶ブロックに不良がないと検出されたときに、前記不良情報記憶ブロック内の前記メモリセルの記憶データを消去する請求項１０に記載の半導体記憶装置。
  12. 　前記第１不良検出部および前記第２不良検出部は、当該半導体記憶装置がパワーオンリードを行うたびに不良があるか否かを判定する請求項１０に記載の半導体記憶装置。
  13. 　前記第１不良検出部は、前記不良情報記憶ブロックの中の特定のワード線上の前記メモリセルのデータを読み出した結果に基づいて、前記不良情報記憶ブロックに不良があるか否かを検出し、
    　前記不良情報書き込み部は、前記不良情報記憶ブロックのうち、前記第１不良検出部で不良が検出された前記特定のワード線以外の前記ワード線上の前記メモリセルに前記一時保持部に保持された不良情報を書き込む請求項１０に記載の半導体記憶装置。
  14. 　前記第２不良検出部にて不良があると判定されると、当該半導体記憶装置を不良とみなす不良決定部と、を備える請求項１０に記載の半導体記憶装置。
  15. 　前記不良情報記憶ブロックは、前記メモリセルアレイをブロック単位またはカラム単位に分割した各ブロックまたは各カラムを指定するアドレスをｎ（ｎは２以上の整数）で割った商出表されるアドレス情報と、ｎ個のブロックまたはカラムのそれぞれの不良情報を１ビットとするｎビットデータと、を対応づけて記憶する請求項１０に記載の半導体記憶装置。
  16. 　前記不良情報記憶ブロックは、前記アドレス情報と、前記アドレス情報の反転データと、前記ｎビットデータと、前記ｎビットデータの反転データと、を対応づけて記憶する請求項１５に記載の半導体記憶装置。
  17. 　前記不良情報記憶ブロックに記憶されている不良情報を読み出して保持する不良情報保持部と、
    　前記不良情報記憶ブロックをアクセスするための前記アドレスを、前記不良情報保持部をアクセスするための前記アドレスに変換するアドレス変換部と、を備え、
    　前記不良情報保持部は、前記アドレス変換部で変換された前記アドレスに対応づけて、前記不良情報記憶ブロックに記憶されているブロック単位またはカラム単位の不良情報をそれぞれ別個に記憶する複数のラッチ回路を有する請求項１５に記載の半導体記憶装置。
  18. 　複数のメモリセルと、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のワード線と、前記メモリセルの少なくとも一部の複数の前記メモリセルに接続された複数のビット線と、前記メモリセルの少なくとも一部の複数の前記メモリセルの一群を含む複数のブロックとを有するメモリセルアレイと、
    　前記複数のブロックの少なくとも１つであって、前記メモリセルアレイ内の不良情報を記憶する不良情報記憶ブロックと、
    　前記不良情報記憶ブロックと同じ不良情報を記憶するスペア記憶ブロックと、
    　前記不良情報記憶ブロックに不良があるか否かを検出する第１不良検出部と、
    　前記第１不良検出部により前記不良情報記憶ブロックに不良があることが検出されると、前記不良情報記憶ブロック内の前記メモリセルの記憶データを消去した後に、前記スペア記憶ブロックに記憶されている不良情報を前記不良情報記憶ブロックに再書き込みするリフレッシュを行うリフレッシュ処理部と、
    　前記リフレッシュを行ったか否かを含むリフレッシュ履歴情報を記憶するリフレッシュ履歴情報記憶部と、を備える半導体記憶装置。
  19. 　特定のコマンドが発行されると、前記リフレッシュ履歴情報記憶部に記憶されたリフレッシュ履歴情報を読み出すコマンド処理部を備える請求項１８に記載の半導体記憶装置。
  20. 　前記リフレッシュ処理部が前記不良情報記憶ブロックのリフレッシュを最初に行う前に前記メモリセルアレイ内の一部の前記メモリセルに、消去データの論理と異なる論理のデータを書き込んでおき、前記一部のメモリセルが前記消去データの論理と同じか否かにより、前記リフレッシュが行われたか否かを判定するリフレッシュ判定部を備える請求項１８に記載の半導体記憶装置。
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