JP2003187599A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2003187599A JP2003187599A JP2001385997A JP2001385997A JP2003187599A JP 2003187599 A JP2003187599 A JP 2003187599A JP 2001385997 A JP2001385997 A JP 2001385997A JP 2001385997 A JP2001385997 A JP 2001385997A JP 2003187599 A JP2003187599 A JP 2003187599A
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Abstract
(57)【要約】
【課題】 それぞれが異なる機能を有するブロックをそ
れぞれ分けて試験することを可能にする。 【解決手段】 第１乃至第３のブロック７０ａ〜７０ｃ
に分割されたメモリセルアレイ７０と、第１乃至第３の
ブロックをそれぞれ選択するための第１乃至第３のコマ
ンドおよびアドレス信号に基づいて、第１乃至第３のブ
ロックを選択する制御信号および修正されたアドレス信
号を出力する制御回路１０と、制御信号に基づいて修正
されたアドレス信号をデコードし第１乃至第３のブロッ
クを選択する選択回路５０と、を備えている。
れぞれ分けて試験することを可能にする。 【解決手段】 第１乃至第３のブロック７０ａ〜７０ｃ
に分割されたメモリセルアレイ７０と、第１乃至第３の
ブロックをそれぞれ選択するための第１乃至第３のコマ
ンドおよびアドレス信号に基づいて、第１乃至第３のブ
ロックを選択する制御信号および修正されたアドレス信
号を出力する制御回路１０と、制御信号に基づいて修正
されたアドレス信号をデコードし第１乃至第３のブロッ
クを選択する選択回路５０と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関する。
憶装置に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置を製造し、出荷
する場合には、半導体記憶装置のメモリセルにデータの
書き込み、消去、読み出しが正常に行われるかどうかの
動作試験が行われる。動作試験では、チップ全体を試験
するため、一括動作モードで書き込み、消去のテストが
行われる。以下、半導体記憶装置として、不揮発性半導
体記憶装置とりわけフラッシュメモリを例にとって説明
する。
する場合には、半導体記憶装置のメモリセルにデータの
書き込み、消去、読み出しが正常に行われるかどうかの
動作試験が行われる。動作試験では、チップ全体を試験
するため、一括動作モードで書き込み、消去のテストが
行われる。以下、半導体記憶装置として、不揮発性半導
体記憶装置とりわけフラッシュメモリを例にとって説明
する。
【０００３】フラッシュメモリの動作試験では、書き換
え回数(例えば100万回)を保証するために、（ａ）全メ
モリセルを一括で、書き込み/消去を保証回数程度ある
いはそれ以上行い、正常に書き換え動作が行えるかどう
かの試験を行う（耐久性試験)、（ｂ）一度記録された
情報が、保障期間(例えば室温で１０年)の間保持できる
か否かを試験するために、仕様での温度より高い(ある
いは低い)条件下で加速試験を行う(保持試験)、（ｃ）
仕様動作電圧よりも高い(あるいは低い)電圧をバイアス
しても正常にメモリ動作が行えるか否かの電圧加速試験
等が行われる。
え回数(例えば100万回)を保証するために、（ａ）全メ
モリセルを一括で、書き込み/消去を保証回数程度ある
いはそれ以上行い、正常に書き換え動作が行えるかどう
かの試験を行う（耐久性試験)、（ｂ）一度記録された
情報が、保障期間(例えば室温で１０年)の間保持できる
か否かを試験するために、仕様での温度より高い(ある
いは低い)条件下で加速試験を行う(保持試験)、（ｃ）
仕様動作電圧よりも高い(あるいは低い)電圧をバイアス
しても正常にメモリ動作が行えるか否かの電圧加速試験
等が行われる。
【０００４】従来、フラッシュメモリのメモリ領域は、
製品出荷後にユーザがデータ等の書き込みに使用するメ
モリ領域(以下、ノーマルブロックとも云う)、および出
荷製品固有のＩＤ（識別）情報などが記録されるメモリ
領域(以下、ユーザＲＯＭブロックとも云う)に分類され
ている。そして、一括動作テストモードでは、ノーマル
ブロックのみを一括選択して動作試験を行うモード、ノ
ーマルブロック、ユーザＲＯＭブロック両者すべてを一
括選択して動作試験を行うモードを備えている。ここ
で、ブロックとは、少なくとも１個のサブブロックを備
えていて、サブブロックは、１つ以上の行（ロウ）の纏
まりから構成されるメモリセルの単位(情報単位)であ
る。
製品出荷後にユーザがデータ等の書き込みに使用するメ
モリ領域(以下、ノーマルブロックとも云う)、および出
荷製品固有のＩＤ（識別）情報などが記録されるメモリ
領域(以下、ユーザＲＯＭブロックとも云う)に分類され
ている。そして、一括動作テストモードでは、ノーマル
ブロックのみを一括選択して動作試験を行うモード、ノ
ーマルブロック、ユーザＲＯＭブロック両者すべてを一
括選択して動作試験を行うモードを備えている。ここ
で、ブロックとは、少なくとも１個のサブブロックを備
えていて、サブブロックは、１つ以上の行（ロウ）の纏
まりから構成されるメモリセルの単位(情報単位)であ
る。
【０００５】新たなフラッシュメモリ領域として、フラ
ッシュメモリの回路動作上のパラメータセット(レファ
レンス電圧設定、読み出し/書き込み/消去電圧初期値、
不良ブロックアドレス情報、不良カラムアドレス情報な
ど)を記憶するメモリ領域(以下、ＲＯＭフューズブロッ
クとも云う)を備えた不揮発性半導体記憶装置も開発さ
れている。
ッシュメモリの回路動作上のパラメータセット(レファ
レンス電圧設定、読み出し/書き込み/消去電圧初期値、
不良ブロックアドレス情報、不良カラムアドレス情報な
ど)を記憶するメモリ領域(以下、ＲＯＭフューズブロッ
クとも云う)を備えた不揮発性半導体記憶装置も開発さ
れている。
【０００６】ＲＯＭフューズブロックは、製造されたフ
ラッシュメモリチップの製造起因による回路動作ばらつ
きに応じて、チップの初期回路設定を最適化したり、不
良カラムや不良ブロックが生じた場合、良品のカラムや
サブブロック(リダンダンシ)に置換する情報が記録され
ている。ＲＯＭフューズブロックは、フラッシュメモリ
のメモリセルアレイの一部として構成され、ＲＯＭフュ
ーズブロックに記録されている情報は、電源投入時に、
ＲＯＭフューズブロックのメモリセルから読み出され、
制御回路のレジスタ(不図示)に読み込まれ、フラッシュ
メモリチップの動作を最適化する。以降、ユーザＲＯＭ
ブロックと、ＲＯＭフューズブロックをあわせたメモリ
領域を以下ＲＯＭブロックと云う。
ラッシュメモリチップの製造起因による回路動作ばらつ
きに応じて、チップの初期回路設定を最適化したり、不
良カラムや不良ブロックが生じた場合、良品のカラムや
サブブロック(リダンダンシ)に置換する情報が記録され
ている。ＲＯＭフューズブロックは、フラッシュメモリ
のメモリセルアレイの一部として構成され、ＲＯＭフュ
ーズブロックに記録されている情報は、電源投入時に、
ＲＯＭフューズブロックのメモリセルから読み出され、
制御回路のレジスタ(不図示)に読み込まれ、フラッシュ
メモリチップの動作を最適化する。以降、ユーザＲＯＭ
ブロックと、ＲＯＭフューズブロックをあわせたメモリ
領域を以下ＲＯＭブロックと云う。
【０００７】ＲＯＭブロックは、一般にメモリを生産し
た段階で1回だけ、その製品固有の情報をメモリセルに
データとして書き込み、製品出荷後はデータの内容が変
更されない。したがって、ＲＯＭブロックはノーマルブ
ロックと比べて、保持試験は同等のレベルが要求される
が、耐久試験、電圧・温度加速試験に関しては、それほ
ど高い性能は要求されない。したがって、耐久試験(繰
り返し書き込み、消去を行う試験)は別条件で行う場合
が生じる。
た段階で1回だけ、その製品固有の情報をメモリセルに
データとして書き込み、製品出荷後はデータの内容が変
更されない。したがって、ＲＯＭブロックはノーマルブ
ロックと比べて、保持試験は同等のレベルが要求される
が、耐久試験、電圧・温度加速試験に関しては、それほ
ど高い性能は要求されない。したがって、耐久試験(繰
り返し書き込み、消去を行う試験)は別条件で行う場合
が生じる。
【０００８】ＲＯＭブロックは、ここではＲＯＭフュー
ズブロックおよびユーザＲＯＭブロックの領域を示して
いるが、ＲＯＭフューズブロックのメモリセルは、メモ
リ製品の電源投入毎にデータが読み出されるのに対し
て、ユーザＲＯＭブロックは、メモリ製品開発者、メモ
リを実装するシステム開発者、メモリコントローラ設計
者等にはアクセスを許可する場合があるが、通常、製品
使用者(一般ユーザ)には、アクセスを許可しない。その
結果、メモリセルのアクセス回数は、ＲＯＭフューズ
(ノーマルブロックと同等)よりも、ユーザＲＯＭブロッ
クの方が少ない。電圧・温度加速試験を別条件で行う場
合が生じる。
ズブロックおよびユーザＲＯＭブロックの領域を示して
いるが、ＲＯＭフューズブロックのメモリセルは、メモ
リ製品の電源投入毎にデータが読み出されるのに対し
て、ユーザＲＯＭブロックは、メモリ製品開発者、メモ
リを実装するシステム開発者、メモリコントローラ設計
者等にはアクセスを許可する場合があるが、通常、製品
使用者(一般ユーザ)には、アクセスを許可しない。その
結果、メモリセルのアクセス回数は、ＲＯＭフューズ
(ノーマルブロックと同等)よりも、ユーザＲＯＭブロッ
クの方が少ない。電圧・温度加速試験を別条件で行う場
合が生じる。
【０００９】
【発明が解決しようとする課題】以上のように、用途の
異なるメモリセルアレイブロックに対して、高速に試験
を行うためにブロック全選択を行っている。しかし、耐
久試験、電圧・温度加速試験の条件を異なる条件で高速
に行うために、ノーマルブロック、ユーザＲＯＭブロッ
ク、ＲＯＭフューズブロックをそれぞれ区別して試験す
る必要がある。しかし、従来はノーマルブロック、ユー
ザＲＯＭブロック、ＲＯＭフューズブロックをそれぞれ
区別して試験してはいなかった。
異なるメモリセルアレイブロックに対して、高速に試験
を行うためにブロック全選択を行っている。しかし、耐
久試験、電圧・温度加速試験の条件を異なる条件で高速
に行うために、ノーマルブロック、ユーザＲＯＭブロッ
ク、ＲＯＭフューズブロックをそれぞれ区別して試験す
る必要がある。しかし、従来はノーマルブロック、ユー
ザＲＯＭブロック、ＲＯＭフューズブロックをそれぞれ
区別して試験してはいなかった。
【００１０】本発明は、上記事情を考慮してなされたも
のであって、それぞれが異なる機能を有するブロックを
それぞれ区別して試験することのできる不揮発性半導体
装置を提供することを目的とする。
のであって、それぞれが異なる機能を有するブロックを
それぞれ区別して試験することのできる不揮発性半導体
装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１乃至第３のブロックに分割された
メモリセルアレイと、前記第１乃至第３のブロックをそ
れぞれ選択するための第１乃至第３のコマンドおよびア
ドレス信号に基づいて、前記第１乃至第３のブロックを
選択する制御信号および修正されたアドレス信号を出力
する制御回路と、前記制御信号に基づいて前記修正され
たアドレス信号をデコードし前記第１乃至第３のブロッ
クを選択する選択回路と、を備えたことを特徴とする。
導体記憶装置は、第１乃至第３のブロックに分割された
メモリセルアレイと、前記第１乃至第３のブロックをそ
れぞれ選択するための第１乃至第３のコマンドおよびア
ドレス信号に基づいて、前記第１乃至第３のブロックを
選択する制御信号および修正されたアドレス信号を出力
する制御回路と、前記制御信号に基づいて前記修正され
たアドレス信号をデコードし前記第１乃至第３のブロッ
クを選択する選択回路と、を備えたことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら具体的に説明する。
て、図面を参照しながら具体的に説明する。
【００１３】（第１実施形態）本発明の第１実施形態に
よる不揮発性半導体記憶装置の構成を図１に示す。この
実施形態による不揮発性半導体記憶装置は、制御回路１
０と、行選択回路５０と、メモリセルアレイ７０とを備
えている。メモリセルアレイ７０は、製品出荷後にユー
ザがデータ等の書き込みに使用するメモリ領域（以下、
ノーマルブロックとも云う）７０ａと、出荷製品固有の
ＩＤ情報が記憶されるメモリ領域（以下、ユーザＲＯＭ
ブロックとも云う）７０ｂと、メモリの回路動作上のパ
ラメータを記憶するメモリ領域（以下、ＲＯＭフューズ
ブロックとも云う）７０ｃとに分けられている。
よる不揮発性半導体記憶装置の構成を図１に示す。この
実施形態による不揮発性半導体記憶装置は、制御回路１
０と、行選択回路５０と、メモリセルアレイ７０とを備
えている。メモリセルアレイ７０は、製品出荷後にユー
ザがデータ等の書き込みに使用するメモリ領域（以下、
ノーマルブロックとも云う）７０ａと、出荷製品固有の
ＩＤ情報が記憶されるメモリ領域（以下、ユーザＲＯＭ
ブロックとも云う）７０ｂと、メモリの回路動作上のパ
ラメータを記憶するメモリ領域（以下、ＲＯＭフューズ
ブロックとも云う）７０ｃとに分けられている。
【００１４】行選択回路５０はメモリセルアレイの行
（ロウ）を選択するものであって、ロウ・デコーダ５０
ａと、ロウ・デコーダ５０ｂと、ロウ・デコーダ５０ｃ
とを備えている。ロウ・デコーダ５０ａは、制御回路１
０から送られてくるロウ・アドレス信号ROWADD<1>〜ROW
ADD<n>および制御信号NORMALBAENに基づいてノーマルブ
ロック７０ａ内の行を選択し、ロウ・デコーダ５０ｂ
は、制御回路１０から送られてくるロウ・アドレス信号
ROWADD<1>〜ROWADD<n>および制御信号UROMBAENに基づい
てユーザＲＯＭブロック７０ｂ内の行を選択し、ロウ・
デコーダ５０ｃは、制御回路１０から送られてくるロウ
・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号RO
MFBAENに基づいてＲＯＭフューズブロック７０ｃ内の行
を選択する。
（ロウ）を選択するものであって、ロウ・デコーダ５０
ａと、ロウ・デコーダ５０ｂと、ロウ・デコーダ５０ｃ
とを備えている。ロウ・デコーダ５０ａは、制御回路１
０から送られてくるロウ・アドレス信号ROWADD<1>〜ROW
ADD<n>および制御信号NORMALBAENに基づいてノーマルブ
ロック７０ａ内の行を選択し、ロウ・デコーダ５０ｂ
は、制御回路１０から送られてくるロウ・アドレス信号
ROWADD<1>〜ROWADD<n>および制御信号UROMBAENに基づい
てユーザＲＯＭブロック７０ｂ内の行を選択し、ロウ・
デコーダ５０ｃは、制御回路１０から送られてくるロウ
・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号RO
MFBAENに基づいてＲＯＭフューズブロック７０ｃ内の行
を選択する。
【００１５】本実施形態に係る制御回路１０の一具体例
の構成を図２に示す。この制御回路１０は、Ｉ／Ｏ・制
御端子１１と、端子駆動回路１３と、コマンドラッチ制
御回路１５と、コマンドラッチ２１ａ、２１ｂ、２１
ｃ、２１ｄ、２１ｆと、ロウ・アドレス制御回路２３
ａ、２３ｂとを備えている。
の構成を図２に示す。この制御回路１０は、Ｉ／Ｏ・制
御端子１１と、端子駆動回路１３と、コマンドラッチ制
御回路１５と、コマンドラッチ２１ａ、２１ｂ、２１
ｃ、２１ｄ、２１ｆと、ロウ・アドレス制御回路２３
ａ、２３ｂとを備えている。
【００１６】次に、この制御回路１０の構成と作用を説
明する。
明する。
【００１７】メモリのＩ／Ｏ・制御端子１１から入力さ
れた信号は、制御回路１０に入力される。Ｉ／Ｏ・制御
端子１１に入力された信号は、制御回路１０内の端子駆
動回路１３に送られ、上記入力された信号がコマンド、
アドレス、およびデータの内のいずれの形態かが認識さ
れる。
れた信号は、制御回路１０に入力される。Ｉ／Ｏ・制御
端子１１に入力された信号は、制御回路１０内の端子駆
動回路１３に送られ、上記入力された信号がコマンド、
アドレス、およびデータの内のいずれの形態かが認識さ
れる。
【００１８】上記Ｉ／Ｏ・制御端子１１に入力された信
号がデータの場合は、データ制御回路(図示せず)に入力
される。上記入力された信号がアドレスの場合は、アド
レス制御回路(図示しているのはロウ・アドレス制御回
路２３ａ，２３ｂのみ)に入力される。ロウ・アドレス
制御回路２３ａ、２３ｂには、ロウ・アドレスが入力さ
れ、ｎ本のロウ・アドレス信号ROWADD<1>〜 ROWADD<n>
およびノーマルブロック７０ａを選択する制御信号NORM
ALBAENが出力され、行選択回路５０に入力される。
号がデータの場合は、データ制御回路(図示せず)に入力
される。上記入力された信号がアドレスの場合は、アド
レス制御回路(図示しているのはロウ・アドレス制御回
路２３ａ，２３ｂのみ)に入力される。ロウ・アドレス
制御回路２３ａ、２３ｂには、ロウ・アドレスが入力さ
れ、ｎ本のロウ・アドレス信号ROWADD<1>〜 ROWADD<n>
およびノーマルブロック７０ａを選択する制御信号NORM
ALBAENが出力され、行選択回路５０に入力される。
【００１９】上記Ｉ／Ｏ・制御端子１１に入力された信
号がコマンドの場合、コマンドラッチ制御回路１５に送
られる。コマンドラッチ制御回路１５は、入力されたコ
マンドに該当するコマンドラッチ２１ａ、２１ｂ、２１
ｃ、２１ｄ、２１ｆに対して、コマンドをラッチする制
御信号を出力し、該当するコマンドラッチに上記入力さ
れたコマンドが保持される。コマンドラッチは、本実施
形態で必要なものだけを図示している。
号がコマンドの場合、コマンドラッチ制御回路１５に送
られる。コマンドラッチ制御回路１５は、入力されたコ
マンドに該当するコマンドラッチ２１ａ、２１ｂ、２１
ｃ、２１ｄ、２１ｆに対して、コマンドをラッチする制
御信号を出力し、該当するコマンドラッチに上記入力さ
れたコマンドが保持される。コマンドラッチは、本実施
形態で必要なものだけを図示している。
【００２０】本明細書中においては、ＲＯＭブロック領
域７０ｂ、７０ｃにアクセスするコマンドをコマンド
(Ｂ) 、ユーザＲＯＭブロック領域７０ｂにアクセスす
るコマンドをコマンド(Ｃ)、ＲＯＭフューズブロック領
域７０ｃにアクセスするコマンドをコマンド(Ｄ)、指定
されるメモリ領域すなわち、ノーマルブロック７０ａの
すべてのサブブロックを選択状態にするコマンドをコマ
ンド(Ａ)とする。
域７０ｂ、７０ｃにアクセスするコマンドをコマンド
(Ｂ) 、ユーザＲＯＭブロック領域７０ｂにアクセスす
るコマンドをコマンド(Ｃ)、ＲＯＭフューズブロック領
域７０ｃにアクセスするコマンドをコマンド(Ｄ)、指定
されるメモリ領域すなわち、ノーマルブロック７０ａの
すべてのサブブロックを選択状態にするコマンドをコマ
ンド(Ａ)とする。
【００２１】入力されたコマンドに応じて、ノーマルブ
ロック、ユーザＲＯＭブロック、ＲＯＭフューズブロッ
クのメモリ領域(ブロック)を選択することができる。
ロック、ユーザＲＯＭブロック、ＲＯＭフューズブロッ
クのメモリ領域(ブロック)を選択することができる。
【００２２】制御信号UROMBAENは、ユーザＲＯＭブロッ
ク７０ｂを選択するための制御信号であって、コマンド
ラッチ２１ｃからユーザＲＯＭブロック７０ｂの行を選
択するロウ・デコーダ５０ｂに送られる。制御信号ROMF
BAENは、ＲＯＭフューズブロック７０ｃを選択するため
の制御信号であって、コマンドラッチ２１ｄからＲＯＭ
フューズブロック７０ｃの行を選択するロウ・デコーダ
５０ｃに送られる。制御信号ALLBAENは、指定ブロック
を全選択する制御信号であって、コマンドラッチ２１ａ
からロウ・アドレス制御回路２３ａ、２３ｂに送られ
る。なお、制御信号UROMBAEN、ROMFBAEN、およびALLBAE
N信号のレベルは、初期設定では”Ｌ”である。
ク７０ｂを選択するための制御信号であって、コマンド
ラッチ２１ｃからユーザＲＯＭブロック７０ｂの行を選
択するロウ・デコーダ５０ｂに送られる。制御信号ROMF
BAENは、ＲＯＭフューズブロック７０ｃを選択するため
の制御信号であって、コマンドラッチ２１ｄからＲＯＭ
フューズブロック７０ｃの行を選択するロウ・デコーダ
５０ｃに送られる。制御信号ALLBAENは、指定ブロック
を全選択する制御信号であって、コマンドラッチ２１ａ
からロウ・アドレス制御回路２３ａ、２３ｂに送られ
る。なお、制御信号UROMBAEN、ROMFBAEN、およびALLBAE
N信号のレベルは、初期設定では”Ｌ”である。
【００２３】ロウ・デコーダ５０ａには、ｎ本のロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORM
ALBAENが入力され、ロウ・デコーダ５０ａによってノー
マルブロック７０ａの全行が選択されるのは、この(ｎ
＋１)本の行選択信号がすべて”Ｈ”レベルの信号にな
ったときである。ノーマルブロック７０ａのサブブロッ
ク数をｍ１個とすると、ロウ・デコーダ５０ａは、ｍ１
個のサブブロック選択回路から構成される。各々のサブ
ブロック選択回路には、該当するサブブロックを選択す
るロウ・アドレス信号(ロウ・アドレス信号ROWADD<1>〜
ROWADD<n>の内のいくつか)および制御信号NORMALBAENが
入力されている。制御信号NORMALBAENは、ロウ・デコー
ダ５０ａ内すべてのサブブロック選択回路に入力されて
おりNORMALBAEN＝”Ｌ”の場合は、ノーマルブロック７
０ａは、全非選択状態になる。
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORM
ALBAENが入力され、ロウ・デコーダ５０ａによってノー
マルブロック７０ａの全行が選択されるのは、この(ｎ
＋１)本の行選択信号がすべて”Ｈ”レベルの信号にな
ったときである。ノーマルブロック７０ａのサブブロッ
ク数をｍ１個とすると、ロウ・デコーダ５０ａは、ｍ１
個のサブブロック選択回路から構成される。各々のサブ
ブロック選択回路には、該当するサブブロックを選択す
るロウ・アドレス信号(ロウ・アドレス信号ROWADD<1>〜
ROWADD<n>の内のいくつか)および制御信号NORMALBAENが
入力されている。制御信号NORMALBAENは、ロウ・デコー
ダ５０ａ内すべてのサブブロック選択回路に入力されて
おりNORMALBAEN＝”Ｌ”の場合は、ノーマルブロック７
０ａは、全非選択状態になる。
【００２４】ロウ・デコーダ５０ｂには、ｎ本のロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROM
BAENが入力され、ロウ・デコーダ５０ｂによってユーザ
ＲＯＭブロック７０ｂの全行が選択されるのは、ロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROM
BAENの合わせて(ｎ＋１)本の行選択信号がすべて”Ｈ”
になったときである。ユーザＲＯＭブロック７０ｂのサ
ブブロック数をｍ２個とすると、ロウ・デコーダ５０ｂ
は、ｍ２個のサブブロック選択回路から構成される。各
々のブロック選択回路には、該当するサブブロックを選
択するアドレス信号(ロウ・アドレス信号ROWADD<1>〜RO
WADD <n>の内のいくつか)および制御信号UROMBAENが入
力されている。制御信号UROMBAENは、ロウ・デコーダ５
０ｂ内すべてのサブブロック選択回路に入力されており
UROMBAEN＝”Ｌ”の場合は、ユーザＲＯＭブロック７０
ｂは全非選択状態になる。
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROM
BAENが入力され、ロウ・デコーダ５０ｂによってユーザ
ＲＯＭブロック７０ｂの全行が選択されるのは、ロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROM
BAENの合わせて(ｎ＋１)本の行選択信号がすべて”Ｈ”
になったときである。ユーザＲＯＭブロック７０ｂのサ
ブブロック数をｍ２個とすると、ロウ・デコーダ５０ｂ
は、ｍ２個のサブブロック選択回路から構成される。各
々のブロック選択回路には、該当するサブブロックを選
択するアドレス信号(ロウ・アドレス信号ROWADD<1>〜RO
WADD <n>の内のいくつか)および制御信号UROMBAENが入
力されている。制御信号UROMBAENは、ロウ・デコーダ５
０ｂ内すべてのサブブロック選択回路に入力されており
UROMBAEN＝”Ｌ”の場合は、ユーザＲＯＭブロック７０
ｂは全非選択状態になる。
【００２５】ロウ・デコーダ５０ｃには、ｎ本のロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMF
BAENが入力され、ロウ・デコーダ５０ｃによってＲＯＭ
フューズブロック７０ｃの全行が選択されるのは、ロウ
・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号RO
MFBAENの合わせて（ｎ＋１)本の信号がすべて”Ｈ”に
なったときである。ＲＯＭフューズブロックのサブブロ
ック数をｍ３個とすると、ロウ・デコーダ５０ｃは、ｍ
３個のサブブロック選択回路から構成される。各々のサ
ブブロック選択回路には、該当するサブブロックを選択
するアドレス信号(ロウ・アドレスROWADD<1>〜ROWADD <
n>のいくつか)および制御信号ROMFBAENが入力されてい
る。制御信号ROMFBAENは、ロウ・デコーダ５０ｃ内すべ
てのサブブロック選択回路に入力されておりROMFBAEN
＝”Ｌ”の場合は、ＲＯＭフューズブロック７０ｃは全
非選択状態になる。
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMF
BAENが入力され、ロウ・デコーダ５０ｃによってＲＯＭ
フューズブロック７０ｃの全行が選択されるのは、ロウ
・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号RO
MFBAENの合わせて（ｎ＋１)本の信号がすべて”Ｈ”に
なったときである。ＲＯＭフューズブロックのサブブロ
ック数をｍ３個とすると、ロウ・デコーダ５０ｃは、ｍ
３個のサブブロック選択回路から構成される。各々のサ
ブブロック選択回路には、該当するサブブロックを選択
するアドレス信号(ロウ・アドレスROWADD<1>〜ROWADD <
n>のいくつか)および制御信号ROMFBAENが入力されてい
る。制御信号ROMFBAENは、ロウ・デコーダ５０ｃ内すべ
てのサブブロック選択回路に入力されておりROMFBAEN
＝”Ｌ”の場合は、ＲＯＭフューズブロック７０ｃは全
非選択状態になる。
【００２６】コマンド(Ａ)が入力された場合、コマンド
ラッチ２１ａがコマンド(Ａ)を保持し、ノーマルブロッ
クを全選択する制御信号ALLBAEN＝”Ｈ”を出力する。
ラッチ２１ａがコマンド(Ａ)を保持し、ノーマルブロッ
クを全選択する制御信号ALLBAEN＝”Ｈ”を出力する。
【００２７】コマンド(Ｂ)、コマンド(Ｃ)の順に入力さ
れた場合、コマンド(Ｂ)が入力されたことにより、コマ
ンドラッチ２１ｂがコマンド(Ｂ)を保持し、コマンドラ
ッチ２１ｃ，２１ｄを活性化状態にする。その結果、コ
マンド(Ｃ)が入力されると、コマンドラッチ２１ｃがコ
マンド(Ｃ)を保持し、制御信号UROMBAENが”Ｌ”から”
Ｈ”に切り替わる。その結果、ロウ・デコーダ５０ｂを
介して、入力された行アドレスによりロウ・アドレス信
号ROWADD<1>〜ROWADD<n>で指定される行のユーザＲＯＭ
ブロック７０ｂが選択される。まお、本実施形態におい
ては、コマンド(Ｂ)がコマンド(Ｃ)の前に入力されなけ
れば、コマンド(Ｃ)だけが入力されてもコマンドラッチ
に保持されない。
れた場合、コマンド(Ｂ)が入力されたことにより、コマ
ンドラッチ２１ｂがコマンド(Ｂ)を保持し、コマンドラ
ッチ２１ｃ，２１ｄを活性化状態にする。その結果、コ
マンド(Ｃ)が入力されると、コマンドラッチ２１ｃがコ
マンド(Ｃ)を保持し、制御信号UROMBAENが”Ｌ”から”
Ｈ”に切り替わる。その結果、ロウ・デコーダ５０ｂを
介して、入力された行アドレスによりロウ・アドレス信
号ROWADD<1>〜ROWADD<n>で指定される行のユーザＲＯＭ
ブロック７０ｂが選択される。まお、本実施形態におい
ては、コマンド(Ｂ)がコマンド(Ｃ)の前に入力されなけ
れば、コマンド(Ｃ)だけが入力されてもコマンドラッチ
に保持されない。
【００２８】また、コマンド(Ｂ)、コマンド(Ｄ)の順に
入力された場合、コマンド(Ｂ)が入力されたことによ
り、コマンドラッチ２１ｂがコマンド(Ｂ)を保持し、コ
マンドラッチ２１ｃ，２１ｄを活性化状態にする。その
結果、コマンド(Ｄ)が入力されると、コマンドラッチ２
１ｄがコマンド(Ｄ)を保持し、制御信号ROMFBAENが”
Ｌ”から”Ｈ”に切り替わる。その結果、ロウ・デコー
ダ５０ｃを介して、入力された行アドレスによりロウ・
アドレス信号ROWADD<1>〜ROWADD<n>で指定される行のＲ
ＯＭフューズブロック７０ｃが選択される。また、本実
施形態においては、コマンド(Ｂ)がコマンド(Ｄ)の前に
入力されなければ、コマンド(Ｄ)だけが入力されてもコ
マンドラッチに保持されない。
入力された場合、コマンド(Ｂ)が入力されたことによ
り、コマンドラッチ２１ｂがコマンド(Ｂ)を保持し、コ
マンドラッチ２１ｃ，２１ｄを活性化状態にする。その
結果、コマンド(Ｄ)が入力されると、コマンドラッチ２
１ｄがコマンド(Ｄ)を保持し、制御信号ROMFBAENが”
Ｌ”から”Ｈ”に切り替わる。その結果、ロウ・デコー
ダ５０ｃを介して、入力された行アドレスによりロウ・
アドレス信号ROWADD<1>〜ROWADD<n>で指定される行のＲ
ＯＭフューズブロック７０ｃが選択される。また、本実
施形態においては、コマンド(Ｂ)がコマンド(Ｄ)の前に
入力されなければ、コマンド(Ｄ)だけが入力されてもコ
マンドラッチに保持されない。
【００２９】ロウ・アドレス制御回路２３ａの入力は、
制御信号ALLBAENおよび端子駆動回路１３の出力であ
る。ロウ・アドレス制御回路２３ａは、制御信号ALLBAE
Nが”Ｌ”レベルの時には、入力アドレスのロウ・アド
レス信号をROWADD<1>〜ROWADD<n>として出力するが、制
御信号ALLBAENが”Ｈ”レベルの場合は、入力アドレス
によらずロウ・アドレス信号ROWADD<1>〜ROWADD<n>をす
べて”Ｈ”レベル（活性化状態）にして出力する。ロウ
・アドレス制御回路２３ｂの入力は、制御信号ALLBAE
N、UROMBAEN、ROMBAENおよび端子駆動回路１３の出力で
ある。なお、実際には、ロウ・アドレス制御回路２３ａ
には、ロウ・アドレスの内の下位ビットが入力され、ロ
ウ・アドレス制御回路２３ｂには、ロウ・アドレスの内
の上位ビットが入力される。また、これらのロウ・アド
レス信号ROWADD<1>〜ROWADD<n>はプリデコードされてい
ても良い。
制御信号ALLBAENおよび端子駆動回路１３の出力であ
る。ロウ・アドレス制御回路２３ａは、制御信号ALLBAE
Nが”Ｌ”レベルの時には、入力アドレスのロウ・アド
レス信号をROWADD<1>〜ROWADD<n>として出力するが、制
御信号ALLBAENが”Ｈ”レベルの場合は、入力アドレス
によらずロウ・アドレス信号ROWADD<1>〜ROWADD<n>をす
べて”Ｈ”レベル（活性化状態）にして出力する。ロウ
・アドレス制御回路２３ｂの入力は、制御信号ALLBAE
N、UROMBAEN、ROMBAENおよび端子駆動回路１３の出力で
ある。なお、実際には、ロウ・アドレス制御回路２３ａ
には、ロウ・アドレスの内の下位ビットが入力され、ロ
ウ・アドレス制御回路２３ｂには、ロウ・アドレスの内
の上位ビットが入力される。また、これらのロウ・アド
レス信号ROWADD<1>〜ROWADD<n>はプリデコードされてい
ても良い。
【００３０】制御信号ALLBAEN＝”Ｌ”のときは、制御
信号UROMBAEN＝”Ｌ”かつ制御信号ROMFBAEN＝”Ｌ”の
ときに制御信号NORMALBAEN＝”Ｈ”を出力する。制御信
号UROMBAENおよび制御信号ROMFBAENの少なくとも一方
が”Ｈ”レベルのときは、ロウ・アドレス信号の値によ
らず制御信号NORMALBAEN＝”Ｌ”を出力する。
信号UROMBAEN＝”Ｌ”かつ制御信号ROMFBAEN＝”Ｌ”の
ときに制御信号NORMALBAEN＝”Ｈ”を出力する。制御信
号UROMBAENおよび制御信号ROMFBAENの少なくとも一方
が”Ｈ”レベルのときは、ロウ・アドレス信号の値によ
らず制御信号NORMALBAEN＝”Ｌ”を出力する。
【００３１】制御信号ALLBAENが”Ｈ”レベルのとき
は、制御信号UROMBAENおよび制御信号ROMBAENの値によ
らず制御信号NORMALBAEN＝”Ｈ”を出力する。
は、制御信号UROMBAENおよび制御信号ROMBAENの値によ
らず制御信号NORMALBAEN＝”Ｈ”を出力する。
【００３２】上述のコマンドラッチからの制御信号は、
リセットコマンド(Ｆ)の入力乃至電源オフ状態になるま
で保持される。リセットコマンド(Ｆ)が入力されると、
コマンドラッチ２１ｆからリセット信号RSTn(初期状
態”Ｈ”)に”Ｈ”→”Ｌ”→”Ｈ”のパルス信号が出
力され、コマンドラッチの情報がすべて初期化(リセッ
ト)される。
リセットコマンド(Ｆ)の入力乃至電源オフ状態になるま
で保持される。リセットコマンド(Ｆ)が入力されると、
コマンドラッチ２１ｆからリセット信号RSTn(初期状
態”Ｈ”)に”Ｈ”→”Ｌ”→”Ｈ”のパルス信号が出
力され、コマンドラッチの情報がすべて初期化(リセッ
ト)される。
【００３３】本実施形態において、コマンド(Ａ)が入力
された場合について説明する。
された場合について説明する。
【００３４】コマンド（Ａ）が入力されると、ロウ・デ
コーダ５０ａを介して、ノーマルブロックの全行が選択
される。コマンド(Ａ)が入力されると、コマンド（Ａ）
はコマンドラッチ２１ａにラッチされて、制御信号ALLB
AENが”Ｈ”レベルの信号となり、その結果、ロウ・ア
ドレス制御回路２３ａおよびロウ・アドレス制御回路２
３ｂによってロウ・アドレス信号ROWADD<1>〜ROWADD<n>
および制御信号NORMALBAENがすべて”Ｈ”レベル（活性
化状態）になる。したがって、ロウ・デコーダ５０ａを
介して、ノーマルブロック７０ａの全行が選択状態にな
る。
コーダ５０ａを介して、ノーマルブロックの全行が選択
される。コマンド(Ａ)が入力されると、コマンド（Ａ）
はコマンドラッチ２１ａにラッチされて、制御信号ALLB
AENが”Ｈ”レベルの信号となり、その結果、ロウ・ア
ドレス制御回路２３ａおよびロウ・アドレス制御回路２
３ｂによってロウ・アドレス信号ROWADD<1>〜ROWADD<n>
および制御信号NORMALBAENがすべて”Ｈ”レベル（活性
化状態）になる。したがって、ロウ・デコーダ５０ａを
介して、ノーマルブロック７０ａの全行が選択状態にな
る。
【００３５】次に、コマンド(Ａ)、コマンド(Ｂ)、コマ
ンド(Ｃ)が入力された場合について説明する。コマンド
(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)が入力された場合
は、ノーマルブロック７０ａおよびユーザＲＯＭブロッ
ク７０ｂの全行が選択される。このときＲＯＭフューズ
ブロック７０ｃは全非選択状態である。
ンド(Ｃ)が入力された場合について説明する。コマンド
(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)が入力された場合
は、ノーマルブロック７０ａおよびユーザＲＯＭブロッ
ク７０ｂの全行が選択される。このときＲＯＭフューズ
ブロック７０ｃは全非選択状態である。
【００３６】上述のように、コマンド(Ａ)が入力される
と、制御信号ALLBAENが”Ｈ”レベルになる。その結
果、ノーマルブロック７０ａの全行が選択状態になる。
続いてコマンド(Ｂ)、コマンド(Ｃ)が順次入力される
と、制御信号UROMBAENが”Ｈ”レベルになる。その結
果、ユーザＲＯＭブロック７０ｂも全選択状態になる。
と、制御信号ALLBAENが”Ｈ”レベルになる。その結
果、ノーマルブロック７０ａの全行が選択状態になる。
続いてコマンド(Ｂ)、コマンド(Ｃ)が順次入力される
と、制御信号UROMBAENが”Ｈ”レベルになる。その結
果、ユーザＲＯＭブロック７０ｂも全選択状態になる。
【００３７】以上説明したように、ＲＯＭフューズブロ
ック７０ｃ以外のブロック７０ａ、７０ｂを全選択する
ことができ、ＲＯＭフューズブロック７０ｃとそれ以外
のブロック領域の動作試験条件を制御できる。特にＲＯ
Ｍフューズブロック７０ｃが他のブロックよりも要求さ
れる性能が低い場合に有効である。
ック７０ｃ以外のブロック７０ａ、７０ｂを全選択する
ことができ、ＲＯＭフューズブロック７０ｃとそれ以外
のブロック領域の動作試験条件を制御できる。特にＲＯ
Ｍフューズブロック７０ｃが他のブロックよりも要求さ
れる性能が低い場合に有効である。
【００３８】次に、コマンド(Ａ)、コマンド(Ｂ)、コマ
ンド(Ｄ)が順次入力された場合について説明する。コマ
ンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)が順次入力され
た場合は、ノーマルブロック７０ａおよびＲＯＭフュー
ズブロック７０ｃの全行が選択される。このときユーザ
ＲＯＭブロック７０ｂは全非選択状態である。
ンド(Ｄ)が順次入力された場合について説明する。コマ
ンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)が順次入力され
た場合は、ノーマルブロック７０ａおよびＲＯＭフュー
ズブロック７０ｃの全行が選択される。このときユーザ
ＲＯＭブロック７０ｂは全非選択状態である。
【００３９】上述のように、コマンド(Ａ)が入力される
と、制御信号ALLBAENが”Ｈ”レベルになる。その結
果、ノーマルブロック７０ａの全行が選択状態になる。
コマンド(Ｂ)、コマンド(Ｄ)が順次入力されると、制御
信号ROMFBAENが”Ｈ”レベルになる。その結果、ＲＯＭ
フューズブロック７０ｃも全選択状態になる。
と、制御信号ALLBAENが”Ｈ”レベルになる。その結
果、ノーマルブロック７０ａの全行が選択状態になる。
コマンド(Ｂ)、コマンド(Ｄ)が順次入力されると、制御
信号ROMFBAENが”Ｈ”レベルになる。その結果、ＲＯＭ
フューズブロック７０ｃも全選択状態になる。
【００４０】以上説明したように、ユーザＲＯＭブロッ
ク７０ｂ以外のブロックを全選択することができ、ＲＯ
Ｍフューズブロック７０ｃとそれ以外のブロック領域の
動作試験条件を制御できる。
ク７０ｂ以外のブロックを全選択することができ、ＲＯ
Ｍフューズブロック７０ｃとそれ以外のブロック領域の
動作試験条件を制御できる。
【００４１】上述のように、一般的に、ユーザＲＯＭブ
ロック７０ｂは、メモリ製造段階で１回データを書き込
み、その後はデータ内容が変更されず、特定の用途を除
きデータをアクセスされる場合がほとんどないため、要
求される性能が他のブロックに比べて低い。したがっ
て、ユーザＲＯＭブロック７０ｂの試験条件を緩和させ
ることが可能である。
ロック７０ｂは、メモリ製造段階で１回データを書き込
み、その後はデータ内容が変更されず、特定の用途を除
きデータをアクセスされる場合がほとんどないため、要
求される性能が他のブロックに比べて低い。したがっ
て、ユーザＲＯＭブロック７０ｂの試験条件を緩和させ
ることが可能である。
【００４２】次に、コマンド(Ａ)、コマンド(Ｂ)、コマ
ンド(Ｃ)、コマンド(Ｄ)が順次入力された場合について
説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド
(Ｃ)、コマンド(Ｄ)が順次入力された場合は、ノーマル
ブロック７０ａ、ユーザＲＯＭブロック７０ｂ、および
ＲＯＭフューズブロック７０ｃの全ブロックが選択され
る。上述のように、コマンド(Ａ)が入力されると、制御
信号ALLBAENが”Ｈ”レベルになる。その結果、ノーマ
ルブロック７０ａの全行が選択状態になる。コマンド
(Ｂ)、コマンド(Ｃ)が順次入力されると、制御信号UROM
BAENが”Ｈ”レベルになる。その結果、ユーザＲＯＭブ
ロック７０ｂも全選択状態になる。また、コマンド
(Ｂ)、コマンド(Ｄ)が入力されているので、制御信号RO
MFBAENが”Ｈ”レベルになる。その結果、ＲＯＭフュー
ズブロック７０ｃも全選択状態になる。
ンド(Ｃ)、コマンド(Ｄ)が順次入力された場合について
説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド
(Ｃ)、コマンド(Ｄ)が順次入力された場合は、ノーマル
ブロック７０ａ、ユーザＲＯＭブロック７０ｂ、および
ＲＯＭフューズブロック７０ｃの全ブロックが選択され
る。上述のように、コマンド(Ａ)が入力されると、制御
信号ALLBAENが”Ｈ”レベルになる。その結果、ノーマ
ルブロック７０ａの全行が選択状態になる。コマンド
(Ｂ)、コマンド(Ｃ)が順次入力されると、制御信号UROM
BAENが”Ｈ”レベルになる。その結果、ユーザＲＯＭブ
ロック７０ｂも全選択状態になる。また、コマンド
(Ｂ)、コマンド(Ｄ)が入力されているので、制御信号RO
MFBAENが”Ｈ”レベルになる。その結果、ＲＯＭフュー
ズブロック７０ｃも全選択状態になる。
【００４３】以上説明したように、ノーマルブロック７
０ａ、ユーザＲＯＭブロック７０ｂ、およびＲＯＭフュ
ーズブロック７０ｃからなるメモリセルアレイブロック
７０を全選択して一括試験をすることで、すべてのメモ
リセルに対して、同一条件で性能試験を行うこともでき
る。
０ａ、ユーザＲＯＭブロック７０ｂ、およびＲＯＭフュ
ーズブロック７０ｃからなるメモリセルアレイブロック
７０を全選択して一括試験をすることで、すべてのメモ
リセルに対して、同一条件で性能試験を行うこともでき
る。
【００４４】以上説明したように、本実施形態によれ
ば、それぞれが異なる機能を有するブロックをそれぞれ
分けて試験することができる。
ば、それぞれが異なる機能を有するブロックをそれぞれ
分けて試験することができる。
【００４５】この結果、用途の異なるメモリ領域に対し
て、最適な加速試験を行うことができる。たとえば、デ
ータ書き換えの少ない、あるいは多くの書き換え回数を
保証する必要のない製品固有の情報を記憶させているメ
モリ領域に関しては、過酷な加速試験を行わずに出荷す
ることができ、不揮発性半導体記憶装置の歩留まりの向
上が可能である。
て、最適な加速試験を行うことができる。たとえば、デ
ータ書き換えの少ない、あるいは多くの書き換え回数を
保証する必要のない製品固有の情報を記憶させているメ
モリ領域に関しては、過酷な加速試験を行わずに出荷す
ることができ、不揮発性半導体記憶装置の歩留まりの向
上が可能である。
【００４６】（第２実施形態）次に、本発明の第２実施
形態による不揮発性半導体記憶装置の構成を図３に示
す。この実施形態の不揮発性半導体記憶装置は、図１に
示す第１実施形態において、制御回路１０を制御回路１
０Ａに置き換えた構成となっている。この実施形態に係
る制御回路１０Ａの構成を図４に示す。この実施形態に
係る制御回路１０Ａは、図２に示す第１実施形態に係る
制御回路１０において、コマンドラッチ２１ｅを新たに
設けた構成となっている。
形態による不揮発性半導体記憶装置の構成を図３に示
す。この実施形態の不揮発性半導体記憶装置は、図１に
示す第１実施形態において、制御回路１０を制御回路１
０Ａに置き換えた構成となっている。この実施形態に係
る制御回路１０Ａの構成を図４に示す。この実施形態に
係る制御回路１０Ａは、図２に示す第１実施形態に係る
制御回路１０において、コマンドラッチ２１ｅを新たに
設けた構成となっている。
【００４７】このようなコマンドラッチ回路２１ｅを設
けた構成としたことにより、ＲＯＭブロック(ユーザＲ
ＯＭブロック７０ｂあるいはＲＯＭフューズブロック７
０ｃ)のみを全選択するための制御信号ALLROMBAENの導
入(初期状態は”Ｌ”)、および制御信号ALLROMBAENを活
性化状態（”Ｈ”レベル）にすることが可能である。コ
マンドラッチ２１ｅの動作は、他のコマンドラッチと同
様で、コマンド(Ｂ)の後にコマンド(Ｅ)が入力された場
合に、制御信号ALLROMBAEN＝”Ｈ”を出力し、電源オフ
時あるいはコマンド(Ｆ)が入力されるとコマンドラッチ
２１ｅに保持されている情報は初期化される。制御信号
ALLROMBAENは、ロウ・アドレス制御回路２３ｂに入力さ
れる。ロウ・アドレス制御回路２３ｂは、制御信号ALLR
OMBAENが”Ｈ”レベルの場合は、他の入力信号がいかな
る状態でも制御信号NORMALBAEN＝”Ｌ”を出力する。制
御信号ALLROMBAENが”Ｌ”レベルの場合は、制御信号UR
OMBAEN＝”Ｌ”かつ制御信号ROMFBAEN＝”Ｌ”のときに
制御信号NORMALBAEN＝”Ｈ”を出力する。制御信号UROM
BAENおよび制御信号ROMFBAENの少なくとも一方が”Ｈ”
レベルのときは、ロウ・アドレス信号の値によらず制御
信号NORMALBAEN＝”Ｌ”を出力する。制御信号ALLBAEN
が”Ｈ”レベルのときは、制御信号UROMBAENおよび制御
信号ROMBAENの値によらず制御信号NORMALBAEN＝”Ｈ”
を出力する。
けた構成としたことにより、ＲＯＭブロック(ユーザＲ
ＯＭブロック７０ｂあるいはＲＯＭフューズブロック７
０ｃ)のみを全選択するための制御信号ALLROMBAENの導
入(初期状態は”Ｌ”)、および制御信号ALLROMBAENを活
性化状態（”Ｈ”レベル）にすることが可能である。コ
マンドラッチ２１ｅの動作は、他のコマンドラッチと同
様で、コマンド(Ｂ)の後にコマンド(Ｅ)が入力された場
合に、制御信号ALLROMBAEN＝”Ｈ”を出力し、電源オフ
時あるいはコマンド(Ｆ)が入力されるとコマンドラッチ
２１ｅに保持されている情報は初期化される。制御信号
ALLROMBAENは、ロウ・アドレス制御回路２３ｂに入力さ
れる。ロウ・アドレス制御回路２３ｂは、制御信号ALLR
OMBAENが”Ｈ”レベルの場合は、他の入力信号がいかな
る状態でも制御信号NORMALBAEN＝”Ｌ”を出力する。制
御信号ALLROMBAENが”Ｌ”レベルの場合は、制御信号UR
OMBAEN＝”Ｌ”かつ制御信号ROMFBAEN＝”Ｌ”のときに
制御信号NORMALBAEN＝”Ｈ”を出力する。制御信号UROM
BAENおよび制御信号ROMFBAENの少なくとも一方が”Ｈ”
レベルのときは、ロウ・アドレス信号の値によらず制御
信号NORMALBAEN＝”Ｌ”を出力する。制御信号ALLBAEN
が”Ｈ”レベルのときは、制御信号UROMBAENおよび制御
信号ROMBAENの値によらず制御信号NORMALBAEN＝”Ｈ”
を出力する。
【００４８】次に、コマンド(Ａ)、コマンド(Ｂ)、コマ
ンド(Ｃ)、コマンド(Ｅ)が入力された場合について説明
する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)、コ
マンド(Ｅ)が入力される場合は、ユーザＲＯＭブロック
７０ｂの全行が選択される。
ンド(Ｃ)、コマンド(Ｅ)が入力された場合について説明
する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)、コ
マンド(Ｅ)が入力される場合は、ユーザＲＯＭブロック
７０ｂの全行が選択される。
【００４９】上述した通り、コマンド(Ｅ)が入力されれ
ば、コマンド(Ａ)が入力されてもノーマルブロック７０
ａは選択されない。コマンド(Ａ)が入力されるとロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORM
ALBAENは全て”Ｈ”レベルが出力される。コマンド
(Ｂ)、コマンド(Ｃ)が順次入力されると制御信号UROMBA
EN＝”Ｈ”が出力される。さらにコマンド(Ｅ)が入力さ
れることで、制御信号NORMALBAENが”Ｈ”レベルから”
Ｌ”レベルに変化する。従って、ノーマルブロック７０
ａは全非選択状態になり、ユーザＲＯＭブロック７０ｂ
の全行が選択される状態になる。
ば、コマンド(Ａ)が入力されてもノーマルブロック７０
ａは選択されない。コマンド(Ａ)が入力されるとロウ・
アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORM
ALBAENは全て”Ｈ”レベルが出力される。コマンド
(Ｂ)、コマンド(Ｃ)が順次入力されると制御信号UROMBA
EN＝”Ｈ”が出力される。さらにコマンド(Ｅ)が入力さ
れることで、制御信号NORMALBAENが”Ｈ”レベルから”
Ｌ”レベルに変化する。従って、ノーマルブロック７０
ａは全非選択状態になり、ユーザＲＯＭブロック７０ｂ
の全行が選択される状態になる。
【００５０】以上説明したように、ユーザＲＯＭブロッ
ク７０ｂのみを全選択できることで、ユーザＲＯＭブロ
ックのみを独立に動作試験を行うことができる。
ク７０ｂのみを全選択できることで、ユーザＲＯＭブロ
ックのみを独立に動作試験を行うことができる。
【００５１】次に、コマンド(Ａ)、コマンド(Ｂ)、コマ
ンド(Ｄ)、コマンド(Ｅ)が入力された場合について説明
する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)、コ
マンド(Ｅ)が入力される場合は、ＲＯＭフューズブロッ
ク７０ｃの全行が選択される。
ンド(Ｄ)、コマンド(Ｅ)が入力された場合について説明
する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)、コ
マンド(Ｅ)が入力される場合は、ＲＯＭフューズブロッ
ク７０ｃの全行が選択される。
【００５２】上述したように、コマンド(Ｅ)が入力され
れば、コマンド(Ａ)が入力されてもノーマルブロック７
０ａは選択されない。コマンド(Ａ)が入力されるとロウ
・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NO
RMALBAENは全て”Ｈ”レベルとして出力される。コマン
ド(Ｂ)、コマンド(Ｃ)が順次入力されると制御信号ROMF
BAEN＝”Ｈ”レベルが出力される。さらにコマンド(Ｅ)
が入力されることで、制御信号NORMALBAENが”Ｈ”レベ
ルから”Ｌ”レベルに変化する。したがって、ノーマル
ブロック７０ａは全非選択状態になり、ＲＯＭフューズ
ブロック７０ｃの全行が選択される状態になる。
れば、コマンド(Ａ)が入力されてもノーマルブロック７
０ａは選択されない。コマンド(Ａ)が入力されるとロウ
・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NO
RMALBAENは全て”Ｈ”レベルとして出力される。コマン
ド(Ｂ)、コマンド(Ｃ)が順次入力されると制御信号ROMF
BAEN＝”Ｈ”レベルが出力される。さらにコマンド(Ｅ)
が入力されることで、制御信号NORMALBAENが”Ｈ”レベ
ルから”Ｌ”レベルに変化する。したがって、ノーマル
ブロック７０ａは全非選択状態になり、ＲＯＭフューズ
ブロック７０ｃの全行が選択される状態になる。
【００５３】以上説明したように、ＲＯＭフューズブロ
ック７０ｃのみを全選択できることで、ＲＯＭフューズ
ブロック７０ｃのみを独立に動作試験を行うことができ
る。
ック７０ｃのみを全選択できることで、ＲＯＭフューズ
ブロック７０ｃのみを独立に動作試験を行うことができ
る。
【００５４】以上説明したように、本実施形態によれ
ば、それぞれが異なる機能を有するブロックをそれぞれ
分けて試験することができる。
ば、それぞれが異なる機能を有するブロックをそれぞれ
分けて試験することができる。
【００５５】この結果、用途の異なるメモリ領域に対し
て、最適な加速試験を行うことができる。たとえば、デ
ータ書き換えの少ない、あるいは多くの書き換え回数を
保証する必要のない製品固有の情報を記憶させているメ
モリ領域に関しては、過酷な加速試験を行わずに出荷す
ることができ、不揮発性半導体記憶装置の歩留まりの向
上が可能である。
て、最適な加速試験を行うことができる。たとえば、デ
ータ書き換えの少ない、あるいは多くの書き換え回数を
保証する必要のない製品固有の情報を記憶させているメ
モリ領域に関しては、過酷な加速試験を行わずに出荷す
ることができ、不揮発性半導体記憶装置の歩留まりの向
上が可能である。
【００５６】なお、上記第１および第２実施形態の回路
構成は、一例であり、本発明の範囲内において、回路構
成は変更可能である。例えば、ＲＯＭブロックのブロッ
ク数によって制御信号の本数および信号レベルが変化し
うる。また、ロウ・アドレス信号のデコード方法によっ
て、ロウ選択信号の構成も変化しうる。
構成は、一例であり、本発明の範囲内において、回路構
成は変更可能である。例えば、ＲＯＭブロックのブロッ
ク数によって制御信号の本数および信号レベルが変化し
うる。また、ロウ・アドレス信号のデコード方法によっ
て、ロウ選択信号の構成も変化しうる。
【００５７】
【発明の効果】以上、述べたように、本発明によれば、
それぞれが異なる機能を有するブロックをそれぞれ分け
て試験することができる。
それぞれが異なる機能を有するブロックをそれぞれ分け
て試験することができる。
【図１】本発明の第１実施形態による不揮発性半導体記
憶装置の構成を示すブロック図。
憶装置の構成を示すブロック図。
【図２】第１実施形態に係る制御回路の構成を示すブロ
ック図。
ック図。
【図３】本発明の第２実施形態による不揮発性半導体記
憶装置の構成を示すブロック図。
憶装置の構成を示すブロック図。
【図４】第２実施形態に係る制御回路の構成を示すブロ
ック図。
ック図。
１０ 制御回路
１０Ａ 制御回路
１１ Ｉ／Ｏ・制御端子
１３ 端子駆動回路
１５ コマンド制御回路
２１ａ〜２１ｆ コマンドラッチ
２３ａ、２３ｂ ロウ・アドレス制御回路
５０ 行選択回路
５０ａ ロウ・デコーダ
５０ｂ ロウ・デコーダ
５０ｃ ロウ・デコーダ
７０ メモリセルアレイ
７０ａ ノーマルブロック
７０ｂ ユーザＲＯＭブロック
７０ｃ ＲＯＭフューズブロック
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｂ
Ｖ
(72)発明者 中 村 寛
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 2G132 AA09 AB03 AB04 AC03 AD06
AK07 AK11 AK13 AL11
5B025 AA01 AD02 AD16 AE09
5L106 AA10 DD11 EE01 FF04 FF05
GG05
Claims (6)
- 【請求項１】第１乃至第３のブロックに分割されたメモ
リセルアレイと、 前記第１乃至第３のブロックをそれぞれ選択するための
第１乃至第３のコマンドおよびアドレス信号に基づい
て、前記第１乃至第３のブロックを選択する制御信号お
よび修正されたアドレス信号を出力する制御回路と、 前記制御信号に基づいて前記修正されたアドレス信号を
デコードし前記第１乃至第３のブロックを選択する選択
回路と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第１のブロックは、複数のサブブロッ
クからなり、前記制御回路は、前記第１のコマンドが入
力されたときには、前記修正されたアドレス信号は全て
活性化状態にされるとともに前記第１のブロックの全て
のサブブロックを選択する制御信号を出力する請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】前記第２および第３のブロックを選択する
ための第４のコマンドを有し、 前記制御回路は、前記第４のコマンドが入力された後に
前記第２のコマンドが入力されたときに前記第２のブロ
ックを選択する制御信号を出力し、前記第４のコマンド
が入力された後に前記第３のコマンドが入力されたとき
に前記第３のブロックを選択する制御信号を出力するよ
うに構成されていることを特徴とする請求項１または２
記載の不揮発性半導体装置。 - 【請求項４】前記制御回路は、前記第１、第４および第
２のコマンドが入力されたときには前記第１および第２
のブロック全体を選択する制御信号を出力し、前記第
１、第４および第３のコマンドが入力されたときには前
記第１および第３のブロック全体を選択する制御信号を
出力することを特徴とする請求項３記載の不揮発性半導
体記憶装置。 - 【請求項５】前記制御回路は、前記第１のコマンドが入
力された後に第５のコマンドが入力された場合には、前
記第１のブロックを全非選択にする制御信号を出力し、
前記第１、第５、第４、および第２のコマンドが入力さ
れた場合には、前記第２のブロック全体を選択する制御
信号を出力し、前記第１、第５、第４、および第３のコ
マンドが入力された場合には、前記第３のブロック全体
を選択する制御信号を出力するように構成されているこ
とを特徴とする請求項３または４記載の不揮発性半導体
記憶装置。 - 【請求項６】前記第１のブロックは、前記不揮発性半導
体記憶装置の製品出荷後にユーザが情報を書き込むメモ
リ領域であり、前記第２のブロックは、前記不揮発性半
導体記憶装置の製品固有のＩＤ情報が記憶されているメ
モリ領域であり、前記第３のブロックは、前記不揮発性
半導体記憶装置も回路動作上のパラメータセットが記憶
されているメモリ領域であることを特徴とする請求項１
乃至５のいずれかに記載の不揮発性半導体記憶装置
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|---|---|---|---|
| JP2001385997A JP3927024B2 (ja) | 2001-12-19 | 2001-12-19 | 不揮発性半導体記憶装置 |
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| JP2001385997A JP3927024B2 (ja) | 2001-12-19 | 2001-12-19 | 不揮発性半導体記憶装置 |
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ID=27595266
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