JP2833646B2 - 冗長メモリ要素選択回路および該回路を備えたフラッシュｅｅｐｒｏｍメモリ - Google Patents

冗長メモリ要素選択回路および該回路を備えたフラッシュｅｅｐｒｏｍメモリ

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JP2833646B2
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は主に電気的に消去可能な
不揮発性集積回路メモリ、特にフラッシュＥＥＰＲＯＭ
型のメモリに関するものである。従来、これらのメモリ
は、或る容量、例えばフラッシュＥＥＰＲＯＭの場合16
メガビットの容量のメモリが商品化されている。集積回
路の製造に用いられる方法では欠陥が生じることが非常
に多く、特にメモリセルに影響を与える欠陥が多い。従
って、あまりに多数の不合格品が出るのを防ぐために、
これらの回路の製造者は、必要があれば欠陥セルと置換
されるように構成された一定数の冗長セルを設けてい
る。
【０００２】
【従来の技術】これらのメモリは、一般にメモリセルの
行と列より成るマトリクスの形に組織化されている。従
って、各メモリセルは、各行に関連したワードラインと
各列に関連したビットラインによって選択される。実際
には、簡略化のために、欠陥メモリセルの置き換えは、
欠陥セルを含む行または列の全体を置き換えることによ
って行われる。置換されなければならないメモリ要素
（行または列メモリ要素）は、検出された欠陥の種類に
関係する。
【０００３】これらの冗長要素は、各集積回路の製造後
に実施されるテストに続いて動作状態に置かれる。この
ためには、プログラム可能な構成変更手段が集積回路に
具備されており、テストによって欠陥要素が明らかにな
った場合に、この欠陥要素を、冗長要素の中から選択さ
れた置換要素で自動的に置換するようになっている。こ
の置換は外からは見えず、メモリの性能特性には影響を
与えないようなものでなければならない。実際には構成
変更手段には、メモリ内に存在する現在のアドレスが欠
陥要素のアドレスに対応していることを確認するための
回路が内蔵されており、対応している場合には、これら
の手段が、欠陥要素を置換する冗長要素を選択する。
【０００４】この自動的な置換は通常、欠陥要素のアド
レスを含むように構成された不揮発性のプログラム可能
なレジスタによってなされる。行と列に組織化されたメ
モリの場合には、このアドレスが、アドレス全体で上位
のビットと下位のビットにそれぞれ対応する行アドレス
または列アドレスとなろう。現在に至るまで、各冗長要
素には、このようなレジスタ、およびこのレジスタに含
まれている値と入力された現在のアドレスとを受ける比
較器とが付属していた。テスト作業が終了すると、レジ
スタが、欠陥要素のアドレスを示す値にプログラムされ
る。従って、動作時、現在のアドレスがレジスタのうち
の１つに含まれている値と一致する場合には、付属する
比較器が、付属する冗長要素の自動選択を可能にする信
号を出す。同時に、欠陥要素の選択は禁止される。
【０００５】従って、この方法は、冗長要素と同じ数の
プログラム可能なレジスタを備えることを必要とする。
さらに、検出された欠陥要素を同数のレジスタをプログ
ラムする必要がある。不揮発性のプログラム可能なレジ
スタの存在によって、それらの製造およびプログラムが
困難であることから、信頼性の面で問題が生じる。
【０００６】
【発明が解決しようとする課題】従って、本発明は、特
に欠陥要素が位相幾何学的に隣接している場合に、プロ
グラム可能なレジスタの数を制限する方法を提案するこ
とによって、信頼性を高めることを目的とするものであ
る。
【０００７】
【課題を解決するための手段】より詳しく言えば、本発
明の目的は、メモリセルの行と列に構成され、少なくと
も１個の選択回路で選択されるメモリの数個の冗長要素
（ここで「要素」とは行または列を示す）を備える電気
的に消去可能でプログラム可能なフラッシュＥＥＰＲＯ
Ｍ型のメモリであって、上記の冗長要素は欠陥セルを有
する要素を置換するように構成されており、上記の置換
されるべき要素が、上記要素をアドレスするために使用
される現在のアドレスの特定の値によってそれぞれ特定
され、上記特定の値のうちの１つが不揮発性のプログラ
ム可能な記憶手段に含まれていて、上記選択回路が、上
記記憶手段に含まれている上記の値に等しい入力値に応
じて、置換されるべき１つ以上のその他のアドレス値を
算出するための計算手段と、上記現在のアドレスと、上
記の記憶されている値および算出された１つまたは複数
のアドレス値とを比較してその比較より得られる比較信
号を与える比較手段とを備え、上記比較信号が、付属す
る冗長要素のための選択信号の生成を決定し、上記計算
手段が上記入力値と等しい値を選択的に出力するよう制
御可能であることを特徴とするメモリ。
【０００８】
【作用】従来技術による方法と比較して、本発明は、不
揮発性レジスタの少なくとも一部が、はるかに高い信頼
性を持った普通の回路で置き換えられるという利点を有
する。本発明の特定の具体例によれば、計算手段は、入
力値とインクリメンテーション値との合計に等しい出力
値を与えるインクリメンテーション回路を１つ以上備え
ている。
【０００９】最も簡単なものは、メモリの行と列の位相
幾何学的な順番が、対応するアドレスの数値の順番に従
っている場合である。この場合、隣接する数個の要素を
置換するには、インクリメンテーション値が１であるイ
ンクリメンテーション回路をただ１つ用いてアドレスの
計算を行うことができる。さらに、数個の選択回路が１
つのインクリメンテーション回路を共同で使用すること
ができる。しかしながら、メモリがパワーオンされる時
はいつでも、置換されるべき要素のアドレス値が計算さ
れ、引続き記憶される初期設定段階を設けるのが適当で
あろう。
【００１０】この初期設定段階を避けるのが好ましい場
合、および本発明の特定の具体例によれば、選択回路
は、置換されるべきその他の各要素の各々ごとに、付属
するインクリメンテーション回路を備える。インクリメ
ンテーション回路は、入力値と固定されたインクリメン
テーション値との合計を計算するように構成された組み
合わせ論理回路によって形成されているのが有利であ
る。
【００１１】当然、より柔軟性を高めるには、同一のメ
モリ内に、それぞれのインクリメンテーション回路が異
なるインクリメンテーション値に関連された数個の選択
回路を備えることもできる。しばしば発生する欠陥のタ
イプとして、位相幾何学的に隣接する２つ以上のワード
ラインが短絡されているというものがある。このような
欠陥は冗長行についても起こり得るので、選択回路は、
それが出す選択信号が位相幾何学的に隣接する冗長行を
選択するように構成されているのが有利であり、その場
合選択回路はこれらの選択信号を禁止するための回路を
備えている。
【００１２】ライン間の欠陥は、以下のような理由によ
って、「フラッシュＥＥＰＲＯＭ」メモリの場合に特に
問題を引き起こす。つまりこのタイプのメモリは、メモ
リセルとして、電極に適当な電圧を印加することによっ
てその導通閾値を変更することが可能な特殊なフローテ
ィングゲートＭＯＳトランジスタを使用している。セル
のプログラミングは、ソースを接地させた状態でプログ
ラミング電圧をゲート（例えば12ボルト）とドレイン
（例えば６ボルト）に印加することによって高い閾値
（例えば６ボルト）を作り出すことにある。このプログ
ラミングは選択的で、メモリの各トランジスタごとに制
御される。
【００１３】慣例によって、プログラムされたセルは論
理値０を記憶していると言う。セルの消去は、ゲートを
接地してドレインを高インピーダンス状態にした状態
で、トランジスタのソースに消去電圧（例えば10ボル
ト）を印加することによって、低い閾値（例えば２ボル
ト）を作り出すというものである。プログラミングとは
反対に、消去動作は総体的なものである。つまり、消去
動作はメモリ内の全てのセル、あるいはメモリが数個の
独立したセクタに組織化されている場合には、セクタ全
体のセルに対して行われるということである。上記の慣
例によって、消去されたセルは論理値１を記憶する。セ
ルの読み出しはその導通状態を検出することにある。そ
のためには、読み出し電圧（例えば５ボルト）をゲート
に印加して、セル内を流れる電流を基準セル内に流れる
電流と比較する。
【００１４】書き込み動作を実行する場合には、つまり
メモリのあるセルのプログラミングを変更する場合に
は、まず最初に、関係するセクタ全体を消去しなければ
ならない。しかしながら、消去が総体的であるために、
問題のセクタの各セルにあらかじめ制御されたプログラ
ミングを行って、総体的な消去後の閾値のドリフトおよ
び変動を制限することが必要である。この消去に先立つ
プログラミングは、アドレシングを作動させ、セクタの
各セルのプログラミングを制御する特殊なアルゴリズム
を行うことによってなされる。当然、これらの動作は冗
長セルにも適用可能で、場合によっては欠陥セルにも適
用可能である。
【００１５】所定のセルのプログラミングは、ゲートの
プログラミング電圧を、関連するワードラインに印加す
ることによってセルが属する行を選択することにある。
さらに、このセルの列は、ドレインのプログラミング電
圧を対応するビットラインに印加することによって選択
される。その他の行と列は選択されない。この結果、特
に、その他のワードラインがアースに接続される。つま
り、もし数個のワードライン（最も一般的には位相幾何
学的に隣接した２つのラインである）が短絡されている
場合には、対応する行に属するセルの消去前のプログラ
ミングが正常に行われず、消去後に得られる閾値が低す
ぎる危険がある（デプレション状態のセル）。消去前の
プログラミング動作が実行されるとき、短絡されたワー
ドラインを同時に選択するならば、この問題は回避され
よう。
【００１６】本発明の特定の側面によれば、位相幾何学
的に隣接する冗長行に対して行われるこの同時の選択
は、選択回路の計算手段を制御可能に変更し、その入力
値と同じ値を選択的に供給するようにすることによって
容易に行われる。本発明の目的はさらに、上述したよう
に、複数の選択回路を有する電気的に消去可能でプログ
ラム可能なフラッシュＥＥＰＲＯＭ型のメモリである。
図を参照して行う以下の説明によって、本発明のその他
の特徴および利点が明らかになろう。
【００１７】
【実施例】図１は、本発明の選択回路を使用することの
可能なメモリの主な構成要素を示している。非限定的な
例として、ここに示されたメモリはフラッシュＥＥＰＲ
ＯＭ型のものである。インターフェースと保守回路（図
示せず）以外に、このメモリは主に、行と列に組織化さ
れたメモリセルのマトリクス１、制御回路２および供給
電圧のジェネレータ３とで構成されている。制御回路２
はプログラムされたユニット、例えばＰＬＡ型のもの
で、例えばジェネレータ３のようなメモリの回路の全て
を制御する。制御回路２の主な役割は、ここに含まれる
各種の回路に送られる制御信号Ｒ、Ｅ、ＰまたはＰｅに
よる読み出し、消去およびプログラミングの各動作の制
御である。
【００１８】ジェネレータ３は、外部電源のプログラミ
ング電圧Ｖｐｐから、読み出し、プログラミングおよび
消去の動作に必要な各種の異なる電位Ｖｒ、Ｕｐ、Ｖ
ｐ、Ｖｅを生成する。メモリは、外部より受信されてイ
ンターフェース回路によってアドレスレジスタＡＤ−Ｒ
にロードされる現在のアドレスＡＤによってアドレスさ
れる。外部と交換されるデータ要素が、書き込みのため
には入力データレジスタＤＴｉ−Ｒを、読み出しのため
には出力データレジスタＤＴｏ−Ｒを通過する。アドレ
スＡＤの上位のビットＸは、読み出しまたは書き込み動
作の際に選択されるべき行を規定するために使用される
行アドレスを構成する。アドレスＡＤの下位のビットＹ
は選択されるべき列を規定するために使用される列アド
レスを構成する。マトリクス１は、主マトリクス１Ａ
と、一組の冗長行１Ｃと、一組の冗長列１Ｂを有する。
これらの冗長行および列は、テスト動作時にセルに欠陥
があると認識された行と列を置き換えるように構成され
ている。
【００１９】標準的な方法では、主マトリクスの行は、
行デコーダ４によって、行アドレスＸに応じて選択され
る。行デコーダ４は、行禁止回路５を通じて電源／増幅
回路６に選択信号を与える。電源／増幅回路６は、読み
出し、消去またはプログラミング動作のための適切な電
圧を主マトリクス１Ａのワードラインに印加するように
構成されている。行禁止回路５は、行再構成回路７によ
って選択された欠陥行を非活性化するためのものであ
る。図２を参照しながら以下さらに詳細に説明する行再
構成回路７もまた、冗長行１Ｃの選択回路の役割を果た
し、回路６に類似の方法でこれらの行に連結されたワー
ドラインに給電するために使用される増幅回路８を制御
する。
【００２０】主マトリクスの列は、列再構成回路11によ
って制御される列選択回路10に接続された列デコーダ９
によって、列アドレスＹに応じて選択される。列再構成
回路11はまた、冗長列１Ｂの選択回路12を制御する。選
択回路10、12は、読み出しまたは書き込み動作中の対応
するビットラインへの適切な電圧の印加の条件を決める
選択信号を与える。これらの電圧は、図３を参照しなが
らより詳細に説明するような条件下で、回路13Ａと13Ｂ
によって与えられる。回路13Ａはさらに読み出し用の増
幅手段を備えている。数個の列に連結された同一ワード
の数ビットの同時読み出しと書き込みを可能にするため
に、一般に、並列に作動する数個の読み出し増幅器と数
個の書き込み回路が備えられている。
【００２１】比較器14は、その入力が読み出し増幅器13
Ａと入力データレジスタＤＴｉ−Ｒに接続されて、制御
回路２に、メモリセルのプログラミング動作が要求どお
りに進行中であることを報告する。この比較の結果は、
制御回路２によって、そのプログラミングアルゴリズム
の動作を整合させるために斟酌される。図２はマトリク
ス１の行の選択の全手段を示し、さらに再構成回路７を
より詳細に示している。再構成回路７は、主にアドレス
メモリ19と無効化セル20とで形成される再構成メモリ17
を有する。
【００２２】これらのメモリ要素は、読み出し手段（図
示せず）が付属している不揮発性セルによって構成され
ている。これらの不揮発性セルはさらに、プログラミン
グ回路18によってプログラム可能である。アドレスメモ
リ19は、複数のレジスタによって構成されており、複数
のレジスタの各々は、それぞれ主マトリクス１Ａの欠陥
行に対応する特定の行アドレスを含むように構成されて
いる。無効化セル20はそれぞれ、マトリクス１の行と連
結されており、それらの論理状態が、付属する行の禁止
のインジケータを構成している。要素19と20の回路18に
よるプログラミングは、プログラミング命令Ｐｒに応答
して、メモリの保守回路より発せられる再構成データ要
素Ｄｒに応じて行われる。
【００２３】主マトリクス１Ａの行の無効化セルの状態
は、上記の禁止回路５に送られる。禁止回路５はワード
ラインＷＬの電源／増幅回路６に、行選択信号ＳＲを与
える。冗長行は、デコーダ15と、好ましくは本発明の選
択回路によって形成されている禁止回路16によって選択
される。デコーダ15は、その入力に、現在の行アドレス
Ｘと、アドレスメモリ19に含まれる特定のアドレス値と
を受ける。これらのデータ要素に応じて、デコーダ15が
禁止回路16に、冗長行の前選択のための信号を形成する
比較信号ＨＩＴを与える。主マトリクスの場合のよう
に、禁止回路16は冗長行に関連する無効化セルの状態を
表す禁止インジケータを受けて、対応する選択信号ＳＲ
を発信する。主マトリクスの場合と同様、信号ＳＲがワ
ードラインＷＬの供給回路８を制御する。
【００２４】再構成メモリ17のプログラミングは以下の
原理に基づく。最初に、全ての無効化セル20およびアド
レスメモリ19を構成するセルを消去する。主メモリの行
に欠陥があると検出された場合には、その無効化セルが
プログラムされる。続いてこの行のアドレスの特定の値
が、アドレスメモリ19のレジスタのうちの１つに、この
レジスタのセルを選択的にプログラミングすることによ
ってロードされる。さらに、このレジスタのリザーブさ
れたセルが、それの関連するアドレスの有効性のインジ
ケータを構成するようにプログラムされる。この特定の
アドレス値が、続いて、図４を参照しながら以下に説明
する方法で、デコーダ15によって使用される。上記のよ
うに処理された冗長行のうちの１つがそれ自体に欠陥を
有すると判明した場合、無効化セルが禁止回路16に知ら
せるようにプログラムされる。
【００２５】変形例としては、主マトリクスの全ての行
を完全に禁止するならば（この完全な禁止は比較信号Ｈ
ＩＴのいずれか１つがアクティブにされることによって
引き起こされる）、主マトリクスの行の無効化セルを排
除することができる。列選択手段は、上記の図に非常に
近い方法で作成することができる。従ってそれについて
は格別説明を行わない。
【００２６】本発明の選択回路についてより詳細な説明
を行う前に、フラッシュＥＥＰＲＯＭ型のメモリで使用
されるフローティングゲートトランジスタのマトリクス
の構造と構成を思い出しておく必要がある。図３はその
ような構造の、１ビットのワードでアクセスされる簡単
な場合を示している。数ビットのワードによってアクセ
スされる場合については、それから容易に導き出すこと
ができる。トランジスタのソースは全て互いに接続され
ており、読み出しとプログラミング動作中は接地電位を
与えて、消去動作中には消去電位Ｖｅ（10ボルトのオー
ダー）を与えるソース電源回路13Ｂによって給電されて
いる。各行は、行のトランジスタの各制御ゲートに接続
されたワードラインＷＬ１、ＷＬｉ、ＷＬｉ＋１Ｗｎに
よってアクティブにされる。ワードラインは、行選択信
号ＳＲ１、ＳＲｉ、ＳＲｉ＋１、ＳＲｎによって制御さ
れる電源回路６、８によって給電される。
【００２７】選択されない行、例えば第１の行について
は、電源回路６、８は接続されているワードラインに接
地電位を印加する。選択された行については（行ｉ）、
回路６、８は対応するワードラインＷＬｉに以下のもの
を印加する。つまり、プログラミング動作の場合には電
位Ｕｐ（12ボルトオーダー）、読み出し動作の場合には
電位Ｕｒ（５ボルトオーダー）、または消去の場合には
接地電位を印加する。各列のトランジスタのドレイン
は、付属するビットラインＢＬ１、ＢＬ２、・・・、Ｂ
Ｌｎに接続されている。これらのビットラインは、読み
出しおよび書き込み回路13Ａに接続されており、この回
路13Ａは、列選択回路10より出される列選択信号ＳＣ
１、ＳＣ２、・・・、ＳＣｎによって制御される。選択
されない列のビットラインは高インピーダンス状態とな
り、一方、選択された列（第１の列）のビットライン
は、読み出し増幅器に接続されて、この読み出し増幅器
が、読み出し動作の場合には２進数のデータ要素Ｂo を
与え、プログラミング動作の場合にはプログラミング電
位Ｖｐ（６ボルトのオーダー）を受け取って、消去の場
合には高インピーダンス状態となる。
【００２８】以下の記載においては、読み出しおよびプ
ログラミング動作はマトリクスの各トランジスタについ
て選択される一方、消去は全てのトランジスタに関係す
ることに注意されたい。上記のような理由によって、消
去動作の総体的な特性はマトリクス内の各トランジスタ
をあらかじめプログラミングすることを必要とする。従
ってこれらトランジスタのうちの１つのプログラミング
は、そのワードライン（例えばＷＬｉ）にプログラミン
グ電位Ｕｐが印加され、そのドレインが電圧Ｖｐによっ
て給電されることを意味する。さらに、別のワードライ
ン（例えばＷＬｉ＋１）は通常接地されている。ここ
で、選択されたワードラインＷＬｉが十分に絶縁されて
おらず、別のワードライン、一般には隣接するワードラ
インと短絡している場合には、このワードラインは適当
なプログラミング電位を受け取ることができない。
【００２９】その結果、ワードラインが短絡している２
つの行のトランジスタのプログラムが不備となり（過剰
に低い導通閾値）、さらに、総体的な消去後に、それら
が消耗して（マイナスの電圧閾値）、それによって選択
されない場合でも導通となる危険がある。その結果、読
み出し動作中にビットラインに存在する電圧が、もはや
選択されたトランジスタの導通状態を示さなくなるとい
う危険が生じる。この問題を解決するための方法は、ワ
ードラインが短絡している行のトランジスタの並列プロ
グラミングを命令するというものである。これはワード
デコーダの最終段階の動作を変更することによって行う
ことができる。以下では、本発明の選択回路のみを用い
て、いかにしてこの変更が成されるかを説明する。本発
明の選択回路については図４を参照して以下さらに詳細
に説明する。
【００３０】選択回路は主に、冗長行のデコーダ15Ａと
禁止回路16Ａによって構成される。説明を簡略化するた
めに、図４の回路は、信号ＳＲｋとＳＲｋ＋１によって
選択可能な位相幾何学的に隣接する２つの冗長行（ｋ、
ｋ＋１）のみを選択するように構成されている。補足と
して、図４はさらに、デコーダ４と禁止回路５のうち、
信号ＳＲｉとＳＲｉ＋１で選択可能な主マトリクスの２
つの行（ｉ、ｉ＋１）に関係する部分を示している。
【００３１】選択回路のデコーダ15Ａは第１の比較器21
を有し、この比較器21は、その入力で、現在の行アドレ
スＸと、アドレスメモリ19のレジスタＲＸｋに含まれる
特定の行アドレス値を受ける。この特定の値は、例え
ば、主マトリクスの行ｉのアドレスＸｉである。デコー
ダ15Ａの論理を簡略化するために、レジスタＲＸｋはセ
ルＶｋを有し、このセルＶｋの論理状態が、レジスタＲ
Ｘｋに含まれるデータ要素の有効性を示すために使用さ
れる。特定の値Ｘｉはさらに計算手段23の入力へと送ら
れ、この計算手段は、その入力値とインクリメンテーシ
ョン値Ｄの合計を計算することが可能である。第２の比
較器22が、現在のアドレスＸと計算手段23によって算出
された値とを、入力として受ける。
【００３２】従って、レジスタＲＸｋに含まれる特定の
値がセルｖｋの状態によって有効性を確認された場合に
は、比較回路21と22がそれぞれ、比較信号ＨＩＴk とＨ
ＩＴk+1 を発して、この信号が禁止回路16Ａに送られ
る。冗長行ｋとｋ＋１に付属する無効化インジケータＤ
ｋがイナクティブであるならば、信号ＨＩＴk とＨＩＴ
k+1 はそれぞれ、冗長行ｋとｋ＋１を選択選択するため
の信号ＳＲｋとＳＲｋ＋１である。
【００３３】つまり、主マトリクスの２つの行のアドレ
ス（例えば隣接する行ｉとｉ＋１）の差をインクリメン
テーションの値Ｄとして選択することによって、選択回
路が、主マトリクスの行ｉとｉ＋１の代わりに、冗長行
ｋとｋ＋１をそれぞれ選択することになる。当然、行ｉ
とｉ＋１は、対応する無効化インジケータＤｉとＤｉ＋
１のプログラミングによって、あらかじめ非活動化され
ていることになる。上記に説明したように、２つの（隣
接する）ワードライン間の短絡は、消去前の並列プログ
ラミング動作を必要とする。従って、無効化インジケー
タに反して選択信号の活性化を許可することによって、
この場合に対処するのが適当である。主マトリクスの行
については、この承認は、図に示される禁止回路５の図
にある消去前の並列プログラミング信号ＰｉとＰｉ＋１
によって得られる。
【００３４】冗長行に関しては、消去前の並列プログラ
ミングは、計算手段23を、入力値と同じ値を出力するよ
うに信号Ｐｅで制御可能とすることによって、より簡単
に行うことができる。つまり、信号Ｐｅがアクティブで
ある時、特定の値Ｘｉに等しい現在のアドレスＸが現れ
ることによって、比較信号ＨＩＴk とＨＩＴk+1 が同時
にアクティブにされる。つまり、無効化インジケータＤ
ｋが信号Ｐｅによって非活動化されて、行ｋとｋ＋１
が、同時にアクティブである選択信号ＳＲｋとＳＲk+1
によって同時に選択されよう。当然、数個の行が同時に
選択されるこの可能性は、特に、これらの行が位相幾何
学的に隣接している場合に有用である。なぜならば、離
れたライン間の短絡が起こる確率ははるかに低いからで
ある。
【００３５】上記の述べた具体例は当然限定的なもので
はない。当業者には、本発明の範囲内で多くの変更が可
能である。特に、選択回路は、その他の計算手段とその
他の比較器を設けることによって、さらにいくつかの行
を選択するように変更することができる。さらに、メモ
リに通電がなされた瞬間後の初期設定段階でアクティブ
になされる適切なマルチプレクサを用いて、計算手段を
同一の選択回路または複数の異なる選択回路の複数の比
較器間で共有することも可能である。
【００３６】図５によれば、計算手段は、固定のインク
リメンテーション値を与えるように設計されたワイヤー
ド論理回路より成るインクリメンテーション回路23Ａで
構成されるのが有利である。その場合、この回路23Ａ
は、図に従って信号Ｐｅによって制御されるマルチプレ
クサ23Ａに接続される。
【図面の簡単な説明】
【図１】 冗長要素を有するメモリの全体図である。
【図２】 図１のメモリ行を選択するため手段を示す。
【図３】 フローティングゲートトランジスタを用いた
メモリセルのマトリクスを示す。
【図４】 本発明の選択回路の詳細図である。
【図５】 本発明を実施するための計算手段の具体例を
示す。
【符号の説明】
１ マトリクス １Ａ 主マトリクス １Ｂ 冗長列 １Ｃ 冗長行 ２ 制御回路 ３ ジェネレータ ４ 行デコーダ ５ 禁止回路 ６ 電源／増幅回路 ７ 行再構成回路 ８ 増幅回路 ９ 列デコーダ 10、12 列選択回路 11 列再構成回路 13Ａ、13Ｂ 回路 14 比較器 15 15Ａ デコーダ 16 16Ａ 禁止回路 17 再構成メモリ 18 プログラミング回路 19 アドレスメモリ 20 無効化セル 21 第１の比較器 22 第２の比較器 23 計算手段 23Ａ インクリメンテーション回路 23Ｂ マルチプレクサ ＡＤ−Ｒ アドレスレジスタ ＡＤ 現在のアドレス ＢＬ１、ＢＬ２、・・・、ＢＬｎ ビットライン Ｂo ２進数のデータ要素 Ｄｒ 再構成データ要素 ＤＴｉ−Ｒ 入力データレジスタ ＤＴｏ−Ｒ 出力データレジスタ Ｄ インクリメンテーション値 Ｄｋ 無効化インジケータ ＨＩＴｋ、ＨＩＴｋ＋１ 比較信号 ｉ、ｉ＋１ 主マトリクスの行 ｋ、ｋ＋１ 冗長行 Ｐｒ プログラミング命令 Ｐｉ、Ｐｉ＋１ 並列プログラミング信号 ＲＸｋ レジスタ Ｒ、Ｅ、Ｐ、Ｐｅ 制御信号 ＳＣ１、ＳＣ２、・・・ＳＣｎ 列選択信号 ＳＲ、ＳＲｋ、ＳＲｋ＋１、ＳＲ１、ＳＲｉ、ＳＲｉ＋
１、・・・、ＳＲｎ行選択信号 Ｕｒ、Ｕｐ、Ｖｅ、Ｖｐ 電位 Ｖｐｐ プログラミング電圧 ｖｋ セル ＷＬ ＷＬ１、ＷＬｉ、ＷＬｉ＋１、Ｗｎ ワードライ
ン Ｘ、Ｘｉ 行アドレス Ｙ 列アドレス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−210692（ＪＰ，Ａ) 米国特許5281868（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 16/06

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルの行と列に構成され、少なく
    とも１個の選択回路で選択されるメモリの数個の冗長要
    素（ここで「要素」とは行または列を示す）を備える電
    気的に消去可能でプログラム可能なフラッシュＥＥＰＲ
    ＯＭ型のメモリであって、上記の冗長要素は欠陥セルを
    有する要素を置換するように構成されており、上記の置
    換されるべき要素が、上記要素をアドレスするために使
    用される現在のアドレスの特定の値によってそれぞれ特
    定され、上記特定の値のうちの１つが不揮発性のプログ
    ラム可能な記憶手段に含まれていて、 上記選択回路が、 上記記憶手段に含まれている上記の値に等しい入力値に
    応じて、置換されるべき１つ以上のその他のアドレス値
    を算出するための計算手段と、 上記現在のアドレスと、上記の記憶されている値および
    算出された１つまたは複数のアドレス値とを比較してそ
    の比較より得られる比較信号を与える比較手段とを備
    え、上記比較信号が、付属する冗長要素のための選択信
    号の生成を決定し、上記計算手段が上記入力値と等しい
    値を選択的に出力するよう制御可能であることを特徴と
    するメモリ。
  2. 【請求項２】 上記計算手段が、入力値とインクリメン
    テーション値の合計に等しい値を出力する１つ以上のイ
    ンクリメンテーション回路を備えていることを特徴とす
    る請求項１に記載のメモリ。
  3. 【請求項３】 上記の置換されるべきその他の要素のそ
    れぞれに付属するインクリメンテーション回路を備えて
    いることを特徴とする請求項２に記載のメモリ。
  4. 【請求項４】 上記のインクリメンテーション回路が、
    入力値と固定のインクリメンテーション値との合計を計
    算するように設計された組み合わせ論理回路によって構
    成されていることを特徴とする請求項２または３に記載
    のメモリ。
  5. 【請求項５】 上記選択信号が、位相幾何学的に隣接す
    る冗長行を選択し、上記選択回路が上記選択信号を禁止
    する回路を備えていることを特徴とする請求項１〜４の
    いずれか１項に記載のメモリ。
  6. 【請求項６】 記憶されているそれぞれの値が、プログ
    ラム可能な不揮発性のメモリセルに含まれる無効化イン
    ジケータに連結されており、上記無効化インジケータが
    第１の論理状態にある時には上記選択信号がそれぞれ上
    記の比較信号と同一であり、上記無効化インジケータが
    第２の論理状態である時には、メモリの消去前のプログ
    ラミング動作が実行される場合を除いて上記選択信号が
    禁止され、メモリの消去前のプログラミング動作が実行
    される場合には、上記計算手段が上記入力値と同一の値
    を出力するように制御されることを特徴とする請求項１
    〜５のいずれか１項に記載のメモリ。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2764095B1 (fr) * 1997-05-30 2001-10-12 Sgs Thomson Microelectronics Circuit de memoire avec redondance dynamique
US6141779A (en) * 1998-10-19 2000-10-31 Hewlett-Packard Company Method for automatically programming a redundancy map for a redundant circuit
US6198675B1 (en) * 1998-12-23 2001-03-06 Cray Inc. RAM configurable redundancy
DE19956069A1 (de) * 1999-11-22 2001-05-31 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen und Referenzzellen
JP3893005B2 (ja) * 2000-01-06 2007-03-14 富士通株式会社 不揮発性半導体記憶装置
US6536003B1 (en) * 2000-02-08 2003-03-18 Infineon Technologies Ag Testable read-only memory for data memory redundant logic
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
US6314023B1 (en) * 2000-06-15 2001-11-06 Motorola, Inc. Non-volatile programming elements for redundancy and identification in an integrated circuit
US6671834B1 (en) * 2000-07-18 2003-12-30 Micron Technology, Inc. Memory redundancy with programmable non-volatile control
US6711056B2 (en) * 2001-03-12 2004-03-23 Micron Technology, Inc. Memory with row redundancy
US7162668B2 (en) * 2001-04-19 2007-01-09 Micron Technology, Inc. Memory with element redundancy
US6865702B2 (en) * 2001-04-09 2005-03-08 Micron Technology, Inc. Synchronous flash memory with test code input
US7640465B2 (en) * 2001-04-19 2009-12-29 Micron Technology, Inc. Memory with element redundancy
DE60212332T2 (de) * 2002-04-26 2007-06-06 Stmicroelectronics S.R.L., Agrate Brianza Selbstreparatur-Methode für nicht flüchtige Speicher mit einer Architektur zur Fehlervermeidung sowie nicht flüchtiger Speicher
DE60230592D1 (de) 2002-05-21 2009-02-12 St Microelectronics Srl Selbstreparaturverfahren für nichtflüchtige Speicheranordnung mit Lösch-/Programmierfehlerdetektion, und nichtflüchtige Speicheranordnung dafür
KR100460993B1 (ko) * 2002-12-27 2004-12-09 주식회사 하이닉스반도체 워드라인 리페어가 가능한 플래시 메모리 소자
US7061815B2 (en) * 2003-08-05 2006-06-13 Stmicroelectronics Pvt. Ltd. Semiconductor memory device providing redundancy
JP4062247B2 (ja) * 2003-12-11 2008-03-19 ソニー株式会社 半導体記憶装置
US7836364B1 (en) * 2006-05-30 2010-11-16 Marvell International Ltd. Circuits, architectures, apparatuses, systems, methods, algorithms, software and firmware for using reserved cells to indicate defect positions
US9330783B1 (en) 2014-12-17 2016-05-03 Apple Inc. Identifying word-line-to-substrate and word-line-to-word-line short-circuit events in a memory block
US9390809B1 (en) 2015-02-10 2016-07-12 Apple Inc. Data storage in a memory block following WL-WL short
US9529663B1 (en) 2015-12-20 2016-12-27 Apple Inc. Detection and localization of failures in 3D NAND flash memory
US9996417B2 (en) 2016-04-12 2018-06-12 Apple Inc. Data recovery in memory having multiple failure modes
US10762967B2 (en) 2018-06-28 2020-09-01 Apple Inc. Recovering from failure in programming a nonvolatile memory
US10755787B2 (en) 2018-06-28 2020-08-25 Apple Inc. Efficient post programming verification in a nonvolatile memory
US10936455B2 (en) 2019-02-11 2021-03-02 Apple Inc. Recovery of data failing due to impairment whose severity depends on bit-significance value
US10915394B1 (en) 2019-09-22 2021-02-09 Apple Inc. Schemes for protecting data in NVM device using small storage footprint
US11550657B1 (en) 2021-09-01 2023-01-10 Apple Inc. Efficient programming schemes in a nonvolatile memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281868A (en) 1992-08-18 1994-01-25 Micron Technology, Inc. Memory redundancy addressing circuit for adjacent columns in a memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
JPH02146195A (ja) * 1988-11-28 1990-06-05 Nec Corp 半導体記憶装置
JP2540201B2 (ja) * 1989-02-10 1996-10-02 富士通株式会社 半導体記憶装置
EP0383452B1 (en) * 1989-01-31 1996-12-11 Fujitsu Limited Semiconductor memory device having means for replacing defective memory cells
US5233559A (en) * 1991-02-11 1993-08-03 Intel Corporation Row redundancy for flash memories

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281868A (en) 1992-08-18 1994-01-25 Micron Technology, Inc. Memory redundancy addressing circuit for adjacent columns in a memory

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