JP2003077290A - フラッシュメモリ装置における欠陥メモリセルを置換させる冗長回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 欠陥のタイプに基づいて非揮発性メモリ装置
における欠陥性メモリセルを置換させる技術を提供す
る。 【解決手段】 フラッシュメモリ装置におけるフラッシ
ュメモリセルの欠陥列を置換させる回路は、複数組の格
納要素を有しており、各組の格納要素は、メモリセルか
らなる単一のアドレスされた列が置換されるべきである
こと又はメイン列線及びそれと関連するメモリセルから
なる通常の列が置換されるべきであることを表わすこと
が可能である。メイン列線及びそれと関連する通常の列
が１組の格納要素によって置換するために識別されてい
る場合には、その組は、更に、該通常の列が単一のブロ
ックか又は複数個のブロックにおける通常の列であるか
否かを表わす。該１組の格納要素内に格納されている情
報に基づいて、冗長回路がメモリアクセス動作期間中に
置換動作を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非揮発性メモリ装置
用の冗長技術に関するものであって、更に詳細には、欠
陥のタイプに基づいて非揮発性メモリ装置における欠陥
メモリセルを置換させる回路及び方法に関するものであ
る。

【０００２】

【従来の技術】最初の非揮発性メモリは電気的にプログ
ラム可能即ち書込可能リードオンリメモリ（ＥＰＲＯ
Ｍ）であった。これらのメモリにおいては、メモリセル
はフローティングゲートトランジスタを有しており、そ
れはホットキャリア効果を使用してプログラム可能即ち
書込可能である。ＥＰＲＯＭメモリセルのプログラミン
グ即ち書込は、制御ゲートとソースとの間に高い電位差
（約２０Ｖ、この値は所望のプログラミング速度に従っ
て異なる）の存在下においてフローティングゲートトラ
ンジスタのドレインとソースとの間に電位差を印加させ
ることを包含している。これらの電位差のうちの第一の
ものの印加はチャンネル内に電子の流れを発生させる電
界を発生させる。これらの電子はチャンネルの原子と衝
突し、新たな自由電子を出現させる。これらの電子は非
常に高いエネルギ（従って、「ホットキャリア」と呼ば
れる）を有している。フローティングゲートトランジス
タの制御ゲートとソースとの間の高い電位差はフローテ
ィングゲートと基板との間に強い電界を発生し、その効
果は、これらの電子のうちの幾つかがフローティングゲ
ート内に注入され、従ってメモリセルを「プログラムさ
れた」即ち書込まれた状態として知られる状態にさせ
る。

【０００３】メモリセルのプログラミング即ち書込がフ
ローティングゲートトランジスタの制御ゲートとドレイ
ンの両方に電圧を印加することが必要とであるという事
実は、他のメモリセルをプログラミングすることなしに
１個の特定のメモリセルをプログラム即ち書込を行うた
めに選択トランジスタを使用することの必要性を取除い
ている。このことはシリコン面積を比較的小さくさせ且
つ集積度の向上に貢献する。一方、メモリの全てのメモ
リセルの消去がメモリセルを紫外線に照射させることに
よって実質的に同時的に行われる。

【０００４】ＥＰＲＯＭメモリセルを個別的に消去する
ことの必要性に対処するために、電気的に消去可能プロ
グラム可能リードオンリメモリ（ＥＥＰＲＯＭ）が開発
された。これらのメモリはトンネル効果（即ち、ファウ
ラーノルトハイム効果）によって電気的にプログラム可
能及び消去可能である。そのメモリセルは、ドレインが
選択トランジスタによってビット線へ接続されているフ
ローティングゲートトランジスタを有している。選択ト
ランジスタのゲートはワード線へ接続している。フロー
ティングゲートトランジスタのゲートはバイアストラン
ジスタによって制御される。通常、フローティングゲー
トトランジスタのソースは接地等の基準電位へ接続して
いる。これらのフローティングゲートトランジスタは、
基板とフローティングゲートとの間に酸化物層を有して
おり、それはトンネル効果によって電荷の転送を可能と
させるために非常に薄いものである。ＥＰＲＯＭと比較
してＥＥＰＲＯＭの利点は、各メモリセルが他のＥＥＰ
ＲＯＭセルとは独立的にプログラム可能であり且つ消去
可能であるということである。その場合のトレードオフ
即ち利益衡量は、必要とされるシリコンの表面積が一層
大きく、従って集積度が低下するということである。

【０００５】３番目のタイプのメモリは最近ポピュラー
になっている。このタイプのメモリはフラッシュＥＰＲ
ＯＭであり、ＥＰＲＯＭの比較的高い集積度をＥＥＰＲ
ＯＭのプログラミング及び消去の容易性と結合させてい
る。フラッシュメモリセルは、ＥＰＲＯＭセルがプログ
ラム即ち書込まれるのと同一の態様でホットキャリア効
果を使用して個別的にプログラムすることが可能であ
る。フラッシュメモリセルは、又、トンネル効果によっ
て電気的に消去可能である。フラッシュＥＰＲＯＭメモ
リのメモリセルは、その厚さがＥＥＰＲＯＭフローティ
ングゲートトランジスタの酸化物の厚さよりも一層大き
いがＥＰＲＯＭフローティングゲートトランジスタの酸
化物層厚さよりも一層小さい酸化物層を具備するフロー
ティングゲートトランジスタを有している。その結果、
フラッシュメモリセルはトンネル効果によって消去する
ことが可能である。消去の場合に、高い負の電位差がフ
ローティングゲートトランジスタの制御ゲートとソース
との間に形成され、ドレインを高インピーダンス状態と
させるか又は接地電位へ接続させ、従ってフローティン
グゲートから電子を除去する傾向を有する高い電界が形
成される。

【０００６】図１を参照すると、フラッシュＥＰＲＯＭ
装置（以後フラッシュメモリ装置と呼称する）は、典型
的に、フラッシュメモリセルからなる行及び列の形態に
配列されたフラッシュメモリセルからなる少なくとも１
個のアレイＡを有している。アレイＡは、典型的に、ブ
ロックＢに区画化されており、その各々は、更に、セク
ターＳに分割されている。メモリセルからなる各列は別
個の局所的列線へ結合されている。アレイＡは典型的
に、複数個のメイン列線を有している。複数個の局所的
列線は各メイン列線へ選択的に接続される。各局所的列
線はメモリセルからなる別個の列線へ接続されている。
メモリセルからなる列及び局所的列線をセクターに分割
させることは、メモリセルからなるセクターに関して消
去動作を実施させることを可能とする。メイン列線は、
又、局所的列線上に表われる信号を認知可能な時間遅れ
又は信号劣化なしでアレイＡの周辺部で経路付けするた
めに使用される。フラッシュメモリ装置において局所的
列線及びメイン列線を使用することは公知である。

【０００７】行デコーダーＲ及び列デコーダーＣは、フ
ラッシュメモリ装置へ印加された外部的に発生されたア
ドレスの値に基づいてメモリセルからなる単一の行と少
なくとも１つの列とを選択するために使用される。セン
スアンプＳＡがメイン列線へ結合されており、アドレス
されたフラッシュメモリセル内に格納されているデータ
値に対応するアドレスされた列線上の電圧レベルを増幅
させる。アレイＡ、センスアンプＳＡの行及び列デコー
ダーの特定の実現例は公知でありその詳細な説明は割愛
する。

【０００８】冗長技術は、製造歩留まりを改善させるた
めに欠陥を有するメモリセルからなる列をメモリセルか
らなる冗長列と置換させるためにフラッシュメモリ装置
において以前から使用されている。冗長列ＲＣは各ブロ
ックＢ内において又はそれに隣接して配設されている。
各ブロックＢは、図１に示したように、冗長列ＲＣの別
個の組を有している。冗長列ＲＣは、その冗長列ＲＣと
関連するブロックＢ内の欠陥を有するフラッシュメモリ
セルからなる列（即ち欠陥列）を置換させるべく適合さ
れている。メモリセルからなる二次的アレイ内に維持す
ることが可能な非揮発性格納コンポーネントＳＣが、冗
長列ＲＣが欠陥列を置換するために使用されるか否かを
識別するために使用される。

【０００９】１つの既存のフラッシュメモリ構成におい
ては、メモリセルからなる欠陥性の通常の列がメモリセ
ルからなる冗長列で個別的に置換される。単一の格納コ
ンポーネントＳＣが個別的な冗長列ＲＣと関連してい
る。各格納コンポーネントＳＣは、メモリアクセス動作
期間中に列の置換を可能とさせるイネーブルビットと共
に、関連する冗長列ＲＣが置換させる欠陥列の列アドレ
スを格納することが可能である。このタイプの既存のフ
ラッシュメモリ装置は、それにより、フラッシュメモリ
アレイＡ内の欠陥列を冗長メモリセルからなる冗長列と
個別的に置換させることが可能である。この既存の冗長
技術はアレイＡにおいて発生するランダムな障害を解消
する上で効率的なものであるが、その中の障害のクラス
ターを解消する上でそれ程効率的なものではない。

【００１０】別の既存のフラッシュメモリ構成において
は、メイン列線及びそれと関連するメモリセルからなる
列がセット（組）として置換される。特に、格納コンポ
ーネントはメモリアクセス動作期間中に置換を可能とさ
せるイネーブルビットと共に、単一のブロック内におい
て置換を行うためのメイン列線及びそれと関連するメモ
リセルからなる列を識別することが可能である。このタ
イプの既存フラッシュメモリ装置は、セット内即ち１組
の欠陥列を冗長メモリセルからなる１組の冗長列ＲＣと
置換させることを可能とする。この既存の冗長技術はア
レイＡ内に表われる障害のクラスターを解消する上でよ
り効率的であるが、アレイＡ内のランダムな障害を取扱
う上で余り効率的なものではない。上述した既存のフラ
ッシュメモリ構成は、両方共、各場合における格納コン
ポーネントＳＣがあるタイプの欠陥を効率的に解消する
ためにのみ使用可能であるという点において比較的柔軟
性に欠けるものである。

【００１１】上述した冗長技術の各々が異なるタイプの
欠陥を効率的に置換させる上で制限されているというこ
とに加えて、上述した既存のフラッシュメモリ装置のメ
モリセルからなる欠陥列を置換させる能力は欠陥列の数
が増加するに従って制限される。この置換能力の低下
は、部分的には、単一のワードにおいて使用することが
可能な冗長列の最大数が冗長列ＲＣのセンスアンプ動作
のために使用されるセンスアンプＳＡＲの数と等しいと
いう事実に起因している。この置換能力の減少は、更
に、任意のブロックＢにおいて置換することが可能な欠
陥列の最大数がブロックＢにおける冗長列ＲＣの数と等
しいという事実にも起因している。

【００１２】以上のように、フラッシュメモリ装置にお
いて欠陥列をより効率的に置換させることが可能な技術
が提供することが必要とされている。

【００１３】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、非揮発性メモリ装置の改良した冗長技術を
提供することを目的とする。本発明の別の目的とすると
ころは、欠陥のタイプに基づいてい非揮発性メモリ装置
における欠陥メモリセルを置換させる回路及び方法を提
供することである。

【００１４】

【課題を解決するための手段】本発明はフラッシュメモ
リ装置における従来技術の欠点を解消しており且つ冗長
回路の修復可能性（確率）を改善させたフラッシュメモ
リ装置を提供している。本発明の第一の例示的実施例に
よれば、フラッシュメモリ装置は二次的格納要素のセッ
ト（組）を有しており、その各々はメモリセルからなる
ブロックにおける単一の冗長列又はメイン列線と硬直的
に関連されているものではない。その代わりに、各組の
二次的格納要素は１つの列又はそのうちの少なくとも１
つのグループを置換させるために識別することが可能で
ある。このように、二次的格納要素のセット即ち組の数
は冗長列／メイン列線の数に固定されているものではな
く、その代わりに、置換することが所望される置換最大
数に基づいている。その結果、修復可能性（確率）が向
上される。

【００１５】各セット即ち組の格納要素はメモリセルか
らなるブロック内のメイン列線及びメモリセルからなる
通常の（即ち、非冗長）列のいずれかが欠陥であるとし
て識別する情報を格納することが可能である。本フラッ
シュメモリ装置は、更に、メモリ読取動作期間中に、ブ
ロック内のメモリセルからなる通常の列及びそれに結合
されているメモリセルからなる対応する通常の列と共に
メイン列線のいずれかを、１組の格納要素内に格納され
ている情報に基づいて選択的に置換させるための冗長回
路を有している。

【００１６】それに加えて又は代替的に、各組の格納要
素は、メイン列線及びそれと関連するメモリセルからな
る通常の列を置換することを識別し、且つ識別されたメ
モリセルからなる通常の列が単一のブロック内又は複数
個のブロックにおける通常の列であるか否かを識別する
情報を格納することが可能である。該冗長回路は該組の
格納要素と共同して、メモリ読取動作期間中に、識別さ
れたメイン列線及び識別されたそれと関連する通常の列
を少なくとも１組の格納要素内に格納されている情報に
基づいて選択的に置換させる。

【００１７】例示的なフラッシュメモリ装置は、行及び
列の形態に配列されており且つメモリセルからなる各ブ
ロックがメモリセルからなる複数個の冗長列を包含する
ようにブロック毎にグループ化されたメモリセルからな
る複数個のセクターに区画化されているメモリセルから
なる少なくとも１個のアレイを有している。アドレスデ
コード回路が外部的に発生されたアドレスを受取り且つ
該外部的に発生されたアドレスに対応してメモリセルか
らなる１つの行及び少なくとも１つの列を選択する。該
例示的フラッシュメモリ装置は、更に、その中に二次的
格納要素からなる複数個の組が位置されている二次的メ
モリアレイを有している。冗長回路が各組の二次的格納
要素を検査し、メモリセルからなる冗長列を選択し、且
つ二次的メモリアレイにおける１組の二次的格納要素が
アドレスされた列が欠陥性であることを識別することの
肯定的決定により、アドレスされた列をメモリセルから
なる選択された冗長列で置換させる。二次的メモリアレ
イ内の１組の二次的格納要素がアドレスされた通常の列
及びメイン列線と関連するブロック内のその他の通常の
列が欠陥性であるとして識別する肯定的決定により、冗
長回路は冗長列と関連するメイン列線を選択する。その
後に、冗長回路は該メイン列線及びそれと関連する欠陥
列線を選択したメイン列及び冗長列で置換させる。

【００１８】

【発明の実施の形態】図２を参照すると、本発明の例示
的実施例に基づく非揮発性メモリ装置１が示されてい
る。非揮発性メモリ装置１は、事実上、任意のタイプの
非揮発性メモリ装置とすることが可能であるが、説明の
便宜上、以下においては、非揮発性メモリ装置１をバイ
レベルフラッシュメモリ装置として説明する。

【００１９】一般的には、フラッシュメモリ装置１は欠
陥を有するメモリセル２０からなる列を効率的に置換さ
せるための冗長回路を有している。フラッシュメモリ装
置１はメモリセル２０からなる１個又はそれ以上のアレ
イ又はバンク２を有している。メモリセル２０からなる
各アレイ２はメモリセル２０からなる行及び列１６の形
態に配列させることが可能である。本発明の例示的実施
例によれば、各アレイ２はメモリセル２０からなるセク
ター３に区画化されており、複数個のセクター３がメモ
リセル２０からなる１個又はそれ以上のブロック３０に
グループ化されている。メモリセル２０からなる各ブロ
ック３０は冗長メモリセル２０からなる複数個の冗長列
４を包含することが可能である。冗長メモリセル２０か
らなる各冗長列４は以下に詳細に説明するように、冗長
列４が配設されているブロック３０内のメモリセル２０
の複数個の通常（即ち、非冗長）列１６のいずれかを置
換させることが可能である。アレイ２は図２においては
１個又はそれ以上のブロック３０を形成することが可能
なメモリセル２０からなる２個又はそれ以上のセクター
３に分割されているものとして示しているが、アレイ２
はメモリセル２０からなる２個を超えたセクター３及び
ブロック３０に分割することが可能であることを理解す
べきである。

【００２０】アレイ２は図２においては説明の便宜上メ
モリセル２０が比較的まばらに設けられているものとし
て示してある。然しながら、アレイ２は、上述した如く
メモリセル２０からなる行及び列の形態に配列されてメ
モリセル２０で実質的に全体的に設けられていることを
理解すべきである。

【００２１】１つのブロックの各セクター３内におい
て、局所的列線５がメモリセルからなる別個の通常の列
１６又は冗長列４へ接続させることが可能である。更
に、アレイ２は複数個のメイン列線５０を有しており、
それらはアレイ２の片側、例えば上側から実質的にその
反対側ヘ延在している。メモリセルからなる列１６はセ
クターレベルでのメモリセル２０の消去動作を可能とさ
せるためにセクター３内に配設されているので、メイン
列線５０はアドレスされたメモリセルをアレイ２の周辺
部へ経路付けするために使用される。各メイン列線５０
は、任意の関連する列線５（及びそれに対応するメモリ
セルからなる列）をメモリアクセス動作期間中にメイン
列線５０へ接続させることが可能であるように複数個の
列線５へ結合されている。

【００２２】同一のブロックの異なるセクター３におい
てそれらの夫々のセクター３内の同一のアドレスを有し
ている局所的な列１６は単一の冗長列４によって置換さ
れる。

【００２３】メモリセル２０からなる各ブロックの冗長
列４は、所定の置換手法に従ってメモリセル２０からな
る欠陥性の通常の列１６を置換すべく適合されている。
たとえば、１つのブロックにおける通常の列１６及び冗
長列４の両方が、各々、１つ又はそれ以上のセット
（組）に分割されており、各組の冗長列４は個別的な組
の通常の列における列１６を置換することが可能であ
る。１つのブロックにおける１組の列の欠陥性の通常の
列１６を選択的に置換させる１組の冗長列のうちの特定
の冗長列４は、欠陥性の通常の列１６の列アドレスに基
づくものとすることが可能である。特に、置換されるべ
き列の列アドレスの一部を使用して、列置換において使
用すべき対応する組の冗長列４における特定の冗長列４
を識別する。このように、置換すべき通常の与えられた
列１６に対して、置換において選択的に使用することが
可能な冗長列４を実質的に迅速に且つ簡単に決定するこ
とが可能である。

【００２４】フラッシュメモリ装置１は、更に、行デコ
ード回路７を有することが可能であり、それは外部的に
発生されたアドレス又はその一部を受取り且つセクター
３におけるメモリセル２０からなる１つの行を選択及び
／又は活性化させる。特に、外部的に発生したアドレス
に対応するメモリセル２０からなる行は、列線５へ選択
されることによって選択及び／又は活性化される。行デ
コード回路７は、例えば、外部的に発生されたアドレス
を受取ることに応答して、外部的に発生されたアドレス
に対応する単一の行線６をその行における各メモリセル
を活性化させるために第一電圧レベルへ駆動し、一方残
りの行線６を残りの行内におけるメモリセル２０を不活
性化させるための別の電圧レベルへ駆動する論理を有す
ることが可能である。行デコード回路７は当該技術分野
において公知の如くブール論理ゲートで実現することが
可能である。

【００２５】更に、フラッシュメモリ装置１は列デコー
ド回路８を有することが可能であり、それは外部的に発
生されたアドレスを受取り且つその外部的に発生された
アドレスに対応する１つ又はそれ以上の列１６を選択す
る。列デコード回路８は、例えば、受取ったアドレスに
基づいて、アドレスされた列１６と関連する列線５を対
応するメイン列線５０へ接続し且つこのようなメイン列
線５０を選択するためにアレイ２内の各列線へ接続され
ているマルチプレクス回路として実現することが可能で
ある。このように、アドレスされたメモリセル２０から
のデータ値を有しておりアドレスされた列１６と関連す
る局所的列線５は後の増幅のために外部的にアレイ２へ
供給される。列デコード回路８は、上述した如くアドレ
スされた列１６と関連する１つ又はそれ以上の局所的列
線５を選択するためのデコード回路８ａ、及び冗長メモ
リセル２０からなる冗長列４と関連している１つ又はそ
れ以上の列線５を選択するための冗長デコード回路８ｂ
を有することが可能である。列デコード回路８ｂは１つ
又はそれ以上の冗長列４のうちの列線５を冗長メイン列
線５０へ接続させ、従って選択された冗長メモリセル２
０からのデータ値は後の増幅のために外部的にアレイ２
へ供給される。

【００２６】メモリ読取動作期間中、アドレスされたメ
モリセル２０は、上述した如く、それに対応するメイン
列線５０へ接続される。典型的に、アドレスされたメモ
リセル２０のそれらの対応するメイン列線５０への接続
の結果、メイン列線５０は２つの電圧レベルのうちの一
方の電圧レベルとなる。フラッシュメモリ装置１はセン
スアンプ９を有することが可能であり、該センスアンプ
はアドレスされたメモリセル２０内に格納されているデ
ータに対応するメイン列線５０上の電圧レベルを検知し
且つセンスアンプ９の出力信号をアレイ２外部の回路に
よってより容易に解釈され又はその他の態様で処理され
る電圧レベルへ駆動する。センスアンプ９は、通常の列
１６のメイン列線５０へ結合されているセンスアンプ９
ａと、冗長列４のメイン列線５へ結合されているセンス
アンプ９ｂとを有することが可能である。

【００２７】フラッシュメモリ装置１はデータ入力／出
力（Ｉ／Ｏ）回路１３を有することが可能であり、それ
は、通常、アドレスされたメモリセル２０をフラッシュ
メモリ装置１の外部Ｉ／Ｏデータピン１４へ結合させ
る。図２に示したように、データＩ／Ｏ回路１３はセン
スアンプ９の出力へ結合される。フラッシュメモリ装置
１は、又、外部的に発生された入力制御信号を受取り且
つメモリアクセス動作を実施するためにフラッシュメモ
リ装置１の種々のコンポーネント（行デコード回路７、
列デコード回路８、センスアンプ９、データＩ／Ｏ回路
１３等）を制御するための制御回路１５を有することが
可能である。

【００２８】通常、フラッシュメモリ装置１は、メモリ
セル２０からなる個別的な通常の列１６、ブロック内の
メイン列線５０と関連している通常の列１６のグルー
プ、およびメイン列線５０と関連している全てのブロッ
ク内の通常の列１６のグループを選択的に置換させるべ
く適合されている。このように、フラッシュメモリ装置
１は局所的列線５及びメイン列線５０と関連するアレイ
２内に存在するランダムな欠陥及びそのクラスター（集
まり）を効率的に解消することが可能である。

【００２９】フラッシュメモリ装置１は、アレイ２にお
いて発生する列置換の記録を維持するためにメモリセル
からなる二次的アレイ１０を有することが可能である。
二次的アレイ１０はフラッシュメモリセル又はその他の
非揮発性メモリセル／データ記憶回路を有することが可
能である。二次的アレイ１０のメモリセルは、メモリセ
ルからなるセット（組）１１の形態に構成することが可
能である。本発明の例示的実施例によれば、二次的アレ
イ１０におけるメモリセルからなる各セット（組）１１
は、メモリセル２０からなるいずれかの欠陥性の通常の
列１６又はその任意のグループを置換のために識別する
ことが可能である。換言すると、二次的アレイ１０にお
ける各組１１のメモリセルは、欠陥性の通常の列１６を
置換させるために冗長メモリセル２０からなる唯一の冗
長列４と硬直的に関連しているものではない。更に、二
次的アレイ１０におけるメモリセルからなる各組１１は
通常の列１６の欠陥性のグループを置換させるために冗
長メモリセル２０からなる通常の列４の１つのグループ
のみに硬直的に関連しているものではない。二次的アレ
イ１０におけるメモリセルからなる組１１と冗長メモリ
セル２０からなる冗長列４又はグループとの間に１対１
の対応は存在していない。二次的アレイ１０は、例え
ば、アレイ２に隣接して配設することが可能である。然
しながら、二次的アレイ１０はアレイ２の一部とするこ
とも可能であることを理解すべきである。

【００３０】いずれかのブロックにおけるいずれかの個
別的な列１６が欠陥を有するものとして識別することが
可能であるために、二次的アレイ１０内のメモリセルか
らなる各組（セット）１１は欠陥列１６が位置している
ブロックを識別するためにブロックアドレスのみならず
欠陥列１６の列アドレスを格納するのに充分な数のメモ
リセルを包含している。各組１１は欠陥列１６の列アド
レスを格納することが可能なメモリセルからなる第一サ
ブセット１１ａと、欠陥列１６が位置しているブロック
のブロックアドレスを格納することが可能なメモリセル
からなる第二サブセット１１ｂを有している。メモリセ
ルからなる第三サブセット１１ｃは、その組１１がメモ
リセル２０からなるアレイ２における欠陥列１６に関連
する情報を格納するためにプログラムされたか否かを表
わす。この第三のサブセット１１ｃは、メモリセル２０
からなる欠陥性の通常の列１６をメモリアクセス動作期
間中に冗長メモリセル２０からなる冗長列４と置換させ
ることを可能とするために使用することが可能である。

【００３１】メイン列線５０と関連するアドレスされた
ブロックにおけるメモリセル２０からなる通常の列１６
からなるいずれかのグループに対する置換を選択的に識
別することが可能であるために、二次的アレイ１０内の
メモリセルからなる各組１１は、更に、組１１が単一の
通常の列１６又は単一のメイン列線５０へ結合されてい
る通常の列１６からなるグループの置換に対応するか否
かを表わす第四サブセット１１ｄを包含することが可能
である。グループ１１のサブセット１１ｄは、例えば、
単一データビットを格納することが可能な単一メモリセ
ルとすることが可能である。１つのブロックにおける通
常の列１６からなる１つのグループの置換は、例えば、
メモリセル２０からなる該ブロック内の欠陥のクラスタ
ー即ち集まりの存在下において実施することが可能であ
る。

【００３２】メイン列線５０と関連するメモリセル２０
からなる列１６のグループの全てを置換のために選択的
に識別することが可能であるようにするために、二次的
アレイ１０内のメモリセルからなる各セット（組）１１
は第五サブセット１１ｅを有することが可能であり、そ
れは組１１によって置換のために識別されたメイン列線
５０と関連する通常の列１６が単一のブロック（即ち、
通常の列１６からなる単一のグループ）におけるか又は
メイン列線５０へ結合されている通常の列１６を具備す
る各ブロック（即ち、通常の列１６からなる複数個のグ
ループ）における通常の列１６であるか否かを表わす。
このように、フラッシュメモリ装置１はメイン列線５と
関連する通常の列１６のいくつか又は全てを置換させる
ことが可能である。メイン列線５０と関連している列１
６の全ての置換は、例えば、１本の局所的列線５を１本
のメイン列線５０と短絡させるか又はメイン列線５０全
部を短絡させる欠陥のクラスターが存在する場合に選択
することが可能である。５番目のサブセット１１ｅ内に
格納されている値は、アドレスされたメイン列線５（及
びそれに対応する通常の列１６）が全体的に又は１個の
単一ブロックに関してのみ置換されるか否かを決定する
ものとして理解することが可能である。

【００３３】フラッシュメモリ装置１は、更に、各セン
スアンプ９の出力を受取り且つ欠陥列１６と関連する１
個又はそれ以上のセンスアンプ９ａの出力を冗長列４と
関連する１個又はそれ以上のセンスアンプ９ｂの出力と
選択的に置換させるべく結合されている冗長デコード回
路１８を有することが可能である。冗長デコード回路１
８は、例えば、１個またはそれ以上のセンスアンプ９ａ
の出力を１個又はそれ以上のセンスアンプ９ｂの出力と
選択的に置換させるためにマルチプレクス回路で実現す
ることが可能である。冗長デコード回路１８はセンスア
ンプ９ａの出力を二次的アレイ１０の内容に基づいてセ
ンスアンプ９ｂの出力と置換させる。

【００３４】冗長デコード回路１８は、メモリ読取動作
のタイミングを最小とさせ及び／又はメモリ読取動作の
タイミングを許容可能な限界内に維持するために、１個
又はそれ以上のセンスアンプ９ａの出力を１個又はそれ
以上のセンスアンプ９ｂの出力と置換させる構成とされ
ている。然しながら、理解されるように、冗長デコード
回路１８は列デコード回路８とセンスアンプ９との間に
実現することが可能であり及び／又はそうでない場合に
は列デコード回路８の一部とすることが可能である。こ
の変形実現例においては、冗長デコード回路１８は１個
又はそれ以上の欠陥性の通常の列１６と関連する１個又
はそれ以上の列線５をメモリセルからなる１個又はそれ
以上の冗長列４と関連する１個又はそれ以上の列線５と
選択的に置換させる。冗長デコード回路１８の出力は、
この場合には、センスアンプ９の入力へ結合される。い
ずれの実現例においても、正味の効果は、メモリセルか
らなる欠陥性の列１６が二次的アレイ１０の内容に基づ
いてメモリセルからなる冗長列４と置換されることであ
る。

【００３５】フラッシュメモリ装置１は、更に、通常、
二次的アレイ１０の内容に基づいてメモリアクセス動作
期間中に欠陥性の通常の列１６の置換を実施するための
冗長制御回路１２を有することが可能である。特に、冗
長制御回路１２はメモリアクセス動作期間中に二次的ア
レイ１０内のメモリセルからなる各組１１を検査して、
通常の列１６又はそのグループが組１１によって置換の
ために識別されているか否かを判別する。この検査に応
答して、冗長制御回路１２は１個又はそれ以上の通常の
列１６の置換を開始する。上述したように、その置換は
単一の通常の列１６か又はメイン列線５０と関連する列
１６からなる１つ又はそれ以上のグループとすることが
可能である。

【００３６】この検査動作及び置換動作を実施する場合
に、冗長制御回路１２及び二次的アレイ１０は連想記憶
メモリ（ＣＡＭ）を形成するか、又はそうでない場合に
はＣＡＭ型の動作を実施するものとして理解することが
可能である。

【００３７】メモリ読取動作を実施する場合におけるフ
ラッシュメモリ装置１の動作について図３を参照して説
明する。初期的に、ステップ４０においてフラッシュメ
モリ装置１が欠陥についてのテストが行われる。列の置
換を必要とするいずれかの発見された欠陥がステップ４
１において二次的アレイ１０内に記憶される。ランダム
な欠陥が発生された場合には、列アドレス及び対応する
通常の列線１６のブロックアドレスが二次的アレイ１０
における格納要素からなるいずれかの組１１のサブセッ
ト１１ａ及び１１ｂ内に夫々格納される。更に、例えば
論理１等の値がサブセット１１ｃ内に格納されて組１１
は列置換情報を得ていることを表わす。組１１のサブセ
ット１１ｄは例えば論理１等の値に設定されて、個別的
な通常の列１６が置換されることを表わす。この時点に
おいて、組１１は、メモリ読み取り動作期間中にメモリ
セル２０からなる単一の通常の列１６の選択的置換を容
易なものとさせるために完全にプログラムされる。

【００３８】１つのブロックにおける欠陥のクラスター
即ち集まりが発見された場合には、セクター３内の通常
の列１６（メイン列線５０）に対応する列アドレス（及
び／又はメイン列線５０）及びブロックアドレスが二次
的アレイ１０におけるいずれかの組１１のサブセット１
１ａ及び１１ｂ内に夫々格納される。サブセット１１ｃ
は例えば論理１等の値でロードされて、組１１は列置換
情報を獲得していることを表わす。サブセット１１ｄは
例えば論理０等の値に設定され、通常の列１６からなる
少なくとも１つのグループがメモリセル２０からなる単
一の列１６の代わりに置換されるべきであることを表わ
す。欠陥のクラスターが、主に、単一のブロックにおけ
る通常の列１６に影響を与える場合には、例えば論理０
等の値が選択された組１１のサブセット１１ｅ内に格納
され、単一のブロック（サブセット１１ｄによって識別
される）におけるメイン列線５０と関連する通常の列１
６の全てが置換されるべきであることを表わす。この時
点において、組１１はメモリ読取動作期間中に単一のブ
ロックにおける通常の列１６（及びそれらに対応するメ
イン列線５０）のグループの置換を容易とさせるために
完全にプログラムされる。

【００３９】単一のメイン列線５０と関連する通常の列
１６からなるいずれかのグループを使用することの能力
に影響を与える欠陥のクラスターが発見された場合に
は、その欠陥性のクラスターによって影響される単一の
メイン列線５０に対応する列アドレスが二次的アレイ１
０におけるいずれかの組１１のサブセット１１ａ内に格
納される。その影響されるメイン列線５０の列アドレス
は、勿論、サブセット１１ａにおける格納要素のうちの
一部のみを使用することによって識別することが可能で
ある。サブセット１１ｃが、例えば論理１等の値でロー
ドされて、組１１が列置換情報を獲得していることを表
わす。サブセット１１ｄは例えば論理０等の値へ設定さ
れて、通常の列１６からなる少なくとも１つのグループ
がメモリセル２０からなる単一の列１６の代わりに置換
されるべきであることを表わす。欠陥のクラスターは１
個を超えるブロックにおけるメイン列線５０と関連する
列１６の使用に影響を与えるので、例えば論理１等の値
が選択された組１１のサブセット１１ｅ内に格納され、
メイン列線５０（サブセット１１ａにおいて識別され
る）及びそれと関連する通常の列１６の全てが置換され
るべきであることを表わす。この時点において、メモリ
読取動作期間中にアドレスされたメイン列線５０と関連
する通常の列１６の全ての置換を容易なものとさせるた
めに選択された組１１は完全にプログラムされる。

【００４０】理解されるように、ステップ４０及び４１
はフラッシュメモリ装置１をユーザへ配送する前に製造
業者によって実施することが可能である。

【００４１】メモリ読取動作は、その後に、外部的に発
生されたアドレス及び入力制御信号をフラッシュメモリ
装置１へ印加することによってステップ４２において開
始される。これらの入力信号を受取ると、行デコード回
路７はメモリセルアレイ２におけるメモリセル２０から
なる１つの行を選択し、且つ列デコード回路８はセンス
アンプ９ａへ接続させるためのアドレスされた列１６と
関連する列線５を選択する。

【００４２】ほぼこれと同時に、冗長制御回路１２は、
ステップ４４において、二次的アレイ１０の内容を検査
して二次的アレイ１０がアドレスされた列１６のうちの
いずれかが欠陥性であるとして識別するか否かを判別す
る。二次的アレイ２内のメモリセルからなるいずれかの
グループ１１が、その中に、アドレスされた列１６のみ
が置換されるべきであることの表示のみならずアドレス
された列１６に対応するブロックアドレス及び列アドレ
スも格納している場合には、冗長制御回路１２が、ステ
ップ４５において、グループ１１によって識別されるド
レスされた欠陥列１６を置換すべき特定の冗長列４を決
定する。この決定は、例えば、部分的に、欠陥列１６に
対応する列アドレスに基づくことが可能である。特定の
冗長列４が識別されると、冗長制御回路１２が、ステッ
プ４６において、冗長デコード回路１８を制御し、欠陥
のないアドレスされた列１６と関連するセンスアンプ９
ａの出力が、ステップ４５期間中に識別された特定の冗
長列４と関連するセンスアンプ９ｂの出力と共に、デー
タＩ／Ｏ回路１３へ接続される。換言すると、二次的ア
レイ２によって識別された特定の冗長列４がステップ４
５において対応する欠陥列１６を置換させるように制御
回路１０が冗長デコード回路１８を制御する。その後
に、冗長デコード回路１８の出力はデータＩ／Ｏ回路１
３に対して使用可能とされ、従って外部データＩ／Ｏピ
ン１４を駆動し、それによりメモリ読取動作を完了す
る。

【００４３】一方、二次的アレイ２内のメモリセルから
なるいずれかのグループ１１が、その中に、１つのブロ
ック（サブセット１１ｂ内に格納されているブロックア
ドレスによって識別される）における通常の列１６から
なる１つのグループが置換されるべきことの表示のみな
らずメイン列線５０に対応する列アドレスを格納してい
る場合には、冗長制御回路１２は、ステップ４８におい
て、アドレスされたブロックにおけるメイン列線５０及
び関連する通常の列１６を置換すべきアドレスされたブ
ロックにおける特定の冗長メイン列線５０及び対応する
冗長列４を決定する。この決定は、例えば、部分的に列
アドレスに基づくものとすることが可能である。ブロッ
クにおける特定の冗長メイン列線５０及び対応する冗長
列４が識別されると、ステップ４９において冗長制御回
路１２が冗長デコード回路１８を制御し、欠陥のないア
ドレスされた通常の列１６と関連するセンスアンプ９ａ
の出力が、ステップ４８期間中に識別された特定の冗長
列４と関連するセンスアンプ９ｂの出力と共に、データ
Ｉ／Ｏ回路１３へ接続される。換言すると、冗長制御回
路１２は冗長デコード回路１８を制御し、従って二次的
アレイ１０によって識別される特定の冗長列４はステッ
プ４９において対応する欠陥列１６を置換させる。その
後に、冗長デコード回路１８の出力はデータＩ／Ｏ回路
１３に対して使用可能とされ、外部データＩ／Ｏピン１
４を駆動し、それによりメモリ読取動作を完了する。

【００４４】一方、二次的アレイ２内のメモリセルから
なるいずれかのグループ１１が、その中に、メイン列線
５０と関連する全ての通常の列１６が置換されるべきで
あることの表示のみならずブロックアドレス及びメイン
列線５０に対応する列アドレスを格納している場合に
は、冗長制御回路１２は、ステップ５０において、グル
ープ１１によって識別されたメイン列線５０及び対応す
る通常の列１６を置換すべき特定の冗長メイン列線５０
及び対応する冗長列４を決定する。この決定は、例え
ば、部分的に、メイン列線５０に対応する列アドレスに
基づいて行うことが可能である。特定の冗長メイン列線
５０及び対応する冗長列４が識別されると、ステップ５
１において冗長制御回路１２が冗長デコード回路１８を
制御し、従って欠陥のないアドレスされた通常の列１６
と関連するセンスアンプ９ａの出力が、ステップ５０期
間中に識別された特定の冗長列４と関連するセンスアン
プ９ｂの出力と共に、データＩ／Ｏ回路１３へ接続され
る。換言すると、二次的アレイ１０によって識別された
特定の冗長列４がステップ４９において対応する欠陥列
１６を置換させるように冗長制御回路１２が冗長デコー
ド回路１８を制御する。その後に、冗長デコード回路１
８の出力はデータＩ／Ｏ回路１３に対して使用可能とさ
れ、それにより外部データＩ／Ｏピン１４を駆動し、そ
れによりメモリ読み取動作が完了する。

【００４５】上述したように、フラッシュメモリ用の従
来の冗長技術の欠点として比較的低い修復可能性（確
率）及び／又は冗長効率が発生する。二次的アレイ１０
におけるメモリセルからなる組１１と冗長列４との間に
は１対１の態様が存在しておらず、且つ各組１１は任意
の欠陥列１６又はそのグループを置換のために識別する
ことが可能であるので、従来のフラッシュメモリ装置と
比較して、同数の欠陥列を修復するために必要とされる
メモリセルからなる組１１の数はより少ない。

【００４６】二次的アレイ１０におけるメモリセルから
なるグループ１１の数は冗長列４の数と結び付けられて
いないので、フラッシュメモリ装置１は、二次的アレイ
１０におけるグループ１１の数を増加させることなしに
修復可能性（確率）を増加させることが可能である。例
えば、ブロックの寸法を半分にさせると（即ち、アレイ
２におけるブロックの数が２倍となる）、修復可能性
（確率）が増加する。ブロックを半分にすることによっ
て二次的アレイ２に与える唯一の実際的な効果は、二次
的アレイ２における各グループ１１がアドレスされたブ
ロックを識別するための１個の付加的なビットを包含せ
ねばならないということである。その結果、フラッシュ
メモリ装置１の修復可能性（確率）は、二次的アレイ１
０の寸法を実質的に増加させること無しに増加させるこ
とが可能である。

【００４７】更に、フラッシュメモリ装置１は、メモリ
セルからなる組１１と関連すべき列置換のタイプを二次
的アレイ１０におけるメモリセルからなる各組１１に対
して効果的にプログラミング及び／又はオンザフライ
（即ち、ウエハテスト時）で割当てを行うことを可能と
する。

【００４８】理解されるように、フラッシュメモリ装置
１は非揮発性メモリを必要とする任意の数の装置におい
て使用することが可能である。例えば、フラッシュメモ
リ装置１はフラッシュメモリ装置１内に格納されている
データへアクセスする処理ユニット１０２を具備する電
子システム１００（図５）内に位置させることが可能で
ある。システム１００は、例えば、コンピュータ及び／
又はデータ処理装置、又は無線電話等のテレコミュニケ
ーション装置とすることが可能である。

【００４９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 従来のフラッシュメモリ装置を示した概略ブ
ロック図。

【図２】 本発明の例示的実施例に基づくフラッシュメ
モリ装置を示した概略ブロック図。

【図３】 図２の例示的フラッシュメモリ装置の動作を
示したフローチャート。

【図４】 図２のフラッシュメモリ装置を具備するコン
ピュータ／通信装置を示した概略ブロック図。

【符号の説明】

１ フラッシュメモリ装置 ２ バンク ２ アレイ ３ セクター ４ 冗長列 ５ 局所的列線 ７ 行デコード回路 ８ 列デコード回路 ９ センスアンプ １３ データ入力／出力（Ｉ／Ｏ）回路 １４ 外部Ｉ／Ｏデータピン １６ 通常の列 ２０ 行、列 ３０ ブロック ５０ メイン列線

フロントページの続き (72)発明者 ステッラ マタッレセ アメリカ合衆国， カリフォルニア 94536， フレモント， セコイア テラ ス 37250， ナンバー 2035 (72)発明者 ルカ ジオバッニ ファソリ アメリカ合衆国， カリフォルニア 94536， フレモント， セコイア テラ ス 37250， ナンバー 2035 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD13 AE00 5L106 AA10 CC09 CC13 CC17

Claims (29)

【特許請求の範囲】
1. 【請求項１】 非揮発性メモリ装置において、 メモリセルからなるアレイを形成するために互いに配列
   されたメモリセルからなる複数個のセクターであって、
   各セクターは、 行及び列の形態に配列された複数個のメモリセルであっ
   て、メモリセルからなる列がメモリセルからなるアドレ
   ス可能な通常の列とメモリセルからなる冗長列とを包含
   している複数個のメモリセルと、 複数個の局所的列線であって、各局所的列線が前記セク
   ターにおけるメモリセルからなる個別的な列へ結合され
   ている複数個の局所的列線と、複数個のメイン列線であ
   って、各メイン列線が他のセクターにおけるメイン列線
   へ接続されており従って前記メイン列線は実質的に前記
   アレイの片側から実質的にそれの反対側へ実質的に延在
   しており、各メイン列線が前記セクターにおける複数個
   の局所的列線へ結合されている複数個のメイン列線と、
   を有している複数個のセクター、 外部的に発生されたアドレスを受取り且つ前記外部的に
   発生されたアドレスに基づいてメモリセルからなる１つ
   の行、少なくとも１つの通常の列、少なくとも１つのメ
   イン列線を選択するアドレスデコード回路、 メモリセルからなる通常の列及びメイン列線のいずれか
   を置換させるために識別する情報を格納することが可能
   な少なくとも１組の格納要素、 前記少なくとも１組の格納要素内に格納されている情報
   に基づいて、メモリセルからなる前記選択された通常の
   列及び前記選択されたメイン列線とそれに結合されてい
   るメモリセルからなる対応する通常の列のうちのいずれ
   かを選択的に置換させる冗長回路、を有していることを
   特徴とする非揮発性メモリ装置。
2. 【請求項２】 請求項１において、前記少なくとも１組
   の格納要素が前記選択された通常の列を置換すべく識別
   する肯定的決定により、前記冗長回路が前記選択された
   通常の列を置換させることを特徴とする非揮発性メモリ
   装置。
3. 【請求項３】 請求項２において、前記冗長回路が前記
   選択された通常の列を冗長列と置換させることを特徴と
   する非揮発性メモリ装置。
4. 【請求項４】 請求項１において、前記少なくとも１組
   の格納要素が前記選択されたメイン列線を置換すること
   を識別する肯定的決定により、前記冗長回路が前記選択
   されたメイン列線及びブロックにおいてそれと関連する
   通常の列を置換させることを特徴とする非揮発性メモリ
   装置。
5. 【請求項５】 請求項４において、前記冗長回路が前記
   選択されたメイン列線及びそれと関連する通常の列線を
   メイン列線及びそれと関連する冗長列線と置換させるこ
   とを特徴とする非揮発性メモリ装置。
6. 【請求項６】 請求項１において、前記少なくとも１組
   の格納要素が、列アドレス及び前記列アドレスに対応す
   るメモリセルからなる通常の列又は格納されている列ア
   ドレスに対応するメイン列線のいずれが置換されるべき
   であるかを表わすビットを格納することが可能であるこ
   とを特長とする非揮発性メモリ装置。
7. 【請求項７】 請求項１において、 前記セクターがブロックにグループ化されており、各ブ
   ロックは１個又はそれ以上のセクターを有しており、 前記少なくとも１組の格納要素が、メイン列線及び単一
   のブロックにおける前記メイン列線と関連するメモリセ
   ルからなる通常の列が置換されるべきであるか否か、及
   びメイン列線及び複数個のブロックにおいてそれと関連
   するメモリセルからなる通常の列が置換されるべきであ
   るか否かを識別することが可能である、ことを特徴とす
   る非揮発性メモリ装置。
8. 【請求項８】 請求項７において、前記少なくとも１組
   の格納要素のうちの単一のビットが、メイン列線と関連
   する通常の列が単一ブロック又は複数個のブロックにお
   ける通常の列であるか否かを識別することを特徴とする
   非揮発性メモリ装置。
9. 【請求項９】 請求項１において、前記冗長回路が、メ
   モリセルからなる対応する通常の列と共に選択されたメ
   イン列線をメモリセルからなる冗長列と関連するメイン
   列線と選択的に置換させることを特徴とする非揮発性メ
   モリ装置。
10. 【請求項１０】 請求項１において、前記冗長回路が、
    前記外部的に発生したアドレスに基づいて、前記少なく
    とも１組の格納要素において識別されたメモリセルから
    なる通常の列を置換させるためのメモリセルからなる特
    定の冗長列、及び前記少なくとも１組の格納要素におい
    て識別されたメイン列線を置換させるための特定のメイ
    ン列線及びメモリセルからなる対応の冗長列を選択的に
    決定することを特徴とする非揮発性メモリ装置。
11. 【請求項１１】 請求項１において、前記少なくとも１
    組の格納要素が任意のメイン列線を置換すべく識別する
    ことが可能であることを特徴とする非揮発性メモリ装
    置。
12. 【請求項１２】 請求項１において、前記少なくとも１
    組の格納要素が、更に、前記少なくとも１組の格納要素
    が置換されるメモリセルからなる少なくとも１つの通常
    の列に対応するアドレス情報を維持するか否かを識別す
    るイネーブルビットを維持することが可能であることを
    特徴とする非揮発性メモリ装置。
13. 【請求項１３】 請求項１において、前記少なくとも１
    組の格納要素における前記格納要素が非揮発性メモリセ
    ルを有していることを特徴とする非揮発性メモリ装置。
14. 【請求項１４】 請求項１において、前記非揮発性メモ
    リ装置が内部に処理ユニットを具備する電子装置内に配
    設されていることを特徴とする非揮発性メモリ装置。
15. 【請求項１５】 行及び列の形態に配列されているメモ
    リセルからなるアレイであってメモリセルからなる各列
    が局所的列線へ接続しているアレイ、複数個のメイン列
    線、メモリセルからなる二次的アレイを具備している非
    揮発性メモリ装置に関してメモリ読取動作を実施する方
    法において、 メモリセルからなる１つの行及び少なくとも１つの列に
    対応するアドレスを受取り、 前記受取ったアドレスに対応するメモリセルからなる
    行、メモリセルからなる少なくとも１つの列、及び少な
    くとも１つのメイン列線を選択し、 前記メモリセルからなる二次的アレイをサーチし且つ前
    記メモリセルからなる二次的アレイにおけるメモリセル
    からなるいずれかのグループがメモリセルからなる選択
    した少なくとも１つの列及び選択した少なくとも１つの
    メイン列線を置換するために識別するか否かを決定し、 前記サーチに基づいて、前記選択した少なくとも１つの
    列及び前記選択した少なくとも１つのメイン列線及びそ
    れと関連する対応する通常の列のうちのいずれかを冗長
    メモリセルからなる冗長列及びメイン列線及びそれと関
    連する対応する冗長列の内のいずれかと選択的に置換さ
    せる、ことを特徴とする方法。
16. 【請求項１６】 請求項１５において、更に、初期的に
    前記フラッシュメモリ装置における１個又はそれ以上の
    欠陥を識別し且つ前記１個又はそれ以上の欠陥に対応す
    るアドレス及び単一の通常の列又はメイン列線及び前記
    メイン列線と関連する通常の列が置換されるべきか否か
    の表示を前記メモリセルからなる二次的アレイ内に格納
    することを特徴とする方法。
17. 【請求項１７】 請求項１５において、更に、 前記サーチの結果、前記選択したメイン列線及びそれと
    関連する通常列を置換のために識別し、前記識別したメ
    イン列線と関連する通常の列が単一ブロック又は複数個
    のブロックにおける通常の列であるか否かを決定し、 前記置換する場合に、前記決定に基づいて、前記複数個
    のブロックにおける前記選択したメイン列線及びそれと
    関連する通常の列を選択的に置換させる、ことを特徴と
    する方法。
18. 【請求項１８】 請求項１５において、更に、 前記サーチの結果、前記選択したメイン列線及び置換す
    べきそれと関連する通常の列を識別し、前記識別したメ
    イン列線と関連する通常の列が単一ブロック又は複数個
    のブロックにおける通常の列であるか否かを決定し、 前記置換する場合に、前記決定に基づいて単一ブロック
    における前記メイン列線及びそれと関連する通常の列を
    置換させる、ことを特徴とする方法。
19. 【請求項１９】 請求項１５において、更に、前記サー
    チの結果、前記選択したメイン列線及びそれと関連する
    通常の列を置換すべきものとして識別し、前記サーチに
    基づいて、前記識別したメイン列線及びそれと関連する
    通常の列を置換するためにメイン列線及びそれと関連す
    る冗長列を識別する、ことを特徴とする方法。
20. 【請求項２０】 非揮発性メモリ装置において、 メモリセルからなるアレイを形成するように互いに配列
    されたメモリセルからなる複数個のセクターであって、
    各セクターが、 行及び列の形態に配列された複数個のメモリセルであっ
    て、前記メモリセルからなる列がメモリセルからなるア
    ドレス可能な通常の列とメモリセルからなる冗長列とを
    包含している複数個のメモリセルと、 複数個の局所的列線であって、各局所的列線が前記セク
    ターにおけるメモリセルからなる別個の列へ結合されて
    いる複数個の局所的列線と、 複数個のメイン列線であって、各メイン列線が他のセク
    ターにおけるメイン列線と接続されており、従って前記
    メイン列線が前記アレイの片側から実質的にその反対側
    へ実質的に延在しており、各メイン列線が前記セクター
    における複数個の局所的列線へ結合している複数個のメ
    イン列線と、を有している複数個のセクター、 外部的に発生されたアドレスを受取り且つ前記外部的に
    発生されたアドレスに基づいて１つの行、メモリセルか
    らなる少なくとも１つの通常の列、少なくとも１つのメ
    イン列線を選択するアドレスデコード回路、 メイン列線とそれと関連するメモリセルからなる通常の
    列を置換のために識別し且つ前記メモリセルからなる識
    別された通常の列が単一のブロックにおけるか又は複数
    個のブロックにおける通常の列であるか否かを識別する
    情報を格納することが可能な少なくとも１組の格納要
    素、 前記少なくとも１組の格納要素内に格納されている情報
    に基づいて前記識別されたメイン列線及びそれと関連す
    る通常の列を選択的に置換させる冗長回路、を有してい
    ることを特徴とする非揮発性メモリ装置。
21. 【請求項２１】 請求項２０において、前記冗長回路が
    前記識別したメイン列線及びそれと関連する通常の列を
    メイン列線及びそれと関連する冗長列と置換させること
    を特徴とする非揮発性メモリ装置。
22. 【請求項２２】 請求項２１において、前記少なくとも
    １組の格納要素における１個又はそれ以上の格納要素
    が、１個のブロックにおける前記識別されたメイン列線
    と関連する通常の列が置換されるべきであるか否か、及
    び複数個のブロックにおける前記識別されたメイン列線
    と関連する通常の列が置換されるべきであるか否かを表
    わす値を格納しており、 前記冗長回路が前記１個の格納要素内に維持されている
    前記値に基づいて前記選択的置換を実施する、ことを特
    徴とする非揮発性メモリ装置。
23. 【請求項２３】 請求項２０において、前記少なくとも
    １組の格納要素が前記識別されたメイン列線と関連する
    アドレスを維持しており、前記維持されているアドレス
    が前記識別されたメイン列線を識別すべく作用すること
    を特徴とする非揮発性メモリ装置。
24. 【請求項２４】 請求項２０において、 前記少なくとも１組の格納要素がメモリセルからなる通
    常の列の列アドレスを維持し、且つ前記通常の列が個別
    的に置換されるべきであるか否か及び前記列アドレスを
    有している前記通常の列へ結合しているメイン列線が前
    記関連する通常の列と共に置換されるべきであるか否か
    を表わし、 前記冗長回路が、前記１つの格納要素に維持されている
    列アドレスに基づいて且つ前記通常の列が個別的に置換
    されるべきであるか否か及び前記列アドレスを有する前
    記通常の列へ結合しているメイン列線が前記関連する通
    常の列と共に置換されるべきであるか否かを表わす前記
    少なくとも１組の格納要素によって選択的置換を実施す
    る、ことを特徴とする非揮発性メモリ装置。
25. 【請求項２５】 請求項２４において、前記少なくとも
    １組の格納要素がメモリセルからなるいずれかの通常の
    列の列アドレスを維持することが可能であり、且つ該通
    常の列が個別的に置換されるべきであるか否か及び前記
    列アドレスを有する前記通常の列に結合されているメイ
    ン列線がそれと関連する通常の列と共に置換されるべき
    であるか否かを表わす、ことを特徴とする非揮発性メモ
    リ装置。
26. 【請求項２６】 請求項２０において、前記少なくとも
    １組の格納要素が任意のメイン列線及びそれと関連する
    メモリセルからなる通常の列を置換のために識別し且つ
    メモリセルからなる前記識別した通常の列が単一のブロ
    ックにおけるか又は複数個のブロックにおける通常の列
    であるか否かを識別することが可能であることを特徴と
    する非揮発性メモリ装置。
27. 【請求項２７】 請求項２０において、前記少なくとも
    １組の格納要素が、メモリセルからなる通常の列に対応
    する列アドレスを欠陥性であるとして格納することが可
    能であり、且つ対応する通常の列が置換されるべきであ
    るか否か及び対応する通常の列と関連するメイン列線が
    置換されるべきであるか否かを表わすビットを格納する
    ことが可能であることを特徴とする非揮発性メモリ装
    置。
28. 【請求項２８】 行及び列の形態に配列したメモリセル
    からなるアレイを具備しており、メモリセルからなる各
    列は局所的列線へ接続しており、複数個のメイン列線、
    メモリセルからなる二次的アレイを具備している非揮発
    性メモリ装置に関してメモリ読取動作を実施する方法に
    おいて、 １つの行及びメモリセルからなる少なくとも１つの列に
    対応するアドレスを受取り、 受取ったアドレスに対応するメモリセルからなる行、メ
    モリセルからなる少なくとも１つの列及び少なくとも１
    つのメイン列線を選択し、 メモリセルからなる前記二次的アレイをサーチし且つメ
    モリセルからなる前記二次的アレイにおけるメモリセル
    からなるいずれかのグループが置換のために前記選択し
    た少なくとも１つのメイン列線及びそれと関連する通常
    の列を識別するか否か、及び前記関連する通常の列が単
    一のブロック又は複数個のブロックにおける通常の列で
    あるか否かを決定し、 メモリ読取動作期間中に、前記識別したメイン列線及び
    それと関連する通常の列を前記サーチに基づいて選択的
    に置換させる、ことを特徴とする方法。
29. 【請求項２９】 電子装置において、 処理ユニット、 非揮発性メモリ装置、を有しており、前記非揮発性メモ
    リ装置が、 メモリセルからなるアレイを形成するように互いに配列
    されているメモリセルからなる複数個のセクターであっ
    て、各セクターが、 行及び列の形態に配列されている複数個のメモリセルで
    あって、メモリセルからなる前記列がメモリセルからな
    るアドレス可能な通常の列とメモリセルからなる冗長列
    とを包含している複数個のメモリセルと、 複数個の局所的列線であって、各局所的列線が前記セク
    ターにおけるメモリセルからなる個別的な列へ結合され
    ている複数個の局所的列線と、 複数個のメイン列線であって、各メイン列線が他のセク
    ターにおけるメイン列線と接続されており、従って前記
    メイン列線が実質的に前記アレイの片側から実質的にそ
    の反対側へ延在しており、各メイン列線が前記セクター
    における前記複数個の局所的列線へ結合している複数個
    のメイン列線と、を有している複数個のセクター、 外部的に発生されたアドレスを受取り且つ前記外部的に
    発生されたアドレスに基づいて１つの行と、メモリセル
    からなる少なくとも１つの通常の列と、少なくとも１つ
    のメイン列線とを選択するアドレスデコード回路、 メモリセルからなる通常の列及びメイン列線のいずれか
    を置換させるために識別する情報を格納することが可能
    な少なくとも１組の格納要素、 前記少なくとも１組の格納要素に格納されている情報に
    基づいて、前記メモリセルからなる選択した通常の列及
    び前記選択したメイン列線とそれに結合されているメモ
    リセルからなる対応する通常の列のいずれかを選択的に
    置換させる冗長回路、を有していることを特徴とする電
    子装置。