KR100292640B1 - 계층적비트라인구조를갖는메모리회로 - Google Patents

Abstract

DRAM 등의 집적 메모리 어레이 회로는 각각이 복수의 전기적으로 절연가능한 서브어레이 비트 라인(electrically isolatable subarray bit line) 상부에 계층적으로 접속되어 있는 글로벌 어레이 비트 라인(global array bit line)을 갖는다. 각 서브어레이 비트 라인은 복수의 메모리 셀 상부에 계층적으로 접속되어 있다. 메모리 셀은 워드 라인을 사용하여 서브어레이 비트 라인에 선택적으로 결합되어 있다. 메모리 셀상에 저장된 데이터는 부유 상태로 있을 수 있거나 또는 임시 기억 장소에 즉시로 액세스 가능한 데이터를 보유하기에 충분한 커패시턴스를 갖는 글로벌 어레이 비트 라인과 전기적으로 절연가능한 서브어레이 비트 라인 양자상의 임시 기억 장소에서 리프레시될 수 있다.

Description

계층적 비트 라인 구조를 갖는 메모리 회로{MEMORY CIRCUIT WITH HIERARCHICAL BIT LINE STRUCTURE}

동적 랜덤 액세스 메모리 칩에서, 비트 라인 커패시턴스는 중요한 사항이다. 비트 라인 커패시턴스의 감소는 메모리 셀 구조가 필요로 하는 전력량의 감소를 감소시킨다. 전체 셀 커패시턴스 대 비트 라인 커패시턴스 비(overall cell capacitance to bit line capacitance ratio)를 최적화 또는 유지시키기 위한 노력이 있어 왔다. 과거에, 비트 라인 어레이를 세그먼트화하고 더 많은 N-센스 앰프(N-sense amp), P-센스 앰프(P-sense amp) 및/또는 더 많은 열 디코드(column decode)를 부가함으로써 셀 커패시턴스 대 비트 라인 커패시턴스 비를 유지시키기 위한 노력이 이루어져 왔다. 이와 같은 부가적인 구조가 셀 커패시턴스 대 비트 라인 커패시턴스 비의 유지에 진보를 가져오긴 하였지만, 그 댓가로서 메모리 칩의 효율의 감소 뿐만 아니라 메모리 칩에 과도한 오버헤드가 가해지게 되었다.

이와 같은 부가적인 구조가 셀 커패시턴스 대 비트 라인 커패시턴스 비의 유지에 진보를 가져오긴 하였지만, 그 댓가로서 메모리 칩의 효율의 감소 뿐만 아니라 메모리 칩에 과도한 오버헤드가 가해지게 되었다. 종래 기술의 상기 문제점 이외에, 불량인 메모리 어레이 구조 성분(defective memory array structure components)을 교체하기 위해 리던던트 메모리 어레이 구조 성분(redundant memory array structure component)을 제공함으로써 수율을 개선시킬 필요가 있다. 이물질 입자(foreign particle)가 다이(die)에 떨어지는 등 여러 가지 방식으로 결함이 생길 수 있다. 이러한 불량인 메모리 어레이 구조 성분을 전기적으로 격리시켜 전체 메모리 구조를 파기시키는 것이 아니라 불량 성분을 정상적인 예비의 동일 성분로 교체하는 것은 기술 분야에 있어서 진보된 것이다. 메모리 디바이스 설계에 대한 설명을 위해 유럽 특허 제0 593 152호 및 제0 258 715호와, 미국 특허 제4,636, 988; 4,056,811; 및 5,361,233호를 참조해 볼 수 있다.

종래 기술의 상기 문제점 이외에,이러한 임시 데이터 기억 장소에 대한 회로 오버헤드를 증가시키지 않고 데이터 저장의 효율을 높이기 위하여 고밀도 메모리 어레이 구조의 임시 데이터 저장 성능을 향상시킬 필요가 있다.

〈발명의 요약〉

본 발명의 목적은 메모리 구조의 전체 전력 소모를 감소시키는 것이다. 메모리 구조의 전체 비트 라인 커패시턴스를 감소시킴으로써, 주어진 셀 커패시턴스에 대해 메모리 구조가 더 적은 전력을 소모한다. 비트 라인으로부터의 신호의 세기는 그의 커패시턴스에 비례한다. 비트 라인 커패시턴스가 더 작은 경우에는, 신호는 더 세어진다. 신호가 더 강해지면 신호 대 잡음비가 더 좋아지는 잇점이 있다. 신호 대 잡음비가 좋은 경우, 메모리 구조의 높은 동작 표준을 보장하기 위해 극한 온도 및 전압에서 동작할 수 있는 여유가 있다.

본 발명의 다른 목적은 주어진 비트 라인 커패시턴스로 종래의 메모리 구조에 비해 메모리 구조의 다이 사이즈를 감소시키는 것이다. 메모리 구조의 다이 사이즈를 감소시키는 일은 메모리 구조를 소형화시키는 목적도 달성한다.

본 발명의 또다른 목적은 고속으로 액세스할 수 있는 이러한 임시 데이터 기억 장소에 대한 회로 오버헤드를 증가시키지 않고 데이터 저장의 효율을 증가시키기 위하여 고밀도 메모리 어레이 구조의 임시 데이터 저장 능력을 향상시키면서 이상의 목적을 달성하는 데 있다. 본 발명의 또다른 목적은 불량 메모리 어레이 구조 성분을 교체하기 위해 리던던트 메모리 어레이 구조 성분을 제공함으로써 수율을 향상시키면서 이상의 목적을 달성하는데 있다.

본 발명의 메모리 구조에서, 복수의 메모리 셀은 서브어레이 비트 라인 아래에 계층적으로 접속되어 있다. 적어도 하나의 서브어레이 비트 라인은 글로벌 비트 라인 하부에 계층적으로 접속되어 있다. 각각의 글로벌 비트 라인은 센스 앰프 및 열 디코드 회로 양자에 접속되어 있다.

양호하게는 본 발명의 설계는 서브어레이 비트 라인을 전기적으로 서로 절연시키고 글로벌 비트 라인과도 전기적으로 절연시키게 된다. 일단 선택된 서브어레이 비트 라인이 글로벌 비트 라인에 접속되면, 글로벌 비트 라인은 미절연된 서브어레이 비트 라인에만 접속된다. 이렇게 하면 비트 라인의 전체 커패시턴스를 감소시키게 되는데 그 이유는 미절연된 서브 어레이 비트 라인의 커패시턴스만이 그 위에 계층적으로 있는 해당 글로벌 어레이 비트 라인의 전체 커패시턴스에 가산되기 때문이다. 센스 앰프 및 열 디코드 디바이스를 다수의 글로벌 비트 라인 및 서브어레이 비트 라인과 공유함으로써 효율이 더욱 높아진다. 양호한 일실시예에서, 단일 열 디코드 및 이중 센스 앰프 디바이스는 2개의 글로벌 비트 라인에 의해 공유되며, 총 4096개 글로벌 비트 라인이 있게 되어 4메가비트 메모리 칩을 이루고 있다.

본 발명의 메모리 구조는 주어진 셀 커패시턴스 대 비트 라인 커패시턴스 비에 대한 다이 사이즈를 동일 비트 라인 커패시턴스에 대한 종래의 메모리 구조에 비해 감소시킴으로써 또는 그 대신에 더 높은 셀 대 비트 라인 커패시턴스 비에 대한 전력 소모를 감소시킴으로써 고밀도 메모리에서의 메모리 어레이 효율을 증가시킨다. 본 발명의 메모리 구조는 DRAM, SRAM, 플래시 메모리, EEPROM, 전기적 메모리 구조 및 다른 타입의 메모리를 포함한 여러 가지 종류의 메모리 타입에 사용될 수 있다.

셀 커패시턴스 대 비트 라인 커패시턴스 비를 최적화하기 위해, 서브어레이 비트 라인의 최적 조합이 글로벌 비트 라인 하부에 계층적으로 층을 형성할 수 있다. 그와 같이 최적화함으로써, 다이 사이즈를 더 작게 하기 위하여 센스 앰프 및 열 디코드 디바이스를 글로벌 비트 라인들이 공유 사용함으로써 오버헤드가 감소된다.

본 발명의 서브어레이 비트 라인 및 글로벌 비트 라인의 메모리 구조 체계는 다이 사이즈를 감소시키기 위해 열 디코드 디바이스의 공유를 가능케하고 있다. 센스 앰프 및 열 디코드 디바이스를 공유함으로써 종래의 메모리 구조에서의 동일 비트 라인 커패시턴스와 비교해 다이 사이즈의 감소로 얻는 이익이 있다.

본 발명의 메모리 구조는 또한 임시 기억 장소에 데이터를 보유하기에 충분한 커패시턴스를 갖는 센스 앰프 디바이스, 글로벌 어레이 비트 라인, 전기적으로 절연가능한 서브어레이 비트 라인 및 메모리 셀상의 임시 기억 장소에 리프레시가능한 데이터가 부유 상태로 있게 한다. 임시적으로 저장된 데이터는 고속으로 액세스될 수 있다.

본 발명의 메모리 구조는 또한 불량 글로벌 비트 라인을 교체하기 위해 리던던트 글로벌 비트 라인을 제공하며, 불량 서브어레이 비트 라인을 교체하기 위해 리던던트 서브어레이 비트 라인을 제공하고, 불량 워드 라인을 교체하기 위해 리던던트 워드 라인을 제공하며, 리던던트 서브어레이 비트 라인은 교체될 불량 서브어레이 비트 라인으로서 그와 관련된 동일 메모리 셀 및 워드 라인 성분을 가지고 있다.

불량 메모리 어레이 구조 성분이 종래의 수단을 사용하여 검출된 이후에, 용장도 로직 콘트롤러(redundancy logic controller)는 불량 메모리 어레이 구조 성분을 비활성화 또는 그의 활성화를 생략하고 따라서 리던던트 메모리 어레이 구조 성분을 재할당한다. 리던던트 메모리 어레이 구조 성분의 재할당은 메모리 어레이 구조 성분으로의 리드를 레이저 용융하는 것 등의 종래의 기술을 통해 달성될 수 있는 오버헤드 회로에 의해 논리적으로 실행되는 복구 동작(repair operation)이다. 용장도 로직 콘트롤러는 본 발명의 어레이 구조에서 열 및 행 용장도(column and row redundancy) 양자를 제어한다.

본 발명의 이들 및 다른 목적 및 특징들은 이하의 상세한 설명 및 첨부된 청구항들로부터 명백하게 되거나 또는 이후에 기술된 본 발명의 실시에 의해 알게 될 것이다.

본 발명은 일반적으로 반도체 집적 회로 메모리 구조에 관한 것으로서, 보다 상세하게는 각각이 복수의 전기적으로 절연가능한 서브어레이 비트 라인(electrically isolatable subarray bit line) 상부에 계층적으로 접속되어 있는 글로벌 어레이 비트 라인(global array bit line)을 가지고 있으며, 각 서브어레이 비트 라인은 복수의 메모리 셀 상부에 계층적으로 접속되어 있고, 각 메모리 셀은 해당 워드 라인과 통신하고 있는 메모리 어레이에 관한 것인데, 데이터는 부유 상태(floating)로 있을 수 있거나 또는 임시 기억 장소에 즉시로 액세스 가능한 데이터를 보유하기에 충분한 커패시턴스를 갖는 글로벌 어레이 비트 라인과 전기적으로 절연가능한 서브어레이 비트 라인 양자상의 임시 기억 장소에서 리프레시(refresh)될 수 있다.

본 발명의 상기한 것 및 그 밖의 잇점과 목적들을 이해하기 위하여, 첨부된 도면에 도해된 본 발명의 특정 실시예를 참조하여 이상에서 간략히 기술한 본 발명에 대한 상세한 설명을 하기로 한다. 이들 도면은 단지 본 발명의 대표적인 실시예들을 나타낸 것일 뿐 본 발명의 범위를 제한하는 것으로 간주해서는 안되며, 본 발명은 첨부된 도면을 사용하여 보다 상세히 설명한다.

도 1은 각각이 듀얼 센스 앰프 및 열 디코드 회로 맞은 편에 글로벌 비트 라인을 갖는 2048개의 열을 갖는 4 메가비트 메모리 칩으로서 본 발명의 메모리 어레이 구조의 양호한 실시예의 개략도로서, 그 위에 계층적으로 있는 2048개 열에는 메모리 어레이 구조 성분의 교체 성분으로서 역할하는 다수의 리던던트 열(redundant column)을 나타낸 도면.

도 2는 도 1에 도시한 본 발명의 메모리 구조를 1-1 절단선을 따라 절취한 부분 확대도로서, 2개의 글로벌 비트 라인의 접속을 위한 디바이스의 개략 상세도인데, 각각의 글로벌 비트 라인은 16개의 서브어레이 비트 라인과 8개의 접촉점에 의해 관련되어 있고, 각각의 서브어레이 비트 라인은 64개 워드 라인과 관련되어 있음.

도 3은 도 2에 도시한 메모리 구조를 3-3 절단선을 따라 절취한 부분 확대도로서, 특히 2개의 워드 라인과 그들과 관련된 서브어레이 비트 라인을 갖는 메모리 구조의 영역을 도시한 도면.

도 4는 도 2에서 3-3 절단선으로부터 떨어진 4-4 절단선을 따라 절취한 본 발명의 메모리 구조의 양호한 실시예의 개요도로서, N⁺활성 영역과 접촉하고 있는 서브어레이 비트 라인을 도시한 것이며, 각 활성 영역은 워드 라인과 관련이 있고, 서브어레이 비트 라인은 글로벌 비트 라인 상하에서 평행하게 되어 있음.

도 5는 5개의 비트 라인이 5개의 워드 라인과 접촉하고 있는 종래 기술의 메모리 구조를 나타낸 도면.

도 6은 4개의 워드 라인의 맞은 편의 N⁺활성 영역과 수직 배향 접촉하고 있는 서브어레이 비트 라인을 도시한 본 발명의 메모리 구조의 양호한 실시예의 일부의 단면의 측입면도로서 각각의 워드 라인쌍은 그들 사이에 커패시터 영역을 가지며, 어떤 워드 라인은 그의 양측에 N⁺활성 영역을 가지며, 이들 워드 라인과 그의 맞은 편의 N⁺활성 영역은 트랜지스터를 이루고 있음.

도 7은 서브어레이 비트 라인을 나타낸 본 발명의 메모리 구조의 양호한 실시예의 개요도로서, 각각이 한 서브어레이 비트 라인의 시작과 다른 서브어레이 비트 라인의 끝 사이에 있는 2개의 N⁺활성 영역과 접촉하고 있는 글로벌 비트 라인을 나타낸 도면.

도 8은 각각이 듀얼 센스 앰프 및 열 디코드 회로 맞은 편에 슈퍼-글로벌 비트 라인을 갖는 2048개의 열을 갖는 16 메가비트 메모리 칩으로서 본 발명의 메모리 어레이 구조의 다른 양호한 실시예의 개략도로서, 그 위에 계층적으로 있는 2048개 열에는 메모리 어레이 구조 성분의 교체 성분으로서 역할하는 다수의 리던던트 열(redundant column)을 나타낸 도면.

도 1은 본 발명의 메모리 구조의 양호한 실시예의 개략도를 나타낸 것이다. 2개의 글로벌 비트 라인은 2048개 열 각각에 있는 열 디코드 디바이스를 공유하지만, 각각의 글로벌 비트 라인에 대해서 별도의 센스 앰프 디바이스가 있다. 글로벌 비트 라인에 접속된 센스 앰프 디바이스의 목적은 글로벌 비트 라인에 접속된 서브어레이 비트 라인상의 신호를 증폭하는 것이다. 듀얼 센스 앰프 및 열 디코드 회로의 좌측 또는 2차측상의 개요는 우측 또는 1차측상의 개요의 미러 영상이다. 제1의 열에 있는 상부 글로벌 비트 라인은 왼쪽이 GBL1000이고 오른쪽이 GBL0000이다. 마지막 글로벌 비트 라인은 왼쪽이 GBL12047이고 오른쪽이 GBL02047이다. 이것으로 볼 때 도 1에 도시한 메모리 구조에는 총 4096개의 글로벌 비트 라인이 있다.

도 1에 도시한 양호한 실시예에서, 각각의 글로벌 비트 라인은 글로벌 비트 라인 아래에 계층적으로 위치한 그에 대응하는 서브어레이 비트 라인과 8개의 접촉점을 갖는다. 각 글로벌 비트 라인과 그에 대응하는 서브어레이 비트 라인간의 접촉점은 K00에서 K07까지 이름이 붙여져 있다. 글로벌 비트 라인으로의 각 접촉점은 2개의 서브어레이 비트 라인과 접속하고 있다. 도 1은 복수의 FET를 도시하고 있으며, 그 각각은 게이트와 제1 및 제2의 전극을 가지고 있고, 각 전극은 소오스 또는 드레인 영역으로서 기능한다. 각각의 서브어레이 비트 라인은 64개 서브어레이 FET 각각의 제1의 전극에서 64개의 서브어레이 FET에 접속하고 있다. 64개의 서브어레이 FET 각각의 제2의 전극은 1비트 커패시터에 접속하고 있다. 각각의 서브어레이 FET의 게이트는 워드 라인에 접속되어 있다. 서브어레이 FET를 통해 각각의 서브어레이 비트 라인은 64개 워드 라인 상부에 계층적으로 접속되어 있다. 이와 같이, 각각의 글로벌 비트 라인은 16개의 서브어레이 비트 라인 상부에 계층적으로 있고, 각각의 서브어레이 비트 라인은 64개 워드 라인 상부에 계층적으로 있게 됨으로써 도 1의 개략도는 4메가비트, 4,193,304비트의 메모리를 나타낸다. 이들 4 메가비트가 2048개 열로 이루어져 있으며, 각각의 열은 2개의 글로벌 비트 라인을 가지고, 각각의 글로벌 비트 라인은 64개 워드 라인에 접속된 서브어레이 FET를 갖는 16개의 전기적으로 파열가능한 서브어레이 비트 라인을 가지고 있다. 도 2는 도 1의 개략도상에 도시한 2-2 절단선을 따라 도시한 도 1의 1차측의 1사분면을 나타낸 확대도이다. 도 2는 접촉점 K00 내지 K07에 접속하는 글로벌 비트 라인 GBL0000를 나타낸 것이다. 글로벌 비트 라인 GBL0000는 서브어레이 비트 라인 SABL00 내지 SABL07 상부에 적층되어 있다. 서브어레이 구조의 일례로서, 서브어레이 비트 라인 SABL00는 접촉점 K00를 통해 글로벌 비트 라인 GBL0000에 접속되어 있다. 접촉점 K00는 FET 콘트롤러 BLK00를 통해 서브어레이 비트 라인 SABL00에 접속되어 있다. 서브어레이 비트 라인 SABL00는 EQBP00로 도시된 평형 콘트롤러 FET(equilibrate controller FET)를 갖는다. 도 1 및 도 2에 도시된 평형 디바이스(equilibration device) EQBP00, EQBP01은 FET로 도시되어 있다. 그러나, 이러한 평형 디바이스는 센스 앰프 디바이스내의 회로로 대체될 수 있다.

도 1을 참조하면, 1차측 및 2차측에서 각각의 센스 앰프 디바이스는 대응하는 글로벌 비트 라인으로부터 전기적으로 절연되어 있으면 글로벌 비트 라인의 신호를 저장할 수 있다. 각각의 센스 앰프 디바이스는 일례로서 대응하는 글로벌 비트 라인상의 신호를 감지 및 증폭하고, 이 증폭된 글로벌 비트 라인 신호를 대응하는 열 디코드 디바이스로 출력하기 위한 수단을 나타낸다. 글로벌 비트 라인 신호를 감지 및 증폭하기 위한 수단은 글로벌 비트 신호를 감지 및 증폭하기 위한 수단에 위치한 전기 스위칭을 위한 수단에 의해 전기적으로 절연되어 있다. 여기에서, 열 디코드 디바이스는 일례로서 증폭된 글로벌 비트 라인 신호를 디코드하는 수단을 나타낸다.

각각의 글로벌 비트 라인은 대응하는 센스 앰프 디바이스 및 그에 대응하는 서브어레이 비트 라인으로부터 전기적으로 절연되어 있을 때 글로벌 비트 라인 신호를 저장하기 위한 커패시턴스를 갖는다. 글로벌 비트 라인의 전기적 절연과 마찬가지로, 각각의 서브어레이 비트 라인은 그에 대응하는 글로벌 비트 라인 및 대응하는 복수의 메모리 셀 또는 그와 관련된 커패시터로부터 절연되어 있을 때 서브어레이 비트 라인 신호를 저장하기 위한 커패시턴스를 갖는다. 마지막으로, 각 메모리 셀 또는 커패시터는 그에 대응하는 서브어레이 비트 라인으로부터 전기적으로 절연되어 있을 때 저장 신호를 저장하기 위한 커패시턴스를 갖는다.

이상의 전기적 절연 개요를 실시하기 위하여, 도 1의 본 발명의 집적 메모리 어레이 회로는 그 안에 도 1에 도시한 센스 앰프 디바이스로 나타내어진 전기 스위칭을 위한 수단을 내장함으로써 센스 앰프 디바이스를 절연시킨다. 글로벌 비트 라인은 전기 스위칭 수단 및 글로벌 비트 라인에 대응하는 FET 또는 액세스 디바이스에 의해 전기적으로 절연되어 있다. 각각의 서브어레이 비트 라인은 그 위에 계층적으로 있는 액세스 디바이스의 해당하는 것 및 그 아래에 계층적으로 있는 그의 해당하는 서브어레이 액세스 디바이스에 의해 전기적으로 절연된다. 마지막으로, 각각의 메모리 셀 또는 커패시터는 대응하는 서브어레이 액세스 디바이스 또는 FET에 의해 전기적으로 절연된다. 이상의 도 1의 메모리 어레이 구조 성분이 전기적으로 절연되어 있을 때, 그에 일시적으로 저장된 데이터를 즉시 고속으로 액세스할 수 있다.

도 2는 도 1의 개략도상에 도시한 2-2 절단선에서 본 도 1의 1차측의 1사분면의 확대로를 나타낸 것이다. 도 2는 접촉점 K00 내지 K07에 접속하는 글로벌 비트 라인 GBL0000를 나타낸 것이다. 글로벌 비트 라인 GBL0000는 서브어레이 비트 라인 SABL00 내지 SABL07 상부에 적층되어 있다. 서브어레이 구조의 일례로서, 서브어레이 비트 라인 SABL00는 접촉점 K00를 통해 글로벌 비트 라인 GBL0000에 접속되어 있다. 접촉점 K00는 FET 콘트롤러 BLK00를 통해 서브어레이 비트 라인 SABL00에 접속되어 있다. 서브어레이 비트 라인 SABL00는 EQBP00로 도시된 평형 콘트롤러 FET(equilibrate controller FET)를 갖는다. 도 1 및 도 2에 도시된 평형 디바이스(equilibration device) EQBP00, EQBP01은 FET로 도시되어 있다. 그러나, 이러한 평형 디바이스는 센스 앰프 디바이스내의 회로로 대체될 수 있다.

서브어레이 FET의 제1의 전극을 통해 서브어레이 비트 라인 SABL00은 서브어레이 FET의 게이트에 각각 접속되어 있는 워드 라인 WL00 내지 WL63에 접속되어 있다. 워드 라인 WL00-WL63은 각각 서브어레이 FET Q00 내지 63의 게이트를 통해 모두가 서브어레이 비트 라인 SABL00에 접속되어 있는 FET Q00 내지 Q63의 제1의 전극에 접속되어 있다. 각 워드 라인 WL00 내지 WL63은 서브어레이 FET Q00 내지 Q63의 게이트를 통해 각각 커패시터 C00 내지 C63에 관련되어 있다. 각각의 커패시터 C00 내지 C63은 저장 신호의 저장 및 통신을 위한 수단의 일례로서 역할한다. 서브어레이 비트 라인 SABL00 맞은 편의 커패시터는 CP00000에 의해 표시된 셀 플레이트(cell plate)로의 접속을 나타낸다. 이 셀 플레이트는 메모리 구조의 대부분을 덮고 있는 담요 모양의 구조이다. 호올은 이를 통해 N⁺활성 영역과 서브어레이 비트 라인에 의해 접촉하고 있는 셀 플레이트상에 위치하고 있다.

도 1에서, 각각의 센스 앰프 디바이스는 일례로서 대응하는 글로벌 비트 라인상의 신호를 감지 및 증폭하고, 이 증폭된 글로벌 비트 라인 신호를 대응하는 열 디코드 디바이스로 출력하기 위한 수단을 나타낸다. 여기에서, 열 디코드 디바이스는 일례로서 증폭된 글로벌 비트 라인 신호를 디코드하는 수단을 나타낸다.

도 1은 이하와 같이 리던던트 성분으로 이름이 붙여진 복수의 리던던트 열을 나타낸 것이다: 1차 센스 앰프 디바이스 SA02047c, 2차 센스 앰프 디바이스 SA12047c, 1차 글로벌 비트 라인 GBL02047c, 2차 글로벌 비트 라인 GBL12047c. 여기서, 1차 및 2차 센스 앰프 디바이스는 리던던트 열 디코드 디바이스 CD2047c를 공유하고 있다. 리던던트 메모리 어레이 구조 성분과 관련된 각 참조 번호에서, "c"는 적어도 하나의 리던던트 메모리 어레이 구조 성분을 나타낸다. 이와 같이, 관련된 리던던트 성분을 갖는 다수의 리던던트 열들을 도 1이 나타내고 있는 것으로 생각한다.

도 1은 또한 종래의 수단을 통해 불량 메모리 어레이 구조 성분의 검출에 관한 입력을 수신한 다음에 불량 메모리 어레이 구조 성분을 비활성화 또는 그의 활성화을 행하지 않아 리던던트 메모리 어레이 구조 성분을 재할당하는 용장도 로직 콘트롤러 RCL을 도시하고 있다. 1차 글로벌 비트 라인이 불량인 것으로 검출될 때, 불량 글로벌 비트 라인을 대체하기 위하여 리던던트 열에 있는 재할당되지 않은 1차 리던던트 글로벌 비트 라인이 논리적으로 재할당되고 있는데, 이는 일례로서 설명한 것이지 한정하는 것으로 보아서는 안된다. 2차 서브어레이 비트 라인이 불량인 것으로 검출되면, 그 아래에 있는 적어도 하나의 재할당되지 않은 2차 리던던트 서브어레이 비트 라인을 갖는 2차 리던던트 글로벌 비트 라인, 재할당되지 않은 2차 리던던트 서브어레이 비트 라인, 및 그위에 계층적으로 있는 2차 리던던트 열은 불량인 1차 서브어레이 비트 라인을 대체하도록 로직 콘트롤러 RCL에 의해 논리적으로 재할당된다. 마지막으로, 메모리 셀, 또는 메모리 셀을 대응하는 워드 라인과 관련시키는 액세스 디바이스에서 결함이 검출되면, 그 결함과 관련된 서브어레이 비트 라인은 그와 관련된 성분과 함께 비활성으로 되거나 또는 활성으로 되지 않게 되고, 적어도 하나의 재할당되지 않은 리던던트 서브어레이 비트 라인을 갖는 리던던트 글로벌 비트 라인, 그와 관련된 성분 메모리 셀과 액세스 디바이스를 갖는 재할당되지 않은 리던던트 서브어레이 비트 라인, 및 그 위에 계층적으로 있는 리던던트 열은 모두가 결함과 관련된 서브어레이 비트 라인을 대체하기 위하여 로직 콘트롤러 RCL에 의해 논리적으로 재할당된다. 양호하게는, 어떤 하나의 리던던트 열 아래에 계층적으로 있는 리던던트 서브어레이 비트 라인들 각각은 그 다음 리던던트 열이 그 아래에 계층적으로 있는 리던던트 구조로 사용되기 이전에 재할당된다. 이와 같이, 리던던트 열에 있는 리던던트 성분의 사용이 효율적이다.

로직 콘트롤러 RCL은 일례로서 비리던던트 열내의 서브어레이 비트 라인 중 하나에 해당하는 리던던트 열내의 서브어레이 비트 라인 중 하나를 활성화시키는 수단을 나타낸다. 로직 콘트롤러 RCL은 또한 일례로서 리던던트 서브어레이 비트 라인 중 활성화된 것의 어드레스를 저장하는 수단을 나타낸다.

본 발명의 메모리 어레이 구조의 용장성 측면에 의해 실현되는 잇점은 메모리 셀, 액세스 디바이스, 서브어레이 비트 라인 또는 센스 앰프 디바이스가 고장나더라도 전체 열을 사용할 수 없는 것으로 파기하지 않아도 된다는 것이다. 예를 들어, 열의 1차측상의 1차 글로벌 비트 라인이 불량인 경우, 그의 2차 글로벌 비트 라인에 어떤 결함도 없는 것으로 가정하면 열 디코드 디바이스 및 열의 2차측을 여전히 사용할 수 있다. 결함이 없는 그의 계층 구조내에 동수의 열을 예비해 둠으로써, 보다 낮은 파기율로 단가 절감을 달성하기 위해 제조 수율이 향상된다.

셀 플레이트 및 각각의 글로벌 비트 라인은 별도의 센스 앰프 디바이스에 접속되어 있다. 도 2에 도시한 바와 같이, 글로벌 비트 라인 GBL00000과 GBL00001은 각각 센스 앰프 디바이스 SA00000과 SA00001에 접속되어 있다. 열 디코드 디바이스 CD0000과 CD00001은 각각 글로벌 비트 라인 GBL00000과 GBL00001과 관련되어 있다. 각각의 열 디코드 디바이스는 듀얼 센스 앰프 디바이스와 인터페이스한다. 이와 같이, 글로벌 비트 라인의 효율적인 사용은 다수의 서브어레이 비트 라인의 워드 라인과 인터페이스하기 위해 센스 앰프 및 열 디코드 회로의 공유를 통해 가능하다.

각 워드 라인은 도 1에 도시한 2048개 열 각각에 있는 해당 워드 라인과 전기적으로 통신한다. 이와 같이, 각 워드 라인과 전기적으로 통신하는 2047개의 다른 워드 라인이 있다. 도 1 및 도 2에 도시하지는 않았지만 워드 라인들간의 전기적인 통신은 대응하는 워드 라인들과 관련된 각각의 서브어레이 FET의 각 게이트간의 상호 접속에 의해 달성된다. 도 2에 도시한 바와 같이, 워드 라인과 관련된 서브어레이 FET는 각 서브어레이 비트 라인에 대한 Q00 내지 Q63이다. 워드 라인 상호접속의 이러한 대응성의 일례로서, 글로벌 비트 라인 GBL00000 내지 GBL02047의 각 서브어레이 비트 라인 SABL00의 각 서브어레이 FET Q00의 각 게이트는 서로 전기적으로 접속되어 있다. 유사한 상호 접속 방식이 도 1에 도시된 2048개 열 각각에 있는 서브어레이 FET Q01 내지 Q63의 게이트에 적용된다.

도 1 및 도 2가 센스 앰프 디바이스 사이의 공유 열 디코드 디바이스를 나타내고 있지만, 열 디코드 디바이스는 센스 앰프 디바이스에 의해 공유될 필요가 없다고 생각된다. 본 발명의 범위내에서 열 디코드 디바이스는 센스 앰프 디바이스 및 글로벌 비트 라인 양자로부터 분리될 수 있다고 생각된다.

도 3은 도 2의 3-3 절단선을 따라 도시된 도 2의 개략도의 확대 단면도이다. 도 3에서, 워드 라인 WL13 및 WL14는 커패시터 C13 및 C14와 각각 관련된 서브어레이 FET Q13 및 Q14의 게이트와 각각 접속되어 있는 것으로 도시되어 있다. 서브어레이 비트 라인 SABL00는 서브어레이 FET Q13 및 Q14의 제1의 전극으로의 접속을 통해 서브어레이 FET Q13 및 Q14 상부에 계층적으로 되어 있다. SABL00는 글로벌 비트 라인 GBL00000 하부에 적층되어 있다. 도3은 서브어레이 비트 라인 SABL00와 관련된 64개 워드 라인 중 2개를 개략적으로 도시한 것이다.

도 4는 2개의 글로벌 비트 라인, 하나의 서브어레이 비트 라인 및 8개의 워드 라인이 도시되어 있는 4-4 절단선을 따라 도 2에 도시된 본 발명의 메모리 구조의 양호한 실시예의 부분 확대도이다. 글로벌 비트 라인 및 서브어레이 비트 라인은 도전성 물질로 된 단일층상에 있다. 도 4는 간결성을 위해 몇 개의 층이 도시되어 있지 않다. 서브어레이 비트 라인 SABL00는 글로벌 비트 라인 GBL00000과 GBL00001 사이에 적층되어 있다. 워드 라인 WL12 내지 WL19는 서브어레이 비트 라인 SABL00에 수직으로 지나가고 있다. 서브어레이 비트 라인 SABL00는 도 4에 도시된 각 "X"에서 워드 라인과 관련된 N⁺활성 영역에 접속되어 있다. 도 4에 도시된 2개의 글로벌 비트 라인 중 어느 것도 N⁺활성 영역에 접속되어 있지 않다. 워드 라인 WL12 내지 WL19는 양호하게는 폴리실리콘으로 이루어져 있다. 각각의 글로벌 비트 라인과 서브어레이 비트 라인은 양호하게는 금속 등의 전기 전도성 물질로 이루어져 있다.

도 4에 도시된 레이아웃이 지그재그로 엇갈려 있기 때문에, 단지 2개의 워드 라인이 서브어레이 비트 라인 SABL00와의 접촉점들 사이에 위치하는 모습을 하고 있다. 그러나, 도 4에는 지그재그로 엇갈리게 도시하지 않고, 4개의 워드 라인이 이후에 도 6과 관련하여 기술하는 바와 같이 서브어레이 비트 라인 SABL00와의 각 접촉점 사이에 있는 것으로 되어 있다.

도 4에 도시되지 않은 본 발명의 메모리 구조의 다른 실시예에서는, 글로벌 비트 라인과 서브어레이 비트 라인은 별도의 금속층 등의 별도의 도전성 층상에 있으며, 산화물층이 글로벌 비트 라인의 도전성 층과 서브어레이 비트 라인의 도전성층을 분리하고 있다.

도 5는 서브어레이 비트 라인이 없는 종래 기술의 메모리 어레이 구조를 나타낸 것이다. 오히려, 각 비트 라인 BL00 내지 BL04는 각 워드 라인 WL12 내지 WL16과 접촉하고 있다. 접촉 위치는 도 5에 "X"로 표시되어 있으며, 각 비트 라인 BL00 내지 BL04는 워드 라인 WL12 내지 WL16과 관련된 N⁺활성 영역과 접촉을 이루고 있다. 도 5에서 알 수 있는 바와 같이, 각 비트 라인과의 각 접촉점 사이에는 4개의 워드 라인이 있다.

도 6은 본 발명의 메모리 구조의 양호한 실시예의 단면의 측입면도로서, 4개의 워드 라인은 서브어레이 비트 라인과의 2개의 접촉점 사이에 위치하며, 이 접촉점은 또한 N⁺활성 영역에 전기적으로 접속되어 있다. 도 6은 본 발명의 메모리 구조의 양호한 실시예의 일부만을 도시한 것이지만, 이 층으로 된 구조의 특성은 금속성 비트 라인이 BPSG의 층상에 배치되어 있다는 것이다. BPSG의 층은 셀 유전체의 층의 상부를 덮고 있는 상부 셀 플레이트의 폴리실리콘 층 상부에 배치되어 있다. 셀 유전체의 층 하부에는 일련의 폴리실리콘 저장 노드가 있다. 각 저장 노드는 메모리 구조의 단편화된 하부층(fragmented bottom layer of the memory structure)을 형성하는 N⁺활성 영역에 접속하는 매몰 접촉점(buried contact)과 접속하고 있다. 폴리실리콘 워드 라인은 매몰 접촉점과 N⁺활성 영역 사이에 위치하고 있다. 접촉점 필 세그먼트(contact fill segment)는 비트라인으로부터 N⁺활성 영역으로의 접촉점을 형성하기 위해 BPSG의 층, 상부 셀 플레이트의 층, 셀 유전체 층을 지나 저장 노드 주변, 매몰 접촉점 주변 및 워드 라인 주변에 뻗어 있다.

본 발명의 메모리 어레이 구조의 일부가 도 6에서 10으로 도시되어 있다. 서브어레이 비트 라인(12)는 점선으로 도시된 글로벌 비트 라인(11)과 동일한 도전성 층상에 위치하는 것으로 되어 있다. 도시하지 않은 다른 실시예에서, 글로벌 비트 라인(13)은 별도의 도전성 층상의 서브어레이 비트 라인(12) 상부에 적층될 수 있다. 워드 라인(14, 16, 18, 20)은 한쌍의 접촉점 필(22, 24) 사이에 위치하는 것으로 되어 있다.

N⁺활성 영역은 참조 번호 30으로 도시되어 있다. 커패시터는 상부 셀 플레이트(36)과 저장 노드(34)에 의해 둘러싸인 셀 유전체(36)으로서 도시되어 있다. 전계 산화물은 40에 도시되어 있고, 산화물은 42, 44 및 46에 도시되어 있다. BPSG(48)의 층은 접촉점 필(22, 24) 사이에 위치하고 있다. 장벽(50)은 서브어레이 비트 라인(12) 바로 아래에 있다. 질화물 패시베이션(52)의 층은 산화물층(46) 상부에 위치하고 있다.

트랜지스터는 양호하게는 폴리실리콘 워드 라인인 워드 라인(14, 16, 18, 20)의 양측면상의 2개의 N⁺활성 영역으로 이루어져 있다. 상부 셀 플레이트(38)로 상부가 덮여있는 셀 유전체(36)을 갖는 저장 노드(34)로 이루어진 커패시터는 각 워드 라인의 우측면에서 각 N⁺활성 영역 바로 위에 있다.

도 7은 글로벌 비트 라인과 그에 대응하는 서브어레이 비트 라인 사이의 접촉점의 영역을 도시한 것이다. 접촉 영역 K-0, K-1 및 K-2는 각각 글로벌 비트 라인 GBL-0, GBL-1 및 GBL-2로부터 FET BLK0-01, BLK0-00, BLK1-01, BLK1-00, BLK2-01 및 BLK2-00에 각각 대응하는 서브어레이 비트 라인과 관련된 N⁺활성 영역으로의 접촉점이다. 각 접촉점 K-0, K-1 및 K-2는 2개의 대응하는 FET를 갖는다. 글로벌 비트 라인 GBL-0는 대응하는 FET BLK0-01 및 BLK1-00를 갖는다. 글로벌 비트 라인 GBL-2와 관련된 접촉점 K-2는 대응하는 FET BLK2-01 및 BLK2-00를 갖는다.

게이트는 6개의 FET LK0-01, BLK0-00, BLK1-01, BLK1-00, BLK2-01 및 BLK2-00 각각에 대해 도시되어 있다. 일례로서, FET BLK0-00는 그와 관련된 게이트 GAT-0를 가지며, FET BLK1-00는 그와 관련된 게이트 GAT-1를 가지며, FET BLK2-00는 그와 관련된 게이트 GAT-2를 갖는다. 대응하는 FET와의 접촉점 K-0, K-1 및 K-2는 글로벌 비트 라인과 그 아래에 계층적으로 있는 서브어레이 비트 라인 사이의 접속을 확립한다. 도 7에서, 서브어레이 비트 라인과 글로벌 비트 라인 양자는 동일한 도전성 층상에 있다. 본 발명의 메모리 어레이 구조의 다른 양호한 실시예에서는, 서브어레이 비트 라인과 글로벌 비트 라인은 서로 다른 도전성 층상에 있을 수 있다.

도 4 및 도 7에 도시된 회로의 일례로 알 수 있는 본 발명에 의해 얻어지는 잇점은 서브어레이 비트 라인이 일정 전압으로 전기적으로 절연되어 있는 반면 그들 사이의 글로벌 비트 라인은 동작하고 있다는 것이다. 그렇게 할 때, 글로벌 비트 라인의 전압은 글로벌 비트 라인에 인접하고 있는 2개의 서브어레이 비트 라인에 의해 영향을 받지 않으며, 인접 비트 라인들 간의 비트 라인 결합 성분이 방해받지 않는다. 서브어레이 비트 라인 전압을 일정하게 유지함으로써, 비트 라인 결합 커패시턴스의 효과가 전압이 인접 비트 라인 사이에서 일정하게 보유되지 않는 종래의 비트 라인 구조에 비해 감소된다. 이와 같이, 글로벌 비트 라인에 인접하고 있는 서브어레이 비트 라인의 전기적 절연으로 글로벌 비트 라인상의전압과의 간섭을 방지하게 된다.

본 발명의 메모리 구조는 대응하는 글로벌 비트 라인의 전압에 대한 이동 효과(moving effect)를 야기함으로써 서브어레이를 전기적으로 절연시킨다. 이 전기 절연은 한번에 선택된 서브어레이 비트 라인 및 그와 관련된 메모리 셀만을 글로벌 비트 라인에 접속함으로써 실행된다. 모든 메모리 셀을 비트 라인에 동시에 접속시키는 종래의 메모리 구조와는 달리, 본 발명의 메모리 어레이 구조는 한번에 메모리 셀 중 몇 개만이 선택된 서브어레이 비트 라인과 관련된 액세스 디바이스를 통해 글로벌 비트 라인에 접속된다.

글로벌 비트 라인에 인접한 서브어레이 비트 라인의 전기적 절연은 글로벌 비트 라인과의 커패시턴스 간섭을 차단시키기 위한 것으로서 이러한 인접 비트 라인 절연이 없는 종래의 메모리 구조에 있는 비트 라인 결합 성분의 노이즈 효과를 감소시킨다. 도 4 및 도 7에서 알 수 있는 바와 같이, 글로벌 비트 라인이 주기적인 접촉점을 제외한 N⁺활성 영역과 접촉하고 있지 않는 전기적으로 절연된 서브어레이 비트 라인을 글로벌 비트 라인과 인터리빙함으로써 글로벌 비트 라인에 인접한 서브어레이 비트 라인의 전기적 절연으로 인한 전기적 차단 효과가 가능케 된다.

비트 라인 결합 성분은 인접한 비트 라인간의 전체 비트 라인 커패시턴스의 15% 또는 총합하여 2개의 인접한 비트 라인을 갖는 비트 라인에 대한 커패시턴스의 30%이다. 본 발명의 메모리 어레이 구조는 서브어레이 비트 라인을 전기적으로 절연시킴으로써 비트 라인 커패시턴스를 약 70% 효과적으로 감소시킨다. 종래 메모리 구조에서는 인접한 비트 라인에 대한 전기적 장벽이 없는 것은 종래의 메모리 구조가 모든 메모리 셀을 비트 라인에 동시에 접속시키게 되어 70% 이상의 비트 라인 결합 성분을 야기시킨다는 점에서 해가 된다. 비트 라인 결합 커패시턴스를 본 발명의 메모리 어레이 구조에서는 인접한 서브어레이 비트 라인의 전기적 절연을 통해 약 70% 감소시킴으로써, 글로벌 비트 라인 신호 세기가 상당히 개선된다. 도 4 및 도 7에서 알 수 있는 바와 같이, 글로벌 비트 라인에 인접한 서브어레이 비트 라인의 전기적 절연을 갖는 메모리 구조를 패턴화함으로써 더 높은 신호 대 잡음비의 목적을 달성한다.

서브어레이 비트 라인을 글로벌 비트 라인으로부터 절연시키는 것은 메모리 구조의 커패시턴스를 감소시키는데 중요한 인자인데, 그 이유는 각각의 판독 또는 기록 동작 사이클에서 이들 커패시터가 충전 및 방전되어야하기 때문이다. 글로벌 비트 라인 커패시턴스를 감소시킴으로써, 전력 소모가 동시에 감소된다. 종래의 메모리 구조는 그 안의 모든 커패시터를 동시에 접속시키는 반면, 본 발명의 메모리 구조에서는 단지 선택된 커패시터만이 접속된다. 비트 라인간의 커패시턴스 결합 성분이 그들 사이의 접속을 더 작게 세그먼트화함으로써 훨씬 더 작게 된다. FET를 활성화시키는 작은 세그먼트의 워드 라인 각각이 선택된 메모리 셀을 그위에 계층적으로 접속되어 있는 대응하는 글로벌 비트 라인에 접속시키기 위하여, 전체 커패시턴스는 모든 메모리 셀이 그에 동시에 접속되는 종래의 비트 라인보다 작다. 글로벌 비트 라인은 일단 선택된 서브어레이 비트 라인에 접속되면 바로 인접한 2개의 서브어레이 비트 라인간의 커패시턴스만을 감지한다. 이 서브어레이 비트 라인의 절연으로 인해, 글로벌 비트 라인은 절연되고 미접속된 서브어레이 비트 라인을 감지하지 못하게 됨으로써 글로벌 비트 라인의 전체 커패시턴스가 감소하게 된다.

주어진 비트 라인 커패시턴스의 경우, 메모리 구조의 다이 사이즈가 종래의 메모리 구조보다 더 작은데 그 이유는 본 발명의 구조에서는 센스 앰프와 열 디코드 디바이스가 더 많은 메모리 셀에 의해 공유됨으로써 더 적은 오버헤드 회로를 사용하기 때문이다.

본 발명의 다른 양호한 실시예가 도 8에 도시되어 있으며, 여기에는 일례로서 슈퍼-글로벌 비트 라인 SGBL00000이 4개의 FET SBLK00, SBLK01, SBLK02, SBLK03을 통해 4개의 글로벌 비트 라인 GBL0, GBL1, GBL2, GBL3 상부에 계층적으로 있다. 각 글로벌 비트 라인은 도 1 내지 도 4, 도 6 및 도 7을 참조해 이상에서 기술한 바와 같이 서브어레이 비트 라인을 인접한 글로벌 비트 라인으로부터 전기적으로 절연시키는 것과 유사하게 그에 대응하는 슈퍼-글로벌 비트 라인으로부터 전기적으로 절연될 수 있다. 하나의 글로벌 비트 라인은 미절연된 글로벌 비트 라인과 그에 대응하는 슈퍼-글로벌 비트 라인 사이에 관련된 FET를 통해 인터페이스되어 있다.

도 8에는 2048개 열이 있으며, 각 열은 열 디코드 디바이스를 공유하고 있는 듀얼 센스 앰프 디바이스에 접속하고 있는 2개의 슈퍼-글로벌 비트 라인을 가지고 있다. 이 2개의 슈퍼-글로벌 비트 라인 각각은 4개의 글로벌 비트 라인에의 4개의 접촉점을 가지고 있으며, 이 접촉점은 도 4를 참조하여 이상에서 설명한 것과 유사하다. 도 1과 도 2 및 그와 관련된 이상의 내용에서와 같이, 다른 양호한 실시예에서 각 글로벌 라인은 16개 서브어레이 비트 라인으로의 8개의 접촉점을 갖는다. 그에 따라, 각 서브어레이 비트 라인은 64개 서브어레이 FET 각각의 제1의 전극을 통해 64개 워드 라인으로의 접촉점을 갖는다. 그 외에, 각 워드라인은 64개 서브어레이 FET의 제2의 전극을 커패시터 등의 1비트 전하를 저장하기 위한 수단에 접속시키기 위해 서브어레이 FET 게이트를 통해 활성화된다. 이러한 본 발명의 일실시예에서, 16 메가비트 메모리 어레이가 얻어된다.

슈퍼-글로벌 비트 라인 및 글로벌 비트 라인이 FET 디바이스를 통해 접속되는 것으로 되어 있지만, FET를 통해 슈퍼-글로벌 비트 라인에 접속되는 글로벌 비트 라인의 수는 본 발명의 범위내에서 변할 수 있다. 게다가, 슈퍼-글로벌 비트 라인은 그와 관련된 글로벌 비트 라인과는 다른 도전성 층상에 있는 것으로 할 수도 있으며, 이 때 서브어레이 비트 라인 및 글로벌 비트 라인은 동일한 또는 서로 다른 도전성 층상에 있을 수 있다. 이와 같이, 슈퍼-글로벌 비트 라인을 포함하는 본 발명의 메모리 어레이 구조의 실시예들은 슈퍼-글로벌 비트 라인, 글로벌 비트 라인 및 서브어레이 비트 라인을 위한 2개 또는 3개의 도전성 층을 가질 수 있다.

도 8을 참조하면, 1차측 및 2차측 모두에 있어 각각의 센스 앰프 디바이스는 대응하는 슈퍼-글로벌 비트 라인으로부터 전기적으로 절연되어 있는 경우 슈퍼-글로벌 비트 라인의 신호를 저장할 수 있다. 마찬가지로, 각각의 슈퍼-글로벌 비트 라인은 대응하는 센스 앰프 디바이스 및 그에 대응하는 글로벌 비트 라인으로부터 전기적으로 절연되어 있는 경우 슈퍼-글로벌 비트 라인 신호를 저장하는 커패시턴스를 갖는다. 마찬가지로, 각각의 글로벌 비트 라인은 슈퍼-글로벌 비트 라인 및 그에 대응하는 복수의 서브어레이 비트 라인으로부터 전기적으로 절연되어 있는 경우 슈퍼-글로벌 비트 라인 신호를 저장하는 커패시턴스를 갖는다. 각각의 글로벌 비트 라인의 전기적 절연과 마찬가지로, 각각의 서브어레이 비트 라인은 그에 대응하는 글로벌 비트 라인 및 그와 관련된 대응하는 복수의 메모리 셀 또는 커패시터로부터 전기적으로 절연되어 있으면 서브어레이 비트 라인 신호를 저장하는 커패시턴스를 갖는다. 마지막으로, 각 메모리 셀 또는 커패시터는 그의 대응하는 서브어레이 비트 라인으로부터 전기적으로 절연되어 있으면 저장 신호를 저장하는 커패시턴스를 갖는다.

이상의 전기적 절연 체계를 실행하기 위하여, 도 8에 있는 본 발명의 집적 메모리 어레이 회로는 도 8에 도시한 센스 앰프 디바이스로 표시되고 도해된 전기 스위칭을 위한 수단을 그 안에 포함함으로써 센스 앰프 디바이스를 절연시키고 있다. 슈퍼-글로벌 비트 라인은 대응하는 센스 앰프 디바이스의 전기 스위칭 수단 및 글로벌 액세스 디바이스 또는 글로벌 FET에 의해 전기적으로 절연되어 있다. 마찬가지로, 각 글로벌 비트 라인은 글로벌 액세스 디바이스 또는 FET 중 대응하는 것 및 그에 대응하는 액세스 디바이스에 의해 전기적으로 절연되어 있다. 각각의 서브어레이 비트 라인은 그 위에 계층적으로 있는 액세스 디바이스 중 대응하는 것 및 그 아래에 계층적으로 있는 그의 대응하는 서브어레이 액세스 디바이스에 의해 전기적으로 절연되어 있다. 마지막으로, 각 메모리 셀 또는 커패시터는 대응하는 서브어레이 액세스 디바이스 또는 FET에 의해 전기적으로 절연되어 있다. 도 8의 이상의 메모리 어레이 구조 성분이 전기적으로 절연되어 있으면, 일시적으로 그곳에 저장된 데이터를 즉시 고속으로 액세스할 수 있다.

도 8은 또한 도 1의 용장도 체계와 유사하게 기능하는 체계를 갖는 용장도 체계를 나타내고 있다. 도 8에는, 이하와 같이 리던던트 성분으로 이름이 붙여진 복수의 리던던트 열을 나타낸 것이다: 1차 센스 앰프 디바이스 SA02047c, 2차 센스 앰프 디바이스 SA12047c, 1차 슈퍼-글로벌 비트 라인 SGBL02047c, 2차 슈퍼-글로벌 비트 라인 SGBL12047c. 여기서, 1차 및 2차 센스 앰프 디바이스는 리던던트 열 디코드 디바이스 CD2047c를 공유하고 있다. 리던던트 메모리 어레이 구조 성분과 관련된 각 참조 번호에서, "c"는 적어도 하나의 리던던트 메모리 어레이 구조 성분을 나타낸다. 이와 같이, 관련된 리던던트 성분을 갖는 다수의 리던던트 열들을 도 8이 나타내고 있는 것으로 한다.

도 8은 또한 종래의 수단을 통해 불량 메모리 어레이 구조 성분의 검출에 관한 입력을 수신한 다음에 불량 메모리 어레이 구조 성분을 비활성화 또는 그의 활성화을 행하지 않아 리던던트 메모리 어레이 구조 성분을 재할당하는 용장도 로직 콘트롤러 RCL을 도시하고 있다. 2차 슈퍼-글로벌 비트 라인 SGBL00001이 불량인 것으로 검출될 때, 불량인 2차 슈퍼-글로벌 비트 라인 SGBL00001을 대체하기 위하여 리던던트 열(2049)에 있는 리던던트 2차 슈퍼-글로벌 비트 라인 SGBL02048이 논리적으로 재할당되고 있는데, 이는 일례로서 설명한 것이지 한정하는 것으로 보아서는 안된다. 마찬가지로, 1차 글로벌 비트 라인이 불량인 것으로 검출되면, 적어도 하나의 재할당되지 않은 1차 리던던트 글로벌 비트 라인을 갖는 1차 리던던트 슈퍼-글로벌 비트 라인, 및 그위에 계층적으로 있는 리던던트 열 상의 재할당되지 않은 1차 글로벌 비트 라인은 불량인 글로벌 비트 라인을 대체하도록 논리적으로 재할당된다. 서브어레이 비트 라인이 불량인 것으로 검출된 경우에는, 재할당되지 않은 리던던트 서브어레이 비트 라인, 그 위에 계층적으로 있는 리던던트 글로벌 비트 라인 및 리던던트 열 상의 리던던트 슈퍼-글로벌 비트 라인 모두는 불량 서브어레이 비트 라인을 대체하도록 로직 콘트롤러 RCL에 의해 논리적으로 재할당된다. 마지막으로, 메모리 셀, 또는 메모리 셀을 대응하는 워드 라인과 관련시키는 액세스 디바이스에서 결함이 검출되면, 그 결함과 관련된 서브어레이 비트 라인은 그와 관련된 모든 메모리 셀 및 액세스 디바이스와 함께 비활성으로 되거나 또는 활성으로 되지 않게 되고, 그의 대응하는 메모리 셀 및 액세스 디바이스를 갖는 재할당되지 않은 리던던트 서브어레이 비트 라인, 그위에 계층적으로 있는 리던던트 글로벌 비트 라인, 및 리던던트 열에 있는 그 위에 계층적으로 있는 리던던트 슈퍼-글로벌 비트 라인 모두는 결함과 관련된 서브어레이 비트 라인을 대체하기 위하여 로직 콘트롤러 RCL에 의해 논리적으로 재할당된다. 양호하게는, 어떤 하나의 리던던트 열 아래에 계층적으로 있는 리던던트 서브어레이 비트 라인들 각각은 그 다음 리던던트 열이 그 아래에 있는 메모리 성분을 재할당하는데 사용되기 이전에 재할당된다. 이와 같이, 각 리던던트 열에 있는 리던던트 성분의 사용이 효율적이다.

본 발명의 메모리 어레이 구조는 여러 가지 메모리 타입에 사용될 수 있으며, 그 각각은 복수의 액세스 디바이스를 메모리 타입의 메모리 어레이 구조내에 포함하고 있다. 액세스 디바이스는 DRAM 실시예에서는 FET이며, 그 일례로는 서브어레이 FET를 통해 커패시터를 서브어레이 비트 라인에 접속시키기 위해 워드 라인으로부터의 워드 라인 신호에 의해 활성화되는 서브어레이 FET가 있으며, 다른 FET는 서브어레이 비트 라인을 글로벌 비트 라인에 선택적으로 절연시키거나 또는 접속시킨다. SRAM의 경우, 액세스 디바이스는 2개의 FET일 수 있다. 플래시 메모리의 경우, 각 액세스 디바이스는 부유 게이트를 갖는 트랜지스터를 가질 수 있고 메모리 셀은 액세스 디바이스 자체의 일부를 이루고 있다.

각 메모리 타입에 있어서, 액세스 디바이스의 기능은 전기 스위치로서 역할하는 것이다. 전기 스위치로서, 각 액세스 디바이스는 액세스 디바이스에 접속되어 있는 라인 또는 디바이스를 전기적으로 절연시킬 수 있다. 그 대신에, 액세스 디바이스는 액세스 디바이스와 접속되어 있는 라인 또는 디바이스들 사이에서 신호를 전기적으로 통신할 수 있다. 이와 같이, 액세스 디바이스는 대응하는 글로벌 비트 라인으로부터 서브어레이 비트 라인을 전기적으로 절연시킬 수 있으며, 워드 라인 및 대응하는 저장 및 통신 수단 모두를 전기적으로 절연시킬 수 있다.

도 1 및 도 8에서 알 수 있는 바와 같이 본 발명의 또다른 양호한 실시예에서는, 각 서브어레이 비트 라인은 커패시터와 서브어레이 FET 중 몇몇을 예비로 할당하고 있으며 나머지 커패시터 및 서브어레이 FET는 비예비로 할당하고 있고 불량인 경우 리던던트인 것으로 대체할 수 있는 것으로 되어 있다. 각 서브어레이 비트 라인상의 64 성분 세트의 일례로서, 32개의 커패시터, 서브어레이 FET 및 워드 라인이 메모리 어레이 구조 성분이고, 나머지 32개의 커패시터, 서브어레이 FET 및 워드 라인은 대체 메모리 어레이 구조 성분이다. 이와 같이, 32개의 메인 워드 라인내의 한 워드 라인이 불량으로 되면, 대체 워드 라인, 서브어레이 FET 및 관련 커패시터는 그 열의 워드 라인을 복구하기 위해 동일 열내의 동일 서브어레이 비트 라인내의이 결함을 대체하도록 할당된다. 본 발명의 이 실시예에서, 각 워드 라인은 용장도 로직 콘트롤러 RCL로 표시되어 있는 행 디코드 구동기 디바이스와 전기적으로 통신하고 있다. 용장도 로직 콘트롤러 RCL은 또한 동일 서브어레이 비트 라인 및 동일 열에 있는 리던던트 워드 라인 및 관련 리던던트 커패시터를 재할당함으로써 불량 워드 라인을 복구하기 위한 로직 및 하드웨어 회로 모두를 나타내기도 한다. 종래의 수단을 통해, 용장도 로직 콘트롤러 RCL은 불량 워드 라인의 검출에 관한 입력을 수신한 다음에 불량 워드 라인을 비활성화 또는 활성화시키지 않음으로써 리던던트 워드 라인 및 관련 리던던트 커패시터를 재할당하게 된다. 이와 같이, 용장도 로직 콘트롤러 RCL은 열 용장도, 행 용장도 또는 열 및 행 용장도 모두를 제어함으로써 본 발명의 메모리 어레이 구조에 복구를 행하는 기능을 수행한다.

본 발명의 또다른 양호한 실시예에서는, 관련 대체 액세스 디바이스 및 대체 메모리 셀을 갖는 대체 서브어레이 비트 라인이 동일 열내의 불량 서브어레이 비트 라인 및 관련 성분을 대체하기 위해 열의 동일측에 제공되어 있다. 이 동일 열내의 대체 성분들은 상기한 열 및 행 용장도 구조와 결합될 수 있다. 본 발명의 이러한 각 실시예에서, 용장도 로직 콘트롤러는 불량 성분의 교체 및 이러한 교체를 논리적으로 행하는데 필요한 메모리 어드레스의 저장을 제어한다.

요약하면, 일정 비트 라인 커패시턴스인 경우, 본 발명의 메모리 구조는 듀얼 센스 앰프 사이에 공유 열 디코드 디바이스를갖는 본 발명의 서브어레이 비트 라인 구조를 제공함으로써 종래의 메모리 구조 다이 사이즈보다 다이 사이즈가 더 작다. 그 대신에, 각 서브어레이 비트 라인에 대해 복수의 워드 라인을 제공하고 액세스 디바이스를 거쳐 각 글로벌 비트 라인에 대해 전기적으로 절연가능한 서브어레이 비트 라인을 제공함으로써, 비트 라인 커패시턴스에 대한 효과가 감소되는데 그 이유는 비트 라인 커패시턴스 성분이 한번에 선택된 메모리 셀만을 접속시킴으로써 감소되기 때문이다. 비트 라인 커패시턴스 성분이 감소됨에 따라, 메모리 구조에 대한 전력 소모도 감소되는데 그 이유는 메모리 어레이 구조의 미절연 부분을 충전시키는데 더 적은 전력이 필요하기 때문이다.

본 발명의 그의 정신 또는 본질적인 특성을 벗어나지 않고 여러 가지 특정 형태로 실시될 수 있다. 이상의 실시예는 단지 예시적인 것일 뿐이며 한정을 위한 것은 아님을 알아야 한다. 본 발명의 범위는 따라서 이상의 상세한 설명에 의해서가 아닌 첨부된 청구항들에 의해 표시된다. 청구항들의 등가 범위 및 의미내에 드는 모든 변경예들은 본 발명의 범위에 포함되는 것으로 된다.

Claims (17)

1. 집적 메모리 어레이 회로에 있어서,

   대응하는 복수의 제1 액세스 장치(K00, K07) 각각에 의해 제1 글로벌 비트 라인 신호를 통신하는 제1 글로벌 비트 라인(GLB00000)을 포함하며,

   상기 제1 글로벌 비트 라인은 대응하는 복수의 제1 서브어레이 비트 라인(SABL00, SABL01 등)을 가지며, 상기 복수의 제1 서브어레이 비트 라인 각각은 상기 복수의 제1 액세스 장치(BLK00, BLK01 등) 중 하나에 의해 상기 제1 글로벌 비트 라인과 전기적으로 절연가능해지고 그와 전기적으로 통신가능해지며,

   상기 복수의 제1 서브어레이 비트 라인 각각은 상기 복수의 제1 액세스 장치 중 하나에 의해 그리고 대응하는 복수의 제1 서브어레이 액세스 장치(Q00, Q01 등) 각각에 의해 제1 서브어레이 비트 라인 신호를 통신하며,

   상기 복수의 제1 서브어레이 액세스 장치 각각은 제1 저장 신호를 저장하고 통신하기 위한 제1 저장 커패시터(C00, C01 등)에 의해 상기 제1 저장 신호를 전기적으로 절연하고 전기적으로 통신할 수 있으며,

   상기 제1 글로벌 비트 라인 신호를 감지하고 증폭하며, 상기 증폭된 제1 글로벌 비트 라인 신호를 출력하기 위한 제1 감지 증폭기(SA00000)

   를 포함하는 것을 특징으로 하는 집적 메모리 어레이 회로.
2. 제1항에 있어서, 대응하는 복수의 제1 리던던트(redundant) 액세스 장치(K00C 등) 각각에 의해 제1 리던던트 글로벌 비트 라인 신호를 통신하는 제1 리던던트 글로벌 비트 라인(GBL02047C)을 더 포함하며,

   상기 제1 리던던트 글로벌 비트 라인은 대응하는 복수의 제1 리던던트 서브어레이 비트 라인을 가지며, 상기 복수의 제1 리던던트 서브어레이 비트 라인 각각은 상기 복수의 제1 리던던트 액세스 장치 중 대응하는 것에 의해 상기 제1 리던던트 글로벌 비트 라인과 전기적으로 절연가능해지고 그와 전기적으로 통신가능해지며, 상기 복수의 제1 리던던트 서브어레이 비트 라인 각각은 상기 복수의 제1 리던던트 액세스 장치 중 대응하는 것에 의해 그리고 대응하는 복수의 제1 리던던트 서브어레이 액세스 장치 각각에 의해 상기 제1 리던던트 서브어레이 비트 라인 신호를 통신하며, 상기 복수의 제1 리던던트 서브어레이 액세스 장치 각각은 상기 제1 리던던트 저장 신호를 저장하고 통신하기 위한 제1 리던던트 수단에 의해 제1 리던던트 저장 신호를 전기적으로 절연하고 전기적으로 통신할 수 있는 것을 특징으로 하는 집적 메모리 어레이 회로.
3. 제2항에 있어서,

   상기 제1 리던던트 글로벌 비트 라인 신호를 감지하고 증폭하며, 증폭된 제1 리던던트 글로벌 비트 라인 신호를 출력하기 위한 제1 리던던트 감지 증폭기,

   상기 복수의 제1 서브어레이 비트 라인 중 하나에 대응하는 상기 복수의 제1 리던던트 서브어레이 비트 라인 중 하나를 활성화시키기 위한 수단, 및

   상기 복수의 제1 리던던트 서브어레이 비트 라인 중 활성화된 것의 어드레스를 저장하기 위한 수단을 더 포함하는 것을 특징으로 하는 집적 메모리 어레이 회로.
4. 제1항에 있어서,

   (a) 칼럼을 포함하며,

   상기 칼럼은

   (1) 상기 제1 글로벌 비트 라인,

   (2) 감지하고 증폭하기 위한 상기 제1 감지 증폭기,

   (3) 대응하는 복수의 제2 액세스 장치 각각에 의해 제2 글로벌 비트 라인 신호를 통신하며, 대응하는 복수의 제2 서브어레이 비트 라인을 갖는 제2 글로벌 비트 라인 -상기 복수의 제2 서브어레이 비트 라인 각각은 상기 복수의 제2 액세스 장치 중 하나에 의해 상기 제2 글로벌 비트 라인과 전기적으로 절연가능해지고 그와 전기적으로 통신가능해지며, 상기 복수의 제2 서브어레이 비트 라인 각각은 상기 복수의 제2 액세스 장치 중 하나에 의해 제2 서브어레이 비트 라인 신호를 통신하며, 상기 복수의 제2 서브어레이 액세스 장치 각각은 제2 저장 신호를 저장하고 통신하기 위한 제2 수단에 의해 상기 제2 저장 신호를 전기적으로 절연하고 전기적으로 통신할 수 있음-, 및

   (4) 상기 제2 글로벌 비트 라인 신호를 감지하고 증폭하며, 상기 증폭된 제2 글로벌 비트 라인 신호를 출력하기 위한 제2 감지 증폭기를 포함하며,

   (b) 리던던트 칼럼을 포함하며,

   상기 리던던트 칼럼은

   (1) 상기 제1 리던던트 글로벌 비트 라인,

   (2) 감지하고 증폭하기 위한 상기 제1 리던던트 감지 증폭기,

   (3) 대응하는 복수의 제2 리던던트 액세스 장치 각각에 의해 제2 리던던트 글로벌 비트 라인 신호를 통신하며, 대응하는 복수의 제2 리던던트 서브어레이 비트 라인을 갖는 제2 리던던트 글로벌 비트 라인 -상기 복수의 제2 리던던트 서브어레이 비트 라인 각각은 상기 복수의 제2 리던던트 액세스 장치 중 하나에 의해 상기 제2 리던던트 글로벌 비트 라인과 전기적으로 절연가능해지고 그와 전기적으로 통신가능해지며, 상기 복수의 제2 리던던트 서브어레이 비트 라인 각각은 상기 복수의 제2 리던던트 액세스 장치 중 하나에 의해 제2 리던던트 서브어레이 비트 라인 신호를 통신하며, 상기 복수의 제2 리던던트 서브어레이 액세스 장치 각각은 제2 리던던트 저장 신호를 저장하고 통신하기 위한 제2 리던던트 수단에 의해 상기 제2 리던던트 저장 신호를 전기적으로 절연하고 전기적으로 통신할 수 있음-, 및

   (4) 상기 제2 리던던트 글로벌 비트 라인 신호를 감지하고 증폭하며, 상기 증폭된 제2 리던던트 글로벌 비트 라인 신호를 출력하기 위한 제2 리던던트 감지 증폭기를 포함하며,

   (c) 상기 제2 서브어레이 비트 라인 중 하나에 대응하는 상기 복수의 제2 리던던트 서브어레이 비트 라인 중 하나를 활성화시키기 위한 수단, 및

   (d) 상기 복수의 제2 리던던트 서브어레이 비트 라인 중 활성화된 것의 메모리 어드레스를 저장하기 위한 수단을 더 포함하는 것을 특징으로 하는 집적 메모리 어레이 회로.
5. 제4항에 있어서, 복수의 상기 칼럼 및 복수의 상기 리던던트 칼럼을 더 포함하는 것을 특징으로 하는 집적 메모리 어레이 회로.
6. 제5항에 있어서, 상기 복수의 제1 서브어레이 액세스 장치 각각은 상기 복수의 제1 서브어레이 비트 라인 중 대응하는 것으로부터 상기 제1 저장 신호를 저장하고 통신하기 위한 제1 수단 중 하나를 전기적으로 절연하기 위해, 제1 워드 라인으로부터 첫 번째 제1 워드 라인 신호에 의해 활성화되고, 상기 복수의 제1 서브어레이 비트 라인 중 대응하는 것에 의해 상기 제1 저장 신호를 저장하고 통신하기 위한 제1 수단 중 하나를 전기적으로 접속시키기 위해, 상기 제1 워드 라인으로부터 두 번째 제1 워드 라인 신호에 의해 활성화되며,

   상기 복수의 제2 서브어레이 액세스 장치 각각은 상기 복수의 제2 서브어레이 비트 라인 중 대응하는 것으로부터 상기 제2 저장 신호를 저장하고 통신하기 위한 제2 수단 중 하나를 전기적으로 절연하기 위해, 제2 워드 라인으로부터 첫 번 째 제2 워드 라인 신호에 의해 활성화되고, 상기 복수의 제2 서브어레이 비트 라인 중 대응하는 것에 의해 상기 제2 저장 신호를 저장하고 통신하기 위한 제2 수단 중 하나를 전기적으로 접속시키기 위해, 상기 제2 워드 라인으로부터 두 번째 제2 워드 라인 신호에 의해 활성화되는 것을 특징으로 하는 집적 메모리 어레이 회로.
7. 제6항에 있어서, 상기 복수의 제1 리던던트 서브어레이 액세스 장치 각각은 상기 복수의 제1 리던던트 서브어레이 비트 라인 중 대응하는 것으로부터 상기 제1 리던던트 저장 신호를 저장하고 통신하기 위한 제1 리던던트 수단 중 하나를 전기적으로 절연하기 위해, 제1 워드 라인 중 대응하는 것으로부터 첫 번째 제1 워드 라인 신호 중 대응하는 것에 의해 활성화되고, 상기 복수의 제1 리던던트 서브어레이 비트 라인 중 대응하는 것에 의해 상기 제1 리던던트 저장 신호를 저장하고 통신하기 위한 제1 리던던트 수단 중 하나를 전기적으로 접속시키기 위해, 상기 제1 워드 라인 중 대응하는 것으로부터 두 번째 제1 워드 라인 신호 중 대응하는 것에 의해 활성화되며,

   상기 복수의 제2 리던던트 서브어레이 액세스 장치 각각은 상기 복수의 제2 리던던트 서브어레이 비트 라인 중 대응하는 것으로부터 상기 제2 리던던트 저장 신호를 저장하고 통신하기 위한 제2 리던던트 수단 중 하나를 전기적으로 절연하기 위해, 제2 워드 라인으로부터 첫 번째 제2 워드 라인 신호 중 대응하는 것에 의해 활성화되고, 상기 복수의 제2 리던던트 서브어레이 비트 라인 중 대응하는 것에 의해 상기 제2 리던던트 저장 신호를 저장하고 통신하기 위한 제2 리던던트 수단 중 하나를 전기적으로 접속시키기 위해, 상기 제2 워드 라인 중 대응하는 것으로부터 두 번째 제2 워드 라인 신호 중 대응하는 것에 의해 활성화되는 것을 특징으로 하는 집적 메모리 어레이 회로.
8. 제1항에 있어서, 상기 글로벌 비트 라인 및 상기 복수의 서브어레이 비트 라인은 단일 금속 층상에 제조되는 것을 특징으로 하는 집적 메모리 어레이 회로.
9. 제1항에 있어서, 상기 복수의 어드레스가능한 서브어레이 비트 라인 액세스 장치는 상기 글로벌 비트 라인 및 상기 복수의 서브어레이 비트 라인 사이에 전기적으로 접속되는 트랜지스터인 것을 특징으로 하는 집적 메모리 어레이 회로.
10. 각각이 복수의 메모리 저장 커패시터에 접속되는 복수의 서브어레이 비트 라인에 글로벌 비트 라인을 접속시킨 메모리에 데이터를 저장하는 방법에 있어서,

    상기 복수의 서브어레이 비트 라인 중 하나에 전하를 제공하는 단계, 및

    상기 복수의 서브어레이 비트 라인 중 상기 하나에 전하를 임시 저장하기 위해 상기 글로벌 비트 라인 및 상기 복수의 메모리 저장 커패시터로부터 상기 복수의 서브어레이 비트 라인 중 상기 하나를 전기적으로 절연시키는 단계

    를 포함하는 것을 특징으로 하는 방법.
11. 제10항에 있어서,

    상기 복수의 서브어레이 비트 라인을 소정의 전압에 유지시키는 단계,

    상기 복수의 서브어레이 비트 라인으로부터 상기 글로벌 비트 라인을 전기적으로 절연시키는 단계,

    상기 복수의 메모리 저장 커패시터로부터 상기 복수의 서브어레이 비트 라인을 전기적으로 절연시키는 단계,

    상기 글로벌 비트 라인상에 제공된 데이터를 증폭하는 단계,

    상기 복수의 서브어레이 비트 라인 중 하나에 상기 글로벌 비트 라인을 선택적으로 결합시키고 상기 글로벌 비트 라인과 상기 복수의 서브어레이 비트 라인 중 하나 사이에 상기 증폭된 데이터를 전하 공유하는 단계, 및

    상기 전하 공유 데이터를 임시 저장하기 위해 상기 복수의 서브어레이 비트 라인 중 상기 하나로부터 상기 글로벌 비트 라인을 전기적으로 절연시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
12. 제11항에 있어서, 상기 복수의 서브어레이 비트 라인 중 상기 하나를 상기 복수의 메모리 저장 커패시터 중 하나에 선택적으로 결합시켜, 상기 복수의 메모리 저장 커패시터 중 상기 하나에 데이터를 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
13. 각각이 복수의 메모리 저장 커패시터에 접속되는 복수의 서브어레이 비트 라인에 글로벌 비트 라인을 접속시킨 메모리로부터 데이터를 판독하는 방법에 있어서,

    상기 글로벌 비트 라인으로부터 상기 복수의 서브어레이 비트 라인 중 하나를 전기적으로 절연시키는 단계,

    상기 복수의 서브어레이 비트 라인 중 하나를 상기 복수의 메모리 저장 커패시터 중 하나에 선택적으로 결합시키는 단계,

    메모리 커패시터 전하를 초기 서브어레이 비트 라인 전하와 전하 공유함으로써, 최종의 서브어레이 비트 라인 전하를 생성하는 단계, 및

    상기 복수의 서브어레이 비트 라인 중 상기 하나 위에 상기 최종의 서브어레이 비트 라인 전하를 임시 저장하기 위해 상기 복수의 메모리 저장 커패시터 중 상기 하나로부터 상기 복수의 서브어레이 비트 라인 중 상기 하나를 전기적으로 절연시키는 단계

    를 포함하는 것을 특징으로 하는 방법.
14. 제13항에 있어서,

    상기 복수의 서브어레이 비트 라인 중 상기 하나를 상기 글로벌 비트 라인과 전기적으로 결합시키는 단계,

    상기 최종의 서브어레이 비트 라인 전하를 초기 글로벌 비트 라인 전하와 전하 공유함으로써, 최종의 서브어레이 비트 라인 전하를 생성하는 단계, 및

    상기 최종 글로벌 비트 라인 전하를 증폭시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
15. 각각이 복수의 메모리 저장 커패시터에 접속되는 복수의 서브어레이 비트 라인에 글로벌 비트 라인을 접속시킨 메모리로부터 데이터를 판독하는 방법에 있어서,

    상기 글로벌 비트 라인으로부터 상기 복수의 서브어레이 비트 라인 중 첫 번째 그리고 두 번째 것을 전기적으로 절연시키는 단계,

    상기 복수의 서브어레이 비트 라인의 첫 번째 것을 상기 복수의 메모리 저장 커패시터 중 첫 번째 것과 선택적으로 결합시키는 단계,

    첫 번째 메모리 커패시터 전하를 첫 번째 초기 서브어레이 비트 라인 전하와 전하 공유함으로써, 첫 번째 최종의 서브어레이 비트 라인 전하를 제공하는 단계,

    상기 복수의 서브어레이 비트 라인 중 첫 번째 것에 상기 첫 번째 최종 서브어레이 비트 라인 전하를 임시 저장하기 위해, 상기 복수의 메모리 저장 커패시터 중 첫 번째 것으로부터 상기 복수의 서브어레이 비트 라인 중 첫 번째 것을 전기적으로 절연시키는 단계,

    상기 복수의 서브어레이 비트 라인 중 두 번째 것을 상기 복수의 메모리 커패시터 중 두 번째 것과 선택적으로 결합시키는 단계,

    두 번째 메모리 커패시터 전하를 두 번째 초기 서브어레이 비트 라인 전하와 전하 공유함으로써, 두 번째 최종 서브어레이 비트 라인 전하를 제공하는 단계, 및

    상기 복수의 서브어레이 비트 라인 중 두 번째 것에 상기 두 번째 최종 서브어레이 비트 라인 전하를 임시 저장하기 위해, 상기 복수의 메모리 저장 커패시터 중 두 번째 것으로부터 상기 복수의 서브어레이 비트 라인 중 두 번째 것을 전기적으로 절연시키는 단계

    를 포함하는 것을 특징으로 하는 방법.
16. 제15항에 있어서, 상기 첫 번째 최종의 서브어레이 비트 라인 전하를 제공하는 단계 및 상기 두 번째 최종의 서브어레이 비트 라인 전하를 제공하는 단계는 동시에 수행되는 것을 특징으로 하는 방법.
17. 제16항에 있어서,

    상기 복수의 서브어레이 비트 라인 중 첫 번째 것을 상기 글로벌 비트 라인과 전기적으로 결합시키는 단계,

    상기 첫 번째 최종의 서브어레이 비트 라인을 초기 글로벌 비트 라인 전하와 전하 공유함으로써, 최종의 글로벌 비트 라인 전하를 생성하는 단계, 및

    상기 최종의 글로벌 비트 라인 전하를 증폭시키는 단계를 더 포함하는 것을 특징으로 하는 방법.

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