KR20000010683A - 여분소자를갖는반도체메모리장치에대한레이아웃 - Google Patents

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린치 마이클 엘.
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Abstract

본 발명은 주 메모리 어레를 두 개이상의 "플레인(plane)'으로 분할하는 것을 토대로 여분의 메모리 셀의 뱅크와 비교 회로를 공유하므로써 여분의 메모리 셀의 행 및 열에 필요로되는 디스크상의 에리어를 감소시키는 것이다. 하나의 비교 회로 및 퓨즈들의 적어도 두 개의 뱅크간에 결합된 패스 게이트 또는 멀티플렉서는 적절한 퓨즈 뱅크를 비교 회로에 선택적으로 결합시킨다. 어드레스의 비트(예를들어, 어드레스 비트 A0-RA9를 갖는 행 어드레스의 어드레서 비트 RA9)는 멀티플레스에 의해 수신되고 제어되어 퓨즈의 두 개의 뱅크사이를 선택하도록 하는 것이 바람직하다. 부가적으로, 메모리 어레이내의 메모리의 플레인 스팬 블록 각각은 공유된 센스 증폭기에 의해 분할된다. 따라서, 8개의 라인은 16개의 행 또는 열에 결합되는 반면에, 분리 게이트가 메모리의 두 개의 플레인내의 16개의 행 도는 열중 단지 8개만을 인에이블 하기 때문에 8개의 행 또는 열만이 어떤 시간에서 활성화될 것이다. 따라서, 본 발명은 비교 회로와 여분의 행/열을 상호결합시키는데 필요로되는 라인수를 절약한다.

Description

여분 소자를 갖는 반도체 메모리 장치에 대한 레이아웃
테스팅은 반도체 장치 등에서, 전형적으로 이들 반도체 방치의 제조 과정에서 발생하는 결함 및 고장을 알아내기 위해 이러한 반도체 장치에 대해 수행된다. 반도체 장치에 대한 회로 밀도가 증가함에 따라, 결함 및 고장의 횟수가 증가할 수 있다. 따라서, 반도체 제조업자들은 회로 밀도가 증가함에 따라 반도체 장치에서 결함 및 고장을 검출해야할 필요를 더 느끼게 된다.
따라서, 반도체 장치의 품질 관리를 위해, 반도체 장치들은 반도체 장치를 함유하는 다이가 칩 내에 패키지되기 전에 종종 테스트된다. 시험국 전기적 접점에 대한 일련의 프로브는 다이 상의 개개의 반도체 장치의 일부분들을 액세스하기 위해 웨이퍼 내의 각각의 다이 상에 메워진다. 예를 들면, 반도체 메모리 장치에서, 프로브는 메모리 장치에서 선택된 메모리 셀들을 액세스하기 위해 어드레스 패드 및 데이터 입력/출력 패드와 접촉한다. 전형적인 다이내믹 랜덤 액세스 메모리 장치("DRAM")는 각각 행들 및 열들로 배열된 메모리 셀들의 1개 이상의 배열을 포함한다. 메모리 셀들의 각각의 배열은 선택된 행을 따라 메모리 셀들을 선택하는 워드 또는 행 라인들, 및 선택된 행의 셀들로부터 데이터를 판독하거나, 또는 그 셀에 데이터를 기입하기 위해 행을 따라 개개의 메모리 셀들을 선택하는 비트 또는 열 라인들(또는 라인 쌍들)을 포함한다.
시험하는 동안 소정의 데이터 값들은 특정 메모리 셀들에 대응하는 선택된 행 및 열 어드레스들에 전형적으로 기입되고, 전압 값들은 판독된 데이터가 이들 어드레스에 기입된 데이터와 매치되는지 여부를 결정하기 위해 이들 메모리 셀로부터 판독된다. 판독된 데이터가 기입된 데이터와 매치되지 않는 경우, 선택된 어드레스에서 메모리 셀들은 결함을 포함하기 쉽고, 반도체 장치는 시험에 실패한다.
거의 모든 반도체 장치, 특히 메모리 장치는 시험 과정에서 발견되는 기능 불량 회로를 대체하기 위해 사용될 수 있는 반도체 장치에 대한 여분 회로를 포함한다. 이러한 여분 회로를 인에이블시킴으로써, 반도체 장치는 특정 시험에 실패한 경우조차 폐기될 필요가 없다. 예를 들면, 반도체 장치는 전형적으로 여분의 행들 및 열들의 메모리 셀을 사용함으로써 1차 메모리 배열의 열 또는 행의 메모리 셀이 결함있는 경우, 여분의 메모리 셀들의 전체 열 또는 행은 각각 그 대신에 대체될 수 있다.
여분의 행들 또는 열들 중의 하나의 치환은 다이 상의 여러개의 퓨즈 뱅크들 중의 하나에서 퓨즈들의 특정 조합을 오프닝함으로써(또는 앤티퓨즈들을 폐쇄시킴으로써) 편리하게 수행된다. 종래의 퓨즈들은 레이저 빔에 의해 개방될 수 있는 폴리실리콘 퓨즈, 및 애벌란시형 퓨즈 및 앤티퓨즈를 포함한다. 배열 내에 주어진 행 또는 열이 결함있는 메모리 셀을 포함하는 경우, 웨이퍼는 레이저가 퓨즈를 끊어지게 하여 여분의 행 또는 열을 인에이블시키는 다른 스테이션으로 이동될 수 있다.
레이저는 퓨즈들의 선택된 조합을 끊어지게 함으로써 결함있는 셀의 어드레스와 동일한 어드레스를 제공한다. 예를 들면, 결함있는 셀이 11011011의 8비트 2진 어드레스를 갖는 경우, 레이저는 여러개의 퓨즈 뱅크들 중의 하나 내에서 8개의 퓨즈의 한 세트 중의 3번째 및 6번째 퓨즈를 끊음으로써, 이 어드레스를 기억한다. 비교 회로는 인입 어드레스가 끊어진 퓨즈 어드레스들 중의 하나와 일치하는지 여부를 측정하기 위해 퓨즈 뱅크 내에 기억된 끊어진 퓨즈 어드레스와 각각의 인입 어드레스를 비교한다. 비교 회로가 매치되는 것으로 결정한 경우, 이 회로는 메모리 장치에 대한 행 또는 열 복호기 내의 조절기 또는 "위상 발생기"에 매치 신호(전형적으로 1비트)를 출력한다. 그것에 반응하여, 행 또는 열 복호기는 적절한 여분 행/열이 데이터 전송을 위해 액세스되게 하고, 1차 메모리 배열 내의 결함있는 행 또는 열을 무시한다.
여분의 메모리 셀들의 행들 및 열들은 반드시 다이 상의 공간을 점유한다. 더욱이, 여분의 행 또는 열을 액세스하는 데 필요한 비교 회로는 다이 상의 공간을 필요로 한다. 비교 회로는 NAND 및 NOR 게이트 등의 다른 논리 게이트보다 더 많은 양의 영역을 필요로 하는 다중 배타적 OR 게이트를 전형적으로 사용한다. 퓨즈들의 각각의 뱅크에 대해 적어도 하나의 비교 회로가 필요하다.
더욱이, 퓨즈/안티퓨즈 및 비교 회로들은 1차 메모리 배열의 주변부에 전형적으로 위치한다. 결과적으로, 라인들은 비교 회로들로부터 여분의 행들 및 열들에 이르는 경로이어야 한다. 이들 추가 라인들은 다이 상의 영역을 추가로 차지한다. 비교 회로들 및 퓨즈들이 각각의 여분 행들 또는 열들에 인접하여 위치한 경우, 메모리 장치의 레이아웃의 복잡성은 증가할 것이고, 이는 바람직하지 못하다.
반도체 회로 설계자들은 주어진 크기의 다이 상에 보다 큰 회로 밀도를 제공하려고 노력하고 있다. 다이 크기는 전형적으로 반도체 공업에 의해 표준화된 크기이다. 주어진 다이 상에 추가의 회로를 제공함으로써, 다이를 짜넣은 제품은 시판중인 제품들에 비해 증진되거나 또는 우수한 성능을 제공할 수 있다. 따라서, 여분의 행들 및 열들에 대해 요구되는 다이 상의 영역을 감소시킬 필요가 있다.
반도체 회로 설계자들은 여분의 행들 및 열들의 수(및 이들의 관련 회로 및 라인들)를 감소시키려 시도함으로써 추가 회로에 대한 다이 상의 귀중한 영역을 제거하여 다이 상의 회로의 성능 또는 기능성을 증대시킨다. 그러나, 여분의 행들 및 열들의 수를 감소시킴으로써, 불충분한 수의 여분의 행들 및 열들이 존재할 수 있으므로, 전체 다이는 폐기되어야 한다.
여분의 메모리 소자들의 수를 감소시키는 것과 관련한 다른 문제점은 1차 메모리 배열을 서브-배열들로 분할시키는 것과 관련한다. 현재 메모리 장치들은 메모리 셀들의 1차 배열을 서브-배열들로 분할함으로써 메모리의 일부만이 주어진 액세스에서 활성화될 필요가 있고, 현저한 전력 감소를 초래한다. 각각의 서브-배열은 자신의 여분의 행들 및 열들을 요한다. 메모리 배열을 2개의 서브-배열들 또는 "플레인"으로 분할됨으로써, 제1 플레인 내의 여분의 행들 및 열들은 제1 플레인 내의 메모리 셀들의 1차 행들/열들에서 임의의 결함있는 행 또는 열에 대해 치환될 수 있다. 메모리 배열은 전력 소비를 더 감소시키기 위해 보다 많은 수의 플레인(예, 4개)으로 추가로 분할될 수 있더라도, 심지어 더 적은 수의 여분의 행들 및 열들이 1차 메모리 배열의 1/4에서 결함있는 행들 및 열들을 대체하기 위해 사용될 수 있다. 메모리 배열의 1/4 내에서 많은 수의 에러가 발생된 경우, 불충분한 수의 여분의 행들/열들이 이러한 결함을 보상하기 위해 이용될 수 있다. 대안으로, 어떠한 플레인도 사용될 수 없음으로써 모든 여분의 행들 및 열들은 전체 메모리 배열의 임의의 메모리에 걸쳐 결함있는 행들 및 열들을 대체하기 위해 사용될 수 있다. 그러나, 이러한 안은 배열을 2개의 플레인으로 분할하는 것에 비해 더 많은 수의 루팅 라인을 필요로 한다.
Micron Technology사가 제조한 하나의 공지된 1-메가비트 x 4 DRAM 장치는 행 어드레스 퓨즈 뱅크 및 열 어드레스 퓨즈 뱅크를 하나의 비교 회로와 선택적으로 결합시키기 위해 2:1 멀티플렉서를 사용한다. 행 어드레스 및 열 어드레스는 전형적으로 비교 회로에 의해 반도체 메모리 장치 내에서 판독/기입 주기 동안 상이한 시점에서 행 및 열 퓨즈 어드레스와 비교된다. 결과적으로, 비교 회로는 하나의 어드레스를 하나의 퓨즈 뱅크에 기억된 열 어드레스 및 다른 퓨즈 뱅크에 기억된 행 어드레스와 비교할 필요가 결코 없다. 결과적으로, 이와 같이 공지된 1-메가비트 x 4 DRAM 장치는 2:1 멀티플렉서를 사용함으로써 2개의 퓨즈 뱅크마다 하나의 비교 회로를 사용한다. 2:1 멀티플렉서는 최소한 2개의 패스 게이트를 사용하기 때문에, 비교 회로는 배타적 OR 게이트를 사용하는 동안, 2:1 멀티플렉서는 비교 회로보다 실질적으로 적은 다이 영역을 필요로 한다. 따라서, 비교 회로의 수를 감소시킴으로써, 이러한 선행 기술의 1-메가비트 x 4 DRAM 장치는 다이 상의 영역을 감소시킨다. 그러나, 다이 상의 영역을 더 감소시킬 필요성이 여전히 존재한다.
반도체 회로 설계자들은 여분의 행들/열들의 전체적인 수를 감소시키려 시도해 옴으로써 다이 상의 결함의 수를 감소시키는 개선된 제조 기술로 실험함으로써 다이 영역을 증가시키고, 결함을 보상하는 데 필요한 여분의 행들 및 열들의 수를 감소시키기 위해 노력하였다. 그러나, 회로 밀도가 증가함에 따라, 제조 기술의 최선의 개선에도 불구하고 결함이 증가하는 경향이 있다.
본 발명은 전자 전기 장치, 특히 메모리 장치를 테스트하기 위한 장치 및 그 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 블록도이고,
도 2는 도 1의 반도체 메모리 장치의 메모리 배열, 퓨즈 뱅크 및 비교 회로의 블록도이며,
도 3은 메모리 셀의 4개의 블록, 비교 회로, 멀티플렉서, 퓨즈 뱅크 및 도 1의 반도체 메모리 장치에 대한 다른 관련 회로를 나타내는 도 2의 확대 블록도이고,
도 4는 도 1의 반도체 메모리 장치에 대한 메모리의 여러 블록, 및 퓨즈 뱅크, 멀티플렉서 및 비교 회로의 블록도이며,
도 5는 도 4의 일부의 비교 회로 및 퓨즈 뱅크의 블록도이고,
도 6은 도 4의 비교 회로들중의 하나의 부분 개략적 부분 블록도이며,
도 7은 도 1의 메모리 장치를 혼입한 컴퓨터 시스템의 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 2개의 서브-배열(103 및 105) 등의 1차 메모리 서브-배열을 각각 갖는 1개 이상의 메모리 배열(102)을 포함한다. 1차 메모리 서브-배열(103 및 105) 각각은 메모리 셀들의 여분의 행들(107) 및 여분의 열들(108)을 갖는다. 상기한 바와 같이, 여분의 행들 및 열들(107 및 108)은 1차 메모리 서브-배열(103 및 105)에서 메모리 셀들 각각의 결함있는 행들 또는 열들을 대체하기 위해 선택적으로 인에이블된다.
제어 논리 및 어드레스 버퍼 회로(110)는 어드레스 라인 또는 핀(A0-A10)에 대한 11-비트 어드레스 워드 등의 외부에서 인가된 신호를 수신한다. 제어 논리 및 어드레스 버퍼 회로(110)는 당업계의 숙련자들에게 공지된 바와 같이 열 어드레스 스트로브(CAS), 행 어드레스 스트로브(RAS), 기입 인에이블(WE) 등의 외부에서 발생된 제어 신호를 수신한다. 제어 논리 및 어드레스 버퍼 회로(110)가 어드레스 라인(A0-A10)에 대한 어드레스를 수신할 때, 이 회로는 어드레스들을 버퍼 및 래치하고, 이들을 1개 이상의 행 복호기(111) 및 열 복호기(112)에 출력한다. 예를 들면, 메모리 배열(102)이 2 메가비트 x 8 배열인 경우, 행 복호기(111)는 전형적으로 상위 차수 비트의 외부 어드레스(A0-A10)를 11비트 행 어드레스(RA0-RA10)로 해독하는 한편, 열 복호기(112)는 하위 차수 비트를 11비트 열 어드레스(CA0-CA10)로 해독한다. 행 복호기(111)는 배열 내의 선택된 행을 인에이블시키기 위해 복호된 어드레스를 메모리 배열(102)에 인가되는 한편, 센스 증폭기(114) 및 입력/출력 게이팅 회로(115)를 통해 열 복호기(112)는 메모리 배열 내의 1개 이상의 열을 인에이블시키기 위해 복호된 열 어드레스를 사용한다. 센스 증폭기(114)는 1개 이상의 열에 대한 값을 감지하고 데이터 입력/출력 버퍼(116)에 데이터를 출력하고, 순서대로 데이터를 데이터 라인에 제공한다.
센스 증폭기(114) 및 입력/출력 게이팅 회로(115)는 메모리 배열(102)로부터 분리된 것으로 보여지는 한편, 센스 증폭기(114) 및 입력/출력 게이팅 회로(115)는 아래에 보다 상세히 기재하는 바와 같이 메모리 배열(102) 내의 메모리 블록들 사이에 전형적으로 형성된다. 센스 증폭기는 전형적으로 다이 상에 비교적 큰 영역을 점유하고, 따라서 센스 증폭기는 적어도 2개의 열들 사이에 전형적으로 공유된다. 예를 들면, 아래에 설명하는 바와 같이, 메모리 배열(102)의 서브-배열들(103 및 105) 각각은 메모리 셀들의 다중 블록으로 분할되고, 블록들의 쌍은 센스 증폭기(114)의 동일한 군에 접속된다.
다른 메모리 블록 내의 다른 열로부터 판독할 때 센스 증폭기(114)로부터 메모리 1 블록 내의 1 열을 분리시키기 위해, 입력/출력 게이팅 회로(115) 내의 분리 게이트, 전형적으로 트랜지스터가 2개의 열들 사이에 사용된다. 따라서, 다른 열로부터 1 메모리 블록 내의 1 열을 분리시키기 위해, 대응하는 분리 트랜지스터는 턴온되는 한편, 제1 열에 결합된 다른 분리 트랜지스터는 턴오프된다. 동작 중에, 공통 센스 증폭기를 공유하는 2개의 메모리 블록은 결코 동시에 활성화되지 않는다. 따라서, 1 블록에 대한 센스 증폭기가 분리되고, 그에 따라 나머지로부터 메모리 셀들의 1 블록을 불활성화시킨다.
메모리 장치(100)는 비교 회로 및 제어 논리 및 어드레스 버퍼 회로(110)의 일부로서 나타낸 퓨즈 뱅크(120)를 포함한다. 제어 논리 및 어드레스 버퍼 회로(110)는 CAS, RAS, WE 및 기타 제어 신호들에 반응하여 행 복호기(111), 열 복호기(112), 센스 앰프(114), I/O 게이팅 회로(115), 및 배열(102)에 데이터를 기입하거나, 또는 그로부터 데이터를 판독하기 위한 데이터 I/O 버퍼(116)를 작동시킨다.
도 2를 참조하면, 메모리 배열(102)에 대한 전형적인 레이아웃은 서브-배열들(103 및 105)을 8개의 1-메가비트 섹션들(300-307)로 분할하는 것으로 나타낸다. 제1의 상위 차수 서브 그룹(310)은 섹션(300및 301)을 포함하는 한편, 제1의 하위 차수 서브 그룹(311)은 섹션(302 및 303)을 포함한다. 제2의 상위 차수 서브 그룹(312)은 섹션(304및 305)을 포함하는 한편, 제2의 하위 차수 서브 그룹(313)은 섹션(306 및 307)을 포함한다. 상위 차수 섹션(314)의 군은 서브 그룹(310 및 311)을 포함하는 한편, 하위 차수 섹션의 군은 서브 그룹(312 및 313)을 포함한다.
섹션(300-307) 각각은 전체 64개의 이러한 블록들에 대해 메모리 셀들(201-264)의 256K 블록들로 분할된다. 열 복호기(112) 및 메모리 셀들(107)의 여분의 열들은 각각의 섹션(300-307) 내의 메모리 셀들의 블록들 사이에 위치한다. 메모리 셀들(201-264)의 각각의 블록은 아래에 설명하는 바와 같이 여분의 메모리 셀들(108)의 1개 이상의 열의 일부를 포함한다. 퓨즈 뱅크 및 비교 회로(120)는 서브-배열들(103 및 105)의 한쪽 단부에 나타내고, 서브 배열들 사이에 흐르는 8개의 라인들(138)에 의해 메모리 셀들의 블록들 각각에 결합된다.
11비트 복호된 열 어드레스에서, 9개의 최소 유효 비트(RA0-RA8)는 메모리 셀들(201-264)의 블록들 내의 행을 식별한다. 열 어드레스 내의 최고 유효 비트(CA10)는 하위 차수 섹션(314)의 군(섹션 300, 301, 302 및 303을 포함함)과 상위 차수 섹션(315)의 군(섹션 304, 305, 306 및 307을 포함함) 사이에서 선택한다. 하위 차수 및 상위 차수 섹션들(314 및 315)의 각각의 군 내에서, 행 어드레스 비트 내의 최고 유효 비트(RA10)는 제1 및 제2의 하위 차수 및 상위 차수 서브그룹(310 또는 311)(섹션(300 및 301)과 섹션(302 및 303) 각각을 포함함) 및 서브그룹(312 또는 313)(섹션(304 및 305)과 섹션(306 및 307) 각각을 포함함) 사이에서 선택한다. 제2의 최고 유효 행 어드레스 비트(RA9)는 선택된 하위 또는 상위 차수 서브그룹(310, 311, 312 또는 313) 내의 2개의 섹션들중의 하나를 선택한다.
전형적인 메모리 배열(102)은 2-메가비트 x 8 메모리 배열이기 때문에, 8비트 워드는 각각 외부에 인가된 어드레스(A0-A10)에 출력되고, 따라서 2개의 행들은 워드에 기초하여 동시에 활성화된다. 예를 들면, 논리적으로 높은 값이 상위 차수 어드레스에 대응하고, 이어서 메모리 셀들의 블록들(215, 231, 247 및 263) 내의 행 및 블록들(216, 232, 248 및 264) 내의 행을 선택하는 경우, 최고 유효 열 어드레스 비트(CA10)는 먼저 상위 섹션(315)의 군을 선택하기 위해 높은 값을 가져야 한다. 최고 유효 행 어드레스 비트(A10)는 상위 차수 서브그룹(313)을 선택하기 위해 높은 값을 가져야 하는 한편, 제2의 최고 유효 행 어드레스 비트(A9)는 섹션(307)을 선택하기 위해 높은 값을 가져야 한다. 나머지 행 어드레스 비트(RA0-RA8)는 메모리 셀들의 블록들(215, 231, 247 및 263, 및 216, 232, 248 및 264) 내의 특정 행들을 선택한다.
마찬가지로, 섹션(307) 내의 메모리 셀들의 블록들 내의 4개의 열을 선택하기 위해, 제2의 최고 유효 열 어드레스 비트(CA9)는 하위 차수 열들의 군(320)과 상위 차수 열들의 군(322) 사이에서 선택한다. 열들의 하위 및 상위 차수 군(320 및 322) 모두는 도 2에 나타낸 바와 같이 2개의 서브 배열(301 및 305)에 걸쳐 있다. 전형적인 메모리 배열(102)에서, 하위 및 상위 차수 열 군들(320 및 322) 모두가 동시에 동력을 공급받고, 각각의 군은 주어진 외부에서 인가된 어드레스에 대해 2개의 열을 활성화시킨다. 달리 말하자면, 메모리 배열(102)에 인가된 각각의 외부 어드레스에 대해, 4개의 비트가 하위 차수 열 섹션(320)에 의해 출력되는 한편, 4개의 비트는 상위 차수 열 섹션(322)으로부터 역시 출력된다. 따라서, 상기 예에서, 1비트는 외부 어드레스에 기초하여 메모리 셀들의 블록들(215, 216, 231, 247, 248, 263 및 264) 각각으로부터 출력된다.
도2에 도시된 바와같이, 메모리 어레이가 금속 상호접속 라인의 단지 하나의 단일층으로 제조되는 것이 바람직하기 때문에, 메모리 어레이(102)는메모리 셀의 각 블록과 관계되는 행 복호기(111)를 갖는다. 다수의 행 복호기(111) 각각은 장치(100)내의 어드레스 버스(도시되지 않음)에 인가되는 외부 어드레스를 수신한다. 메모리 어레이(102)가 금소화 상호 접속 층들의 두 개 이상의 층들을 포함하는 경우, 단일의 중심적으로 위치되는 행 복호기가 사용될 수 있다.
8메모리 어레이당 2메가 비트인 전형적인 메모리 어레이(102)는 여분의 메모리 셀들(108)의 16개의 열 및 여분의 메모리 셀들(107)의 16개의 행을 포함한다. 메모리 셀 어레이(102)내의 메모리 셀의 블록은 섹션(300-307)을 토대로 두세트 또는 두 개의 플레인, 플레인 A 및 플레인 B으로 분할되는 것이 중요하다. 각 플레인은 전체 메모리 셀수의 1/2을 갖는다(즉, 각 플레인은 8메가비트를 갖는다). 여분의 메모리 셀(107 및 108)의 행 및 열은 유사하게 각 플레인 A 및 B에 대한 8개의 여분의 행 및 열로 분할된다. 8개의 여분의 행/열(107 및 108)은 1차 메모리의 플레인A에서의 어떤 결함있는 행 또는 열을 대체하는 반면에, 8개의 여분의 행/열은 주 메모리의 플레인 B에서 어떤 결함있는 행/열을 대체한다. 각 8메가비트 플레인에 대한 8개의 여분의 행 및 열은 검사동안 전형적으로 발견되는 오기능하는 메모리 소자의 수를 대체하는데 충분하다는 것이 발견되었다.
서브 어레이(103 및 105)를 토대로 플레인(A 및 B)를 분할하기 보다는 차라리, 플레인 (A 및 B)는 도2에 도시된 바와같이 두 개의 서브 어레이를 스팬한다. 이하에 더욱 상세하게 설명되는 바와같이, 메모리 어레이(102)의 이와같은 분할은 행 및 열 복호기(111 및 112)를 퓨즈 뱅크 및 비교 회로(120)과 상호 접속시키는 라인수를 감소시킨다. 11개의 비트 행 어드레스(즉, RA9)에서의 제2 최상위 비트는 플레인 A 및 B간을 선택한다. 그러므로, 예를들어, 행 어드레스 비트 RA9가 하이값을 갖는다면, 섹션(301, 303, 305, 및 307)은 플레인 A에 대해 인에이블되며, 반면에 비트 RA9가 낮은 값을 갖으면, 섹션(300, 302, 304 및 306)은 플레인 B에 대해 인에이블된다. 행 및 열 복호기(111 및 112)는 기껏해야 메모리 배열(102) 내의 메모리 셀들의 절반(즉, 플레인 A 또는 플레인 B) 만을 인에이블시키기 위해 이러한 어드레스 비트(뿐만 아니라 어드레스 워드 중의 다른 어드레스 비트)를 수신한다. 달리 말하자면, 플레인 A 및 B는 행 어드레스, 즉 어드레스 중의 제2의 최고 유효 비트에 의해 논리적으로 분리된다.
메모리 배열(102) 내의 메모리 셀들의 여러개의 블록들, 군들 및 서브 배열들 사이에서 부분적으로 분할되지만, 여분의 행들 및 열들 각각은 논리적으로 접촉한다. 예를 들면, 플레인 A로부터 8개의 여분의 행들 각각은 메모리 셀들의 블록들(219, 220, 223, 224, 227, 228, 231, 232, 235, 236, 239, 240, 243, 244, 247 및 248)을 통해 또는 메모리 셀들의 블록들(203, 204, 207, 208, 211, 212, 215, 216, 251, 252, 255, 256, 259, 260, 263 및 264)을 통해 물리적으로 확장되고, 이들 블록은 모두 플레인 A 내에 있다. 플레인 A 내의 여분의 셀들(107 및 108)의 행들 및 열들은 플레인 B 내의 메모리 셀들의 블록들을 통해 확장하지 않는다. 마찬가지로, 플레인 B 내의 여분의 셀들(107 및 108)의 논리적으로 인접한 행 또는 열은 플레인 B 내의 메모리 셀들의 모든 블록을 통해 물리적으로 확장하지만, 플레인 A의 메모리 셀들은 전혀 그렇지 못하다.
도 3에 보다 분명히 나타낸 바와 같이, 플레인 A 및 B는 메모리 셀들의 2개의 블록들 사이에 위치하는 공유된 센스 증폭기(114)에 기초하여 분할된다. 예를 들면, 서브-배열(103)에서, 메모리 셀들의 블록(231)은 플레인 A의 일부를 형성하는 한편, 블록(230)은 플레인 B의 일부를 형성한다. 블록들(231 및 230)은 이들 사이에 형성된 공유된 센스 증폭기(114)(n 채널 센스 앰프)에 의해 분리된다. 분리 게이트(115A)는 공유된 센스 증폭기(114)로부터 메모리 셀들(231)의 블록을 분리시키는 한편, 분리 게이트(115B)는 센스 증폭기(114)로부터 메모리 셀들(230)의 블록을 분리시킨다. 마찬가지로, 서브-배열(105)에서, 메모리 셀들의 블록(247)은 여분의 플레인 A의 일부를 형성하는 한편, 블록(246)은 여분의 플레인 B를 형성한다. 블록들(247' 및 246')은 이들 사이에 형성된 공유된 센스 증폭기(114')에 의해 분리된다. 분리 증폭기(115')는 공유된 센스 증폭기(114')로부터 메모리 셀들(247)의 블록을 분리시키는 한편, 분리 게이트(115')는 센스 증폭기로부터 메모리 셀들(246)의 블록을 분리시킨다.
퓨즈 뱅크들(140 및 142)의 2 세트는 1차 메모리 셀들의 배열에서 행 또는 열 내의 결함있는 메모리 셀들의 어드레스를 영구적으로 기억하도록 선택적으로 배치될 수 있는 여러 군의 퓨즈를 포함한다. 퓨즈 뱅크(140)의 제1 세트는 메모리 셀들의 플레인 A 내의 결함있는 메모리 셀들의 어드레스를 제공하는 한편, 퓨즈 뱅크(142)의 제2 세트는 메모리 셀들의 플레인 B 내의 결함있는 메모리 셀들의 어드레스를 제공한다. 아래에 보다 상세히 기재하는 바와 같이, 여러개의 2:1 멀티플렉서(144 및 145)는 퓨즈 뱅크들(140 및 142)의 제1 또는 제2 세트를 여러개의 비교 회로(146)에 선택적으로 결합시킨다. 비교 회로(146)는 제어 논리 및 어드레스 버퍼 회로(110)로부터 외부 어드레스들을 수신하고, 이들 어드레스를 퓨즈 뱅크들(140 및 142)의 2 세트들중의 하나에 기억된 어드레스들과 비교한다.
작동 중에, 1차 메모리 셀들의 1개 이상의 행들이 내부에 결함있는 셀들을 함유하는 경우, 결함있는 셀들에 대한 어드레스들은 장치(100)의 초기 시험 과정에서 퓨즈 뱅크들(140 및 142)에 기억된다. 비교 회로(146) 각각은 제어 논리 및 어드레스 버퍼 회로(110)로부터 어드레스를 수신하고, 이를 퓨즈 뱅크들(140 및 142)의 제1 및 제2 세트들중의 하나에 기억된 1개 이상의 어드레스들과 비교한다. 멀티플렉서(144 및 145)는 제2의 최고 유효 행 어드레스 비트(예, RA9)를 수신하고, 아래에 보다 상세히 기재하는 바와 같이, 퓨즈 뱅크들(140 및 142)의 제1 및 제2 세트들 사이를 선택한다. 제어 논리 및 어드레스 버퍼 회로(110)로부터 수신된 어드레스가 퓨즈 뱅크들(140 및 142)에 기억된 어드레스들중의 하나와 매치되는 경우, 비교 회로(146)는 라인들(138)중의 하나에 대한 매치 신호 M을 행 및 열 복호기들(111 및 112) 각각에 출력한다.
장치(100)가 현재 그의 행 액세스 모드에 있는 경우(예, RAS 강하 후), 열 복호기(112)는 라인들(138)에 대한 신호를 무시하고, 행 복호기(111) 만이 매치 신호 M을 수신하고 복호화한다. 8개의 라인들(138)중의 하나가 높은 값인 경우, 행 복호기(111)는 그에 반응하여 여분의 행들(107)에서 여분의 메모리 셀들의 적절한 행을 인에이블시킨다. 예를 들면, 비교 회로(146)중의 하나가 인입 어드레스에 기초하여 매치됨을 결정한 경우, 이 회로는 라인들(138)중의 하나(예, 8 라인들 중의 첫 번째 라인)에 대해 매치 신호 M을 출력한다. 이러한 신호에 반응하여, 행 복호기(111) 각각은 플레인 A 내의 8개의 여분의 행들(107) 내의 8개의 행들중의 하나(8개의 여분의 행들중의 첫째 행)를 인에이블시킨다.
단지 8개의 라인들(138)이 메모리 배열(102)에서 여분의 행들 및 열들(107 및 108) 모두와 비교 회로(146)를 결합시키기 위해 사용된다. 공유된 센스 증폭기(114)에 의해 제한된 경계에 따라 플레인을 분할함으로써, 공유된 센스 증폭기의 측면 상의 2개의 여분의 열들이 동시에 활성화될 수는 없다. 달리 말하자면, 플레인 A로부터 여분의 열들(108)이 활성화될 때 플레인 B로부터 어떠한 여분의 열들(108)도 활성화되지 않을 것이다. 따라서, 8개의 라인들(138)은 메모리 배열(102)을 통해 흐르는 8개의 여분의 열들(108)에 결합될 수 있고, 여기서 여분의 열들은 배열 내의 표준화된 열들의 2배의 길이를 갖는 것으로 개념화될 수 있다. 센스 증폭기(114)는 임의의 1 시점에서 8개의 여분의 열들중의 절반만을 선택적으로 인에이블시킨다. 결과적으로, 8개의 여분의 열들(107)은 각각 표준 길이를 갖는 8개의 열들의 2 세트로 분배됨으로써, 플레인 A에 대해 8개의 여분의 열 및 플레인 B에 대해 8개의 여분의 열을 제공한다. 달리 말하자면, 당업계에서 현재 수행되고 있는 바와 같이, 적어도 16 라인들은 비교 회로(146)로부터 16개의 개별적인 여분의 행들 및 열들에 이르는 경로이어야 한다.
도 4를 참조하여, 퓨즈 뱅크들(140 및 142), 멀티플렉서(144 및 145), 및 비교 회로(146)를 보다 상세히 나타낸다. 퓨즈 뱅크들(140)의 제1 세트는 상위 차수 퓨즈 뱅크들의 제1 세트(AR4, AC4, AR5, AC5, AR6, AC6, AR7 및 AC7) 및 하위 차수 퓨즈 뱅크의 제2 세트(AR0, AC0, AR1, AC1, AR2, AC2, AR3 및 AC3)를 포함한다. 퓨즈 뱅크(AR0-AR7)는 플레인 A에서 메모리 셀들의 8개의 여분의 행들에 대응하는 한편, 퓨즈 뱅크(AC0-AC7)는 플레인 A 내의 메모리 셀들의 8개의 여분의 열에 대응한다.
마찬가지로, 퓨즈 뱅크들(142)의 제2 세트는 상위 차수 퓨즈 뱅크들의 제1 세트(BR4, BC4, BR5, BC5, BR6, BC6, BR7 및 BC7) 및 하위 차수 퓨즈 뱅크의 제2 세트(BR0, BC0, BR1, BC1, BR2, BC2, BR3 및 BC3)를 포함한다. 퓨즈 뱅크(BR0-BR7)는 플레인 B에서 메모리 셀들의 8개의 여분의 행들에 대응하는 한편, 퓨즈 뱅크(BC0-BC7)는 플레인 B 내의 메모리 셀들의 8개의 여분의 열에 대응한다. 전체적으로, 각각의 퓨즈 뱅크와 각각의 여분의 행 또는 열 사이에서 1:1 상응하므로, 각각의 퓨즈 뱅크는 아래에 보다 상세히 기재하는 바와 같이, 인에이블될 여분의 메모리 셀들의 행 또는 열 만을 유발시킬 수 있다.
도 4에 나타낸 바와 같이, 주어진 여분의 플레인 내의 여분의 행들 또는 열들에 대해 주어진 차수의 퓨즈 뱅크의 각각의 쌍은 2:1 멀티플렉서(144)의 제1 세트에 결합된다. 예를 들면, 퓨즈 뱅크들(140)의 제1 세트 내의 제5 차수 행 및 열 퓨즈 뱅크(AR4 및 AC4)는 모두가 멀티플렉서(144)에 결합된다. 당업계에 공지된 바와 같이, 메모리 장치(100)에 인가된 외부 어드레스는 해체되어 별개의 행 및 열 어드레스로 복호화된다. 결과적으로, 외부 어드레스는 전형적으로 메모리 배열(102) 내의 주어진 행을 먼저 인에이블시키고, 이후에 특정 열을 인에이블시킨다. 행 및 열 어드레스들은 초기에 전혀 메모리 배열(102)로 동시에 활성화되지 않는다(그런, 일단 선택된 행이 어드레스되면, 이는 주어진 열이 어드레스될 때까지 활성을 유지한다). 따라서, 상기한 바와 같이, 행 어드레스는 제1 시점(RAS 강하 후)에서 퓨즈 뱅크(AR4)에 기억된 행 어드레스와 비교될 수 있는 한편, 이후에, 열 어드레스는 제2 시점(CAS 강하 후)에서 퓨즈 뱅크(AC4)에 기억된 어드레스와 비교될 수 있다. 행 및 열 어드레스 모두는 결코 동시에 비교되지 않는다. 따라서, 멀티플렉서(144)는 외부 행 또는 열 어드레스가 퓨즈 행 어드레스 또는 퓨즈 열 어드레스에 비교되는지 여부에 따라 멀티플렉서의 출력 단자에 2개의 퓨즈 뱅크들(AR4 및 AC4)중의 하나를 선택적으로 결합시킬 수 있다.
마찬가지로, 메모리 배열(102)의 2개의 플레인 A 또는 B중의 하나만이 주어진 어드레스에 기초하여 활성화될 것이다. 특히, 11-비트 행 어드레스 내의 제2의 최고 유효 비트(비트 RA9)는 플레인 A와 B 사이를 선택하는 2:1 멀티플렉서(144 및 145)의 제2 세트에 인가된다. 상기한 바와 같이, 제2 최고 유효 어드레스 비트 RA9가 0의 이진값을 갖는 경우, 플레인 A가 선택되는 한편, 1의 이진값을 갖는 경우 플레인 B를 선택한다. 결과적으로, 플레인 A가 선택되는 경우, 비교 회로(146)는 외부 어드레스를 퓨즈 뱅크(144)의 제2 세트 내의 퓨즈 어드레스들(즉, 퓨즈 뱅크(BR0-BR7 또는 BC0-BC7) 내에 기억된 어드레스들)과 비교할 필요가 없다. 따라서, 특정 차수의 행 및 열 퓨즈 뱅크 각각에 대해 하나의 비교 회로(146)가 사용될 뿐만 아니라, 플레인 A 및 B 모두에 대해 특정 차수의 행 및 열 퓨즈 뱅크가 1개의 비교 회로와 공유된다.
예를 들면, 퓨즈 뱅크(AR4 및 AC4)는 멀티플렉서(144)의 제1 세트로부터 멀티플렉서에 결합되고, 퓨즈 뱅크(BR4 및 BC4)는 멀티플렉서(144)의 제1 세트로부터 다른 멀티플렉서에 결합되고, 2개의 멀티플렉서(144)는 그의 출력 단자가 단일 비교 회로(146)에 결합된 멀티플렉서(145)의 제2 세트로부터 멀티플렉서에 순서대로 결합된다. 메모리 장치(100)에 대한 각각의 판독 또는 기입 주기 동안의 특정 시점에서, 비교 회로(146)는 외부 어드레스를 퓨즈 뱅크(AR4, AC4, BR4 및 BC4)에 기억된 4개의 퓨즈 어드레스들중의 하나와 비교한다. 마찬가지로, 퓨즈 뱅크(AR5 및 AC5)는 멀티플렉서(144)에 결합되고, 퓨즈 뱅크(BR5 및 BC5)는 그의 출력 단자가 다른 비교 회로(146)에 결합된 멀티플렉서(145)에 순서대로 결합된다. 각각의 판독 또는 기입 주기 동안의 특정 시점에서, 비교 회로(146)는 외부 어드레스를 퓨즈 뱅크(AR5, AC5, BR5 및 BC5)에 기억된 4개의 퓨즈 어드레스들중의 하나와 비교한다. 퓨즈 뱅크들(140 및 142)의 제1 및 제2 세트 내의 나머지 퓨즈 뱅크는 마찬가지로 도 4에 나타낸 바와 같이 2개의 멀티플렉서(144), 하나의 멀티플렉서(145) 및 하나의 비교 회로(146)에 결합된다. 상기한 바와 같이, 비교 회로(146)는 어드레스 버스(도 4에서 신호 입력 Adr로 나타냄)로부터 외부 어드레스를 수신한다. 비교 회로(146) 각각의 출력 단자는 단일 라인이고, 매치 신호 M을 행 및 열 복호기(111 및 112)에 전송한다. 아래에 보다 상세히 설명하는 바와 같이, 매치 신호 M은 외부 어드레스가 특정 퓨즈 어드레스와 매치될 때 논리 1을 출력한다.
도 5에 상세히 나타내는 바와 같이, 퓨즈 뱅크(140)의 제1 세트에 대한 2개의 퓨즈 뱅크(AR0 및 AC0)는 이들의 관련 멀티플렉서(144 및 145)와 함께 나타낸다. 퓨즈 뱅크(AR0)는 9개의 퓨즈(150-158)를 함유하고, 미리 선택된 어드레스를 한정하는 초기 8개의 퓨즈는 장치(100)에 대한 공장에서의 시험 중에 끊어지게 되거나 또는 설정된다. 초기 8개의 퓨즈(150-157) 각각은 8비트 어드레스 내의 1비트에 대응하고, 여기서 퓨즈(150)는 최소 유효 비트에 대응하는 한편, 퓨즈(157)는 최고 유효 비트에 대응한다. 제9 퓨즈는 퓨즈 뱅크가 공장에서의 시험 중에 사실상 끊어졌는지 여부를 나타내는 인에이블 퓨즈이다. 제 9 퓨즈는 동일한 값을 출력할 끊어지지 않은 퓨즈 어드레스로부터 11111111의 "끊어진" 퓨즈 어드레스를 구별한다. 달리 말하자면, 제9 퓨즈가 끊어지는 경우, 인에이블 행 퓨즈 신호 ENRF를 생성하도록, 나머지 8개의 퓨즈들은 메모리 배열(102) 내의 메모리 셀들의 플레인 A 내의 결함있는 행의 어드레스를 명시한다. 마찬가지로, 퓨즈 뱅크(AC0)는 메모리 배열(102)의 플레인 A 내의 결함있는 열에 대한 퓨즈 어드레스를 명시하는 8개의 퓨즈(160-167)를 함유한다. 제9 퓨즈(168)는 인에이블 열 퓨즈 신호 ENCF를 제공함으로써 뱅크(AC0)를 인에이블시킨다.
퓨즈 뱅크(AR0) 내의 각각의 퓨즈(150-157)는 2:1 멀티플렉서(144)에 의해 퓨즈 뱅크(AC0) 내의 그의 적절한 차수의 퓨즈(160-167)와 결합한다. 예를 들면, 퓨즈 뱅크(AR0) 내의 제1 차수 퓨즈(150)는 제1 멀티플렉서(144)에 의해 퓨즈 뱅크(AC0) 내의 제1 차수 퓨즈(160)에 결합된다. 제1 멀티플렉서(144) 각각은 퓨즈 뱅크(AR0-AR7, BR0-BR7, AC0-AC7 또는 BC0-BC7)중의 하나에 기억된 8비트 퓨즈 어드레스중의 1비트를 수신한다.
제1 멀티플렉서(144)는 그에 입력된 인에이블 열 퓨즈 신호 ECOLF에 기초하여 퓨즈 뱅크(AR0-AC0)로부터 이들의 2개의 입력 단자 사이를 선택한다. 인에이블 열 퓨즈 신호 ECOLF는 RAS가 그의 활성 상태로 전이된 후(예, 낮은 레벨로 강하) 소정의 시점에서 제어 논리 및 어드레스 버퍼 회로(110)에 의해 발생된 신호이고, 일 상태(예, 낮음)의 ECOLF는 활성 행 어드레스 래칭을 나타내고, 따라서 제1 멀티플렉서(144)는 퓨즈 뱅크(AR0) 등의 행 어드레스 퓨즈 뱅크로부터 신호를 출력한다. ECOLF가 그의 제2 상태로 전이될 때(예, 높은 레벨로 상승), 열 어드레스는 활성화되고, 따라서, 제1 멀티플렉서(144)는 퓨즈 뱅크(AC0) 등의 열 퓨즈 뱅크들로부터 신호를 출력한다.
제1 멀티플렉서(144)가 출력은 제2 멀티플렉서(145)에 입력된다. 제1 멀티플렉서(144) 각각은 하나의 플레인 내의 행 및 열 어드레스들에 대해 퓨즈 어드레스의 단일 비트를 수신하고, 제2 멀티플렉서(145) 각각은 플레인 A 및 B 모두로부터 행 및 열 퓨즈 어드레스들의 단일 비트를 수신한다. 따라서, 도 5의 제1 멀티플렉서(145) 각각은 플레인 A에 대해 퓨즈 뱅크(AR0 및 AC0) 및 플레인 B에 대해 퓨즈 뱅크(BR0 및 BC0)에 기억된 퓨즈 어드레스들로부터 어드레스를 수신한다. 예를 들면, 제1 멀티플렉서(144)가 퓨즈 뱅크(AR0 및 AC0)에 대해 퓨즈(150 및 160)로부터 신호를 수신하고, 멀티플렉서(144)가 결합된 제2 멀티플렉서(145)는 퓨즈 뱅크(BR0 및 BC0)로부터 제1 차수 퓨즈를 수신한다.
제2 멀티플렉서(145)는 그에 입력된 외부 어드레스 신호 내의 최고위 차수 비트에 의해 선택적으로 스위치될 수 있다. 상기한 바와 같이, 복호된 11-비트 행 어드레스 내의 제2 최고 유효 비트(즉, 어드레스 비트 RA9)는 플레인 A와 B 사이를 선택함으로써, 2개의 어드레스 플레인중 하나만이 메모리 배열(102)의 작동 중에 활성화된다. 마찬가지로, 어드레스 비트 RA9는 (i) 어드레스 비트가 낮은 경우(예, AR0 및 AC0) 플레인 A로부터 퓨즈 뱅크 또는 (ii) 어드레스 비트가 높은 경우(예, BR0 및 BC0) 플레인 B로부터 퓨즈 뱅크로부터 신호들을 선택적으로 출력하기 위해 제2 멀티플렉서(145)에 입력된다.
제2 멀티플렉서(145) 각각은 퓨즈 액세스(FA0 내지 FA7)와 같은 퓨즈 뱅크들(AR0, AC0, BR0 또는 BC0) 중의 하나로부터 1비트의 퓨즈 어드레스를 출력한다. 요약하자면, 예를 들어 ECOLF가 낮은 값을 갖고, RA9가 높은 값을 갖는 경우, 제2 멀티플렉서(145)로부터 출력된 퓨즈 어드레스(FA0-FA7)는 퓨즈 뱅크(BC0) 내에 기억된 퓨즈 어드레스에 대응한다. 퓨즈 어드레스(FA0-FA7)는 비교 회로에 동시에 인가된 외부 어드레스에 비해 비교 회로(146)에 입력된다.
멀티플렉서 회로들(144 및 145)은 종래의 구조를 갖는다. 멀티플렉서 회로들(144 및 145)에 대한 출력은 작은 "o"로 나타낸다. 2:1 멀티플렉서 회로들을 본 명세서에 예시하고 설명하였지만, "멀티플렉서 회로"라는 용어는 일반적으로 사용되고, 본 발명은 패스 게이트 등의 비교 회로(146)와 퓨즈 뱅크들(140 및 142)을 선택적으로 결합시키기 위한 다른 스위치 가능한 회로 소자들을 사용할 수 있다.
도 6을 참조하여, 비교 회로(146)에 대한 전형적인 회로를 나타낸다. 제1 배타적 OR 게이트(170)는 퓨즈 어드레스 (FA0-FA7)의 제1 비트(FA0) 및 외부 어드레스(XA0-XA8)의 제1 비트(XA0)를 그의 입력 단자에서 수신한다. 어드레스 비트(FA0 및 XA0) 모두가 매치되는 경우, 즉, 모두 높은 값을 갖거나, 또는 모두 낮은 값을 갖는 경우, 배타적 OR 게이트(170)는 0 값을 출력한다. 마찬가지로, 제2 및 제3 배타적 OR 게이트(172 및 174)가 제2 퓨즈 어드레스 비트(FA1) 및 제2 외부 어드레스 비트(XA1) 및 제3 퓨즈 어드레스 비트(FA2) 및 제3 외부 어드레스 비트(XA2)각각을 수신한다.
3개의 배타적 OR 게이트(170, 172 및 174)로부터 출력은 3개의 입력 NOR 게이트(176)에 입력된다. 3개의 배타적 OR 게이트(170, 172 및 174) 모두가 낮은 값을 출력하는 경우, 배타적 OR 게이트(176)는 4개의 입력 NAND 게이트(178)에 이르는 높은 값을 출력한다. 제2 NOR 게이트(180)는 제4, 제5 및 제6 퓨즈 어드레스(FA3, FA4 및 FA5), 및 외부 어드레스(XA3, XA4 및 XA5) 각각을 수신하는 3개의 배타적 OR 게이트(도시하지 않음)로부터 출력을 그의 3개의 입력 단자에서 수신한다. 마찬가지로, 3개의 배타적 OR 게이트(184, 186 및 188)의 제3 세트는 제7, 제8 및 제9 퓨즈 어드레스 비트 및 외부 어드레스 비트(FA6-FA8 및 XA6-XA8) 각각을 그들의 입력 단자에서 수신한다.
메모리 배열(102)의 각각의 플레인 A 및 B에서, 결함있는 열에 대응하는 외부 어드레스들은 단지 8개의 비트(XA0-XA7) 만을 요하는 한편, 결함있는 행에 대응하는 외부 어드레스들은 9개의 비트(XA0-XA8)를 요한다. 따라서, NOR 게이트(190)는 배타적 OR 게이트(188)로부터 출력을 그의 제1 입력 단자에서 및 ECOLF 신호를 그의 제2 입력 단자에서 수신한다. 결과적으로, ECOLF 신호가 높고, 장치(100)가 그의 열 어드레싱 기간 내에 있을 때, NOR 게이트(190)는 NOR 게이트(188)로부터의 출력과 무관하게 (배타적 OR 게이트(184 및 186)의 출력에 따라) NOR 게이트(182)가 활성의 높은 값을 출력하도록 항상 낮은 값을 NOR 게이트(182)에 출력한다. 그러나, ECOLF가 낮은 값을 갖는 경우, NOR 게이트(190)의 출력은 배타적 OR 게이트(188)의 출력에 의존한다.
종래 구조의 인에이블 회로(192)는 퓨즈 어드레스(FA0-FA8)가 인에이블된 퓨즈 뱅크에 대응하는지 여부를 나타내는 인에이블 열 퓨즈 및 인에이블 행 퓨즈 신호 ENCF 및 ENRF를 그의 입력 단자에서 수신한다. 이와 같이 인에이블된 경우, 인에이블 회로(192)는 4개의 입력 NAND 게이트(178)에 높은 값을 출력한다. 따라서, 퓨즈 어드레스들의 모든 비트가 외부 어드레스 내의 이들의 대응하는 모든 비트와 매치되고, 적절한 퓨즈 뱅크가 인에이블된 경우, 4개의 입력-NAND 게이트(178)는 그의 4개의 입력 단자에서 4개의 높은 값을 수신하고, 그에 반응하여 활성의 낮은 값을 출력한다. NAND 게이트(178)로부터 출력된 낮은 값은 외부 어드레스가 결함있는 행 또는 열 내의 메모리 셀에 대한 것이고, 따라서 외부 어드레스가 퓨즈 어드레스와 상관 관계에 있음을 나타낸다.
이어서, 낮은 값은 라인(138) 상의 높은 매치 신호 M이 되도록 인버터(194)에 의해 전환된다. 도 4를 다시 참조하여, 비교 회로(146)중의 어느 하나가 높은 매치 신호 M을 출력하는 경우, 매치 라인들(138)중의 하나는 행 및 열 복호기(111 및 112)에 이르는 높은 값을 가짐으로써, 메모리 배열(102) 내의 여분의 행들 또는 열들(107 또는 108) 내의 적절한 행 또는 열을 활성화시킨다. 따라서, 장치(100)는 여분의 행/열로 결함있는 행/열을 적절히 대용한다.
요약하자면, 본 발명은 2개의 플레인 A 및 B로의 메모리 배열(102)의 분할에 기초하여 여분의 메모리 셀들(107 및 108)이 비교 회로(146)를 공유할 수 있게 함으로써 다이 상에 장치(100)가 필요로 하는 영역을 축소시킨다. 멀티플렉서(144 및 145)의 제1 및 제2 세트는 하나의 비교 회로(146)에 적어도 4개의 퓨즈 뱅크들 군을 선택적으로 결합시킨다. 바람직하게는, ECOLF 신호는 행 및 열 퓨즈 뱅크 사이를 선택하는 한편, 행 어드레스 내의 제2 최고 유효 비트(예, 행 어드레스 비트 RA9)는 플레인 A 및 B에서 퓨즈 뱅크들 사이에 선택한다. 결과적으로, 1개의 비교회로 만이 여분의 행 및 여분의 열에 대해 2개의 퓨즈 뱅크에 대해 요구될 뿐만 아니라, 각각의 플레인에 대해 여분의 행 및 열들의 쌍에 대해 역시 요구된다.
또한, 본 발명은 메모리 배열(102) 내의 여분의 메모리 소자들(107 및 108)의 행들 및 열들과 비교 회로(146) 사이에 결합된 라인들의 수를 감소시킨다. 본 발명은 메모리 배열(102)을 바람직하게는 2개의 플레인 A 및 B로 매핑한다. 플레인 A 및 B는 메모리 배열(102)의 메모리 블록들 간에 걸쳐 있고, 각각의 블록은 공유된 센스 증폭기(114)에 의해 분할된다. 결과적으로, 8개의 라인들이 16개의 행들 또는 열들에 결합되는 한편, 분리 게이트(115)는 플레인 A 및 B 내의 6개의 행들 또는 열들 중 8개만을 인에이블시키기 때문에 단지 8개의 행들 또는 열들은 임의의 일 시점에서 활성화될 수 있다. 결과적으로, 본 발명은 여분의 행들/열들에 비교 회로를 혼입시키는데 요구되는 라인들의 수를 절감함으로써, 추가 회로에 대한 칩 상의 증가된 영역을 실현한다.
본 발명의 또다른 잇점은 플레인 A 및 B가 선택되는 방법에 관한 것이다. 공지된 바와 같이, 메모리 배열(102) 내의 메모리 셀들의 행들 및 열들을 액세스하기 위해, 패키지된 칩 상에 모두 11개의 어드레스핀(A0 내지 A10)이 요구된다. 그러나, 장치(100)에 대한 압축 시험 모드 동안, 어드레스 값은 유사한 데이터가 메모리 배열(102) 내의 다중 어드레스 위치에 기입될 수 있도록 압축 또는 멀티플렉스된다. 어드레스 값을 압축하고, 예를 들면 2개의 서브 배열(103 및 105)을 동시에 액세싱함으로써, 보다 적은 어드레스가 요구된다. 플레인 A 및 B는 공유된 센스 증폭기(114)에 의해 분리되기 때문에, 압축 모드 동안 공유된 센스 증폭기(114)의 두 측면 상의 1차 또는 여분의 메모리 셀들은 결코 시험되지 않을 것이다. 결과적으로, 2개의 플레인 A 및 B로 메모리 배열(102)의 분할은 임의의 액세스 충돌을 제공하지 않고, 그렇지 않으면 장치(100)의 최상의 압축 시험으로 조차 간섭된다.
장치(100)는 장치의 증진되거나 또는 개선된 성능을 허용할 수 있는 개선된 다이 영역을 실현하기 위한 유리한 구조를 제공하기 때문에, 장치를 사용하는 시스템은 본 발명으로부터 유리할 수 있다. 도 7을 참조하여, 1개 이상의 메모리 장치(100)를 사용하는 컴퓨터 시스템(50)의 블록도를 나타낸다. 컴퓨터 시스템(50)은 목적하는 연산 및 테스크를 수행하기 위한 실행 소프트웨어 등의 컴퓨터 기능을 수행하기 위한 프로세서(52)를 포함한다. 프로세서(52)는 메모리에 적절한 신호를 제공하는 메모리 조절기(62)를 통해 1개 이상의 메모리 장치(100)에 접속된다. 키패드 또는 마우스 등의 1개 이상의 입력 장치(54)는 프로세서(50)에 결합되고, 오퍼레이터(도시하지 않음)가 그에 데이터를 입력할 수 있게 한다. 1개 이상의 입력 장치(56)은 프로세서(52)에 의해 발생된 데이터를 갖는 오퍼레이터를 제공하기 위해 프로세서(52)에 결합된다. 출력 장치들(56)의 예로는 프린터 및 비디오 디스플레이 장치를 들 수 있다. 1개 이상의 데이터 기억 장치(58)는 외부 기억 매체(도시하지 않음) 상에 데이터를 기억시키거나 또는 그로부터 데이터를 검색하기 위해 프로세서(52)에 결합된다. 기억 장치(58) 및 대응하는 기억 매체의 예로는 하드 및 플로피 디스크, 테이프 카세트, 및 컴팩트 디스크 판독-전용 메모리(CD-ROM)에 대한 드라이브를 들 수 있다. 전형적으로, 프로세서(50)는 어드레스 신호(A0-RA9), CAS, RAS, WE 등의 제어 신호 및 도 7에 나타낸 어드레스, 데이터, 제어 및 상태 버스들에 의해 나타낸 바와 같이 메모리 장치(100)에 기입된 데이터를 발생시킨다.
본 발명은 장치(100)가 종래의 NMOS 반도체 제조 기술을 사용하여 제조되는 것이 바람직하기 때문에 상기한 바와 같이 일반적으로 인버터, NAND 및 NOR 게이트를 사용한다. 다른 논리 소자 또는 제조 기술들이 관련 업계의 숙련자들에게 공지된 바와 같이 본 발명의 목표를 수행하기 위해 대용될 수 있다.
상세한 설명을 부분적으로 특정 실시예로써 기재하였지만, 당업계의 숙련자들은 임의의 다른 변형들이 개시된 본 발명의 목적을 수행하기 위해 사용될 수 있음을 인식할 수 있을 것이다. 예를 들면, 당업계의 숙련자들은 상기한 바의 장치(100)가 일반적으로 DRAM 메모리 장치이지만, 본 발명은 동기 DRAM 또는 비디오 또는 그래픽 메모리(SVRAM 및 SGRAM) 등의 고속 메모리 장치를 포함하는 모든 메모리 장치에 적용될 수 있고, 본 발명의 메모리 장치(EDO 및 BEDO)에 따라 데이터가 확장되고, 폭발적으로 확장되는 것을 인식할 수 있을 것이다.
당업계의 숙련자들은 본 발명이 비교 회로 및 여분의 회로 소자들을 사용하는 여러 가지 유형의 반도체 소자에 적용될 수도 있고, 반도체 메모리 장치에서의 용도가 필연적으로 제한되지 않음을 인식할 수 있을 것이다. 또한, 장치(110)는 모든 여분의 소자들에 결합된 8개의 매치 라인들을 사용하는 한편, 이 장치는 9개의 매치 라인들을 포함할 수 있고, 단, 제 9 라인은 여분의 소자들에 또는 그로부터 데이터를 액세스하는 시점을 트래킹하기 위한 글로벌 액세스 트랙 또는 위상 라인(도시하지 않음)이다. 더욱이, 다중 행 복호기(111), 열 복호기(112), 비교 회로(146), 및 멀티플렉서(144 및 145)를 도시하고 기재하였지만, 본 발명은 예를 들면 제2 금속화층이 사용된 경우 이러한 소자들의 수를 감소시킬 수 있다.
더욱이, 2개의 플레인 A 및 B는 일반적으로 상기한 바와 같이 개재하였지만, 본 발명은 많은 수의 여분의 플레인을 사용하는 반도체 장치에 사용하도록 동일하게 적용됨으로써, 4:1 멀티플렉서 등의 적절한 멀티플렉서를 사용한다. 또한, 본 발명은 장치(100)의 한쪽 단부에 굳건하게 위치하는 퓨즈 뱅크(140 및 142)를 나타내는 한편, 퓨즈들은 장치 전반적으로 여분의 행들 및 열들(107 및 108)과 함께 위치하는 비레이저 용단 퓨즈일 수 있다. 플레인 A 및 B는 공유된 센스 증폭기 경계를 따라 분할되는 한편, 플레인들은 동시에 활성화된 2개의 상이한 플레인으로부터 열들 등의 어드레싱 충돌이 발생하지 않는 한, 다른 경계를 따라 분할될 수 있다. 따라서, 상기 실시예로의 동일한 변형은 본 발명의 정신 및 범위에서 벗어나지 않고 이루어질 수 있음을 인식할 수 있다. 따라서, 본 발명은 하기 특허 청구의 범위에 의해서만 제한된다.
본 발명은 1차 메모리 배열을 2개 이상의 "플레인"으로 분할하는 것에 기초하여 여분의 메모리 셀들의 뱅크와 비교 회로를 공유함으로써 여분의 메모리 셀들의 행들 및 열들에 대해 요구되는 다이 상의 영역을 추가로 감소시킨다. 퓨즈의 적어도 2개의 뱅크와 1개의 비교 회로 간에 결합된 패스 게이트 또는 멀티플렉서는 적절한 퓨즈 뱅크를 비교 회로에 선택적으로 결합시킨다. 바람직하게는, 어드레스 중의 비트(어드레스 비트 A0-A10을 갖는 행 어드레스 내의 어드레스 비트 RA9)는 퓨즈의 2개의 뱅크들 간을 선택하기 위해 멀티플렉서를 조절하고, 그에 의해 수신된다. 결과적으로, 단지 하나의 비교 회로는 여분의 행 및 여분의 열에 대해서, 및 각각의 플레인에 대해 여분의 행 및 열의 쌍에 대해 역시 2개의 퓨즈 뱅크를 필요로 한다.
또한, 본 발명은 비교 회로와 메모리 배열 중의 여분의 메모리 소자의 행 및 열 간에 결합된 라인들의 수를 감소시킨다. 본 발명은 메모리 소자들의 그룹 또는 플레인을 2개의 플레이들중의 하나로 매핑하거나 또는 할당하는 것이 바람직하다. 플레인들은 메모리 배열 내의 메모리 블록들 간에 걸쳐 있고, 각각의 블록은 공유된 센스 증폭기에 의해 분할된다. 결과적으로, 8개의 라인들이 16행들 또는 열들에 결합되는 한편, 분리 게이트가 메모리의 2개의 플레인 내의 16행들 또는 열들 중의 단지 8개만을 인에이블시킬 것이기 때문에, 8개의 행들 또는 열들 만이 임의의 일 시점에서 활성화될 것이다. 결과적으로, 본 발명은 비교 회로를 여분의 행들/열들에 상호 결합시키는 데 소요되는 라인들의 수를 줄임으로써 추가 회로를 위한 칩 상의 증가된 영역을 실현한다. 또한, 공유된 센스 증폭기의 반대 측면들 상의 메모리의 두 블록이 동시에 활성화될 때도 결코 없을 것이다. 가장 압축된 어드레스 테스팅으로조차, 공유된 센스 증폭기의 반대 측면들 상의 어떠한 행들이나 열들도 활성화되지 않을 것이다. 따라서, 본 발명에 따른 메모리 셀들의 레이아웃은 심지어 반도체 메모리 장치의 가장 압축된 어드레스 모드 테스팅과 접속되지 않을 것이다.
광의로, 본 발명은 복수개의 1차 및 여분의 소자, 제어 및 어드레싱 회로, 적어도 제1 및 제2 퓨즈 뱅크 세트, 및 많은 전기 전도성 상호 결합 라인들을 갖는 반도체 장치를 구현한다. 복수개의 1차 회로 소자들은 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있다. 복수개의 1차 및 여분의 회로 소자들은 적어도 제1 및 제2 세트로 분할되고, 여기서 제1 및 제2 세트의 회로 소자들은 동시에 활성화되지 않는다. 여분의 소자들의 제1 세트는 1차 회로 소자들의 제1 세트 내의 결함있는 회로 소자들을 대용할 수 있고, 여분의 소자들의 제2 세트는 1차 회로 소자들의 제2 세트 내의 결함있는 회로 소자들을 대용할 수 있다. 여분의 회로 소자들은 적어도 복수개의 열들로 분할된다.
제어 및 어드레싱 회로는 전기 전도성 행 및 열 라인들에 결합되고, 그에 공급된 외부 어드레스 워드에 기초하는 복수개의 1차 회로 소자와의 소통을 허용한다. 퓨즈 뱅크의 제1 및 제2 세트들은 1차 회로 소자들의 제1 및 제2 세트들 각각의 결함있는 회로 소자들의 어드레스를 기억한다. 전기 전도성 상호 결합 라인들의 수는 여분의 회로 소자들의 제1 세트에서 여분의 회로 소자들의 열들의 수와 동일하다. 상호 결합 라인들은 퓨즈 뱅크의 제1 및 제2 세트 및 여분의 회로 소자들의 제1 및 제2 세트 모두에 결합된다.
또한, 본 발명은 복수개의 1차 및 여분의 회로 소자, 제어 및 어드레싱 회로, 적어도 퓨즈 뱅크의 제1 및 제2 세트, 적어도 하나의 비교 회로, 및 적어도 하나의 게이팅 회로를 포함하는 반도체 장치를 구현한다. 복수개의 1차 회로 소자들은 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있다. 복수개의 1차 및 여분의 회로 소자들은 적어도 제1 및 제2 세트로 분할되고, 여기서 제1 및 제2 세트의 회로 소자들은 동시에 활성화되지 않는다. 여분의 회로 소자들의 제1 및 제2 세트는 1차 회로 소자들의 제1 및 제2 세트 각각의 결함있는 회로 소자들을 대용할 수 있다. 여분의 회로 소자들은 적어도 복수개의 열들로 분할된다.
제어 및 어드레싱 회로는 전기 전도성 행 및 열 라인들에 결합되고, 그에 공급된 외부 어드레스 워드에 기초하는 복수개의 1차 회로 소자와의 소통을 허용한다. 퓨즈 뱅크의 제1 및 제2 세트는 1차 회로 소자들의 제1 및 제2 세트 각각의 결함있는 회로 소자들의 어드레스를 기억한다. 비교 회로는 제어 및 어드레싱 회로 및 회로 소자의 제1 및 제2 세트에 결합된다. 비교 회로는 제1 또는 제2 퓨즈 뱅크에 기억된 어드레스와 외부 어드레스 워드를 비교하고, 어드레스 워드 및 기억된 어드레스들 중의 하나가 상관 관계인 경우에 여분의 회로 소자들의 열들 중의 하나를 액세스하기 위해 매치 신호를 출력한다. 게이팅 또는 멀티플렉싱 회로는 비교 회로와 제1 및 제2 퓨즈 뱅크 사이에 결합된다. 게이팅 회로는 어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 비교 회로에 결합될 제1 및 제2 퓨즈 뱅크들 중의 하나를 선택한다.
본 발명은 적어도 4개의 퓨즈 뱅크들이 하나의 비교 회로를 공유하도록 멀티플렉서 또는 선택 회로를 사용함으로써 다이 상의 실현된 기판 영역을 증가시킴으로써 선행 기술의 반도체 장치 고유의 문제점들을 해결한다. 또한, 기판 상에 증가된 영역 절감을 추가로 실현하기 위해, 메모리 배열은 공유된 센스 증폭기에 의해 분리되는 플레인들로 분할됨으로써 라인들의 수 n은 비교 회로로부터 적어도 2 x n 수의 여분의 행들/열들에 이르는 경로일 수 있지만, n 수의 행들/열들 만이 반도체 장치 중의 분리 게이트에 의해 적절한 선택으로 인해 임의의 일 시점에서 활성화된다. 본 발명의 다른 특징 및 장점은 하기 도면들과 함께 하기 바람직한 실시예의 상세한 설명을 연구함으로써 명백해질 것이다.

Claims (30)

  1. 복수개의 1차 회로 소자 내의 결함있는 회로 소자의 어드레스를 기억하기 위한 복수개의 퓨즈 뱅크;
    외부 어드레스 워드를 기억된 어드레스들과 비교하고, 외부 어드레스 워드와 기억된 어드레스들중의 하나가 상관 관계인 경우 매치 신호를 출력하는, 외부 어드레스 워드 및 복수개의 퓨즈 뱅크의 기억된 어드레스를 수신하도록 결합된 적어도 하나의 비교 회로;
    외부 어드레스 워드에 기초하여 비교 회로에 결합하기 위해 복수개의 퓨즈 뱅크들중의 하나를 선택하는, 비교 회로와 복수개의 퓨즈 뱅크 사이에 결합된 적어도 하나의 스위칭 회로;
    각각 퓨즈 뱅크들중의 하나에 대응하고, 복수개의 1차 회로 소자들 내의 결함있는 회로 소자를 대용할 수 있는 복수개의 여분의 회로 소자; 및
    매치 신호를 수신하고, 스위칭 회로에 의해 선택된 하나의 퓨즈 뱅크에 대응하는 여분의 메모리 소자들중의 하나를 액세스하는, 비교 회로와 복수개의 1차 및 여분의 회로 소자들에 결합된 제어 및 어드레싱 회로를 포함하는, 1차 회로 소자의 일부가 결함있을 경우에 외부 어드레스 워드에 기초하여 어드레스될 수 있는 복수개의 1차 회로 소자를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 복수개의 1차 및 여분의 회로 소자들 및 복수개의 퓨즈 뱅크가 각각 제1 및 제2 세트로 분할되고, 상기 제어 및 어드레싱 회로가 외부 어드레스 워드를 수신하고 이를 복호화시켜 복호된 어드레스를 제공하고, 상기 스위칭 회로는 복호된 어드레스 워드 내의 비트에 기초하여 비교 회로에 결합될 제1 및 제2 퓨즈 뱅크들 중의 하나를 선택하는 반도체 장치.
  3. 제1항에 있어서, 상기 복수개의 1차 및 여분의 회로 소자들은 적어도 제1 및 제2 세트로 분할되고, 반도체 메모리 장치는 1차 및 여분의 회로 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기를 추가로 포함하고, 1차 및 여분의 회로 소자들의 제1 및 제2 세트와 공유된 센스 증폭기 사이에 결합된 복수개의 분리 게이트를 추가로 포함하고, 이 분리 게이트는 1차 및 여분의 회로 소자들의 제2 또는 제1 세트 각각이 복수개의 공유된 센스 증폭기들중의 적어도 하나에 능동적으로 결합될 때 1차 및 여분의 회로 소자들의 제1 또는 제2 세트를 디스에이블시키는 반도체 장치.
  4. 제1항에 있어서, 상기 스위칭 회로의 적어도 하나는 제1 및 제2 퓨즈 뱅크들에 결합된 2:1 멀티플렉싱 회로인 반도체 장치.
  5. 제1항에 있어서, 비교 회로와 제어 및 어드레싱 회로 사이에 결합된 많은 전기 전도성 매치 라인들을 추가로 포함하고, 복수개의 여분의 회로 소자들은 적어도 복수개의 열들로 분할되고, 전기 전도성 매치 라인들의 수는 여분의 회로 소자들의 복수개의 열들의 수보다 적은 반도체 장치.
  6. 제1항에 있어서, 상기 복수개의 1차 및 여분의 회로 소자들은 메모리 소자이고, 비교 회로는 적어도 하나의 배타적 OR 게이트를 포함하고, 상기 스위칭 소자는 2:1 멀티플렉싱 회로인 반도체 장치.
  7. 복수개의 1차 메모리 소자는 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있고, 복수개의 1차 및 여분의 메모리 소자는 적어도 제1 및 제2 세트로 분할되고, 여분의 메모리 소자의 제1 세트는 1차 메모리 소자들의 제1 세트에서 결함있는 메모리 소자들을 대용할 수 있고, 여분의 메모리 소자의 제2 세트는 1차 메모리 소자들의 제2 세트에서 결함있는 메모리 소자들을 대용할 수 있고, 여분의 메모리 소자들은 적어도 복수개의 열들로 분할되는, 복수개의 1차 메모리 소자 및 복수개의 여분의 메모리 소자;
    1차 및 여분의 회로 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기;
    1차 및 여분의 회로 소자들의 제2 또는 제1 세트 각각이 복수개의 공유된 센스 증폭기들중의 적어도 하나에 능동적으로 결합될 때 1차 및 여분의 회로 소자들의 제1 또는 제2 세트를 디스에이블시키는, 1차 및 여분의 회로 소자들의 제1 및 제2 세트와 공유된 센스 증폭기 사이에 결합된 복수개의 분리 게이트;
    그에 공급된 외부 어드레스 워드에 기초하여 복수개의 1차 메모리 소자들과의 소통을 허용하기 위해 전기 전도성 행 및 열 라인들에 결합된 제어 및 어드레싱 회로;
    1차 메모리 소자들의 제1 및 제2 세트 내의 결함있는 메모리 소자들의 어드레스를 기억하기 위한 퓨즈 뱅크의 적어도 제1 및 제2 세트;
    매치 라인들이 여분의 메모리 소자들의 제1 및 제2 세트 모두에 결합되는, 여분의 메모리 소자들의 제1 세트 내의 여분의 메모리 소자들의 열들의 수와 일치하는 많은 전기 전도성 매치 라인들;
    외부 어드레스 워드를 제1 또는 제2 퓨즈 뱅크에 기억된 어드레스들과 비교하고, 외부 어드레스 워드와 기억된 어드레스들중의 하나가 상관 관계인 경우 여분의 메모리 소자들의 열들중의 하나를 액세스하기 위해 라인들 중의 하나에 대한 매치 신호를 출력하는, 제어 및 어드레싱 회로와 매치 라인들에 결합된 적어도 하나의 비교 회로; 및
    어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 비교 회로에 결합하는 제1 및 제2 퓨즈 뱅크들 중의 하나를 선택하는, 비교 회로와 제1 및 제2 퓨즈 뱅크 사이에 결합된 적어도 하나의 멀티플렉싱 회로를 포함하는, 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 여분의 메모리 소자들이 복수개의 행들 및 복수개의 열들로 분할되고,
    상기 하나의 비교 회로가 퓨즈 뱅크의 제1 및 제2 세트에서 4개의 퓨즈 뱅크마다 결합되고,
    상기 매 4개의 퓨즈 뱅크들중 처음의 2개가 제1 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고, 매 4개의 퓨즈 뱅크들중 다음의 2개가 제2 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고,
    상기 2:1 멀티플렉싱 회로의 제1 군이 매 4개의 퓨즈 뱅크들 중의 처음의 2개에 결합되고, 상기 2:1 멀티플렉싱 회로의 제2 군이 매 4개의 퓨즈 뱅크들 중의 다음의 2개에 결합되고, 상기 2:1 멀티플렉싱 회로의 제3 군이 제1 및 제2 멀티플렉싱 회로에 결합되고,
    상기 퓨즈 뱅크들의 제1 및 제2 세트에서 각각의 퓨즈 뱅크가 외부 어드레스 워드의 최소한의 소정의 비트 길이와 동일한 수의 퓨즈를 갖고,
    멀티플렉싱 회로의 제1, 제2 및 제3군 내의 멀티플렉싱 회로의 수는 소정의 비트 길이의 비트들의 수와 동일한 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 여분의 메모리 소자들이 복수개의 행들 및 복수개의 열들로 분할되고, 퓨즈 뱅크들의 제1 및 제2 세트 내의 퓨즈 뱅크들의 수가 여분의 행들 및 열들의 수와 동일한 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 여분의 메모리 소자가 복수개의 행들 및 복수개의 열들로 분할되고, 상기 매 4개의 퓨즈 뱅크들중 처음의 2개가 제1 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고 매 4개의 퓨즈 뱅크들중 다음의 2개가 제2 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고, 상기 제1 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 처음의 2개에 결합되고, 상기 제2 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 다음의 2개에 결합되고, 상기 제3 멀티플렉싱 회로가 제1 및 제2 멀티플렉싱 회로에 결합되는 반도체 메모리 장치.
  11. 제7항에 있어서, 메모리 소자의 제1 및 제2 세트에 결합된 복수개의 행 및 열 복호기를 추가로 포함하고, 상기 매치 라인들은 행 및 열 복호기들 각각에 결합된 반도체 메모리 장치.
  12. 제7항에 있어서, 상기 비교 회로가
    제1 또는 제2 퓨즈 뱅크 내에 기억된 어드레스 및 외부 어드레스 워드를 그의 입력 단자에서 수신하도록 결합되고, 외부 어드레스 워드와 기억된 어드레스가 상관 관계인 경우 상관 관계 신호를 출력하는 적어도 하나의 배타적 OR 게이트,
    제1 및 제2 퓨즈 뱅크에 결합되고, 제1 및 제2 퓨즈 뱅크가 인에이블된 경우 인에이블 신호를 출력하는 인에이블 회로, 및
    그의 입력 단자에서 상관 관계 신호 및 인에이블 신호를 수신하도록 결합되고, 상관 관계 신호 및 인에이블 신호 모두에 반응하여 매치 라인들중의 하나에 매치 신호를 출력하는 NAND 게이트를 포함하는 반도체 메모리 장치.
  13. 복수개의 1차 회로 소자가 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있고, 복수개의 1차 및 여분의 회로 소자는 제1 및 제2 세트의 회로 소자들이 동시에 활성화되지 않는 적어도 제1 및 제2 세트로 분할되고, 여분의 회로 소자의 제1 및 제2 세트는 1차 회로 소자들의 제1 및 제2 세트 각각에서 결함있는 회로 소자들을 대용할 수 있고, 여분의 회로 소자들은 적어도 복수개의 열들로 분할되는, 복수개의 1차 및 여분의 회로 소자;
    그에 공급된 외부 어드레스 워드에 기초하여 복수개의 1차 회로 소자들과의 소통을 허용하기 위해 전기 전도성 행 및 열 라인들에 결합된 제어 및 어드레싱 회로;
    1차 회로 소자들의 제1 및 제2 세트 각각 내의 결함있는 회로 소자들의 어드레스를 기억하기 위한 퓨즈 뱅크의 적어도 제1 및 제2 세트; 및
    상호 결합 라인들이 퓨즈 뱅크들의 제1 및 제2 세트 및 여분의 회로 소자들의 제1 및 제2 세트 모두에 결합되는, 여분의 회로 소자들의 제1 세트 내의 여분의 회로 소자들의 열들의 수와 일치하는 많은 전기 전도성 상호 결합 라인들을 포함하는, 반도체 장치.
  14. 제 13항에 있어서, 회로 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기; 및
    회로 소자들의 제2 또는 제1 세트 각각이 복수개의 공유된 센스 증폭기들중의 적어도 하나에 능동적으로 결합됨으로써 제1 및 제2 세트의 회로 소자들이 동시에 활성화되지 않을 때 회로 소자들의 제1 또는 제2 세트를 디스에이블시키는, 회로 소자들의 제1 및 제2 세트와 공유된 센스 증폭기 사이에 결합된 복수개의 분리 게이트를 추가로 포함하는, 반도체 장치.
  15. 제13항에 있어서, 외부 어드레스 워드를 제1 또는 제2 퓨즈 뱅크에 기억된 어드레스들과 비교하고, 외부 어드레스 워드와 기억된 어드레스들중의 하나가 상관 관계인 경우 여분의 회로 소자들의 열들중의 하나를 액세스하기 위해 라인들 중의 하나에 대한 매치 신호를 출력하는, 제어 및 어드레싱 회로와 매치 라인들에 결합된 적어도 하나의 비교 회로; 및
    어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 비교 회로에 결합하는 제1 및 제2 퓨즈 뱅크들 중의 하나를 선택하는, 비교 회로와 제1 및 제2 퓨즈 뱅크 사이에 결합된 적어도 하나의 멀티플렉싱 회로를 추가로 포함하는, 반도체 장치.
  16. 제13항에 있어서, 상기 여분의 회로 소자들이 복수개의 행들 및 복수개의 열들로 분할되고, 퓨즈 뱅크들의 제1 및 제2 세트 내의 퓨즈 뱅크들의 수가 여분의 행들 및 열들의 수와 동일하고, 회로 소자들이 메모리 셀들인 반도체 장치
  17. 제13항에 있어서, 여분의 회로 소자들이 복수개의 행들 및 복수개의 열들로 분할된, 제1 및 제2 퓨즈 뱅크와 복수개의 비교 회로에 결합된 복수개의 멀티플렉싱 회로를 추가로 포함하고,
    매 4개의 퓨즈 뱅크들중 처음의 2개가 제1 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고 매 4개의 퓨즈 뱅크들중 다음의 2개가 제2 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고, 상기 제1 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 처음의 2개에 결합되고, 상기 제2 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 다음의 2개에 결합되고, 상기 제3 멀티플렉싱 회로가 제1 및 제2 멀티플렉싱 회로에 결합되고,
    상기 제3 멀티플렉싱 회로 각각이 복수개의 비교 회로들중 하나에 결합되고,
    상기 비교 회로 각각이 매치 라인들중의 하나에 결합되는 반도체 장치.
  18. 제13항에 있어서, 회로 소자의 제1 및 제2 세트에 결합된 복수개의 행 및 열 복호기를 추가로 포함하고, 상기 매치 라인들은 행 및 열 복호기들 각각에 결합된 반도체 장치.
  19. 복수개의 1차 회로 소자가 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있고, 복수개의 1차 및 여분의 회로 소자는 제1 및 제2 세트의 회로 소자들이 동시에 활성화되지 않는 적어도 제1 및 제2 세트로 분할되고, 여분의 회로 소자의 제1 및 제2 세트는 1차 회로 소자들의 제1 및 제2 세트 각각에서 결함있는 회로 소자들을 대용할 수 있고, 여분의 회로 소자들은 적어도 복수개의 열들로 분할되는, 복수개의 1차 및 여분의 회로 소자;
    그에 공급된 외부 어드레스 워드에 기초하여 복수개의 1차 회로 소자들과의 소통을 허용하기 위해 전기 전도성 행 및 열 라인들에 결합된 제어 및 어드레싱 회로;
    1차 회로 소자들의 제1 및 제2 세트 각각 내의 결함있는 회로 소자들의 어드레스를 기억하기 위한 퓨즈 뱅크의 적어도 제1 및 제2 세트;
    외부 어드레스 워드를 제1 또는 제2 퓨즈 뱅크에 기억된 어드레스들과 비교하고, 외부 어드레스 워드와 기억된 어드레스들중의 하나가 상관 관계인 경우 여분의 회로 소자들의 열들중의 하나를 액세스하기 위해 라인들 중의 하나에 대한 매치 신호를 출력하는, 제어 및 어드레싱 회로와 매치 라인들에 결합된 적어도 하나의 비교 회로; 및
    어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 비교 회로에 결합하는 제1 및 제2 퓨즈 뱅크들 중의 하나를 선택하는, 비교 회로와 제1 및 제2 퓨즈 뱅크 사이에 결합된 적어도 하나의 멀티플렉싱 회로를 포함하는, 반도체 장치.
  20. 제 19항에 있어서, 회로 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기; 및
    회로 소자들의 제2 또는 제1 세트 각각이 복수개의 공유된 센스 증폭기들중의 적어도 하나에 능동적으로 결합됨으로써 제1 및 제2 세트의 회로 소자들이 동시에 활성화되지 않을 때 회로 소자들의 제1 또는 제2 세트를 디스에이블시키는, 회로 소자들의 제1 및 제2 세트와 공유된 센스 증폭기 사이에 결합된 복수개의 분리 게이트를 추가로 포함하는, 반도체 장치.
  21. 제19항에 있어서, 매치 라인들이 여분의 회로 소자들의 제1 및 제2 세트 모두와 비교 회로에 결합되는, 여분의 회로 소자들의 제1 세트 내의 여분의 회로 소자들의 열들의 수와 일치하는 많은 전기 전도성 매치 라인들을 추가로 포함하고,
    상기 여분의 회로 소자들이 복수개의 행들 및 복수개의 열들로 분할되고,
    상기 퓨즈 뱅크들의 제1 및 제2 세트의 퓨즈 뱅크들의 수가 여분의 행들 또는 열들의 수와 일치하고,
    상기 하나의 비교 회로가 퓨즈 뱅크의 제1 및 제2 세트에서 4개의 퓨즈 뱅크마다 결합되고,
    상기 매 4개의 퓨즈 뱅크들중 처음의 2개가 제1 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고, 매 4개의 퓨즈 뱅크들중 다음의 2개가 제2 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고,
    게이트 회로가 멀티플렉싱 회로의 제1 군이 매 4개의 퓨즈 뱅크들 중의 처음의 2개에 결합되고, 멀티플렉싱 회로의 제2 군이 매 4개의 퓨즈 뱅크들 중의 다음의 2개에 결합되고, 멀티플렉싱 회로의 제3 군이 제1 및 제2 멀티플렉싱 회로에 결합되는 복수개의 멀티플렉싱 회로를 포함하고,
    상기 퓨즈 뱅크들의 제1 및 제2 세트에서 각각의 퓨즈 뱅크가 외부 어드레스 워드의 최소한의 소정의 비트 길이와 동일한 수의 퓨즈를 갖고,
    멀티플렉싱 회로의 제1, 제2 및 제3군 내의 멀티플렉싱 회로의 수는 소정의 비트 길이의 비트들의 수와 동일한 반도체 장치.
  22. 제19항에 있어서, 상기 여분의 회로 소자들이 복수개의 행들 및 복수개의 열들로 분할되고, 퓨즈 뱅크들의 제1 및 제2 세트 내의 퓨즈 뱅크들의 수가 여분의 행들 및 열들의 수와 동일하고, 회로 소자들이 메모리 셀들인 반도체 회로 장치
  23. 제19항에 있어서, 상기 여분의 회로 소자가 복수개의 행들 및 복수개의 열들로 분할되고, 상기 매 4개의 퓨즈 뱅크들중 처음의 2개가 제1 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고 매 4개의 퓨즈 뱅크들중 다음의 2개가 제2 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고, 상기 게이팅 회로가 복수개의 멀티플렉싱 회로를 포함하고, 상기 제1 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 처음의 2개에 결합되고, 상기 제2 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 다음의 2개에 결합되고, 상기 제3 멀티플렉싱 회로가 제1 및 제2 멀티플렉싱 회로에 결합되는 반도체 회로 장치.
  24. 제19항에 있어서, 상기 비교 회로가
    제1 또는 제2 퓨즈 뱅크 내에 기억된 어드레스 및 외부 어드레스 워드를 그의 입력 단자에서 수신하도록 결합되고, 외부 어드레스 워드와 기억된 어드레스가 상관 관계인 경우 상관 관계 신호를 출력하는 적어도 하나의 배타적 OR 게이트,
    제1 및 제2 퓨즈 뱅크에 결합되고, 제1 및 제2 퓨즈 뱅크가 인에이블된 경우 인에이블 신호를 출력하는 인에이블 회로, 및
    그의 입력 단자에서 상관 관계 신호 및 인에이블 신호를 수신하도록 결합되고, 상관 관계 신호 및 인에이블 신호 모두에 반응하여 매치 신호를 출력하는 NAND 게이트를 포함하는 반도체 회로 장치.
  25. 입력 장치;
    출력 장치;
    어드레스 버스;
    데이터 버스;
    제어 라인들의 세트;
    어드레스 및 데이터 버스에 및 제어 라인들의 세트에 결합된 메모리 제어기;
    입력 및 출력 장치에, 어드레스 및 데이터 버스에 및 제어 라인들의 세트에 결합된 메모리 장치를 포함하고, 이 메모리 장치는
    복수개의 1차 메모리 소자가 어드레스 버스로부터 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있고, 복수개의 1차 및 여분의 메모리 소자는 적어도 제1 및 제2 세트로 분할되고, 여분의 메모리 소자의 제1 및 제2 세트는 1차 메모리 소자들의 제1 및 제2 세트 각각에서 결함있는 메모리 소자들을 대용할 수 있고, 여분의 메모리 소자들은 적어도 복수개의 열들로 분할되는, 복수개의 1차 및 여분의 메모리 소자;
    메모리 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기;
    메모리 소자들의 제2 또는 제1 세트 각각이 복수개의 공유된 센스 증폭기들중의 적어도 하나에 능동적으로 결합될 때 메모리 소자들의 제1 또는 제2 세트를 디스에이블시키는, 메모리 소자들의 제1 및 제2 세트와 공유된 센스 증폭기 사이에 결합된 복수개의 분리 게이트;
    그에 공급된 외부 어드레스 워드에 기초하여 복수개의 1차 메모리 소자들과의 소통을 허용하기 위해 전기 전도성 행 및 열 라인들에 결합된 제어 및 어드레싱 회로;
    1차 메모리 소자들의 제1 및 제2 세트 각각 내의 결함있는 메모리 소자들의 어드레스를 기억하기 위한 퓨즈 뱅크의 적어도 제1 및 제2 세트;
    매치 라인들이 여분의 메모리 소자들의 제1 및 제2 세트 모두에 결합되는, 여분의 메모리 소자들의 제1 세트 내의 여분의 메모리 소자들의 열들의 수와 일치하는 많은 전기 전도성 매치 라인들;
    외부 어드레스 워드를 제1 또는 제2 퓨즈 뱅크에 기억된 어드레스들과 비교하고, 외부 어드레스 워드와 기억된 어드레스들중의 하나가 상관 관계인 경우 여분의 메모리 소자들의 열들중의 하나를 액세스하기 위해 라인들 중의 하나에 대한 매치 신호를 제어 및 어드레싱 회로에 출력하는, 제어 및 어드레싱 회로와 매치 라인들에 결합된 적어도 하나의 비교 회로; 및
    어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 비교 회로에 결합하는 제1 및 제2 퓨즈 뱅크들 중의 하나를 선택하는, 비교 회로와 제1 및 제2 퓨즈 뱅크 사이에 결합된 적어도 하나의 멀티플렉싱 회로를 포함하는, 컴퓨터 시스템.
  26. 제25항에 있어서, 상기 여분의 메모리 소자가 복수개의 행들 및 복수개의 열들로 분할되고, 상기 매 4개의 퓨즈 뱅크들중 처음의 2개가 제1 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고 매 4개의 퓨즈 뱅크들중 다음의 2개가 제2 세트에서 여분의 행들 및 열들에 대응하는 어드레스를 제공하고, 상기 제1 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 처음의 2개에 결합되고, 상기 제2 멀티플렉싱 회로가 매 4개의 퓨즈 뱅크들 중의 다음의 2개에 결합되고, 상기 제3 멀티플렉싱 회로가 제1 및 제2 멀티플렉싱 회로에 결합되는 컴퓨터.
  27. 제25항에 있어서, 상기 비교 회로가
    제1 또는 제2 퓨즈 뱅크 내에 기억된 어드레스 및 외부 어드레스 워드를 그의 입력 단자에서 수신하도록 결합되고, 외부 어드레스 워드와 기억된 어드레스가 상관 관계인 경우 상관 관계 신호를 출력하는 적어도 하나의 배타적 OR 게이트,
    제1 및 제2 퓨즈 뱅크에 결합되고, 제1 및 제2 퓨즈 뱅크가 인에이블된 경우 인에이블 신호를 출력하는 인에이블 회로, 및
    그의 입력 단자에서 상관 관계 신호 및 인에이블 신호를 수신하도록 결합되고, 상관 관계 신호 및 인에이블 신호 모두에 반응하여 매치 라인들중의 하나에 매치 신호를 출력하는 NAND 게이트를 포함하는 컴퓨터.
  28. 1차 소자들의 일부가 결함이 있는, 외부 어드레스 워드에 기초하여 어드레스될 수 있는 복수개의 1차 회로 소자 및 복수개의 여분의 회로 소자들을 갖는 반도체 장치에 있어서,
    복수개의 1차 회로 소자들 내의 결함있는 회로 소자들의 어드레스의 적어도 2 세트를 기억하는 단계;
    외부 어드레스 워드를 수신하는 단계;
    수신된 외부 어드레스 워드에 기초하여 기억된 어드레스 세트들중의 하나를 선택하는 단계;
    기억된 어드레스들의 선택된 세트에 기억된 어드레스를 수신하는 단계;
    검색된 기억된 어드레스를 외부 어드레스 워드와 비교하는 단계; 및
    비교 단계에 기초하여 여분의 메모리 소자들중의 하나를 액세스하는 단계를 포함하는, 여분의 메모리 소자들중의 하나의 액세스 방법.
  29. 제28항에 있어서, 상기 외부 어드레스 워드 수신 단계가 외부 어드레스 워드를 복호화하는 단계를 포함하고, 상기 선택 단계가 복호된 어드레스 내의 1 비트에 기초하여 기억된 어드레스 세트들중의 하나를 선택하는 방법.
  30. 제28항에 있어서, 상기 선택 단계가 기억된 어드레스 세트들 사이의 멀티플렉싱 단계를 포함하는 방법.
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2850953B2 (ja) * 1996-07-30 1999-01-27 日本電気株式会社 半導体装置
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells
JP3613622B2 (ja) * 1996-09-27 2005-01-26 株式会社日立製作所 半導体メモリ
US5953276A (en) * 1997-12-18 1999-09-14 Micron Technology, Inc. Fully-differential amplifier
US6104209A (en) * 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US6005813A (en) * 1997-11-12 1999-12-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6077211A (en) * 1998-02-27 2000-06-20 Micron Technology, Inc. Circuits and methods for selectively coupling redundant elements into an integrated circuit
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
US6061291A (en) * 1998-07-14 2000-05-09 Winbond Electronics Corporation America Memory integrated circuit supporting maskable block write operation and arbitrary redundant column repair
JP3880210B2 (ja) * 1998-08-04 2007-02-14 エルピーダメモリ株式会社 半導体装置
US6199177B1 (en) * 1998-08-28 2001-03-06 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6910152B2 (en) * 1998-08-28 2005-06-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
US6246615B1 (en) 1998-12-23 2001-06-12 Micron Technology, Inc. Redundancy mapping in a multichip semiconductor package
JP3866451B2 (ja) * 1999-06-24 2007-01-10 Ｎｅｃエレクトロニクス株式会社 冗長プログラム回路及びこれを内蔵した半導体記憶装置
US6163489A (en) * 1999-07-16 2000-12-19 Micron Technology Inc. Semiconductor memory having multiple redundant columns with offset segmentation boundaries
JP3844917B2 (ja) * 1999-07-26 2006-11-15 株式会社東芝 半導体記憶装置
US6745354B2 (en) * 2000-02-02 2004-06-01 Broadcom Corporation Memory redundancy implementation
US6480990B1 (en) * 2000-05-01 2002-11-12 Hewlett-Packard Company Application specific integrated circuit with spaced spare logic gate subgroups and method of fabrication
US6314030B1 (en) 2000-06-14 2001-11-06 Micron Technology, Inc. Semiconductor memory having segmented row repair
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
US7113507B2 (en) * 2000-11-22 2006-09-26 Silicon Image Method and system for communicating control information via out-of-band symbols
US6904552B2 (en) * 2001-03-15 2005-06-07 Micron Technolgy, Inc. Circuit and method for test and repair
US20020133769A1 (en) * 2001-03-15 2002-09-19 Cowles Timothy B. Circuit and method for test and repair
US6542418B2 (en) 2001-06-26 2003-04-01 International Business Machines Corporation Redundant memory array having dual-use repair elements
JP5119563B2 (ja) * 2001-08-03 2013-01-16 日本電気株式会社 不良メモリセル救済回路を有する半導体記憶装置
US7111193B1 (en) * 2002-07-30 2006-09-19 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor memory having re-configurable fuse set for redundancy repair
JP2004110870A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 半導体記憶装置
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
KR100484254B1 (ko) * 2002-10-31 2005-04-22 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법
US7032143B1 (en) * 2002-11-05 2006-04-18 William Kenneth Waller Memory data path circuit
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7174477B2 (en) * 2003-02-04 2007-02-06 Micron Technology, Inc. ROM redundancy in ROM embedded DRAM
US7835520B2 (en) * 2003-02-20 2010-11-16 Zoran Corporation Unique identifier per chip for digital audio/video data encryption/decryption in personal video recorders
US6868019B2 (en) * 2003-07-02 2005-03-15 Micron Technology, Inc. Reduced power redundancy address decoder and comparison circuit
US7415641B1 (en) * 2003-11-05 2008-08-19 Virage Logic Corp. System and method for repairing a memory
KR100587076B1 (ko) 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치
US7162825B2 (en) * 2004-05-18 2007-01-16 Calculations Made Simple Method and means for adjusting the scope of a firearm
GB2432959B (en) * 2004-08-25 2009-08-12 Wms Gaming Inc Wagering game with board game feature for payoffs
US6980478B1 (en) * 2004-09-01 2005-12-27 Micron Technology, Inc. Zero-enabled fuse-set
JP2006107590A (ja) * 2004-10-04 2006-04-20 Nec Electronics Corp 半導体集積回路装置及びそのテスト方法
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7308598B2 (en) * 2004-11-04 2007-12-11 International Business Machines Corporation Algorithm to encode and compress array redundancy data
US7156570B2 (en) * 2004-12-30 2007-01-02 Cotapaxi Custom Design And Manufacturing, Llc Implement grip
JP4524636B2 (ja) * 2005-03-24 2010-08-18 エルピーダメモリ株式会社 半導体記憶装置
US7373573B2 (en) * 2005-06-06 2008-05-13 International Business Machines Corporation Apparatus and method for using a single bank of eFuses to successively store testing data from multiple stages of testing
US7522467B2 (en) * 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Semiconductor memory device
JP5094085B2 (ja) * 2005-09-29 2012-12-12 エスケーハイニックス株式会社 半導体装置のデータ入出力マルチプレクサ
US7310282B2 (en) * 2005-12-30 2007-12-18 Lexmark International, Inc. Distributed programmed memory cell overwrite protection
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
KR100791348B1 (ko) * 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법
KR100798792B1 (ko) 2006-12-27 2008-01-28 주식회사 하이닉스반도체 반도체 메모리 장치
KR100801309B1 (ko) * 2007-01-03 2008-02-05 주식회사 하이닉스반도체 라이트레벨링 동작을 하는 메모리장치.
KR100825002B1 (ko) * 2007-01-10 2008-04-24 주식회사 하이닉스반도체 효과적으로 직렬로 입출력되는 데이터의 오류를 검사할 수있는 반도체 메모리 장치 및 그 구동방법
KR100920830B1 (ko) * 2007-04-11 2009-10-08 주식회사 하이닉스반도체 라이트 제어 신호 생성 회로 및 이를 이용하는 반도체메모리 장치 및 그의 동작 방법
US20080291760A1 (en) * 2007-05-23 2008-11-27 Micron Technology, Inc. Sub-array architecture memory devices and related systems and methods
KR100907928B1 (ko) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 반도체 메모리 장치
KR100933668B1 (ko) * 2008-04-30 2009-12-23 주식회사 하이닉스반도체 출력회로
US7903457B2 (en) * 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8495467B1 (en) 2009-06-30 2013-07-23 Micron Technology, Inc. Switchable on-die memory error correcting engine
US8412987B2 (en) * 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
KR101163035B1 (ko) * 2009-09-04 2012-07-09 에스케이하이닉스 주식회사 데이터 라인 구동 회로
KR101277479B1 (ko) * 2010-08-31 2013-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치
US8473679B2 (en) * 2011-03-31 2013-06-25 Ceva D.S.P. Ltd. System, data structure, and method for collapsing multi-dimensional data
US8719648B2 (en) 2011-07-27 2014-05-06 International Business Machines Corporation Interleaving of memory repair data compression and fuse programming operations in single fusebay architecture
US8467260B2 (en) 2011-08-05 2013-06-18 International Business Machines Corporation Structure and method for storing multiple repair pass data into a fusebay
US8484543B2 (en) 2011-08-08 2013-07-09 International Business Machines Corporation Fusebay controller structure, system, and method
US8537627B2 (en) 2011-09-01 2013-09-17 International Business Machines Corporation Determining fusebay storage element usage
US10726939B2 (en) * 2017-09-27 2020-07-28 SK Hynix Inc. Memory devices having spare column remap storages
US10622038B2 (en) * 2018-06-29 2020-04-14 Arm Limited High-speed memory architecture
US10984884B2 (en) * 2019-04-18 2021-04-20 Micron Technology, Inc. Configurable associated repair addresses and circuitry for a memory device
US11232849B2 (en) * 2019-12-03 2022-01-25 Micron Technology, Inc. Memory device with a repair match mechanism and methods for operating the same
TWI752704B (zh) * 2020-11-03 2022-01-11 華邦電子股份有限公司 記憶體儲存裝置及其操作方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389715A (en) 1980-10-06 1983-06-21 Inmos Corporation Redundancy scheme for a dynamic RAM
US4471472A (en) * 1982-02-05 1984-09-11 Advanced Micro Devices, Inc. Semiconductor memory utilizing an improved redundant circuitry configuration
US4573146A (en) * 1982-04-20 1986-02-25 Mostek Corporation Testing and evaluation of a semiconductor memory containing redundant memory elements
US4601019B1 (en) * 1983-08-31 1997-09-30 Texas Instruments Inc Memory with redundancy
US4837747A (en) * 1986-11-29 1989-06-06 Mitsubishi Denki Kabushiki Kaisha Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
US4807191A (en) * 1988-01-04 1989-02-21 Motorola, Inc. Redundancy for a block-architecture memory
US5617365A (en) * 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
EP0389203A3 (en) * 1989-03-20 1993-05-26 Fujitsu Limited Semiconductor memory device having information indicative of presence of defective memory cells
GB9016783D0 (en) * 1989-09-01 1990-09-12 Ici Plc Agrochemical compositions
US5083016A (en) * 1990-03-27 1992-01-21 Hughes Aircraft Company 3-transistor source follower-per-detector unit cell for 2-dimensional focal plane arrays
US5270974A (en) * 1990-09-07 1993-12-14 Alliance Semiconductor Corporation Monolithic fail bit memory
JP2600018B2 (ja) * 1990-09-29 1997-04-16 三菱電機株式会社 半導体記憶装置
JPH06111596A (ja) * 1990-10-09 1994-04-22 Texas Instr Inc <Ti> メモリ
JP3019869B2 (ja) * 1990-10-16 2000-03-13 富士通株式会社 半導体メモリ
EP0490680B1 (en) * 1990-12-14 1996-10-02 STMicroelectronics, Inc. A semiconductor memory with multiplexed redundancy
JPH0831279B2 (ja) * 1990-12-20 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 冗長システム
JP2536333B2 (ja) 1991-07-24 1996-09-18 富士通株式会社 半導体記憶装置
US5257229A (en) * 1992-01-31 1993-10-26 Sgs-Thomson Microelectronics, Inc. Column redundancy architecture for a read/write memory
US5295102A (en) * 1992-01-31 1994-03-15 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved redundant sense amplifier control
JP2501993B2 (ja) * 1992-02-24 1996-05-29 株式会社東芝 半導体記憶装置
EP0567707A1 (en) * 1992-04-30 1993-11-03 International Business Machines Corporation Implementation of column redundancy in a cache memory architecture
KR100296850B1 (ko) * 1992-05-28 2001-10-24 썬 마이크로시스템즈, 인코포레이티드 캐시램용다수의뱅크열용장성초기화제어기
KR970004460B1 (ko) * 1992-06-30 1997-03-27 니뽄 덴끼 가부시끼가이샤 반도체 메모리 회로
US5396124A (en) * 1992-09-30 1995-03-07 Matsushita Electric Industrial Co., Ltd. Circuit redundancy having a variable impedance circuit
JP2741824B2 (ja) * 1992-10-14 1998-04-22 三菱電機株式会社 半導体記憶装置
JP3293935B2 (ja) * 1993-03-12 2002-06-17 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
JPH06275693A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd ダイナミック型ｒａｍ
US5340679A (en) * 1993-03-22 1994-08-23 Xerox Corporation Intermediate transfer element coatings
US5377146A (en) * 1993-07-23 1994-12-27 Alliance Semiconductor Corporation Hierarchical redundancy scheme for high density monolithic memories
US5381370A (en) * 1993-08-24 1995-01-10 Cypress Semiconductor Corporation Memory with minimized redundancy access delay
JP2616544B2 (ja) * 1993-09-22 1997-06-04 日本電気株式会社 半導体記憶装置
US5491664A (en) * 1993-09-27 1996-02-13 Cypress Semiconductor Corporation Flexibilitiy for column redundancy in a divided array architecture
JP3056034B2 (ja) 1993-12-27 2000-06-26 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
EP0668562B1 (en) * 1994-02-17 1998-08-05 STMicroelectronics S.r.l. Method for programming redundancy registers in a column redundancy integrated circuitry for a semiconductor memory device
EP0668563B1 (en) * 1994-02-17 1998-07-08 STMicroelectronics S.r.l. Method for programming redundancy registers in a row redundancy integrated circuitry for a semiconductor memory device
ATE187826T1 (de) 1994-08-12 2000-01-15 Siemens Ag Redundanz-schaltungsanordnung für einen integrierten halbleiterspeicher
US5822256A (en) * 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
US5528539A (en) * 1994-09-29 1996-06-18 Micron Semiconductor, Inc. High speed global row redundancy system
US5548553A (en) * 1994-12-12 1996-08-20 Digital Equipment Corporation Method and apparatus for providing high-speed column redundancy
US5577050A (en) * 1994-12-28 1996-11-19 Lsi Logic Corporation Method and apparatus for configurable build-in self-repairing of ASIC memories design
US5563833A (en) * 1995-03-03 1996-10-08 International Business Machines Corporation Using one memory to supply addresses to an associated memory during testing
US5691945A (en) * 1995-05-31 1997-11-25 Macronix International Co., Ltd. Technique for reconfiguring a high density memory
US5790462A (en) * 1995-12-29 1998-08-04 Sgs-Thomson Microelectronics, Inc. Redundancy control
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells

Also Published As

Publication number Publication date
US6018811A (en) 2000-01-25
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AU2461597A (en) 1997-11-12
DE69714060D1 (de) 2002-08-22

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