JPH06275693A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 内部回路の多様なテストを可能にしたテスト
回路を備えたダイナミック型ＲＡＭを提供する。 【構成】 論理的又は物理的にメモリアレイを複数ブロ
ックに分けて、ブロック単位でのテストを可能にする。
また、複数のカラムアドレスストローブ信号を持ち、カ
ラムアドレスストローブ信号に対応されたメモリアレイ
に複数ビットの単位でのメモリアクセスが行われるもの
では、上記カラムアドレスストローブ信号を利用して、
それに対応されたメモリアレイ毎に独立してテストを行
うようにする。 【効果】 テストを論理的又は物理的に分割されてなる
複数のメモリアレイの単位で行うことができるから、緻
密な評価や不良解析などを少ないサンプルにより実施す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、特に多ビッ
ト構成のダイナミック型ＲＡＭにおけるテスト技術に利
用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭの記憶容量の増大
に伴い、テスト時間が膨大になってしまうのを防ぐため
に、１６ビットあるいは６４ビットを内部回路において
１ビットに縮約させて書き込み／読み出しを行うという
ようなテスト方法がある。このようなマルチビットによ
るテスト回路を備えたダイナミック型ＲＡＭの例とし
て、特開平３−２１４６６９号公報がある。

【０００３】

【発明が解決しようとする課題】従来のテトス回路は、
専らいかに効率よくテスト時間を短縮化させるかという
観点から設計されている。しかしながら、大記憶容量化
やチップの小型化が進められているダイナミック型ＲＡ
Ｍにおいては、素子の微細化、配線の多層化が進められ
るので動作マージンがいっそう厳しくなるものである。
そこで、本願発明者等は、テスト回路としては単にテス
ト時間の短縮化のみならず、回路や素子の特性解析のた
めにきめ細かな評価を行うことの必要性に気が付いた。

【０００４】この発明の目的は、内部回路の多様なテス
トを可能にしたテスト回路を備えたダイナミック型ＲＡ
Ｍを提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、論理的又は物理的にメモリ
アレイを複数ブロックに分けて、ブロック単位でのテス
トを可能にする。また、複数のカラムアドレスストロー
ブ信号を持ち、カラムアドレスストローブ信号に対応さ
れたメモリアレイに複数ビットの単位でのメモリアクセ
スが行われるものでは、上記カラムアドレスストローブ
信号を利用して、それに対応されたメモリアレイ毎に独
立してテストを行うようにする。

【０００６】

【作用】上記した手段によれば、テストを論理的又は物
理的に分割されてなる複数のメモリアレイの単位で行う
ことができるから、緻密な評価や不良解析などを少ない
サンプルにより実施することができる。

【０００７】

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の要部ブロック図が示されている。同図
の回路ブロックは、テスト回路を中心に描かれており、
データの入力回路や出力回路が省略されている。同図の
各回路ブロックは、上記省略されている入力回路や出力
回路等を含む他の周辺回路とともに、公知の半導体集積
回路の製造技術によって、単結晶シリコンのような１個
の半導体基板上において形成される。

【０００８】アドレス信号Ａｉは、複数ビットからなる
アドレス信号であり、ロウ系のアドレス信号とカラム系
のアドレス信号とが多重化されて入力される。ロウアド
レスストローブ信号ＲＡＳＢは、ロウ系のアドレス信号
を取り込むタイミング信号であり、ＲＡＳ系クロック部
ＲＡＳＣに取り込まれる。カラムアドレスストローブ信
号ＣＡＳＢは、カラム系のアドレス信号を取り込むタイ
ミング信号であり、ＣＡＳ系クロック部ＣＡＳＣに取り
込まれる。ライトイネーブル信号ＷＥＢは、ノーマルモ
ードにおいては、書き込み動作を指示する信号であり、
それがロウレベルにされると書き込み動作が指示され、
それがハイレベルなら読み出し動作が指示され、ライト
クロック部ＷＣに取り込まれる。

【０００９】論理回路ＷＣＢＲは、上記アドレスストロ
ーブ信号ＲＡＳＢ及びＣＡＳＢとライトネーブル信号Ｗ
ＥＢとを受けて、ロウアドレスストローブ信号ＲＡＳＢ
がハイレベルからロウレベルに変化したタイミングで、
ＣＡＳＢ信号とＷＥＢ信号とが共にロウレベルであるこ
とを検出すると、テストモードのセットを行う。

【００１０】この実施例では、メモリアレイを上側と下
側の２つに分割しておき、それぞれを独立してテスト可
能にするものである。このため、上記テストモードのセ
ットにおいて、上側アレイか下側アレイかのいずれかを
指定するためにアドレス信号ａｎが利用される。特に制
限されないが、アドレス信号ａｎは、２ビットからなる
アドレス信号であり、上側のメモリアレイに対応した１
ビットのアドレス信号と、下側のメモリアレイに対応し
た１ビットのアドレス信号からなる。このような２ビッ
トのアドレス信号の組み合わせにより、上側メモリアレ
イ又は下側メモリアレイの一方のみをテストすることが
できるとともに、上側メモリアレイと下側メモリアレイ
の双方を同時にテストするようにができる。

【００１１】論理回路ＷＣＢＲでは、上記アドレス信号
ａｎと上記のようなクロック信号ＲＡＳＢ、ＣＡＳＢ及
びＷＥＢとの組み合わせから、上側のメモリアレイに対
応したテストセット信号ＵＴＥＳＴと、下側のメモリア
レイに対応したテストセット信号ＬＴＥＳＴを発生させ
る。

【００１２】上記のような上側メモリアレイと下側メモ
リアレイの独立したテストに対応して、ライトクロック
部ＷＣにも、上記テストセット信号ＵＴＥＳＴ、ＬＴＥ
ＳＴが供給される。これにより、テストモードのとき
に、上側メモリアレイに対応した書き込みデータのラッ
チを行うデータラッチ信号ＵＤＬ及びライトパルスＵＷ
Ｐと、下側メモリアレイに対応した書き込みデータのラ
ッチを行うデータラッチ信号ＬＤＬ及びライトパルスＬ
ＷＰとを発生させる。ノーマルモードでは、上記信号Ｕ
ＤＬとＬＤＬ及びＵＷＰとＬＷＰは、それぞれライトサ
イクルのときには同時に発生される。すなわち、ノーマ
ルモードでは、信号ＵＤＬとＬＤＬ及びＵＷＰとＬＷＰ
は、それぞれ実質的に１つの信号とみなされる。

【００１３】データアウトコントロール部ＤＯＣにおい
ても、上記のような上側メモリアレイと下側メモリアレ
イの独立したテストに対応して、上記テストセット信号
ＵＴＥＳＴ、ＬＴＥＳＴが供給される。これにより、テ
ストモードのときに、上側メモリアレイに対応した読み
出しデータを出力させる出力バッファイネーブル信号Ｕ
ＤＯＥ、下側メモリアレイに対応した読み出しデータを
出力させる出力バッファイネーブル信号ＬＤＯＥを発生
させる。ノーマルモードでは、上記信号ＵＤＯＥとＬＤ
ＯＥが同時に発生され、実質的に１つの制御信号とみな
される。データアウトコントロール部ＤＯＣは、ライト
クロック部ＷＣによりリードモードを指示する制御信号
が供給されて、上記信号ＵＤＯＥ、ＬＤＯＥが発生させ
る。

【００１４】テスト信号発生回路ＴＳＧは、上記テスト
セット信号ＵＴＥＳＴ、ＬＴＥＳＴにより活性化され、
アドレスバッファＡＤＢから供給されるアドレス信号を
キーとして、複数からなるテストモード信号ＵＴＥＳＴ
０〜ＵＴＥＳＴｎ、ＬＴＥＳＴ０〜ＬＴＥＳＴｎを発生
させる。テストモードの種類については、後に説明する
が、複数ビットを１ビットに縮約させたライトモード、
リードモードの他に、メモリアレイのプレート電圧を切
り替えたもの、内部電圧を外部電圧に切り替えるもの、
内部電圧モニタ、リフレッシュカウンタテスト等のダイ
ナミック型ＲＡＭの持つ内部回路の構成及び機能に応じ
て各種のテストモードが用意される。

【００１５】テスト機能の中には、ユーザーに対して非
公開とするテストモードと、ユーザーにおいても実施で
きる公開テストモードがある。ＳＶＣは、電源電圧に対
して高い電圧を特定の端子から供給することにより、ユ
ーザーに対して非公開にされたテストモードを設定する
のに用いられる。すなわち、上記ユーザーにおいて誤っ
て内部データを破壊させるような非公開テストモードを
実施してしまうことがないようにするため、ＷＣＢＲに
よるテストモードセットに加えて、特定の外部端子を電
源電圧以上の高い電圧ＳＶＣとすることを条件として、
上記非公開テストモードに入るようにするものである。

【００１６】上側メモリアレイのアレイコントロール部
ＡＲＹＣＵは、ＲＡＳクロック部ＲＡＳＣからの信号を
受けて、メモリセルアレイＡＲＹ０〜ＡＲＹ７に対応し
たセンスアンプＳ／Ａの駆動等の基本動作を受け持つ。
ＲＤはロウアドレスデコーダであた、ＷＤはワード線ド
ライバである。上記アレイコントロール部ＡＲＹＣＵに
は、テスト信号発生回路ＴＳＧにより形成されたテスト
モード信号ＵＴＥＳＴ０〜ＵＴＥＳＴｎが供給されて、
各種のテストモードの実施も受け持つ。

【００１７】同様に、下側メモリアレイのアレイコント
ロール部ＡＲＹＣＬは、ＲＡＳクロック部ＲＡＳＣから
の信号を受けて、メモリセルアレイＡＲＹ８〜ＡＲＹ１
５に対応したセンスアンプＳ／Ａの駆動等の基本動作を
受け持つ。ＲＤはロウアドレスデコーダであり、ＷＤは
ワード線ドライバである。上記アレイコントロール部Ａ
ＲＹＣＬには、テスト信号発生回路ＴＳＧにより形成さ
れたテストモード信号ＬＴＥＳＴ０〜ＬＴＥＳＴｎが供
給されて、各種のテストモードの実施も受け持つもので
ある。

【００１８】上記テストモード信号ＵＴＥＳＴ０〜ＵＴ
ＥＳＴｎとＬＴＥＳＴ０〜ＬＴＥＳＴｎのうち、ＵＴＥ
ＳＴ０／ＬＴＥＳＴ０は、ビット縮約テストに使用さ
れ、図４により詳細に説明するように、入出力回路の制
御に使用される。他の残りのテストモード信号ＵＴＥＳ
Ｔ１〜ＵＴＥＳＴｎとＬＴＥＳＴ１〜ＬＴＥＳＴｎは、
上記アレイコントロール部ＡＲＹＣＵ，ＡＲＹＣＬを制
御し、例えばプレート電圧を切りえメモリセルストレス
試験等を上側と下側に独立して行い、ストレス印加前と
印加後との比較を同時に行うようにするものである。

【００１９】図２には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の要部ブロック図が示されてい
る。同図の回路ブロックは、テスト回路を中心に描かれ
ており、データの入力回路や出力回路が省略されてい
る。同図の各回路ブロックは、上記省略されている入力
回路や出力回路等を含む他の周辺回路とともに、公知の
半導体集積回路の製造技術によって、単結晶シリコンの
ような１個の半導体基板上において形成される。

【００２０】特に制限されないが、この実施例のダイナ
ミック型ＲＡＭにあっては、約６４Ｍビットのような大
記憶容量を持つようにされる。このような大きな記憶容
量を持つダイナミック型ＲＡＭにあっては、１ビットの
単位でのアクセスを行うようにすると、アドレス空間が
大きくなりすぎて却って使いずらいものになってしま
う。そこで、８ビット又は１６ビットの単位のような複
数ビットの単位でのメモリアクセスを行うようにする。
この場合、内部回路を変更しないで８ビットバスと１６
ビットバスに接続可能にするため、カラムアドレススト
ローブ信号を２つ設けてそれぞれにより８ビット単位で
のメモリアクセスを行うようにする。

【００２１】このような２つのカラムアドレスストロー
ブ信号ＵＣＡＳＢとＬＣＡＳＢに対応させて、メモリア
レイを含む内部回路を物理的に２つのブロックに分け、
それぞれに対応してメモリアクセスを行う。例えば、信
号ＵＣＡＳＢとＬＣＡＳＢとを選択的に供給して８ビッ
ト単位でのメモリアクセスすることにより、８ビットバ
スに接続することができる。このとき、ＤＱ０〜ＤＱ１
５からなる１６ビットのデータ端子のうち、データ端子
ＤＱ０とＤＱ８ないしＤＱ７とＤＱ１５がそれぞれ共通
に接続される。

【００２２】上記信号ＵＣＡＳＢとＬＣＡＳＢとを同時
に供給すれば、１６ビットの単位でのメモリアクセスす
ることができ、ＤＱ０〜ＤＱ１５からなる１６ビットの
データ端子が１６本のデータバスにそれぞれ接続され
る。

【００２３】上記のようなメモリアクセスに対応して、
ＣＡＳ系クロック部が２つ設けられる。すなわち、１６
ビットのうちの上側の８ビットのデータＤＱ８〜ＤＱ１
５を指定するカラムアドレスストローブ信号ＵＣＡＳＢ
に対応したＣＡＳ系クロック部ＵＣＡＳＣと、１６ビッ
トのうちの下側の８ビットのデータＤＱ０〜ＤＱ７を指
定するカラムアドレスストローブ信号ＬＣＡＳＢに対応
したＣＡＳ系クロック部ＬＣＡＳＣとが設けられる。

【００２４】これらのＣＡＳ系クロック部ＵＣＡＳＣと
ＬＣＡＳＣにより形成された内部クロックは、それぞれ
に対応して設けられるデータアウトコントロール部ＵＤ
ＯＣ，ＬＤＯＣに供給されて、上記のような上側メモリ
アレイと下側メモリアレイの独立したデータ出力を行う
制御信号ＵＤＯＥ、ＬＤＯＥが形成される。同様に、ラ
イトクロック部ＷＣにも供給されて、上記のような上側
メモリアレイと下側メモリアレイに独立してデータの書
き込みを行うための制御信号ＵＤＬ／ＬＤＬとＵＷＰ／
ＬＷＰが形成される。

【００２５】この実施例においては、上記のようなメモ
リアクセスを利用して、テストモードのセットを行う論
理回路ＷＣＢＲにも、上記２つのＣＡＳ系クロック部Ｕ
ＣＡＳＣとＬＣＡＳＣにより形成された内部クロックを
供給して、上側と下側のメモリアレイに対して前記同様
に独立したテストを行うようにする。すなわち、２つに
分割されたメモリアレイを独立してテストするために、
前記のようなアドレス信号ａｎを用いることなく、上記
２つのカラムアドレスストローブ信号ＵＣＡＳＢとＬＣ
ＡＳＢを利用することにより、ノーマルモードの動作パ
ス、論理をそのまま活用することができる。他の構成
は、前記図１の実施例と同様であるので、その説明を省
略する。

【００２６】図３には、上記図２の実施例に対応した論
理部ＷＣＢＲ及びテスト信号発生回路ＴＳＧの一実施例
のブロック図が示されている。論理回路ＣＢＲは、２つ
の論理回路ＣＢＲＵとＣＢＲＬからなる。論理回路ＣＢ
ＲＵは、ＲＡＳ系の基本クロックＲ１と、上側のＣＡＳ
系の基本クロックＵＣ１によって、信号ＲＡＳＢがハイ
レベルからロウレベルに変化するタイミングで、信号Ｕ
ＣＡＳＢのロウレベルを判定して信号ＵＣＲを出力す
る。すなわち、信号Ｒ１がロウレベルからハイレベルに
変化するタイミングで、信号ＵＣ１がハイレベルなら出
力信号ＵＣＲがハイレベルにされる。論理回路ＣＢＲＬ
は、上記ＲＡＳ系の基本クロックＲ１と、下側のＣＡＳ
系の基本クロックＬＣ１によって、信号ＲＡＳＢがハイ
レベルからロウレベルに変化するタイミングで、信号Ｌ
ＣＡＳＢのロウレベルを判定して信号ＬＣＲを出力す
る。すなわち、信号Ｒ１がロウレベルからハイレベルに
変化するタイミングで、信号ＬＣ１がハイレベルなら出
力信号ＬＣＲがハイレベルにされる。

【００２７】論理回路ＷＢＲは、上記ＲＡＳ系の基本ク
ロックＲ１と、ＷＥ系の基本クロックＷ１とによって、
信号ＲＡＳＢがハイレベルからロウレベルに変化するタ
イミングで、信号ＷＥＢのロウレベルを判定して信号Ｗ
Ｒを出力する。すなわち、信号Ｒ１がロウレベルからハ
イレベルに変化するタイミングで、信号ＷＲがハイレベ
ルなら出力信号ＷＲをハイレベルにする。

【００２８】テストセット回路ＴＳは、上記論理回路Ｃ
ＢＲＵの出力信号ＵＣＲと論理回路ＷＢＲの出力信号Ｗ
Ｒとを受ける論理回路ＴＳＵと、上記論理回路ＣＢＲＬ
の出力信号ＬＣＲと論理回路ＷＢＲの出力信号ＷＲとを
受ける論理回路ＴＳＬから構成され、上記のような２系
統のＵＣＡＳＢとＬＣＡＳＢに対応してそれぞれ形成さ
れたＷＣＢＲタイミングによりテストセット信号ＵＴＥ
ＳＴとＬＴＥＳＴを形成する。

【００２９】テストリセット回路ＴＲは、上記論理回路
ＣＢＲＵの出力信号ＵＣＲと論理回路ＷＢＲの反転出力
信号ＷＲＢとを受ける論理回路ＴＲＵと、上記論理回路
ＣＢＲＬの出力信号ＬＣＲと論理回路ＷＢＲの反転出力
信号ＷＲＢとを受ける論理回路ＴＲＬから構成され、上
記のような２系統のＵＣＡＳＢとＬＣＡＳＢに対応して
それぞれ形成されたＣＢＲタイミングを判定してテスト
リセット信号ＵＴＲとＬＴＲを形成して、テストセット
回路ＴＳをリセットさせる。また、ＲＡＳ系の基本クロ
ックＲ１とＣＡＳ系の基本クロックＵＣ１、ＬＣ１とに
よりＲＡＳオンリーを判定して、上記同様にテストリセ
ット信号ＵＴＲとＬＴＲを形成して、テストセット回路
ＴＳをリセットさせる。

【００３０】テスト信号発生回路ＴＳＧは、上側ビット
のメモリアレイに対応したテストモード信号ＵＴＥＳＴ
０〜ＵＴＥＳＴｎを形成するテスト信号発生回路ＴＳＧ
Ｕと、下側ビットのメモリアレイに対応したテストモー
ド信号ＬＴＥＳＴ０〜ＬＴＥＳＴｎを形成するテスト信
号発生回路ＴＳＧＬから構成される。これらのテスト信
号発生回路ＴＳＧＵとＴＳＧＬは、上記テストセット信
号ＵＴＥＳＴとＬＴＥＳＴが発生されたときのアドレス
信号ＢｉとＢｊをそれぞれキーとして複数種類からなる
テストモード信号を形成する。また、ユーザに対して非
公開にされるテストモードは、高電圧ＳＶＣの供給によ
って可能にされる。

【００３１】このように、論理回路ＷＣＢＲにおいて
も、２つのＣＡＳ系のクロック信号ＵＣＡＳＢとＬＣＡ
ＳＢに対応して論理回路を構成することにより、上側ビ
ットに対応したメモリアレイと下側ビットに対応したメ
モリアレイとを完全に分離して、それぞれに独立して、
若しくは両方一緒にテストを実施することができる。

【００３２】上記実施例のようにＣＡＳ系クロックが２
系統ある場合の他に、ＷＥクロックが同様に２系統ある
場合にも、それを利用してテストをそれぞれの２系統の
ＷＥクロックに対応させてテストを独立して実施するよ
うにしてもよい。

【００３３】図４には、この発明に係るダイナミック型
ＲＡＭにおける入出力部の一実施例のブロック図が示さ
れている。同図には、下側ビット及び上側ビットにおい
て、それぞれ４回路分が代表として例示的に示されてい
る。

【００３４】下側８ビットに対応した回路は、データ端
子ＤＱ０〜ＤＱ７のうち、ＤＱ０、ＤＱ１、ＤＱ６及び
ＤＱ７が代表として例示的に示され、ＤＱ２〜ＤＱ５ま
での４回路分は省略されている。これにより、メモリセ
ルアレイも上記省略されたデータ端子ＤＱ２〜ＤＱ５に
対応して省略されている。実際には１つのデータ端子に
一対のメモリセルアレイが設けられるので、下側８ビッ
トに対応して全部で１６個のメモリセルアレイが存在す
るが、同図ではそのうち８個が省略されてＡＲＹ０〜Ａ
ＲＹ７のように８個が示されている。

【００３５】メモリセルアレイＡＲＹ０とＡＲＹ１のよ
うに隣接する一対のメモリセルアレイの間に、４対から
なる入出力線ＩＯ０〜ＩＯ３が設けられる。同図におい
ては、１本の線によりツゥルー側とバー側からなる一対
の相補入出力線を表している。特に制限されないが、セ
ンスアンプはシェアードセンスアンプとされ、上記一対
のメモリセルアレイに対して選択的に用いられる。

【００３６】上記４対の入出力線ＩＯ０〜ＩＯ３は、Ｉ
Ｏ選択回路ＩＯＳ０により４本のうちの１本が選択さ
れ、かつ信号ＬＷＰにより書き込み動作のときにはデー
タ入力選択回路ＤＩＳ０側に接続され、読み出し動作の
ときにはメインアンプＭＡ０側に接続される。

【００３７】上記データ入力選択回路ＤＩＳ０は、ライ
トパルスＬＷＰにより活性化されるとともに、テストモ
ード信号ＬＴＥＳＴ０によりノーマルモードとテストモ
ードのデータパスの切り替えを行う。すなわち、ノーマ
ルモードでは、データ端子ＤＱ０に対応したデータ入力
バッファＤＩＮ０からのデータを伝え、テストモードで
は１ビットに縮約されたデータ入力バッファＤＩＮ０か
らのデータを伝える。上記縮約ビットに対応したデータ
入力選択回路ＤＩＳ０では、ノーマルモードでもテトス
モードＬＴＥＳＴ０でも上記のように同じような選択動
作を行うが、他のデータ端子ＤＱ１〜ＤＱ７ではノーマ
ルモードのときには、それぞれに対応したデータ入力バ
ッファＤＩＮ１〜ＤＩＮ７からのデータを選択し、テス
トモードＬＴＥＳＴ０のときには、上記縮約された１ビ
ットのデータ入力バッファＤＩＮ０のデータを選択して
伝える。上記データ入力バッファＤＩＮ０〜ＤＩＮ７
は、データラッチ信号ＬＤＬにより入力された書き込み
データの取り込みを行う。

【００３８】上記メインアンプＭＡ０〜ＭＡ７の出力信
号は、一方においてデータ出力ラッチＯＬ０〜ＯＬ７に
入力される。データ出力ラッチＯＬ０〜ＯＬ７は、ノー
マルモードではそれぞれに対応したメインアンプのデー
タを取り込み、それを出力させる。これに対してテスト
モードＬＴＥＳＴ０のときには、縮約ビットに対応した
回路ＯＬ０を除いて出力の伝達を禁止させる。

【００３９】上記縮約ビットに対応したデータ出力ラッ
チＯＬ０は、データ圧縮回路ＣＭＰＬからの出力信号を
データ出力バッファＤＯ０に伝えてデータ端子ＤＱ０か
ら出力させる。データ圧縮回路ＣＭＰ０は、メインアン
プＭＡ０〜ＭＡ７の８ビットデータの比較を行い、一致
／不一致信号を形成する。すなわち、８ビットの読み出
しデータが一致しているなら一致信号を出力し、１ビッ
トでも不一致のものがあれば不一致信号を出力させる。

【００４０】上側８ビットに対応した回路は、データ端
子ＤＱ８〜ＤＱ１５のうち、ＤＱ８、ＤＱ９、ＤＱ１４
及びＤＱ１５が代表として例示的に示され、ＤＱ１０〜
ＤＱ１３までの４回路分は省略されている。これによ
り、メモリセルアレイも上記省略されたデータ端子ＤＱ
１０〜ＤＱ１３に対応して省略されている。実際には上
記同様に１つのデータ端子に一対のメモリセルアレイが
設けられるので、下側８ビットに対応して全部で１６個
のメモリセルアレイが存在するが、同図ではそのうち８
個が省略されてＡＲＹ８〜ＡＲＹ１５のように８個が示
されている。

【００４１】上側８ビットにおいても、上記同様にＩＯ
選択回路ＩＯＳ８〜ＩＯＳ１５、データ入力選択回路Ｄ
ＩＳ８〜ＤＩＳ１５、データ出力ラッチＯＬ８〜ＯＬ１
５、及びデータ圧縮回路ＣＭＰＵが設けられ、ノーマル
モードとテストモードＵＴＥＳＴ０に応じて、上記同様
に信号経路の切り替えが行われる。

【００４２】図１の実施例では、上記テストモード信号
の作り方が異なるだけで、同様な回路によりノーマルモ
ードとテストモードとを実施することができる。ただ
し、ノーマルモードでは、１６ビット単位でのメモリア
クセスのみとなる。

【００４３】図１及び図２の実施例において、上側及び
下側にメモリセルアレイがＡＲＹ０〜ＡＲＹ７及びＡＲ
Ｙ８〜ＡＲＹ１５のように８個ずつに分けられている。
それ故、図１及び図２の実施例において、それぞれ８ビ
ット単位でのメモリアクセスを行うようにするときに
は、４対の入出力線ＩＯ０〜ＩＯ３のうち、２対ずつを
選択するようにすればよい。４対の入出力線ＩＯ０〜Ｉ
Ｏ３を同時に選択するようにすれば、上側と下側とでそ
れぞれ１６ビットの単位でのメモリアクセスが可能にな
り、１対のみを選択するようにすればそれぞれ４ビット
の単位でのメモリアクセスが可能になる。このように、
上側又は下側でのメモリアクセスの単位は、種々の実施
形態を採ることができる。

【００４４】図５には、前記図２及び図４の実施例回路
の動作の一例を説明するためのタイミング図が示されて
いる。同図において前半の３サイクルは上側がテストモ
ードで下側がスタンバイモードであり、後半の３サイク
ルは上記とは逆に上側がスタンバイモードで下側がテス
トモードである。

【００４５】第１サイクルはＷＣＢＲサイクルであり、
信号ＲＡＳＢがロウレベルにされる前に、信号ＵＣＡＳ
Ｂと信号ＷＥＢをロウレベルにして、ＷＣＢＲタイミン
グによりテストセット信号ＵＴＥＳＴを発生させる。そ
して、このタイミングで入力されたアドレス信号ＴＡを
取り込んでそれをキーとしてＵＴＥＳＴ０〜ＵＴＥＳＴ
ｎのｎ＋１個のテストモードのうちの１つのテストモー
ド信号が形成される。

【００４６】第２サイクルはライトサイクルであり、信
号ＲＡＳＢとＵＣＡＳＢによりアドレス信号ＲＡとＣＡ
を取り込んで、信号ＷＥＢをロウレベルにして指定され
たメモリアドレスに対して書き込み動作が実施される。
上記信号ＵＣＡＳＢのロウレベルへの変化に対応して信
号ＵＤＬとＵＷＰが発生されて、書き込み系の回路が活
性化されて上記指定されたテストモードでの書き込み動
作が行われる。例えば、テストモード信号ＵＴＥＳＴ０
が形成されているときには、データ端子ＤＱ８から入力
されたデータが、他のデータ端子ＤＱ９〜ＤＱ１５に対
応されたメモリセルに書き込まれる。すなわち、８ビッ
ト同じデータの書き込みが実施される。

【００４７】第３サイクルはリードサイクルであり、信
号ＲＡＳＢとＵＣＡＳＢによりアドレス信号ＲＡとＣＡ
を取り込んで、信号ＷＥＢをハイレベルにして指定され
たメモリアドレスからの読み出し動作が実施される。上
記信号ＵＣＡＳＢのロウレベルへの変化に対応して信号
ＵＤＯＥが発生されて、読み出し系の回路が活性化され
て上記指定されたテストモードでの読み出し動作が行わ
れる。例えば、テストモード信号ＵＴＥＳＴ０が形成さ
れているときには、データ圧縮回路ＣＭＰＵにより８ビ
ットの読み出しデータの比較が行われて、データ端子Ｄ
Ｑ８から一致／不一致信号が出力される。

【００４８】第４サイクルは、下側においてはＷＣＢＲ
サイクルであり、上記同様に信号ＲＡＳＢがロウレベル
にされる前に、信号ＬＣＡＳＢと信号ＷＥＢをロウレベ
ルにして、ＷＣＢＲタイミングによりテストセット信号
ＬＴＥＳＴを発生させる。そして、このタイミングで入
力されたアドレス信号ＴＡを取り込んでそれをキーとし
てＬＴＥＳＴ０〜ＬＴＥＳＴｎのｎ＋１個のテストモー
ドのうちの１つのテストモード信号が形成される。この
とき、信号ＵＣＡＳＢがハイレベルのままにされること
から、上側ではＲＡＳオンリーが検出されてテストセッ
ト信号ＵＴＥＳＴがリセットされる。これにより、上側
はスタンバイモードに入る。

【００４９】第５サイクルはライトサイクルであり、信
号ＲＡＳＢとＬＣＡＳＢによりアドレス信号ＲＡとＣＡ
を取り込んで、信号ＷＥＢをロウレベルにして指定され
たメモリアドレスに対して書き込み動作が実施される。
上記信号ＬＣＡＳＢのロウレベルへの変化に対応して信
号ＬＤＬとＬＷＰが発生されて、書き込み系の回路が活
性化されて上記指定されたテストモードでの書き込み動
作が行われる。例えば、テストモード信号ＬＴＥＳＴ０
が形成されているときには、データ端子ＤＱ０から入力
されたデータが、他のデータ端子ＤＱ１〜ＤＱ７に対応
されたメモリセルに書き込まれる。すなわち、８ビット
同じデータの書き込みが実施される

【００５０】第６サイクルはリードサイクルであり、信
号ＲＡＳＢとＬＣＡＳＢによりアドレス信号ＲＡとＣＡ
を取り込んで、信号ＷＥＢをハイレベルにして指定され
たメモリアドレスからの読み出し動作が実施される。上
記信号ＬＣＡＳＢのロウレベルへの変化に対応して信号
ＬＤＯＥが発生されて、読み出し系の回路が活性化され
て上記指定されたテストモードでの読み出し動作が行わ
れる。例えば、テストモード信号ＬＴＥＳＴ０が形成さ
れているときには、データ圧縮回路ＣＭＰＬにより８ビ
ットの読み出しデータの比較が行われて、データ端子Ｄ
Ｑ０から一致／不一致信号が出力される。

【００５１】上記ＷＣＢＲサイクルにおいて、信号ＬＣ
ＡＳＢとＵＣＡＢとをロウレベルにすれば、両方ともテ
ストモードにセットすることができる。このとき、上側
と下側とを異なるテストモードにセットすることができ
る。例えば、アドレス信号ＢｉとＢｊを異なるビットパ
ターンにすればそれぞれに対応したテストモードにする
ことができる。

【００５２】ライト系信号ＵＤＬ／ＬＤＬ及びＵＷＰ／
ＬＷＰは、信号ＷＥＢがロウレベルのときには信号ＵＣ
ＡＳＢ／ＬＣＡＳＢの立ち下がりを受けて発生する。上
記信号ＵＣＡＳＢ／ＬＣＡＳＢの立下がり後に信号ＷＥ
Ｂをロウレベルに変化させた場合（ディレイライト又は
リードモディファイライト）は、これに同期してライト
系信号ＵＤＬ／ＬＤＬ及びＵＷＰ／ＬＷＰが発生され
る。このとき、信号ＵＣＡＳＢ／ＬＣＡＳＢの立ち下が
りから信号ＷＥＢがロウレベルに変化するまでの間、信
号ＵＤＯＥ／ＬＤＯＥが発生してデータ出力動作を行
う。

【００５３】図６には、前記図３の実施例回路の動作の
一例を説明するためのタイミング図が示されている。同
図においては、上側回路のみが代表として示されてい
る。下側回路に同様である。

【００５４】第１サイクルはＷＣＢＲサイクルであり、
テストセットが行われる。すなわち、上記信号ＵＣＡＳ
Ｂの立ち下がりにより信号ＵＣ１がハイレベルにされ、
信号ＷＥＢの立ち下がりにより信号Ｗ１がハイレベルに
されている。この状態で、信号ＲＡＳＢの立ち下がりに
応じて信号Ｒ１がハイレベルになり、その立ち上がりエ
ッジによって信号ＵＣ１とＷ１のレベルが判定され、上
記のように共にハイレベルならＵＣＲとＷＲがハイレベ
ルにされ、この２つの信号のハイレベルによってテスト
セット信号ＵＴＥＳＲがハイレベルにされる。このテス
トセット信号ＵＴＥＳＴにより、アドレス信号Ｂijが識
別されて、１つのテストモード信号が形成される。

【００５５】第２サイクルは、リード／ライトサイクル
であり、信号ＲＡＳＢによりロウ系のアドレスが取り込
まれ、信号ＵＣＡＳＢによりカラム系のアドレスが取り
込まれ、信号ＷＥＢがロウレベルならライト系信号が発
生され、ハイレベルならリード系の信号が発生される。

【００５６】第３サイクルはＲＡＳオンリーリフレッシ
ュであり、テストリセットが行われる。すなわち、信号
ＵＣＡＳＢをハイレベルのままにして信号ＲＡＳＢのみ
をロウレベルにし、サイクルの終わりににハイレベルに
リセットすると、信号Ｒ１の立ち下がり、信号ＵＲＴを
発生させてテストセット信号ＵＴＥＳＴをロウレベルに
リセットさせる。

【００５７】第４サイクルはＷＣＢＲサイクルであり、
テストセットが行われる。すなわち、上記信号ＵＣＡＳ
Ｂの立ち下がりにより信号ＵＣ１がハイレベルにされ、
信号ＷＥＢの立ち下がりにより信号Ｗ１がハイレベルに
されている。この状態で、信号ＲＡＳＢの立ち下がりに
応じて信号Ｒ１がハイレベルになり、その立ち上がりエ
ッジによって信号ＵＣ１とＷ１のレベルが判定され、上
記のように共にハイレベルならＵＣＲとＷＲがハイレベ
ルにされ、この２つの信号のハイレベルによって信号Ｕ
ＴＲがロウレベルにリセットされるとともにテストセッ
ト信号ＵＴＥＳＲがハイレベルにされる。このテストセ
ット信号ＵＴＥＳＴにより、上記同様にアドレス信号Ｂ
ikが識別されて、１つのテストモード信号が形成され
る。

【００５８】第５サイクルは、第２サイクルと同様なリ
ード／ライトサイクルであり、信号ＲＡＳＢによりロウ
系のアドレスが取り込まれ、信号ＵＣＡＳＢによりカラ
ム系のアドレスが取り込まれ、信号ＷＥＢがロウレベル
ならライト系信号が発生され、ハイレベルならリード系
の信号が発生される。

【００５９】第６サイクルはＣＢＲリフレッシュであ
り、テストリセットが行われる。すなわち、信号ＲＡＳ
Ｂをロウレベルにする前に信号ＵＣＡＳＢをロウレベル
にしてＣＢＲリフレッシュを行い、そのサイクルの終わ
りに信号Ｒ１の立ち下がりに信号ＵＣＲを検出して信号
ＵＴＲを発生させてテストセット信号ＵＴＥＳＴをロウ
レベルにリセットさせる。

【００６０】下側回路においては、信号ＵＣＡＳＢをＬ
ＣＡＳＢに置き換え、これに対応して上記の上側回路の
各信号をＬＣ１、ＬＣＲ、ＬＴＲ、ＬＴＥＳＴ及びＬＴ
ＥＳＴ０〜ＬＴＥＳＴｎに対応させればよい。

【００６１】図７には、図２及び図４の実施例回路の他
の動作の一例を説明するためのタイミング図が示されて
いる。同図には、上側を圧縮テストモード（ＵＴＥＳＴ
０）に設定し、下側をノーマルモードに設定した場合が
示されている。

【００６２】第１サイクルでは、ＷＣＢＲにより上側が
テストモードＵＴＥＳＴ０にセットされる。すなわち、
信号ＲＡＳＢと信号ＵＣＡＳＢ及びＷＥＢとアドレスＢ
ijにより、上側を圧縮テストモードＵＴＥＳＴ０に設定
する。この第１サイクルでは下側は信号ＬＣＡＳＢがハ
イレベルのままにされることによって、スタンバイモー
ドにある。

【００６３】第２サイクルでは、信号ＲＡＳＢのロウレ
ベルによるロウ系のアドレス信号の取り込みに引き続い
て信号ＵＣＡＳＢとＬＣＡＳＢがロウレベルにされてカ
ラム系のアドレス信号の取り込みが行われる。信号ＷＥ
Ｂのロウレベルにより書き込み系の回路が活性化され
る。上側回路では、縮約ビットＤＱ８に書き込みデータ
が入力され、それと同じデータが他の７ビットのメモリ
セルに書き込まれる。これに対して、下側回路では、デ
ータ端子ＤＱ０〜ＤＱ７が有効にされて、それぞれの端
子から入力されたビットパターンにより８ビットの書き
込み動作が行われる。

【００６４】第３サイクルでは、信号ＲＡＳＢのロウレ
ベルによるロウ系のアドレス信号の取り込みに引き続い
て信号ＵＣＡＳＢとＬＣＡＳＢがロウレベルにされてカ
ラム系のアドレス信号の取り込みが行われる。信号ＷＥ
Ｂのハイレベルにより読み出し系の回路が活性化され
る。上側回路では、読み出された８ビットのデータがデ
ータ圧縮回路ＣＭＰＵにより比較されて一致／不一致の
１ビットに縮約されたビットがデータ端子ＤＱ８から出
力される。第１サイクルから第３サイクルまで他のデー
タ端子ＤＱ９〜ＤＱ１５は、ハイインピーダンスＨｉＺ
にされている。これに対して、下側回路では、データ端
子ＤＱ０〜ＤＱ７から読み出されたデータが出力され
る。

【００６５】このようにテスト制御信号を２系統にする
ことにより、上側と下側を別のモードに設定できる。本
方式を利用することにより、例えばノーマルモードと並
列テストの相関を同時評価することが可能となる。並列
テストにかぎらず、各種ユーザに非公開にされる各種ベ
ンダテストにも活用可能である。

【００６６】図８には、この発明に係るテストモードの
一実施例を説明するための概念図が示されている。この
実施例は、メモリセルの記憶キャパシタの共通電極とさ
れるプレートストレス試験に向けられ、上側と下側に分
けてプレートストレス試験を行うようにするものであ
る。

【００６７】メモリセルのプレート電位は、通常ＶＣＣ
／２のような中点電位に設定されている。この電圧を供
給するのがアレイコントロール部ＡＲＹＣＬとＡＲＹＣ
Ｕに設けられたＶＣＣ／２発生回路ＨＶＣＬとＨＶＣＵ
である。この実施例のダイナミック型ＲＡＭでは、メモ
リセル容量部の酸化膜のスクリーニング、信頼性評価の
ためにプレート電圧ＬＰＬＴとＵＰＬＴを電源電圧ＶＣ
Ｃ又は回路の接地電位ＶＳＳに固定するためのテストモ
ードを持っており、それを上記のような２系統のテスト
機能によって上側と下側に分けて独立して制御する。

【００６８】例えば、上側においては、テストモード信
号ＵＴＥＳＲ１をハイレベルにし、テストモード信号Ｕ
ＴＥＳＴ２のロウレベルによってラッチ形態のナンドゲ
ート回路の出力をロウレベルにしてＰチャンネル型ＭＯ
ＳＦＥＴＱ２をオン状態にして電源電圧ＶＣＣをプレー
ト電圧ＵＰＬＴとして供給する。このとき、上記テスト
モード信号ＵＴＥＳＴ１のハイレベルによりノアゲート
回路の出力をロウレベルにしてＮチャンネル型ＭＯＳＦ
ＥＴＱ１をオフ状態にしてＶＣＣ／２電圧発生回路ＨＶ
ＣＵにより形成された中点電圧ＶＣＣ／２の供給を停止
させる。

【００６９】このとき、下側においては、上記上側とは
逆にテストモード信号ＬＴＥＳＲ２をハイレベルにし、
テストモード信号ＬＴＥＳＴ１のロウレベルによってラ
ッチ形態のナンドゲート回路の出力をロウレベルにして
Ｎチャンネル型ＭＯＳＦＥＴＱ３をオン状態にして回路
の接地電位ＶＳＳをプレート電圧ＬＰＬＴとして供給す
る。このとき、上記テストモード信号ＵＴＥＳＴ２のハ
イレベルによりノアゲート回路の出力をロウレベルにし
てＮチャンネル型ＭＯＳＦＥＴＱ１をオフ状態にしてＶ
ＣＣ／２電圧発生回路ＨＶＣＬにより形成された中点電
圧ＶＣＣ／２の供給を停止させる。

【００７０】このように上側／下側のプレート電圧ＵＰ
ＬＴ／ＬＰＬＴをＶＣＣ／ＶＳＳのように設定すること
により、同じ素性のサンプルの耐圧評価としてＶＣＣ側
に強いかＶＳＳ側に強いかが同時に行え、評価効率及び
評価精度を向上させることができる。

【００７１】この他、上側と下側のメモリアレイの電流
パスを分離したテストモードを設けることにより、上側
のメモリアレイのリーク電流と下側のメモリアレイのリ
ーク電流とを分け判別できる。これにより、リーク電流
不良があったときに上側アレイか下側アレイかの解析が
可能になる。

【００７２】このようにマルチビットテストだけではな
く、各種テストモードを上側と下側のように複数のメモ
リアレイ毎に分離して行うようにすることにより、評
価、テスト、不良解析等の緻密な評価・解析を少ないサ
ンプルで可能になる。

【００７３】図９には、この発明に係るダイナミック型
ＲＡＭの一実施例の概略ブロック図が示されている。内
部回路を大きく分けて上側アレイＵＡＲＹと下側アレイ
ＬＡＲＹとし、上側アレイＵＡＲＹに対応してメインア
ンプＵＭＡ及び入出力回路ＵＤＯ／ＵＤＩＮを設け、下
側アレイＬＡＲＹに対応してメインアンプＬＭＡ及び入
出力回路ＬＤＯ／ＬＤＩＮを設ける。前記同様にテスト
モードもそれぞれのアレイＵＡＲＹとＬＡＲＹに対応さ
せて分離独立して行うようにされる。

【００７４】この構成のダイナミック型ＲＡＭにおい
て、上側アレイＵＡＲＹのみに不良が発生した場合、下
側アレイＬＡＲＹを生かしたいわゆるパーシュルチップ
構成のダイナミック型ＲＡＭとして製品化できる。例え
ば、全体で約６４Ｍビット（×１６ビット構成）の記憶
容量を持つものでは、約３２Ｍビット（×８ビット）構
成の製品として出荷できる。全体で約１６Ｍビット（×
１６ビット構成）の記憶容量を持つものでは、約８Ｍビ
ット（×８ビット構成）の製品として出荷できる。これ
らパーシャルチップ構成の場合でも、テスト機能が上側
アレイＵＡＲＹと下側アレイＬＡＲＹに対応して設けら
れているため、何らの変更なくそのままユーザに公開さ
れているテストモードと非公開テストモードを実施する
ことができるものである。なお、上記ビット構成は、１
６ビットの他、８ビット構成のものを半分の４ビット構
成として用いるよう種々の実施形態を採ることができ
る。

【００７５】図１０には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略ブロック図が示されてい
る。この実施例のダイナミック型ＲＡＭは、２つのチッ
プＣＨＩＰ１とＣＨＩＰ２の２チップにより構成され
る。上記各チップＣＨＩＰ１とＣＨＩＰ２は、それぞれ
が図９の実施例のように上側アレイＵＡＲＹ又は下側ア
レイＬＡＲＹが不良とされたパーシュルチップである。
この実施例では、上側アレイＵＡＲＹが共に不良とさ
れ、下側アレイＬＡＲＹを組み合わせて１つの良品チッ
プと等価なダイナミック型ＲＡＭを構成する。

【００７６】この場合、ボンディングオプション等で不
良（不要）アレイの電流をカットするようにすれば、消
費電流もほぼ１チップ構成のダイナミック型ＲＡＭと同
じにすることができる。そして、２つのパーシャルチッ
プＣＨＩＰ１とＣＨＩＰ２においても、テスト機能が上
側アレイＵＡＲＹと下側アレイＬＡＲＹに対応して設け
られているため、外部端子から供給されるカラムアドレ
スストローブ信号ＵＣＡＳＢとＬＣＡＳＢに対応してそ
れぞれのテスト回路が作動するので、何らの変更なくそ
のままユーザに公開されているテストモードと非公開テ
ストモードを実施することができるものである。

【００７７】図１１には、図１０に示したダイナミック
型ＲＡＭの一実施例の断面図が示されている。この実施
例では、前述のような２つのパーシャルチップＤｉｅ
を、ＬＯＣ技術を用いてＳＯＪパッケージ（Ｒesin）内
に２チップ向かい合わせて搭載したものである。この構
成により、見かけ上も良品１チップのダイナミック型Ｒ
ＡＭと同様にすることができる。

【００７８】図１２には、この発明に係るダイナミック
型ＲＡＭにおける入出力部の他の一実施例のブロック図
が示されている。この実施例では、メモリセルアレイの
入出力線に割り当てられるアドレスを上側ビットと下側
ビットとで互いに隣接するように割り当てられている。
例えば、メモリセルアレイＡＲＹ０とＡＲＹ１に設けら
れる入出力線は、下側ビットに対応した入出力線ＩＯ０
とＩＯ１に対して、上側ビットに対応した入出力線ＩＯ
８とＩＯ９を互い違いになるようＩＯ０、ＩＯ８、ＩＯ
１、ＩＯ９の順に配置する。メモリセルアレイに設けら
れる入出力線においても同様の手法により配置される。

【００７９】上記のように物理的には入出力線に割り当
てられるアドレスが下側ビットと上側ビットとでは隣接
して配置されるが、論理的には上側ビットと下側ビット
とが分離されるようにそれぞれの入出力線に対応してデ
ータ入力選択回路ＤＩＳ０〜ＤＩＳ１５、メインアンプ
ＭＡ０〜ＭＡ１５とデータ圧縮回路ＣＭＰＬ，ＣＭＰＵ
が設けられる。

【００８０】なお、図示しないが、各データ端子ＤＱ１
〜ＤＱ７及びＤＱ９〜ＤＱ１５にはそれぞれ前記図４の
実施例と同様にデータ入力バッファＤＩＮ１〜ＤＩＮ７
及びＤＩＮ９〜ＤＩＮ１５及びデータ出力バッファＤＯ
１〜ＤＯ７及びＤＯ９〜ＤＯ１５等の入出力回路が設け
られる。

【００８１】この実施例では、上記のように入出力線の
４ペアを上側と下側に交互に配置させることにより、多
ビット構成のダイナミック型ＲＡＭにおいて問題となる
入出力線干渉をテストモードでチェックすることが可能
である。例えば、テストモードにより偶数入出力線には
ロウレベル（論理０）を、奇数入出力線にはハイレベル
（論理１）等のような組み合わせで書き込み動作を行
い、入出力線干渉によるアクセス時間の遅れ、動作マー
ジンチェック等を行うことができる。

【００８２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 論理的又は物理的にメモリアレイを複数ブロッ
クに分けて、ブロック単位でのテストを可能にすること
により、緻密な評価や不良解析等を少ないサンプルによ
り実施することができるという効果が得られる。

【００８３】（２） 複数のカラムアドレスストローブ
信号を持ち、それぞれカラムアドレスストローブ信号に
対応されたメモリアレイに複数ビットの単位でのメモリ
アクセスが行われるダイナミック型ＲＡＭに対して、上
記カラムアドレスストローブ信号を利用して、それに対
応されたメモリアレイ毎に独立してテストを行うように
することにより、ノーマルモードの動作パス、論理をそ
のまま活用できるから簡単な構成により上記ブロック単
位でのテストを実施することができるとい効果が得られ
る。

【００８４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの分割は、図１２の実施例のように論理的にの
み行われるものであってもよい。メモリセルアレイの実
際の配置やビット構成は、種々の実施形態を採ることが
できるものである。テストセットとリセットは、ＷＣＢ
Ｒのような制御信号の組み合わせの他、出力イネーブル
信号ＯＥＢ信号を持つものではそれをも組み合わせても
よいし、端子に余裕が得れば専用のテスト端子を設ける
構成にしてもよい。この発明は、ダイナミック型ＲＡＭ
に広く利用することができる。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理的又は物理的にメモリ
アレイを複数ブロックに分けて、ブロック単位でのテス
トを可能にする。特に、複数のカラムアドレスストロー
ブ信号を持ち、カラムアドレスストローブ信号に対応さ
れたメモリアレイに複数ビットの単位でのメモリアクセ
スが行われるものでは、上記複数のカラムアドレススト
ローブ信号を利用して、それに対応されたメモリアレイ
毎に独立してテストを行うようにする。これにより、テ
ストを論理的又は物理的に分割されてなる複数のメモリ
アレイの単位で行うことができるから、緻密な評価や不
良解析などを少ないサンプルにより実施することができ
る。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す要部ブロック図である。

【図２】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示す要部ブロック図である。

【図３】図２の実施例に対応した論理部ＷＣＢＲ及びテ
スト信号発生回路ＴＳＧの一実施例を示すブロック図で
ある。

【図４】この発明に係るダイナミック型ＲＡＭにおける
入出力部の一実施例を示すブロック図である。

【図５】図２と図４の実施例回路における動作の一例を
説明するためのタイミング図である。

【図６】図３の実施例回路の動作の一例を説明するため
のタイミング図である。

【図７】図２及び図４の実施例回路における他の動作の
一例を説明するためのタイミング図である。

【図８】この発明に係るテストモードの一実施例を説明
するための概念図である。

【図９】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略ブロック図である。

【図１０】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略ブロック図である。

【図１１】図１０に示したダイナミック型ＲＡＭの一実
施例を示す断面図である。

【図１２】この発明に係るダイナミック型ＲＡＭにおけ
る入出力部の他の一実施例を示すブロック図である。

【符号の説明】

ＡＢＤ…アドレスバッファ、ＲＡＳＣ…ＲＡＳ系クロッ
ク部、ＣＡＳＣ，ＵＣＡＳＣ，ＬＣＡＳＣ…ＣＡＳ系ク
ロック部、ＷＣＢＲ…論理回路、ＷＣ…ライトクロック
部、ＤＯＣ，ＵＤＯＣ，ＬＤＯＣ…データアウトコント
ロール部、ＴＳＧ…テスト信号発生回路、ＡＲＹＣＵ，
ＡＲＹＣＬ…アレイコントロール部、ＡＲＹ０〜ＡＲＹ
１５…メモリセルアレイ、Ｓ／Ａ…センスアンプ、ＣＢ
Ｒ，ＷＢＲ…論理回路、ＴＲ…テストリセット回路、Ｔ
Ｓ…テストセット回路、ＩＯ０〜ＩＯ１５…入出力線、
ＩＯＳ０〜ＩＯＳ１５…ＩＯ選択回路、ＭＡ０〜ＭＡ１
５…メインアンプ、ＯＬ０〜ＯＬ１５…出力データラッ
チ、ＤＯ０〜ＤＯ１５…出力バッファ、ＤＱ０〜ＤＱ１
５…データ端子（ボンディングパッド）、ＤＩＮ０〜Ｄ
ＩＮ１５…データ入力バッファ、ＤＩＳ０〜ＤＩＳ１５
…データ入力選択回路、ＣＭＰＬ，ＣＭＰＵ…データ圧
縮回路、ＣＨＩＰ１，ＣＨＩＰ２…メモリチップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村中 雅也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 折戸 康則 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 論理的又は物理的にメモリアレイを複数
   ブロックに分けて、ブロック単位でのテストを可能にし
   たテスト回路を備えてなることを特徴とするダイナミッ
   ク型ＲＡＭ。
2. 【請求項２】 上記テスト回路はＷＣＢＲによるテスト
   モードセットサイクルにより活性化され、そのサイクル
   のときに入力されたアドレス信号又はデータ信号により
   テストを行うべきブロックの指定が行われることを特徴
   とする請求項１のダイナミック型ＲＡＭ。
3. 【請求項３】 複数のカラムアドレスストローブ信号を
   持ち、カラムアドレスストローブ信号に対応されたメモ
   リアレイにメモリアクセスを行う機能と、上記複数のカ
   ラムアドレスストローブ信号とロウアドレスストローブ
   信号及びライトイネーブル信号との組み合わせにより、
   各カラムアドレスストローブ信号に対応されたメモリア
   レイ毎に独立してテストを実施するテスト機能とを備え
   てなることを特徴とするダイナミック型ＲＡＭ。
4. 【請求項４】 上記カラムアドレスストローブ信号は２
   つからなり、それぞれのカラムアドレスストローブ信号
   によりＮビットずつの単位でのメモリアクセスが行われ
   ることによって、Ｎビット単位でのアクセスと２Ｎビッ
   ト単位でのアクセスとが可能にされるものであることを
   特徴とする請求項３のダイナミック型ＲＡＭ。
5. 【請求項５】 上記テスト機能は、複数ビットが１ビッ
   トに縮約されて書き込み／読み出しが行われる機能を含
   むものであることを特徴とする請求項３又は請求項４の
   ダイナミック型ＲＡＭ。