JP3133063B2 - 並列検査可能性および冗長方法を有する集積半導体メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、多くのブロックグループに分割されている
並列検査装置を有する集積半導体メモリならびに不良メ
モリセルを冗長メモリセルと取り替えるための方法に関
する。

相応の集積半導体メモリはたとえばヨーロッパ特許出
願公開第A0186051号明細書から公知である。このメモリ
の検査の際にはブロックグループのそれぞれ１つのメモ
リセルが残りのブロックグループの各々からの各１つの
メモリセルと一緒に同時に共通にその機能を検査され
る。いま共通に検査されるメモリセルの１つ（または多
く）が欠陥を有するならば、半導体メモリに与えられる
アドレス指定データに基づいて確かにブロックグループ
のなかの検査されるメモリセルの位置は知られるが、同
時に検査されるメモリセルのただ１つが不良であるか多
くが不良であるかは知られない。すなわち、１つのブロ
ックグループが不良メモリセルを含んでいるか、多くの
ブロックグループが不良メモリセルを含んでいるかは知
られない。同様に当該の欠陥を有するブロックグループ
を識別できない。なんらかの理由から不良メモリセルお
よび／またはそのブロックグループも常に識別したいな
らば、半導体メモリをもう一度検査すること、またその
際に半導体メモリを通常に作動させること、すなわち並
列検査可能性を利用なしに、従ってまた並列検査可能性
なしの検査の際に上記文献に示されている検査時間短縮
の利用なしに作動させることを強いられる。別の欠点
は、すべての同時に検査されるメモリセルのなかに生ず
る欠陥が認識可能でないことである。

“IEEE計算機編”第38巻、第３号、1989年３月、第39
4〜407頁、“並列検査…”には、単一のブロックグルー
プのみを有し、メモリセルのそれぞれ１つのグループが
１つのワード線に沿って同時に検査可能である半導体メ
モリが開示されている。この半導体メモリの欠点はグル
ープのすべての同時に検査されるメモリセルにおいて生
ずる欠陥が認識されないことである。さらに、メモリセ
ルの各グループに対して固有の並列検査装置が必要とさ
れることが欠点である。

ヨーロッパ特許出願公開第A0055129号明細書にはヨー
ロッパ特許出願公開第A0186051号明細書と同一の編成を
有し、すべての同時に検査されるメモリセルにおいて生
ずる欠陥も認識される半導体メモリが開示されている。
しかしながら、ここでも、ヨーロッパ特許出願公開第A0
186051号明細書に関して既に説明したように、不良メモ
リセルを位置確認することは（すべての同時に検査され
るメモリセルが不良である場合を除いて）可能でない。

本発明の課題は、冒頭に記載したメモリを、下記の条
件を満足するように改良することである。

−同時に検査されるメモリセルにおいて生ずる欠陥が不
良の数に無関係に認識可能でなければならず、すなわ
ち、各個のメモリセルは検査過程において読出しないし
書込みのためにただ１回のみアドレスされ、 −不良メモリセルの位置が単一の検査工程で求めること
ができなければならず、 −並列検査装置に対して必要なスペースおよび回路要素
の費用ができるかぎりわずかでなければならない。

さらに、全自動で、すなわち人手を介さずに、まだケ
ースに鋳込まれていない半導体チップの形態で存在する
半導体メモリを並列検査方法で機能を検査し得ると共
に、不良として認識されたメモリセルを冗長メモリセル
と取り替え得る方法が示されるべきである。

相応の方法はこれまでに知られていない。専門分野で
これまでは下記の方法が用いられている。

−並列検査方法で半導体メモリを検査し、 −半導体メモリの少なくとも１つのメモリセルが不良で
あれば、通常作動で新たな検査工程を行い、その際に不
良メモリセルのアドレスが確かめられ、また記録され、 −続いて必要な入手作業により検査工程から隔てられた
別の作業ステップで、記録されたアドレスの使用のもと
に予め知られているアルゴリズムに従って冗長メモリセ
ルが不良メモリセルと取り替えられる。

この課題は請求の範囲１の特徴により解決される。有
利な実施態様は従属請求の範囲にあげられている。

以下、本発明を図面により説明する。

第１図は本発明によるメモリの概要図、 第２図ないし第12図は有利な構成を有する第１の実施
例、 第13図ないし第23図は有利な構成を有する第２の実施
例、 第24図は別の有利な実施例の組み合わせを示す。

第１図によりメモリセルMCおよび検査装置PTを有する
本発明による半導体メモリはＵ個のブロックグループGP
₁…_Ｕ、一般にGP_Uを含んでいる。並列検査（＝検査作動
モード）、すなわち半導体メモリのユーザーが実行する
ような通常作動モードでは同時に書込み可能および／ま
たは読出し可能でない多くのメモリセルMCが同時に（＝
１つのメモリサイクルのなかで）検査される検査を実行
するため、並列検査装置PTが設けられている。この装置
は半導体メモリのなかに書込むべきデータの書込みの役
割も半導体メモリのなかに書込まれたデータをこれから
読出す役割もする。すなわち、この装置は通常作動モー
ドでも検査作動モードでも作動する。通常作動モードで
も検査作動モードでも並列検査装置PTを利用することは
前記の文献のいずれにも記載されていない。並列検査装
置PTおよびブロックグループGP_Uは、第１図中に両方向
矢印により概要のみを示されているように、データ、ア
ドレスおよび制御線を介して互いに接続されている。並
列検査装置PTはさらに制御およびアドレス線（▲
▼、…、ADR）を介して半導体メモリの端子（第１図中
の“Ex t"）と接続されている。通常作動モードで用い
られ、また検査作動モード用に設けられている要素によ
り影響されない半導体メモリの特徴は以下では説明され
ない。なぜならば、それらは従来の技術に相応するもの
であってよく、従ってまた本発明の構成部分ではないか
らである。

検査作動モードでは、並列検査装置PTにより、それぞ
れＭ個のメモリセルMCの多くのグループが同時に機能を
検査可能である。Ｍ個のメモリセルMCの各グループはそ
れぞれのワード線WLに沿って配置されている。１つのメ
モリサイクルのなかで読出されるすべてのデータは並列
検査装置PTのなかで評価可能である。

評価の結果は次いで、メモリセルMCの各グループに対
して別々に、I/Oデータ線IO1、IO2、場合によってはIO3
に与えられる。検査作動の実行のために必要なデータの
書込みの際に、これらは1.および2.形式のI/Oデータ線
（IO1、IO2）に与えられ、場合によっては3.形式のI/O
データ線IO3に与えられる。今後は“第１の形式のI/Oデ
ータ線”と呼ばれるI/Oデータ線IO1は、通常のように、
少なくとも間接的に半導体チップの接続パッドPDを介し
て半導体メモリの接続ピンと接続されている。それらは
こうして、完成して１つのケースのなかに入れられた半
導体メモリのユーザーは電気的にアクセス可能である。
以下では“第２の形式のI/Oデータ線”または“第３の
形式のI/Oデータ線”と呼ばれるI/Oデータ線IO2、IO3は
確かに半導体チップ上で補助接続パッドPDxまたはPDyと
接続されている。しかしこれらは必ずしも１つのケース
のなかに入れられた半導体メモリの接続ピンにおいて電
気的に導き出されていない。それによってそれらは半導
体メモリのユーザーに電気的にアクセス不可能である。
確かに半導体メモリのユーザーはそれにより本発明の意
味での検査作動の実行から排除されている。しかし半導
体メモリのメーカーは１つのケースのなかに半導体チッ
プを組み込むまでに全面的に並列検査作動を行い得る。
従ってメーカーは、検査作動のために接続されている自
動検査装置により結果を自動的に取得し、また（たとえ
ばそれぞれの検査に対して半導体メモリに与えられたメ
モリアドレスADRに関係して）さらに評価し得る。これ
らの補助接続パッドPDx、PDyが半導体チップ上に設けら
れているならば、これらは、接続ピンへの接続ワイヤー
の周知のボンドが省略されるので、幾何学的に見て通常
の接続パッドPDよりも小さく構成され得る。さらにI/O
データ線IO2、IO3に付属のドライバーもI/Oデータ線IO1
に対する相応のドライバーよりも小さく構成され得る。
なぜならば、前者は後者（たとえば半導体メモリが組み
込まれているボードの上の長い導線）のように大きい負
荷を駆動しなくてよいからである。このことは同じくこ
のドライバーに対して必要な占有面積を最小化する。補
助接続パッドPDx、PDyが接続ピンと接続されているなら
ば、それらの数が増されなければならないであろう。そ
れによってこの半導体メモリはもはや他メーカーの相応
の半導体メモリとピンコンパチブルではないであろう。

第２図には本発明による半導体メモリの第１の実施例
の概要図が示されている。その他の本発明による可能な
実施例は第３図ないし第12図に示されている。

第２図には、選択して、２つのブロックグループG
P₁、GP_Uが示されており、その際にそれらの間に位置す
る図示されていないブロックグループは点により暗示さ
れている。各ブロックグループGP_U（ｕ＝１…Ｕ）はＶ
個のメモリブロックBK₁…_Ｖ、一般にBK_V＝（ｖ＝１…
Ｖ）を含んでおり、その際にそれぞれメモリブロックBK
₁、BK_Vのみが示されている。メモリブロックBK_Vは（第
３図中に示されている）ワード線WLおよびビット線BLに
沿ってマトリックス状に配置された半導体メモリのメモ
リセルMCを含んでいる。作動中に各時点でブロックグル
ープGP_Uごとに最大１つのメモリブロックBK_Vが選択可能
である。すなわち全体で半導体メモリの最大Ｕ個のメモ
リブロックBK_Vが同時に選択可能である。メモリブロッ
クの可能な一層詳細な実施例は以下に第３図に関して説
明されている。

第２図には並列検査装置PTも概要図で示されている。
それはＵ個のグループ入力／出力ユニットGPIOを含んで
おり、その際に各々がＵ個のブロックグループGP_Uの１
つに対応付けられている。各グループ入力／出力ユニッ
トGPIOは入力側でグループデータバスGPDBと接続されて
おり、その発生および機能は第３図および後続の図面に
より一層詳細に説明される。それはメモリセルMCのなか
に書込むべき、またはこれらから読出すべきデータを導
く。出力側でそれは入力／出力データバスIODBと接続さ
れている。すべてのグループ入力／出力ユニットGPIOは
共通に検査信号およびグループアドレスバスGPADによ
り、またメモリセルMCへのデータの書込みおよびそれら
の読出しのための少なくとも１つの制御信号WR、RDによ
り駆動される。この制御信号は単一の制御信号として構
成されていてよく、その際にそれが第１の論理レベルと
相補性の第２の論理レベルを有するときに書込みが実行
可能である。この実施例ではそれは実際上、周知のよう
に各書込み読出しメモリ（RAM）が外部から与えられ得
る制御信号として有し、また半導体メモリが本発明によ
り有するR/W信号R/Wに相当する。ここに説明される実施
例ではそれはしかしながら前記のR/W信号R/Wから導き出
されている２つの別々の制御信号（書込み制御信号WRお
よび読出し制御信号RD）の形態で受け入れられている。

並列検査装置PTはさらにセル領域入力／出力ユニット
MAIOを有する。これはすべてのグループデータ入力／出
力ユニットGPIOに共通に、従ってまたすべてのブロック
グループGP_Uに対応付けられている。それは入力側でグ
ループデータ入力／出力ユニットGPIOの入力／出力デー
タバスIODBと接続されている。出力側でそれは第１の形
式のＰ個のI/Oデータ線IO1および第２の形式の（Ｕ−
Ｐ）個のI/Oデータ線IO2と接続されている。セル領域入
力／出力ユニットMAIOは読出しおよび書込み用の少なく
とも１つの制御信号RD、WRにより、検査信号Testによ
り、またI/OアドレスバスIOADにより駆動される。

第１の形式のI/Oデータ線IO1は少なくとも間接的に、
半導体メモリの接続ピン（一般に“ピン”と呼ばれる）
を介して半導体メモリのユーザーに電気的にアクセス可
能である半導体メモリの接続パッドPD（一般に“パッ
ド”と呼ばれる）と接続されている。第２の形式のI/O
データ線IO2は、図示のように、少なくとも間接的に、
半導体チップ自体にのみアクセス可能である半導体メモ
リの補助接続パッドPDx（一般に“補助パッド”と呼ば
れる）と接続されており、従ってそれは（ケースのなか
にチップを入れた後は）半導体メモリのユーザーに電気
的にアクセス可能でない。それによって本発明による半
導体メモリのメーカーは、そのカストマーがそれに関与
する必要なしに、本発明のすべての利点を利用し得る。
さらにそれにより半導体メモリはこの並列検査装置なし
の相応の他の半導体メモリとピンコンパチブルである。

さらに並列検査装置PTは少なくとも１つの制御ユニッ
トCONTROLを含んでいる。それは半導体メモリに対する
外部から供給可能なアドレス信号ADRおよびたとえば一
般に知られている信号▲▼（“行アドレスストロ
ーブ”）、CAS（“列アドレスストローブ”）、R/
（“読出し／書込みイネーブル”）のような制御信号の
入力端を有する。それはブロックアドレスADBK、ワード
線アドレスADWLおよびビットグループアドレスADBITに
対する出力端を有する。これらのアドレスは後で第３図
により一層詳細に説明される。制御ユニットCONTROLは
さらに書込みおよび読出しのための少なくとも１つの制
御信号（WR、RD）、検査信号Test、グループアドレスバ
スGPADおよびI/OアドレスバスIOADに対する出力端をも
有する。書込みおよび読出しのための少なくとも１つの
制御信号WR、RDはここで２つの固有の制御信号、すなわ
ち前記の書込み制御信号WRおよび（同じく前記の）読出
し制御信号RDの形態に構成されている。

外部から供給可能なアドレス信号ADRは、一般に通常
のように、いわゆる列アドレス信号およびいわゆる行ア
ドレス信号を含んでいる。制御ユニットCONTROLは外部
から供給可能なアドレス信号ADRから、たとえば行アド
レス信号の第１の部分からブロックアドレスADBKを発生
する。それは外部から供給可能なアドレス信号ADRか
ら、たとえば行アドレス信号の第２の部分からさらにワ
ード線アドレスADWLを発生する。さらに制御ユニットCO
NTROLは外部から供給可能なアドレス信号ADRから、たと
えば列アドレス信号の第１の部分からビットグループア
ドレスADBIT、グループアドレスバスGPAD（たとえば列
アドレス信号の第２の部分から）およびI/Oアドレスバ
ス（たとえば列アドレス信号の第３、最後の部分から）
を発生する。発生の仕方は当業者にとってはこれらの実
施例により何等の問題はない。最も簡単な場合にはそれ
は相応のアドレスバッファのなかに▲▼および▲
▼によりすべての行アドレス信号およびすべての
列アドレス信号を一時記憶し、また行および列アドレス
信号の上記の部分をブロックアドレスADBK、ワード線ア
ドレスADWL、ビットグループアドレスADBIT、グループ
アドレスバスGPADおよびI/OアドレスバスIOADに対する
相応の出力端に伝達する。

制御ユニットCONTROLはさらにたとえば単に外部から
与えられている信号R/から読出し制御信号RDおよび書
込み制御信号WRを発生する。これが第１の論理レベル
（たとえば“高”）を有するならば、読出し制御信号RD
は能動化された状態（たとえば同じく“高”）をとり、
また書込み制御信号WRは不能動状態をとる。それに対し
て外部信号R/Wが第２の論理レベル（たとえば“低”）
を有するならば、読出し制御信号RDは不能動状態（たと
えば同じく“低”）をとり、また書込み制御信号WRは能
動化された状態（たとえば“高”）をとる。

さらに制御ユニットCONTROLは検査信号Testを発生す
る。これは、好ましくはJEDEC委員会の規格“JEDEC標準
21−B"に従って、外部から供給可能なアドレス信号ADR
および外部から供給可能な制御信号RAS、CAS、R/Wによ
り行われる。この規格はアドレス多重化作動を有するDR
AMに対して種々の作動モードに対して、なかんずく種々
の検査作動形式を能動化し得る可能性に対しても標準化
された初期化可能性を定めている。これは特定のアドレ
ス信号ADRと結び付けて外部から供給可能な制御信号▲
▼Ｓ、▲▼:R/の特定の検査組み合わせを
介して行われる。

上記のJEDEC規格はいまの場合に対して、検査作動へ
のエントリがいわゆる“書込み−CAS−ビフォア−RAS"
サイクル（“WCBR"）を介して行われることを定めてい
る。このようなメモリサイクルの開始時に相応の制御信
号に対して半導体メモリの入力端に下記の信号状況が存
在している:R/および▲▼は既に“低”にあ
り、▲▼は“低”に移行する。“高”から“低”
への制御信号▲▼の移行の時点でJEDEC委員会に
より定められている、外部から与え得るアドレス信号AD
Rの組み合わせを介して、次いで本発明に対して規範的
な検査作動形式が“スイッチオン”される。すなわち制
御回路CONTROLが前記の検査信号Testを発生する。本発
明に対してJEDEC規格の注意は（経済上または契約上の
理由から）確かに有意義であり得るが、それは不可欠で
はない。検査信号Testを発生するための他の可能性も可
能であり、また考えられる（最も簡単な例：半導体メモ
リのさもなければ使用されない端子（“NCピン”）に追
加的な信号を与えること、または（さもなければ他の仕
方で）利用される端子（たとえばアドレス信号端子）に
過電圧を有する信号を与えること）。

検査信号Testが能動化されているならば、半導体メモ
リは本発明により検査作動形式で作動可能であり、さも
なければ、本発明に無関係な（他の）検査作動形式であ
ってもよい正常作動形式で作動可能である。

第３図にはさらに、図面を見易くするために第２図中
では省略された本発明による半導体メモリの詳細が示さ
れている。示されているのはブロックグループGP_UのＶ
個のメモリブロックBK_Vの２つ（BK₁、BK_V）である。示
されていない残りのメモリブロックは等しく構成されて
いる。各メモリブロックBK₁、BK_VはブロックデコーダBD
ECを含んでいる。それはそのブロックグループGP_Uのメ
モリブロックBK_Vの集合からそれぞれのメモリブロック
（たとえばメモリブロックBK）を選択する役割をする。
検査作動中のように正常作動中に、すべてのブロックグ
ループGP_Uのなかで同時にそれぞれ１つのメモリブロッ
クBK_VがブロックグループGP_Uごとに選択される。ブロッ
クデコーダBDECが、その入力端に与えられている（制御
ユニットCONTROLにより発生される）ブロックアドレスA
DBKがそれに特有のアドレスを有するときに能動化され
る。ブロックアドレスADBKはそのために、それらからＶ
個のブロックデコーダBDECの各々がそれらに対して有効
なアドレス組み合わせをデコードし得るような数の個々
のアドレス信号を有する。この場合、それはブロック選
択信号BKSIGを出力信号として能動化する。

各メモリブロックBK_Vはさらにワード線デコーダWLDEC
を含んでおり、これらの後に、通常のように、（図示さ
れていない）ワード線ドライバーがそれぞれのメモリブ
ロックBK_Vの個々のワード線を駆動するために接続され
ている。ワード線デコーダWLDECは一方では（制御ユニ
ットにより発生される）ワード線アドレスADWLにより、
また他方では付属のブロックデコーダBDECのブロック選
択信号BKSIGにより駆動される。ワード線アドレスADWL
はそのために同じく、それらからＶ個のブロックデコー
ダBDECの各々がそれらに対して有効なアドレス組み合わ
せをデコードし得るような数の個々のアドレス信号を有
する。

メモリブロックBK_Vのビット線BLはそれぞれ対にまと
められており、また一般に通常のように読出し増幅器SA
と接続されている。各読出し増幅器SAには接続線の１つ
の対もその一端により接続されている。それぞれの読出
し増幅器SAと接続されているビット線対のビット線BLの
１つに沿ってのメモリセルMCへのデータの書込みの際
に、それらはこれらのデータを読出し増幅器SAに、また
それと接続されているビット線BLに供給する役割をす
る。それぞれの読出し増幅器SAと接続されているビット
線対のビット線BLの１つに沿ってのメモリセルMCからの
データの書込みの際に、それらは読出し増幅器SAにより
評価かつ増幅された読出されたデータを後段に伝達する
役割をする。接続線の各対の他端にはそれぞれ１つのビ
ットスイッチBSWが配置されている。それぞれＭ個のビ
ットスイッチBSW（Ｍ＝１よりも大きい自然数）が１つ
のビットスイッチブロックBKBSWとしてまとめられてい
る。各ビットスイッチブロックBKBSWはビットグループ
選択信号BITSIGにより駆動され、従ってそれぞれＭ個の
メモリセルMCが同時に書込み可能かつ（または）読出し
可能である。ブロックグループGP_Uごとにその際にビッ
トグループ選択信号BITSIGが１つの、多くの、またはす
べての（後者が第３図中に示されている）メモリブロッ
クBK_Vのなかの各１つのビットスイッチブロックBKBSWの
駆動のために使用され得る。

各メモリブロックBK_VはブロックデータバスBKDBを有
し、それを介してそれぞれのメモリブロックBK_Vに書込
むべきデータまたはこれ（MC）から読出すべきデータが
導かれる。各ブロックデータバスBKDBは読出し（BKDB−
RD）および書込み（BKDB−WR）のためのデータ線のＭ個
の対を有する。これは双方向もしくは一方向に構成され
ていてよい。図面中にはそれぞれ一方向に作動可能なデ
ータ線を有する実施例が示されている。この実施例では
ブロックデータメモリバスは読出しデータ線のＭ個の対
および書込みデータ線のＭ個の対をも有する。図示され
ていない他の実施例（双方向に作動可能なデータ線）で
はブロックデータバスBKDBは相応に、書込みの役割も読
出しの役割もするデータ線のＭ個の対を有する。それに
より必要な本発明の個々の構成要素のマッチングは当業
者に知られており、またそれらは本発明の思想に寄与し
ないので、それらを特別に示す必要はない。

読出しデータ線BKDB−RDのＭ個の対は各ビットスイッ
チブロックBKBSWの接続線のＭ個の対と選択的に、それ
ぞれのビットグループ選択信号BITSIGの制御のもとに、
ビットスイッチブロックBKBSWを介して接続可能であ
る。同じく書込みデータ線BKDB−WRのＭ個の対は各ビッ
トスイッチブロックBKBSWの接続線のＭ個の対と選択的
に、それぞれのビットグループ選択信号BITSIGの制御の
もとに、ビットスイッチブロックBKBSWを介して接続可
能である。相応のことがブロックデータバスBKDBの双方
向に作動可能なデータ線の示されていない実施例にも当
てはまる。その際に、読出しの役割も書込みの役割もす
るデータ線のＭ個の対は各ビットスイッチブロックBKBS
Wの接続線のＭ個の対と選択的に、それぞれのビットグ
ループ選択信号BITSIGの制御のもとに、ビットスイッチ
ブロックBKBSWを介して接続可能である。

第３図にはビットグループ選択信号BITSIGを発生する
ためのビットグループデコーダBITDECが示されている。
これらの信号はメモリブロックBK_Vのビットスイッチブ
ロックBKBSWの数に等しい数で発生される。それらは最
終的に公知のメモリの際のようにビット線BLを選択する
役割をする。それらがビットスイッチブロックBKBSWご
とに、前記のように、それぞれＭ個のビットスイッチBS
Wを能動化することにより、それらは（従来の技術と異
なって）接続線（前記のように、再びビット線BLのＭ個
の対がそれぞれの読出し増幅器SAを介して対応付けられ
ている）のそれぞれＭ個の対をブロックデータバスBKDB
と接続する。ビットグループ選択信号BITSIGも１つの数
（A/M）で存在しており、その際にＡはメモリブロックB
K_Vのビット線BLの対の全数である。そのために必要なビ
ットグループアドレスADBITの数は、それらから（A/M）
個のビットグループ選択信号BITSIGがデコード可能であ
るように大きい。ブロックグループGP_Uごとに少なくと
も１つのビットグループデコーダBITDECが必要である。
この場合、それらのビットグループ選択信号BITSIGはそ
れぞれのブロックグループGP_Uのすべてのメモリブロッ
クグループBK_Vのなかのそれぞれのビットスイッチブロ
ックBKBSWに供給されている。しかし、前記のように、
メモリブロックBK_Vのただ１つの部分のビットスイッチ
ブロックBKBSWをそれらのビットグループ選択信号BITSI
Gを介して駆動する多くのビットグループデコーダBITDE
Cが設けられていてもよい。最大の場合、Ｖ個のメモリ
ブロックBK_Vの各個に対してビットグループデコーダBIT
DECが設けられていてよい。その利点は明らかでない
が、主な欠点は、必要とされる占有面積が相応に大きく
なることである。ビットグループデコーダBITDECは（前
記のように制御ユニットCONTRROLにより発生される）ビ
ットグループアドレスADBITにより駆動されて、ビット
グループ選択信号BITSIGをデコードする。

各メモリブロックBK_V（第３図中にはメモリブロックB
K₁、BK_Vが示されており、残りのメモリブロックは点に
より暗示されている）にブロックデータバス−マルチプ
レクサBKDBMXが対応付けられている。これは差動増幅お
よび多重化機能を有する。それは一方ではそれぞれのメ
モリブロックBK_VのブロックデータバスRKDBの書込みデ
ータ線BKDB−WRおよび読出しデータ線BKDB−RDと接続さ
れている。他方ではそれはグループデータバスGPDBの書
込みGPDB−WRおよび読出しGPDB−RDのためのデータ線の
Ｍ個の対と接続されている。グループデータバスGPDBは
ブロックグループGP_UのメモリブロックBK_Vのすべてのブ
ロックデータバス−マルチプレクサBKDBMXと接続されて
いる。

ブロックデータバスBKDB（これについては先の説明を
参照）の場合と類似してグループデータバスGPDBのデー
タ線も双方向に作動可能もしくは一方向に作動可能に構
成されていてよい。以後の説明は一方向の実施例に関す
るものであり、従ってグループデータバスGPDBは書込み
データ線GPDB−WRのＭ個の対および読出しデータ線GPDB
−RDのＭ個の対を有する。

各ブロックデータバス−マルチプレクサBKDBMXは、ブ
ロックデータバス−マルチプレクサBKDBMXが対応付けら
れているメモリブロックBK_VのブロックデコーダBDECの
ブロック選択従ってBKSIGにより制御される。前記のよ
うに、作動中に（検査および正常作動に無関係に）各時
点でそれぞれ１つのブロックグループGP_Uのただ１つの
メモリブロックBK_Vが能動化可能であるので、それぞれ
ただ１つのブロックデコーダBDECのみが、従ってまたブ
ロック選択信号BKSIGのみが能動化されている。それに
よって常にブロックグループGP_UのブロックデータバスB
KDBの最大ただ１つのみがそれぞれのブロックデータバ
ス−マルチプレクサBKDBMXを介してグループデータバス
GPDBと接続されている。

第３図にはさらに、第２図で既に説明したように、並
列検査装置PTのＵ個のグループ入力／出力ユニットGPIO
の１つがその接続線と共に示されている。入力／出力デ
ータバスIODBは、ブロックデータバスBKDBおよびグルー
プデータバスGPDBと類似して、書込みおよび読出しのた
めのただ１つのデータ線対を有し得る（双方向）。しか
し、それはまた、以下の図面で説明するように、書込み
のためのデータ線IODB−WR、 の１つの対および読出しのためのデータ線IODB−RD、 の１つの対を有し得る（−方向）。

第４図にはグループ入力／出力ユニットGPIOがブロッ
ク図で示されている。それはグループ制御回路GPCTRL、
グループ書込みユニットGPWR、グループ読出しユニット
GPRDおよびグループ検査ユニットGPTestを含んでいる。
グループアドレスバスGPADはＭ個のグループアドレス信
号GPAD₁…_Ｍ、一般にGPAD′_ｍを含んでおり、それらの
うち作動形式に無関係にそれぞれ１つが能動化されてお
り、すなわち第１の論理レベルを有し（たとえば
“高”）、またそれらのうち残りのグループアドレス信
号は不能動化されており、すなわち第１の論理レベルに
対して相補性の第２の論理レベルを有する（たとえば
“低”）。このことは前記の並列検査装置PTの制御ユニ
ットCONTROLにより、たとえば外部から供給可能なアド
レス信号ADRの１つの部分の相応のデコーダにより保証
されている。

グループ制御回路GPCTRLは入力側でグループアドレス
バスGPADのＭのグループアドレス信号GPAD_mと、また検
査信号Testと接続されている。それは、グループアドレ
ス信号GPAD_mに対応付けられているＭ個のグループアド
レス出力信号GPAD′_１…_Ｍ（一般にGPAD′_ｍ）に対する
出力端を有する。

これらは検査作動形式ではすべて共通に１つの論理レ
ベルを有する（たとえばすべて“高”またはすべて
“低”）。これらの論理レベル（高または低）のどちら
であるかは原理上重要でなく、それは単にグループ読出
しユニットGPRDおよびグループ書込みユニットGPWRのな
かに使用される論理（正または負論理）に関係してい
る。いまは正論理が使用され、従ってこの論理レベルは
“高”（＝論理１）に等しい。

正常作動形式では、すなわち検査信号Testが不能動化
されているときには、グループアドレス出力信号GPAD′
_１…_Ｍの各々はそれぞれ対応付けられているグループア
ドレス信号GPAD_mの論理状態を有する。このことは（Ｍ
＝３に対して）下記の第１表に示されており、その際に
“Test＝1"は、検査信号Testが能動化されており、また
（仮定された正論理の際に）値“論理1"を有することを
意味する。相応して“Test＝0"は、検査信号Testが不能
動化されており、また“論理0"を有することを意味す
る。さらに“X"はどちらでもよいことを意味する。

グループ書込みユニットGPWRはグループアドレス出力
信号GPAD′_ｍに対する入力端および入力／出力データバ
スIODBの両書込みデータ線IODB−WR、 に対する２つの別の入力端を有する。それはグループア
ドレスバスGPADの書込みデータ線GPDB−WR_m、 のＭ個の対に対する出力端のＭ個の対を有する。

相応して、グループ読出しユニットGPRDはグループア
ドレスバスGPADの読出しデータ線GPDB−RD_m、 のＭ個の対に対する入力端のＭ個の対およびグループ制
御回路GPCTRLのＭ個のグループアドレス出力信号GPAD′
_ｍに対する別の入力端を有する。さらにそれは、グルー
プ検査ユニットGPTestの２つの入力端GPin1、GPin2と接
続されている２つの出力端GPout1、GPout2を有する。

グループ検査ユニットGPTestは両入力端GPin1、GPin2
に加えて検査信号に対する第３の入力端および比較デー
タDCOMPに対する第４の入力端をも有する。比較データD
COMPは半導体メモリの検査作動の外では利用されない端
子（“NCピン”）を介して、もしくはアドレス線ADRの
検査作動中はアドレス指定のために必要でないピンを介
して供給可能である。検査作動中に（なかんずく）グル
ープ読出しユニットGPRDにより検査されるすべてのＭ個
のメモリセルMCおよびこれらの後に対応付けられている
構成要素（たとえば相応の読出し増幅器SA）が正常であ
れば、比較データDCOMPの値（論理“0"、論理“1"）
は、グループデータバスの読出しデータ線GPDB−RD_m、 の対のすべての読出しデータ線GPDB−RD_mが有するデー
タと合致し、さもなければ合致しない。グループ検査ユ
ニットGPTestはさらに入力／出力データバスIODBの両読
出しデータ線IODB−RD、 に対する２つの出力端を有する。グループ入力／出力ユ
ニットGPIOのこれらの構成要素は後で別の図面により一
層詳細に説明される。

第５図にはグループ制御回路GPCTRLに対する可能な実
施例が示されている。それはそれぞれ２つの入力端を有
するノアゲートおよびその後に接続されているインバー
タとして実現されているＭ個の互いに無関係なオア回路
ORを有する。オア回路の第１の入力端であるノアゲート
の第１の入力端は検査信号Testに対する一方の入力端を
形成する。オア回路ORの第２の入力端であるノアゲート
の第２の入力端の各々はそれぞれグループアドレスバス
GPADのＭ個のグループアドレス信号GPAD_mの１つに対す
るグループ制御回路GPCTRLの入力端を形成する。オア回
路ORの出力端はグループ制御回路GPCTRLの出力端であ
る。それらには、従って、前記のグループアドレス出力
信号GPAD′_ｍが生じている。

第６図にはグループ書込みユニットGPWRに対する実施
例が示されている。それは２つのデマルチプレクサDMUX
WRを含んでおり、これらの各々はグループ制御回路GPCT
RLのＭ個のグループアドレス出力信号GPAD′_ｍに対する
Ｍ個の入力端を有する。デマルチプレクサDMUXWRの各々
はさらに入力／出力データバスIODBの書込みデータ線IO
DB−WR、 の対のそれぞれの線に対する別の入力端を含んでいる。
各デマルチプレクサDMUXWRはグループデータバスGPDBの
書込みデータ線GPDB−WR_m、 に対するＭ個の出力端を有し、その際に一方のデマルチ
プレクサDMUXWRはその出力端で書込みデータ線GPDB−WR
_m、 の対のそれぞれの一方の書込みデータ線GPDB−WR_mに接
続されており、またその際に他方のデマルチプレクサDM
UXWRはその出力端で書込みデータ線GPDB−WR_m、 の対のそれぞれの他方の書込みデータ線 に接続されている。デマルチプレクサDMUXWRの出力端は
グループ書込みユニットGPWRの出力端である。デマルチ
プレクサDMUXWRの出力端の各々に相応の入力端を介して
内部でグループ制御回路GPCTRLのグループアドレス出力
信号GPAD′_ｍの１つが対応付けられており、このことは
後で一層詳細に説明される。

正常作動形式では一方のデマルチプレクサDMUXWRにお
いて、入力／出力データバスIODBの一方の書込みデータ
線IODB−WRと接続されているその別の入力端に与えられ
ており、半導体メモリに書込むべきデータが、デマルチ
プレクサDMUXWRのそれに対応付けられているグループア
ドレス出力信号GPAD′_ｍが相応のグループアドレス信号
GPAD_mの第１の論理レベルを有する出力端に通される
（第１表によりこれらは論理“1"の値を有するグループ
アドレス出力信号GPAD′_ｍおよびグループアドレス信号
GPAD_mである）。相応して正常作動形式では他方のデマ
ルチプレクサDMUXWRにおいて、入力／出力データバスIO
DBの他方の書込みデータ線 と接続されているその別の入力端に与えられており、半
導体メモリに書込むべきデータに対して相補性のデータ
が、デマルチプレクサDMUXWRのそれに対応付けられてい
るグループアドレス出力信号GPAD′_ｍが相応のグループ
アドレス信号GPAD_mの第１の論理レベルを有する出力端
に通される。

検査作動形式では両デマルチプレクサDMUXWRにおい
て、それぞれのデマルチプレクサDMUXWRのそれぞれの別
の入力端に与えられているデータがそれぞれのデマルチ
プレクサDMUXWRのすべての出力端に通され、従って書込
むべきデータが同時にメモリブロックBK_VのＭ個のメモ
リセルMCに書込まれる。

より簡単に言えば、これは下記のことを意味する。正
常作動形式では各デマルチプレクサDMUXWRにおいて、そ
の別の入力端に与えられているデータが、それに対応付
けられているグループアドレス出力信号GPAD′_ｍが能動
化されている出力端に通される。検査作動形式では各デ
マルチプレクサDMUXWRにおいて、その別の入力端に与え
られているデータがデマルチプレクサDMUXWRのすべての
出力端に通される。

第６図の実施例中の各デマルチプレクサDMUXWRはそれ
ぞれ２つの入力端を有するＭ個の互いに無関係なアンド
回路ANDを含んでおり、その一方の入力端は共通に入力
／出力データバスIODBのそれぞれの書込みデータ線IODB
−WRまたは と接続されている。アンド回路ANDの他方の入力端は各
デマルチプレクサDMUXWRにおいてグループ制御回路GPCT
RLのＭ個のグループアドレス出力信号GPAD′_ｍのそれぞ
れ１つと接続されている。第６図によるデマルチプレク
サDMUXWRの各アンド回路ANDはナンドゲートおよびその
後に接続されているインバータの形態で実現されてい
る。ナンドゲートは、アンド回路ANDの入力端である２
つの入力端を有する。

第７図にはグループ入力／出力ユニットGPIOのグルー
プ読出しユニットGPRDの実施例が示されている。この図
示の実施例の機能はグループ読出しユニットGPRDに関す
る本発明の教示を具現するものである。第７図に示され
ている実施例はこの教示を実現する可能性のただ１つで
ある。第７図によれば、グループ読出しユニットGPRDは
２つのマルチプレクサMUXRDを含んでいる。各マルチプ
レクサMUXRDはそれぞれのグループ入力／出力ユニットG
PIOに対応付けられているグループアドレスバスGPDBの
データ線GPDB−RD_m、 のＭ個の対の一方のデータ線（GPDB−RD₁…_Ｍ）または
他方のデータ線 に対するＭ個の入力端を有する。さらに各マルチプレク
サはそれぞれグループ制御回路GPCTRLのグループアドレ
ス出力バスGPAD′のＭ個のグループアドレス出力信号GP
AD′_ｍに対する別の入力端を有する。これらの入力端
は、第４図に関して既に説明したように、グループ読出
しユニットGPRDの入力端である。マルチプレクサMUXRD
はさらに、第４図で説明されたグループ読出し回路GPRD
の出力端GPout1、GPout2である各１つの出力端を有す
る。グループアドレス出力信号GPAD′_ｍの各々は各マル
チプレクサMUXRDにおいてグループデータバスGPDBの読
出しデータ線GPAD−RD_mまたは の正確に１つに対応付けられている。

グループアドレス信号GPAD_mの正確に１つ、従ってま
たグループ制御ユニットGPCTRLのグループアドレス出力
信号GPAD′_ｍの１つが能動化されている、すなわち第１
の論理レベル（第１表ではこれに対して論理“1"の値が
仮定された）を有し、またグループアドレス出力信号GP
AD′の残りのグループアドレス出力信号GPAD′_ｍが不能
動化されている（すなわち第２の論理レベルを有する）
正常作動形式では、マルチプレクサMUXRDにより正確に
グループアドレスGPDBの読出しデータ線GPDB−RD_m、 の、グループアドレス出力信号バスGPAD′の一方の能動
化されたグループアドレス出力信号GPAD′_ｍに対応付け
られている対がグループ読出し回路GPRDの出力端GPout
1、GPout2に通される。

検査作動形式では、グループデータバスGPDBのそれぞ
れのマルチプレクサMUXRDに接続されているすべての読
出しデータ線GPBD−RD_mまたは が同一のデータを有する場合には、これがそれぞれのマ
ルチプレクサMUXRDの出力端に、従ってまたグループ読
出しユニットGPRDのそれぞれの出力端GPout1、GPout2に
通される。従ってこれらの出力端GPout1、GPout2は検査
作動形式ではこの場合に互いに相補性の論理レベルを有
する（グループデータバスGPDBの各対が読出し増幅器SA
およびブロックデータバスマルチプレクサBKDBMXの機能
のために互いに相補性の論理レベル＝データを有す
る）。

さもなければ、検査作動中にグループ読出しユニット
GPRDのそれぞれの出力端GPout1、GPout2は互いに等しい
論理レベルを有する（第７図中両出力端GPout1、GPout2
は論理１を有する）。

第７図による具体的な実施例では各マルチプレクサMU
XRDはそれぞれ２つの入力端を有するＭ個のナンドゲー
トならびにそれぞれＭ個のナンドゲートの出力端と接続
されているＭ個の入力端を有する別のナンドゲートを含
んでいる。上記別のナンドゲートの出力端はそれぞれの
マルチプレクサMUXRDの出力端GPout1、GPout2である。
グループデータバスGPDBの読出しデータ線GPBD−RD_m、 の各対のそれぞれの線は一方のマルチプレクサMUXRDの
Ｍ個のナンドゲートのそれぞれの入力端と接続されてい
る。さらにマルチプレクサMUXRDにおいてＭ個のナンド
ゲートの他方の入力端はそれぞれの読出しデータ線GPDB
−RD_m、 に対応付けられているグループアドレス出力従ってGPA
D′_ｍを与えられている。

第８図にはグループ検査ユニットGPTestが示されてい
る。それはグループ読出しユニットGPRDのそれぞれの出
力端GPout1、GPout2と接続されている第１の入力端GPin
1および第２の入力端GPin2を有する。それは検査信号に
対する第３の入力端および比較データDCOMPに対する第
４の入力端を有する。グループ検査ユニットは入力／出
力データバスIODBの読出しデータ線IODB−RD、 に対する２つの出力端を有する。グループ検査ユニット
GPTestは下記の機能を有する。正常作動形式では出力端
に第１の両入力端GPin1、GPin2のそれぞれの入力端GPin
1またはGPin2に与えられている信号が与えられている。
検査作動形式では、第１の両入力端GPin1、GPin2と接続
されているグループ読出しユニットGPRDの出力端GPout
1、GPout2が互いに相補性の論理レベルを有する一方の
場合には、この相補性のレベルがグループ検査ユニット
GPTestの出力端に与えられている。第１の両入力端GPin
1、GPin2と接続されているグループ読出しユニットGPRD
の出力端GPout1、GPout2が共に等しい論理レベル（いま
論理１）を有する他方の場合には、グループ検査ユニッ
トGPTestの両出力端の一方は比較データDCOMPの論理レ
ベルに対して相補性の論理レベルを有し、両出力端の他
方は比較データDCOMPの論理レベルを有する。

第８図に示されている実施例ではグループ検査ユニッ
トGPTestはそれぞれ２つの入力端および１つの出力端を
有する６つのナンドゲートN1…N6ならびに３つの入力端
および１つの出力端を有する１つのノアゲートNORを含
んでいる。

第１のナンドゲートN1の一方の入力端はグループ検査
ユニットGPTestの第１の入力端GPin1である。第４のナ
ンドゲートN4の一方の入力端はグループ検査ユニットGP
Testの第２の入力端GPin2である。グループ検査ユニッ
トGPTestの第１の入力端GPin1は第１のインバータI1を
介して第４のナンドゲートN4の他方の入力端ともノアゲ
ートNORの第１の入力端とも接続されている。グループ
検査ユニットGPTestの第２の入力端GPin2は第２のイン
バータI2を介して第１のナンドゲートN1の他方の入力端
ともノアゲートNORの第２の入力端とも接続されてい
る。

検査信号は第３のインバータI3を介してノアゲートNO
Rの第３の入力端に供給可能である。比較信号DCOMPは第
３のナンドゲートN3の一方の入力端に、また第４のイン
バータI4を介して第２のナンドゲートN2の一方の入力端
に供給可能である。ノアゲートNORの出力端は第２およ
び第３のナンドゲートN2、N3の他方の入力端と接続され
ている。第１および第２のナンドゲートN1、N2の出力端
は第５のナンドゲートN5の入力端と接続されている。第
３および第４のナンドゲートN3、N4の出力端は第６のナ
ンドゲートN6の入力端と接続されている。第５および第
６のナンドゲートN5、N6の出力端はグループ検査ユニッ
トGPTestの両出力端である。

第９図にはセル領域入力／出力ユニットMAIOが概要図
で示されている。それはＰ個のセル領域読出しユニット
MARD、Ｐ個のセル領域書込みユニットMAWRならびにセル
領域制御回路MACTRLを有する。

セル領域書込みユニットMAWRにセル領域読出しユニッ
トMARDのそれぞれ１つが対応付けられている。各セル領
域読出しユニットMARDはデータ入力線MARD_p,r、 のＲ個の対を有する、各セル領域書込みユニットMAWRは
データ出力線MAWR_p,r、 のＲ個の対を有する。添字ｐはそれぞれＲ個の対に対し
て一定であり、また全体としてｐ＝１…Ｐの値を有す
る。添字ｒはｒ＝１…Ｒの値を有する。数Ｐ、Ｒ、Ｕに
対してＰ・Ｒ＝Ｕの対応付けが当てはまる。その際、Ｐ
およびＲは上記のとおりそれぞれ、セル領域読出しユニ
ットMARDの個数、データ入力線MARD_p,r、 の対の個数である。

データ入力線MARDp,r、 はＵ個の入力／出力データバスIODBの読出し線IOBD−R
D、 と接続されている。データ出力線MAWR_p,r、 はＵ個の入力／出力データバスIODBの書込み線IODB−W
R、 と接続されている。各セル領域読出しユニットMARDは１
つの出力端で第１の形式IO1のI/Oデータ線の１つと、ま
たそれに対応付けられているセル領域書込みユニットMA
WRの１つのデータ入力端と接続されている。各セル領域
読出しユニットMARDはさらに第２の形式IO2の（Ｒ−
１）個のI/Oデータ線に対する出力端を有する。すべて
のセル領域読出しユニットMARDは共通に読出し制御信号
RDを与えられている。すべてのセル領域書込みユニット
MAWRは共通に書込み制御信号WRを与えられている。すべ
てのセル領域読出しユニットMARD、すべてのセル領域書
込みユニットMAWRおよびセル領域制御回路MACTRLは共通
に１つの検査信号を与えられている。すべてのセル領域
読出しユニットMARDは共通に１つのセル領域読出しアド
レスバスMAADRDと接続されている。すべてのセル領域書
込みユニットMAWRは共通に１つのセル領域書込みアドレ
スバスMAADWRと接続されている。

セル領域制御回路MACTRLは検査信号Testによる制御の
もとにI/OアドレスバスIOADからセル領域読出しアドレ
スバスMAADRDおよびセル領域書込みアドレスバスMAADWR
を発生するための回路であり、その際にセル領域読出し
アドレスバスMAADRDおよびセル領域書込みアドレスバス
MAADWRはそれぞれＲ個のアドレス線MAADRD₁…_ＲまたはM
AADWR₁…_Ｒを含んでいる。

先に説明したデータバス（BKDB、GPDB、IODB）の際と
類似して、ここでもそれぞれデータ入力線MARD_p,r、 の対およびデータ出力線MAWR_p,r、 の対が双方向に作動可能な単一のデータ線として実現さ
れていてよい。

第10図にはセル領域制御回路MACTRLが示されている。
それは読出しデコーダDECRDおよび書込みデコーダDECWR
を含んでいる。これらは共に正常作動形式でI/Oアドレ
スバスIOADをセル領域読出しアドレスバスMAADRDおよび
セル領域書込みアドレスバスMAADWRに通過接続する。検
査作動形式ではセル領域読出しアドレスバスMAADRDの第
１の線は読出しデコーダDECRDおよび検査信号Testを仲
介として一定の論理レベルを有する（これは、使用され
る論理に応じて論理０または論理１であってよく、いま
は論理１が仮定される）。セル領域読出しアドレスバス
MAADRDの残りの線は第１の線の論理レベルに対して相補
性の、同じく一定の論理レベルを有する。さらに検査作
動形式ではセル領域書込みアドレスバスMAADWRのすべて
の線は書込みデコーダDECWRおよび検査信号Testを仲介
として一定の論理レベルを有する。これはセル領域読出
しアドレスバスMAADRDの第１の線の論理レベルと等しい
値を有する。

第10図による具体的な実施例では読出しデコーダDECR
Dは２つの入力端および１つの出力端を有するオア回路O
Rを含んでいる。一方の入力端は検査信号Testを与えら
れている。他方の入力端はI/OアドレスバスIOADの第１
の線IOAD1と接続されている。出力端はセル領域読出し
アドレスバスMAADRDの第１の線と接続されている。読出
しデコーダDECRDはさらにそれぞれ２つの入力端および
１つの出力端を有する（Ｒ−１）個のアンド回路ANDを
有する。それぞれ一方の入力端は検査信号Testに対して
相補性の信号を与えられている。他方の入力端の各々は
I/OアドレスバスIOADの残りの線の１つと接続されてい
る。出力端の各々はセル領域読出しアドレスバスMAADRD
の残りの線の１つと接続されている。

書込みデコーダDECWRはそれぞれ２つの入力端および
１つの出力端を有するＲ個のオア回路ORを含んでいる。
一方の入力端は共通に検査信号Testを与えられている。
他方の入力端はI/OアドレスバスIOADと接続されてい
る。出力端はセル領域書込みアドレスバスMAADWRと接続
されている。

第10図によれば読出しデコーダDECRDのオア回路およ
び書込みデコーダDECWRのオア回路はそれぞれノアゲー
トおよびその後に接続されているインバータを含んでい
る。同じく読出しデコーダDECRDのアンド回路ANDはナン
ドゲートおよびその後に接続されているインバータを含
んでいる。

第11図にはセル領域読出しユニットMARDが示されてい
る。それは第１の読出しユニットRDU1および（Ｒ−１）
個の残りの読出しユニットRDU2を含んでいる。第１の読
出しユニットRDU1は２つのマルチプレクサMUXRDおよび
１つの出力段OUTRDを含んでいる。各マルチプレクサMUX
RDはデータ入力線MARD_p,r、 のＲ個の対のそれぞれ１つのデータ入力線MARD_p,r、 に対する第１の入力端を有する。さらに各マルチプレク
サMUXRDはデータMARD_p,r、 に対応付けられているセル領域アドレスバスMAADRDの線
に対する第２の入力端ならびに１つの出力端を有する。

両マルチプレクサMUXRDにおいて正常作動形式では、
その対応付けられているセル領域読出しアドレスバスMA
ADRDの線が能動化された状態を有するデータ入力線MARD
_p,r、または の線がそれぞれの出力端に通過接続されている。

両マルチプレクサMUXRDにおいて検査作動形式では、
その一定の論理レベルを有するセル領域読出しアドレス
バスMAADRDの第１の線MAADRDが対応付けられているデー
タ入力線MARDp,r、または の線が出力端に通過接続されている。

出力段OUTRDはドライバー回路である。その出力端は
第１の形式IO1のI/Oデータ線と接続されているセル領域
読出しユニットMARD全体の出力端である。それは、作動
形式に無関係に、一方のマルチプレクサMUXRDの出力端
に与えられている信号を増幅された形態で有する。

第11図による実施例では第１の読出しユニットRDU1の
各マルチプレクサMUXRDはそれぞれ２つの入力端を有す
るＲ個のナンドゲートを有する。その一方の入力端はそ
れぞれマルチプレクサMUXRDのＲ個の第１の入力端の１
つである。その他方の入力端はそれぞれマルチプレクサ
MUXRDのＲ個の第２の入力端の１つである。第１の読出
しユニットRDU1の各マルチプレクサMUXRDはＲ個の入力
端を有する追加的なナンドゲートを有する。これらはそ
れぞれＲ個のナンドゲートの出力端と接続されている。
追加的なナンドゲートの出力端は第１の読出しユニット
RDU1のそれぞれのマルチプレクサ回路MUXRDの出力端で
ある。

出力段OUTRDはそれぞれ３つの入力端および１つの出
力端を有する２つのアンド回路ANDを有する。各アンド
回路ANDのそれぞれの第１の入力端はそれぞれマルチプ
レクサMUXRDの出力端と接続されている。各アンド回路A
NDの第２の入力端はそれぞれ他方のマルチプレクサMUXR
Dの出力端とインバータを介して接続されている。アン
ド回路ANDの第３の入力端は読出し制御信号RDを与えら
れている。出力段OUTRDは終段を有し、その入力側はア
ンド回路ANDの出力端と接続されており、またその出力
端は出力段OUTRDおよび第１の読出しユニットRDU1の出
力端である。アンド回路ANDの各々は、後段に接続され
ているインバータを有するナンドゲートを含んでいる。
出力段OUTRDは、図示のように、第18図で説明されるよ
うなブースト回路Ｂを含んでいてよい。

残りの（Ｒ−１）個の読出しユニットRDU2はそれぞれ
２つの入力端および１つの出力端を有する出力段OUTRD
を含んでいる。出力端は第２の形式の（Ｒ−１）個のI/
Oデータ線IO2に対する出力端の１つである。出力段OUTR
Dの各入力端の前に２つの入力端を有するナンド回路が
接続されている。その第１の入力端はデータ入力線MARD
_p,r、 のＲ個の対の両データ入力線MARD_p,2…_Ｒまたは のそれぞれ１つと、これらのＲ個の対の第１の対MARD
_p,1、 を例外として、接続されている。ナンド回路の第２の入
力端は検査信号Testを与えられている。

正常作動形式では残りの（Ｒ−１）個の読出しユニッ
トRDU2の出力端は高抵抗にされている。

検査作動形式では残りの（Ｒ−１）個の読出しユニッ
トRDU2の出力端に、データ入力線MARDp,2…Ｒ、 のそれぞれの対の一方のデータ入力線MARDp,2…Ｒに与
えられている信号が増幅された形態で与えられている。

残りの（Ｒ−１）個の読出しユニットRDU2の出力段は
それぞれのセル領域読出しユニットMARDの第１の読出し
ユニットRDU1の出力段OUTRDに等しい。セル領域読出し
ユニットMARDおよび／または個々の読出しユニットRDU
1、RDU2の全体論理を維持して他のゲートおよび信号組
み合わせも使用可能である。

第12図にはＰ個のセル領域書込みユニットMAWRの１つ
が示されている。それは第１の入力端で第１の形式IO1
のＰ個のI/Oデータ線の１つと接続されており、また第
２の入力端に書込み制御示されているWRを与えられてい
る。それはさらにセル領域書込みアドレスバスMAADWRに
対する入力端およびデータ出力線MAWRp,r、 のＲ個の対に対する出力端を含んでいる。

正常作動形式ではそれは、メモリに書込むべき、第１
の形式IO1のそれぞれのI/Oデータ線に与えられているデ
ータおよびそれに対して相補性のデータを書込み制御信
号WRおよびセル領域書込みアドレスバスWAADWRに関係し
てデータ出力線MAWR_p,r、 の、それに関してI/OアドレスバスIOADの１つの線、従
ってまたセル領域書込みアドレスバスMAADWRの１つの線
が能動化されている対に伝達する。

検査作動形式ではそれは第１の形式IO1のI/Oデータ線
に与えられているデータおよびそれに対して相補性のデ
ータをデータ出力線MAWRp,r、MAWRp,rのすべてのＲ個の
対に伝達する。

第12図による実施例ではセル領域書込みユニットMAWR
は２つのデマルチプレクサDMUXWRおよび１つの入力段IN
WRを含んでいる。入力段INWRは第１の入力端で第１の形
式IO1のそれぞれのI/Oデータ線と接続されており、また
第２の入力端に書込み制御信号WRを与えられている。入
力段INWRは書込みの際に第１の形式IO1のI/Oデータ線に
与えられている書込むべきデータから同一のデータおよ
びそれに対して相補性のデータを導き出し、またこれら
の導き出されたデータを２つの出力端に与える。各デマ
ルチプレクサDMUXWRはそれぞれ２つの入力端および１つ
の出力端を有するＲ個のアンド回路ANDを含んでいる。
一方のデマルチプレクサDMUXWRのアンド回路ANDのすべ
ての第１の入力端は入力段INWRの一方の出力端と接続さ
れており、また他方のデマルチプレクサDMUXWRのアンド
回路ANDのすべての第１の入力端は入力段INWRの他方の
出力端と接続されている。両デマルチプレクサDMUXWRの
アンド回路ANDの第２の入力端はセル領域書込みアドレ
スバスMAADWRと接続されている。デマルチプレクサDMUX
WRの出力端はデータ出力線MAWRp,r、 のＲ個の対と接続されている。

入力段INWRは第１の形式IO1のI/Oデータ線に与えられ
ているデータに対するバッファBFを含んでいる。それは
それぞれ２つの入力端および１つの出力端を有する２つ
のアンド回路ANDを含んでおり、これらのアンド回路は
バッファBFの後に接続されている。その際に一方のアン
ド回路ANDの第１の入力端はバッファBFの１つの出力端
と接続されており、また他方のアンド回路ANDの第１の
入力端はインバータを介してバッファBFの出力端と接続
されている。アンド回路ANDの第２の入力端は書込み制
御信号WRを与えられている。アンド回路ANDはそれぞれ
２つの入力端および１つの後段に接続されているインバ
ータを有するナンドゲートとして構成されている。

第13図には本発明による半導体メモリの第２の実施例
が概要図で示されている。その可能な本発明による実施
例は第14図ないし第23図に示されている。第13図は下記
の点でのみ第２図と相違している。

グループ入力／出力ユニットGPIOは入力／出力データ
バスIODBに追加して別のI/Oデータ線、すなわち場合に
よっては存在する別の補助接続PDyと接続可能である前
記の第３の形式IO3のI/Oデータ線をも有する。さらに入
力／出力データバスIODBは、本発明による半導体メモリ
の冒頭に説明した第１の実施例と異なり、それぞれ一方
向に作動可能である読出しのためのＮ個のデータ線対IO
DB−RD₁…_Ｎ、 および書込みのためのＮ個のデータ線対IODB−WR
₁…_Ｎ、 を含んでいる。ＮはＭの整数部分である。その代わり
に、しかし、たとえばグループデータバスGPDBの際のよ
うに、双方向に作動可能な書込みおよび読出しのための
Ｎ個のデータ線対のみが設けられていてもよい。グルー
プ入力／出力端ユニットもこの実施例では第１の実施例
と異なって構成されていてよい。

各グループ入力／出力ユニットGPIOではグループデー
タバスGPDBに関して書込みおよび読出しのためのデータ
線の（２・Ｍ）の対（一方向に作動可能なデータ線の場
合）またはＭ個の対（双方向に作動可能なデータ線の場
合）が純粋に組織的にグループ入力／出力ユニットGPIO
により、あたかも書込みおよび読出しのためのグループ
データバスGPDBのデータ線の（２・Ｎ・Ｑ）の対（一方
向性）または（Ｎ・Ｑ）の対（双方向性）が存在したか
のようにみなされ、かつ取り扱われる。すなわちＭ＝Ｎ
・Ｑが成り立つ。以下にはそれぞれ、一方向に作動可能
なデータ線が存在する場合が示される。従って、データ
線に対して以下ではこれまで使用された添字ｍ＝１…Ｍ
が使用されずに、二重にｎ＝１…Ｎおよびｑ＝１…Ｑが
添えられ、その際にｑはより速く進む添字であり、また
ｎはより遅く進む添字であると仮定される。

相応してグループアドレスバスGPADもＱ個のグループ
アドレス信号QPAD1…Ｑを含んでおり、それらのうちで
それぞれ１つが第１の論理状態を有し、また残りは第２
の論理状態を有し、その際に再びＭ＝Ｎ・Ｑが成り立
つ。

第14図には、本発明の第１の実施例に関する第３図と
類似して、半導体メモリのブロックグループGP Uが付属
のグループ入力／出力ユニットGPIOを含めて示されてい
る。先の実施例および第３図との類似性により、これに
関するこれ以上の説明は不要である。

第15図にはグループ入力／出力ユニットGPIOがブロッ
ク回路図で示されている。それは１つのグループ制御回
路GPCTRL、Ｎ個のグループ回路図ユニットGPWRおよびＮ
個のグループ読出しユニットGPRDを含んでいる。グルー
プ制御回路GPCTRLは入力側でＱ個のグループアドレス信
号GPAD1…Ｑおよび検査信号Testと接続されている。そ
れはＱ個のグループアドレス出力信号GPAD′１…Ｑに対
する出力端を有する。

検査作動形式では第１のグループアドレス出力信号GP
AD′１は第１の論理レベルを有する。残りのグループア
ドレス信号GPAD′２…Ｑは第１の論理レベルに対して相
補性の第１の論理レベルを有する。

正常作動形式ではグループアドレス出力信号GPAD′１
…Ｑはそれぞれのグループアドレス信号GPAD1…Ｑの論
理状態を有する。

第16図にはグループ制御回路GPCTRLが示されている。
それはそれぞれ２つの入力端を有する１つのオア回路OR
および（Ｑ−１）個のアンド回路ANDを含んでいる。オ
ア回路ORの１つの入力端にはグループアドレス信号GPAD
1…Ｑの第１のもの（GPAD1）が与えられている。アンド
回路ANDの一方の入力端にはそれぞれグループアドレス
信号GPAD1…Ｑの残りのもの（GPAD2…Ｑ）の１つが与え
られている。オア回路ORの他方の入力端には検査信号Te
stが与えられている。アンド回路ANDの他方の入力端に
は検査信号Testに対して相補性の信号が与えられてい
る。オア回路ORおよびアンド回路ANDの出力端はグルー
プ制御回路GPCTRLの出力端である。オア回路ORは２つの
入力端および後段に接続されているインバータを有する
１つのノアゲートを含んでいる。アンド回路ANDはそれ
ぞれ２つの入力端および後段に接続されているインバー
タを有する１つのナンドゲートを含んでいる。

第17図にはグループ書込みユニットGPWRの１つが示さ
れている。添字ｎ（１…Ｎ）に関しては、それが第ｎの
グループ書込みユニットであることが仮定される。それ
は書込みの役割をする入力／出力データバスIODBのデー
タ線対IODB−WRn、 に対する入力端の１つの対を有する。それはさらに入力
側でグループ制御回路GPCTRLのグループアドレス出力信
号GPAD′ｇと接続されている。それは第３の形式IO3の
（Ｑ−１）個のI/O線のそれぞれ１つと接続されている
各１つの入力端を有する（Ｑ−１）個のグループ入力段
QPINWRを有する。それは書込み制御信号WRに対する別の
入力端を有する。

各グループ入力段GPINWRは、第３の形式IO3のそれぞ
れのI/Oデータ線を介してそれに与えられている、メモ
リに書込むべきデータから、書込みの際に同一のデータ
およびそれに対して相補性のデータを導き出し、またこ
れらの導き出されたデータを２つの出力端に与える。こ
のグループ入力段GPINWRの出力端の後に、２つの入力端
を有する論理回路LOGWRが接続されている。その一方の
入力端はグループ入力段GPINWRのそれぞれの出力端と接
続されており、その他方の入力端は検査信号Testを与え
られている。

正常作動形式ではグループ入力段GPINWRの両論理回路
LOGWRの出力端GPD2、▲▼ないしGPD Q、▲
▼に同一の論理レベルを有する信号が与えられてお
り、他方において検査作動形式では一方の論理回路LOGW
Rの出力端GPD2,…,Qには導き出された相補性のデータが
与えられており、また他方の論理回路LOGWRの出力端GPD
2,…,Qには導き出されたデータが与えられている。

各グループ書込みユニットGPWRはさらに２つのデマル
チプレクサGPDMUXWRを含んでおり、それらの各々はグル
ープアドレス出力信号GPAD′ｑに対するＱ個の入力端な
らびに書込みのために設けられているそれぞれの入力／
出力データバスIODBのデータ線対IODB−WRn、 に対する入力端の対の両入力端の１つである別の入力端
を有する。さらに各デマルチプレクサGPDMUXWRは（Ｑ−
１）個の追加的な入力端を含んでおり、それらのうち一
方のデマルチプレクサGPDMUXWRでは各々がそれぞれの一
方の論理回路LOGWRの出力端GPD2,…,Qと接続されてお
り、またそれらのうち他方のデマルチプレクサGPDMUXWR
では各々がそれぞれの他方の論理回路LOGWRの出力端 と接続されている。各デマルチプレクサGPDMUXWRはＱ個
の出力端を有する。デマルチプレクサGPDMUXWRの出力端
はそれぞれのグループ入力／出力ユニットGPIOに対応付
けられているグループデータバスGPDBの書込みのために
設けられているデータ線のＭ個の対のデータ線のＱ個の
対と接続されている。

正常作動形式では書込みの際に各グループ書込みユニ
ットGPWRがそれと入力側で接続されている入力／出力デ
ータバスIODBのデータ線対▲▼−WRn、 に与えられているデータを、グループアドレス信号GPAD
qの１つ、従ってまたこれに対応付けられているグルー
プ制御回路GPCTRLのグループアドレス出力信号GPAD′ｑ
が能動化されている両出力端に通す。検査作動形式では
書込みの際に各グループ書込みユニットGPWRがそれと入
力側で接続されている入力／出力データバスIODBのデー
タ線対IODB−WRn、 に与えられているデータも、それらのグループ入力段GP
INWRに与えられている第３の形式IO3のデータから導き
出されたデータもそれぞれの出力端に、従ってまた全体
としてグループアドレスバスGPDBの部分Ｎに導く。

第17図による具体的な実施例では各デマルチプレクサ
GPDMUXWRは１つのアンド回路ANDおよび（Ｑ−１）側の
論理ユニットLUを含んでいる。これらはそれぞれそれぞ
れのデマルチプレクサGPDMUXWRのＱ個の出力端の１つで
ある１つの出力端を有する。各アンド回路ANDは２つの
入力端を有し、また各論理ユニットLUは３つの入力端を
有する。各デマルチプレクサGPDMUXWRのアンド回路AND
および論理ユニットLUの第１の入力端はそれぞれのデマ
ルチプレクサGPDMUXWRの一方の別の入力端と接続されて
いる。デマルチプレクサGPDMUXWRのアンド回路ANDおよ
び論理ユニットLUの第２の入力端はそれぞれそれぞれの
デマルチプレクサGPDMUXWRのＱ個の入力端の１つと接続
されている。デマルチプレクサGPDMUXWRのアンド回路AN
Dおよび論理ユニットLUの第３の入力端はそれぞれのデ
マルチプレクサGPDMUXWRの追加的な（Ｑ−１）個の入力
端である。

アンド回路ANDはそれぞれアンド回路ANDの両入力端を
有するナンドゲートおよびその後に接続されているイン
バータを含んでいる。論理ユニットLUはそれぞれ論理ユ
ニットLUの第１の両入力端である２つの入力端を有する
第１のナンドゲートを含んでいる。各第１のナンドゲー
トに同じく２つの入力端を有する第２のナンドゲートが
対応付けられており、その際に一方の入力端は第１のナ
ンドゲートの出力端と接続されており、また他方の入力
端は論理ユニットLUの第３の入力端である。

グループ入力段GPINWRは第３の形式IO3のそれぞれの
データ線を介して与えられているデータを一時記憶する
ためのバッファBFを含んでいる。グループ入力段GPINWR
はそれぞれ２つの入力端を有する２つのアンド回路AND
を含んでおり、その際に一方のアンド回路ANDの一方の
入力端に第３の形式IO3のそれぞれのデータ線に与えら
れているデータが供給されている。他方のアンド回路AN
Dの一方の入力端に第３の形式IO3のそれぞれのデータ線
に与えられているデータが反転された形態で供給されて
いる。アンド回路ANDの他方の入力端は書込み制御信号
を与えられている。

第18図にはグループ読出しユニットGPRDの１つが示さ
れている。添字ｎ＝（１…Ｎ）に関しては再び、それが
第ｎのグループ読出しユニットGPRDであることが仮定さ
れる。それはそれぞれのグループデータバスGPDBの読出
し用に設けられている相応の数のデータ線対GPDB−RD
_n,q、 と接続されているデータ入力端のＱの対を有する。それ
はさらにグループ制御回路GPCTRLのグループアドレス出
力信号GPAD′_ｑに対するアドレス入力端を有する。その
際にグループアドレス出力信号GPAD′_ｑの各々はデータ
入力端のＱ個の対の１つに対応付けられている。それは
また読出し制御信号RDおよび検査信号Testに対する入力
端を有する。グループ読出しユニットGPRDはさらに、読
出しの役割をする入力／出力データバスIODBのデータ線
対IODB−RD_n、 に対する出力端の１つの対を有する。さらにそれは第３
の形式IO3のI/O線と接続されている（Ｑ−１）個の出力
端を有する。

正常作動形式ではデータ入力端のＱ個の対のうち、そ
れに対応付けられているアドレス信号が、Ｑ個のグルー
プアドレス信号GPAD_qの１つ、従ってまたグループ制御
回路GPCTRLのＱ個のグループアドレス出力信号GPAD′_ｑ
の１つを有する第１の論理レベルを有する対が、入力／
出力データバスIODBの一方のデータ線対IODB−RD_n、 と接続されている出力端の対に通過接続される。

検査作動形式ではデータ入力端の第１の対に与えられ
ているデータが入力／出力データバスIODBの一方のデー
タ線対IODB−RD_n、 と接続されている出力端の対に通過接続される。さらに
検査作動形式では残りの（Ｑ−１）個のデータ入力端に
与えられているデータが第３の正式IO3のI/Oデータ線と
接続されている（Ｑ−１）個の出力端に通過接続され
る。

第18図によればグループ読出しユニットGPRDは２つの
マルチプレクサGPMUXRD、２（Ｑ−１）個の論理ユニッ
トLOGRDおよび（Ｑ−１）個のグループ出力段GPOUTRDを
含んでいる。各マルチプレクサGPMUXRDは、グループデ
ータバスGPDBの部分Ｎの読出し用に設けられているすべ
てのＱ個のデータ線対GPDB−RDn,1…Ｑ、 のＱ個のそれぞれのデータ線GPDB−RDn,qまたは と入力側で接続されている。それはグループ制御回路GP
CTRLのグループアドレス出力信号GPAD′_ｑに対するグル
ープ読出しユニットGPRDのアドレス入力端と入力側で接
続されている。各マルチプレクサGPMUXRDは、グループ
読出しユニットGPRDの出力端として入力／出力データバ
スIODBの一方のデータ線対IODB−RD_n、 の線の１つの線IODB−RD_nまたは と接続されている出力端を有する。

正常作動形式では、Ｑ個のデータ線対の、それに対応
付けられているグループアドレス出力信号GPAD′ｑが第
１の論理レベルを有する１つの対のそれぞれのデータ線
に与えられているデータが入力／出力データバスIODBと
接続されている出力端に通過接続される。

検査作動形式では、グループデータバスGPDBの部分Ｎ
のデータ線の第１の対GPDB−RDn,1、 のそれぞれのデータ線GPDB−RDn,1または に与えられているデータがそれぞれの出力端に通過接続
される。

第18図で各論理ユニットLOGRDは２つの入力端を有す
るナンドゲートである。それぞれ２つの論理ユニットLO
GRDが、それらの第１の入力端がグループデータバスGPD
Bの部分Ｎの（Ｑ−１）個の読出し用に設けられている
データ線対GPDB−RDn,2…Ｑ、 の１つのそれぞれのデータ線GPDB−RDn,2…Ｑまたは と接続されているように機能的にまとめられている。各
論理ユニットLOGRDの第２の入力端は検査信号Testと接
続されている。それぞれ２つの論理ユニットLOGRDの出
力端は同時にその後に接続されているグループ出力段GP
OUTRDの入力端である。

グループ出力段GPOUTRDは各３つの入力端を有する２
つのアンド回路ANDおよび両アンド回路ANDの後に接続さ
れている１つの終段を含んでいる。アンド回路ANDの第
１の入力端はインバータを介してそれぞれの論理ユニッ
トLOGRDの出力端と接続されている。アンド回路ANDの第
２の入力端はそれぞれ他の論理ユニットLOGRDの出力端
と接続されている。第３の入力端は読出し制御信号RDを
与えられている。終段の出力端はグループ出力段GPOUTR
Dの出力端であり、これは同時にグループ読出しユニッ
トGPRDの（Ｑ−１）個の出力端の１つである。

終段は、第18図中に概要を示されているように、グル
ープ出力段GPOUTRDの出力端における電圧損失を回避す
るため、与えられている信号の高レベルを高めるための
ブースト回路Ｂを含んでいてよい。この措置自体は（た
とえば“ワード線高め回路”として）公知である。相応
のことが第11図および第21図中に示されている出力段OU
TRDの終段に対しても当てはまる。

これまでに説明したことによりすべてのグループ入力
／出力ユニットGPIOのバス出力端に下記の図が生ずる
（これについては第13図も参照）。

各ブロックグループGP Uにそれぞれ読出しおよび／ま
たは書込みのためのデータ線のＮ個の対を有する入力／
出力データバスIODBが対応付けられている:IODB−RD1…
Ｎ、 およびIODB−WR1…Ｎ、 （一方向作動）またはIODB1…Ｎ、 （双方向作動）。第13図によれば、セル領域ユニットMA
IOがＵ個のこのようなバスと入力側で接続されており、
従ってこれらのバスの全数は、これらを単一のバスとみ
なす場合、全体として下記のように添字を付けられなけ
ればならないであろう:u＝１…Ｕをｎ＝１…Ｎよりも遅
く進む添字として、IODB1…U,1…Ｎ、 （一方向作動に対して）またはIODB−RD1…U,1…Ｎ、 IODB−WR1…U,1…Ｎ、 （双方向作動に対して）。このことからわかるように、
Ｕ・Ｎ個の書込みデータ線およびＵ・Ｎ個の読出しデー
タ線がその他の処理のために利用される（一方向作動を
考えて；このことは双方向作動に対して応答に当てはま
る）。これらはいま思考的に全体として他の添字を付け
られてよく、またこうして生ずる新しい対応付けは全体
としてセル領域データバスMADBと呼ばれ、その書込みデ
ータ線の対は添字MADB−WR1…P,1…Ｒおよび を有し、またその読出しデータ線の対は添字MADB−RD1
…P,1…Ｒおよび を有し、その際に下記の仮定が当てはまる:p＝１…Ｐ、
ｒ＝１…R;添字ｐは添字ｒよりも遅く進む。さらに下記
のことが当てはまる:U・Ｎ＝Ｐ・Ｒ。上記の実施例は
（第19図および以下に示されている）一方向作動に該当
する。しかしそれらは当業者により双方向作動に対して
容易に変更可能である。

第19図にはセル領域入力／出力ユニットMAIOが示され
ている。これは、第13図に示されているように、第19図
（最も左を参照）中にIODB1…Ｕとして示されている上
記のデータ線を有するＵ個の入力／出力データバスIODB
と接続されている。しかし以下の説明に対してはこれら
のＵ個のバスのＰ個のセル領域データバスへの上記の組
織変更は書込みおよび読出しデータ線の付属の対の下記
の添字により行われる:MADB−WRp,r、 これも第19図中に示されている。

以下に第19図を一層詳細に説明する。最も左の外側に
Ｕ個の入力／出力端データバスIODB Uへの分割による組
織構造が示されている。その右にＰ個のセル領域データ
バスMADBへの分割による組織構造が示されている。

セル領域入力／出力ユニットMAIOはそれぞれＲ個の読
出しユニット（RUD1;RDU2）を有するＰ個のセル領域読
出しユニットMARDと、それぞれＰ個のセル領域読出しユ
ニットMARDに対応付けられており、またそれぞれＲ個の
書込みユニット（WRU1;WRU2）を含んでいるセル領域書
込みユニットMAWRと、セル領域制御回路MACTRLとを含ん
でいる。

各セル領域読出しユニットMARDはＰ個のセル領域デー
タバスMADBのデータ入力線MADB−RDp,r、 のＲ個の対を有する。各セル領域書込みユニットMAWRは
セル領域データバスMADBのデータ出力線MADB−WRp,r、 のＲ個の対を有する。各セル領域読出しユニットMARDは
１つの出力端で第１の形式IO1のI/Oデータ線の１つおよ
びそれに対応付けられているセル領域書込みユニットMA
WRのデータ入力端と接続されている。各セル領域読出し
ユニットMARDはさらに第２の形式IO2の（Ｒ−１）個のI
/Oデータ線に対する出力端を有する。すべてのセル領域
読出しユニットMARDは共通に読出し制御信号RDを与えら
れている。すべてのセル領域書込みユニットMAWRは共通
に書込み制御信号WRを与えられている。すべてのセル領
域読出しユニットMARDおよびすべてのセル領域書込みユ
ニットMAWRは共通に１つのセル領域アドレスバスMAADと
接続されている。こうしてすべてのセル領域読出しユニ
ットMARDおよびすべてのセル領域書込みユニットMAWRは
それぞれ共通に作動可能である。

セル領域制御回路MACTRLは検査信号Testと制御のもと
にI/OアドレスバスIOADからセル領域アドレスバスMAAD
を発生するための回路であり、その際にセル領域アドレ
スバスMAADはＲ個のアドレス線MAAD1…Ｒを含んでい
る。

第20図にはセル領域制御回路MACTRLが示されている。
それはデコーダである。正常作動形式でI/Oアドレスバ
スIOADをセル領域アドレスバスMAADに通過接続するデコ
ーダである。検査作動形式ではセル領域アドレスバスMA
ADの第１の線MAAD1は検査信号Testを仲介として一定の
論理レベルを有する。それに対してセル領域アドレスバ
スMAADの残りの（Ｒ−１）個の線は第１の線MAAD1に対
して相補性の同じく一定の論理レベルを有する。

セル領域制御回路MACTRLは２つの入力端および１つの
出力端を有するオア回路ORを有し、その際に一方の入力
端は検査信号Testを与えられており、他方の入力端はI/
OアドレスバスIOADの第１の線MAAD1と接続されており、
また出力端はセル領域アドレスバスMAADの第１の線MAAD
1と接続されている。それはさらにそれぞれ２つの入力
端および１つの出力端を有する（Ｒ−１）個のアンド回
路ANDを有する。それぞれ一方の入力端は検査信号Test
に対して相補性の信号を与えられている。他方の入力端
の各々はI/OアドレスバスIOADの残りの（Ｒ−１）個の
線の１つと接続されている。出力端の各々はセル領域ア
ドレスバスMAADの残りの（Ｒ−１）個の線MAAD2…Ｒと
接続されている。

第20図による実施例ではオア回路ORはノア回路および
その後に接続されているインバータを有する。アンド回
路ANDはそれぞれナンドゲートおよびその後に接続され
ているインバータを含んでいる。

第21図には第１の読出しユニットRDU1および（Ｒ−
１）個の第２の読出しユニットRDU2を有するセル領域読
出しユニットMARDが示されており、第２の読出しユニッ
トのうち２つが示されており、残りの（Ｒ−３）個の第
２の読出しユニットRDU2は小点により暗示されている。
第１の読出しユニットRDU1は２つのマルチプレクサMUXR
Dおよび１つの出力段OUTRDを含んでいる。各マルチプレ
クサMUXRDはデータ入力線MADB−RDp,r、 のＲ個の対のそれぞれ１つのデータ入力線MADB−RDp,r
または に対するＲ個の第１の入力端ならびにセル領域アドレス
バスMAADに対するＲ個の第２の入力端を有する。その線
はデータ入力線MADB−RDp,rおよび に対応付けられている。さらにそれは１つの出力端を有
する。

両マルチプレクサMUXRDにおいて正常作動形式で、セ
ル領域アドレスバスMAADの線が能動化された電気的状態
を有するデータ入力線MADB−RDp,rまたはMADB−RDp,rが
それぞれの出力端に通過接続される。

両マルチプレクサMUXRDにおいて検査作動形式で、そ
の一定の論理レベルを有するセル領域アドレスバスMAAD
の第１の線MAAD1がデータ入力線MADB−RDp,rまたは が出力端に通過接続される。

出力段OUTRDはドライバー回路であり、その出力端は
第１の形式IO1のI/Oデータ線と接続されているセル領域
読出しユニットMARD全体の出力端であり、また一方のマ
ルチプレクサMUXRDの出力端に与えられる信号を増幅さ
れた形態で有する。

第21図中で第１の読出しユニットRDU1の各マルチプレ
クサMUXRDはそれぞれ２つの入力端を有するＲ個のナン
ドゲートを有し、その一方の入力端はそれぞれマルチプ
レクサMUXRDのＲ個の第１の入力端の１つであり、また
その他方の入力端はそれぞれマルチプレクサMUXRDのＲ
個の第２の入力端の１つである。第１の読出しユニット
RDU1の各マルチプレクサMUXRDはそれぞれＲ個のナンド
ゲートの出力端と接続されているＲ個の入力端を有する
追加的なナンドゲートを有する。追加的なナンドゲート
の出力端は第１の読出しユニットRDU1のそれぞれのマル
チプレクサMUXRDの出力端である。

出力段OUTRDはそれぞれ３つの入力端および１つの出
力端を有する２つのアンド回路ANDを有する。各アンド
回路ANDのそれぞれの第１の入力端はそれぞれ１つのマ
ルチプレクサMUXRDの出力端と接続されている。各アン
ド回路ANDのそれぞれの第２の入力端はそれぞれ他方の
マルチプレクサMUXRDの出力端とインバータを介して接
続されている。アンド回路ANDの第３の入力端は読出し
制御信号RDを与えられている。出力段OUTRDは、入力側
でアンド回路ANDの出力端と接続されている終段を有
し、その出力端は出力段OUTRDおよび第１の読出しユニ
ットRDU1の出力端である。アンド回路ANDは後段に接続
されているインバータを有するナンドゲートとして実現
されている。終段は、第18図に関して既に説明したよう
に、ブースト回路Ｂを含んでいてよい。

残りの（Ｒ−１）個の読出しユニットRDU2の各々は２
つの入力端および１つの出力端を有する出力段OUTRDを
含んでいる。出力端は第２の形式IO2の（Ｒ−１）個のI
/Oデータ線に対する出力端の１つである。出力段OUTRD
の各入力端の前に２つの入力端を有するナンド回路が接
続されており、その第１の入力端はデータ入力線MADB−
RDp,r、 のＲ個の対の両データメモリ入力線MADB−RDp,2…Ｒま
たは のそれぞれ１つと、これらのＲ個の対の第１の対MADB−
RD_p,1、 を例外として、接続されている。その第２の入力端は検
査信号Testを与えられている。

正常作動形式では残りの（Ｒ−１）個の読出しユニッ
ト（RDU2）の出力端は高抵抗にされている。

検査作動形式では残りの（Ｒ−１）個の読出しユニッ
ト（RDU2）の各々の出力端にデータメモリ入力線MADB−
RDp,2…Ｒ、 のそれぞれの対の一方のデータ入力端線MADB−RDp,2…
Ｒに与えられている信号が増幅された形態で与えられて
いる。

残りの（Ｒ−１）個の読出しユニットRDU2の出力段OU
TRDはそれぞれのセル領域読出しユニットの第１の読出
しユニットRDU1の出力段OUTRDに等しい。

第22図には本発明による半導体メモリの第２の実施例
に対するセル領域書込みユニットMAWRの第１の実施例が
示されている。それは第12図に本発明による半導体メモ
リの第１の実施例に関して示されたセル領域書込みユニ
ットMAWRと同一である。従って第22図の一層詳細な説明
は省略し、第12図を参照するものとする。単に下記のこ
とを指摘しておく。本発明による半導体メモリの第２の
実施例では（本発明による半導体メモリの第１の実施例
と異なり）単一のセル領域アドレスバスが書込みおよび
読出しの役割をするので、このことが第22図では参照符
号MAADにおいて相応に顧慮された。同じくセル領域デー
タバスMADBのデータ出力線MADB−WRp,r、 において命名が本発明による半導体メモリの第２の実施
例において使用された命名に合わされた。

セル領域書込みユニットMAWRのこの実施例では検査作
動形式での書込みの際に与えられているデータがすべて
のそれぞれの一方のＲ個のデータ出力線MADB−WRp,1…
Ｒに、また反転された形式ですべてのそれぞれの他方の
Ｒ個のデータ出力線 に与えられており、従ってこのデータは全体でＵ・Ｎ個
のメモリセルMCのＲ個のメモリセルに同時に書込まれ
る。

第23図にはセル領域書込みユニットMAWRの第２の実施
例が示されている。それは回路技術的に前記のグループ
書込みユニットGPWR（第17図参照）と広範囲に同様に構
成されている。しかしながら、データ線における相い異
なる命名のゆえに、またグループ書込みユニットGPWRに
くらべて追加的な入力段INWRの存在のゆえに第23図を以
下に一層詳細に説明する。

Ｐ個のセル領域書込みユニットMAWRの各々は第１の入
力端で第１の形式IO1のＰ個のI/Oデータ線の１つと接続
されている。それは別の（Ｒ−１）個の入力端で第２の
形式IO2のI/Oデータ線のそれぞれ１つと接続されてい
る。第２の入力端は書込み制御信号WRを与えられてい
る。各セル領域書込みユニットMAWRはさらにセル領域ア
ドレスバスに対する第３の入力端およびセル領域データ
バスMADBの１つのデータ出力線MADB−WRp,r、 のＲ個の対に対する出力端を含んでいる。

正常作動形式では各セル領域書込みユニットMAWRはメ
モリに書込むべき、第１の形式IO1のそれぞれのI/Oデー
タ線に与えられているデータおよびそれに対して相補性
のデータを書込み制御信号WRおよびセル領域アドレスバ
スMAADに関係して、データ出力線MADB−WRp,r、 の、それに関してI/OアドレスバスIOADの１つの線、従
ってまたセル領域アドレスバスMAADの１つの線が能動化
されている対に伝達する。

検査作動形式ではそれは一方では第１の形式IO1のそ
れぞれのI/Oデータ線に与えられているデータおよびそ
れに対して相補性のデータをデータ出力線MADB−WRp,
r、 のＲ個の対の第１の対MADB−WRp,1、 に伝達する。他方ではそれは検査作動形式で別の（Ｒ−
１）個の第１の入力端に与えられているデータおよびそ
れに対して相補性のデータをデータ出力線MADB−WRp,
r、 のＲ個の対のデータ出力線MADB−WRp,2…Ｒ、 の残りの（Ｒ−１）個の対のそれぞれの対MADB−WRp,2
…Ｒ、 に伝達する。

この機能を実現するため第23図によるセル領域書込み
ユニットMAWRは２つのデマルチプレクサDMUXWRおよびＲ
個の入力段INWRを含んでいる。入力段（INWR）の第１の
ものは第１の入力端で、書込みの際に書込むべきデータ
を与えられている第１の形式IO1のI/Oデータ線と接続さ
れている。残りの（Ｒ−１）個の入力段INWRはそれぞれ
の第１の入力端で、書込みの際にそれぞれの書込むべき
データを与えられている第２の形式IO2のそれぞれのI/O
データ線と接続されている。各入力段INWRは第２の入力
端で書込み制御信号WRを与えられている。各入力段INWR
は２つの出力端を有する。一方の出力端には、能動化さ
れた書込み制御信号の際に、その第１の入力端に与えら
れているデータが与えられている。他方の出力端には、
能動化された書込み制御信号の際に、このデータに対し
て相補性のデータが与えられている。（Ｒ−１）個の残
りの各入力段INWRではそれらの両出力端の後にそれぞ
れ、２つの入力端および１つの出力端MAD2,…,Rまたは を有する論理回路LOGWRが接続されており、その一方の
入力端は入力段INWRの両出力端のそれぞれのものと接続
されており、またその他方の入力端は検査信号Testを与
えられている。

正常作動形式では（Ｒ−１）個の残りの入力段INWRの
後に接続されているすべての論理回路LOGWRの出力端MAD
2;…;Rまたは に互いに等しい論理レベルを有する信号が与えられてお
り、他方において検査作動形式では（Ｒ−１）個の残り
の入力段INWRの各々に関して一方の論理回路LOGWRの出
力端MAD2,…,Rにはそれぞれの相補性のデータが、また
他方の論理回路LOGWRの出力端 にはそれぞれの書込むべきデータが与えられている。

各デマルチプレクサDMUXWRは２つの入力端を有するア
ンド回路ANDおよび３つの入力端およびＲ個の出力端を
有する（Ｒ−１）個の論理回路LUを含んでいる。一方の
デマルチプレクサDMUXWRではアンド回路ANDの第１の入
力端および論理回路LUの第１の入力端は第１の入力段IN
WRの第１の出力端と接続されている。他方のデマルチプ
レクサDMUXWRではアンド回路ANDの第１の入力端および
論理回路LUの第１の入力端は第１の入力段INWRの他方の
出力端と接続されている。両デマルチプレクサDMUXWRに
おいてアンド回路ANDの第２の入力端はおよび論理回路L
Uの第２の入力端はセル領域アドレスバスMAADのそれぞ
れの線MAADと接続されている。一方のデマルチプレクサ
DMUXWRではLUの第３の入力端は、（Ｒ−１）個の残りの
入力段INWRのそれぞれのものの後に接続されている一方
の論理回路LOGWRの出力端MAD₂,…,_Rと接続されている。
他方のデマルチプレクサDMUXWRではLUの第３の入力端
は、（Ｒ−１）個の残りの入力段INWRのそれぞれのもの
の後に接続されている他方の論理回路LOGWRの出力端MAD
₂,…,_Rと接続されている。各デマルチプレクサDMUXWR
は、全体としてセル領域書込みユニットMAWRの出力端で
あるＲ個の出力端を有する。

第23図中で各入力段INWRはそれぞれの形式IO1またはI
O2のI/Oデータ線に与えられているデータに対するバッ
フアBFを含んでいる。それは、それぞれ２つの入力端お
よび１つの出力端を有し、バッフアBFの後に接続されて
いる２つのアンド回路ANDを含んでおり、その際に一方
のアンド回路の第１の入力端はバッフアBFの出力端と接
続されており、また他方のアンド回路ANDの第１の入力
端はインバータを介してバッフアBFの出力端と接続され
ている。アンド回路ANDの第２の入力端は書込み制御信
号WRを与えられている。

アンド回路ANDはそれぞれ２つの入力端およびその後
に接続されているインバータを有するナンドゲートを含
んでいる。

愛24図には並列検査装置を有する半導体メモリの２つ
の別の実施例の組み合わせが、これらの実施例を説明す
るのに必要な範囲で部分的に示されている。

一方の別の実施例ではブロックグループGO_uのメモリ
ブロックBK₁…_Ｖの各々は通常の半導体メモリから既に
知られているメモリセルを有する別のワード線、すなわ
ち冗長性メモリセルMCredを有するいわゆる冗長性ワー
ド線WLredを含んでいる。冗長性ワード線WLredの後に冗
長性ワード線デコーダWLDECredが対応付けられており、
それらにワード線アドレスADWLが同じく供給されてい
る。それらは冗長性ワード線WLred（冗長な場合）の１
つに沿う冗長性メモリセルMCredにより正常なワード線W
Lに沿う不良（およびすべてのまだ健全な）メモリセル
をそれ自体は公知のように置換する役割をし、従って冗
長な場合には不良のメモリセルMCを有するワード線の選
択の代わりに、付属の冗長性メモリセルMCredを含めて
相応の冗長性ワード線WLredの選択が行われる。その際
に冗長性メモリセルMCredは、置換されたメモリセルMC
に対応付けられているビット線BLの対、読出し増幅器SA
およびビットスイッチブロックBKBSWを介してそれぞれ
のブロックデータバスKBDBの相応の線と接続可能であ
る。

同じく第24図中に示されている他方の実施例はメモリ
ブロックBK_Vごとに（少なくとも）１つのグループを含
んでいる。冗長メモリセルMCredを有する冗長性ビット
線BLredのＭ個の対、Ｍ個の冗長性読出し増幅器SAredお
よび冗長性ビットスイッチブロックBKBSWredならびに冗
長性ビットグループデコーダBITDECredのグループを含
んでいる。冗長な場合にはそれによってビット線BLのＭ
個の対のグループに沿う不良メモリセルMCが（ビット線
BLの同じ対に沿う健全なメモリセルMCを含めて）冗長性
ビット線BLredのＭ個の対のグループに沿うメモリセルM
Credにより置換可能である。その際に冗長性ビット線BL
redのＭ個の対のグループの選択は冗長性読出し増幅器S
Ared、冗長性ビットスイッチブロックBKBSWredを介し
て、選択すべきメモリブロックBK_VのブロックデコーダB
DECのブロック選択信号BKSIGを介して、また冗長性ビッ
トスイッチブロックBKBSWredに対応付けられている冗長
性ビットグループデコーダBITDECredの冗長性ビットグ
ループ選択信号BITSIGredを介して行われる。その際に
冗長性ビット線BLredのＭ個の対は冗長性読出し増幅器S
Aredおよび冗長性ビットスイッチブロックBKBSWredを介
してグループデータバスGPDBの線と接続可能である。

既に冒頭に説明したように、公知の半導体メモリのメ
ーカーに知られている並列検査方法は、不良メモリセル
MCを永久的に冗長性セルMCredにより置換することはで
きない。なぜならば、それに公知の並列検査方法は不良
メモリセルまたは不良メモリセルの少なくとも１つのグ
ループの位置に関する情報を仲介することができないか
らである。すなわちそれは常に通常の個別検査を行わな
ければならず、その際にすべての不良メモリセルの位置
を（それらのアドレスを介して）求め、またこれらの情
報を自動修理装置に供給し、次いで別の手段および公知
のアルゴリズムを介して冗長過程、すなわち不良と認識
されたメモリセルMCを冗長性メモリセルMCredにより置
換する過程を行わなければならない。

しかし本発明はその第１の実施例で、少なくとも１つ
のメモリセルMCが不良であるＭのメモリセルMCの完全な
グループの位置を確認することを可能にする。これは外
部から与えられているアドレスADRのデータ値、欠陥が
確認されるI/Oデータ入力／出力線IO1、IO2の（自動検
査装置を介しての）識別を介して、また外部から与えら
れているアドレスADR、I/Oデータ入力／出力線IO1、IO2
およびメモリセルMCの個々のグループの間のメモリメー
カーに知られている対応付けプランを介して行われる。
第２の実施例ではさらに第３の形式IO3のI/Oデータ入力
／出力線の追加的使用により各個の不良メモリセルMCの
識別も可能である。なぜならば、さらに多くI/Oデータ
入力／出力線が欠陥認識のために利用されるからである
（I/Oデータ入力／出力線IO1、IO2、IO3の全数＝Ｍ・
Ｕ）。

いま第24図中に示されている別の実施例が半導体メモ
リの第１の両実施例の１つによる並列検査装置PTを有す
るならば、それによって初めて、計算機制御される自動
検査および修理装置により自動的に半導体メモリを並列
検査方法で（相応に大きい時間節減のもとに）検査し、
またそれに続いて不良メモリセルMCまたは少なくとも１
つの不良メモリセルMCを含んでいるメモリセルグループ
を冗長性ワード線WLredまたはビット線BLredに沿う冗長
性メモリセルMCredまたはメモリセルグループにより置
換することが可能である。

この本発明による方法はその場合に下記の仕方で実行
される。先ずチップ形態で存在する半導体メモリ（たい
ていはまだウェーハ上）のすべてのメモリセルMCが（前
記の）検査作動形式で検査される。すなわちそれぞれＭ
個のメモリセルMCのより多くのグループが互いに並列に
検査される。I/Oデータ入力／出力線IO1、IO2、場合に
よってはIO3のどれか１つにおいて、またはそれに接続
されている（補助）接続パッドPD、PDx、場合によって
はPDyにおいて、自動検査装置により少なくとも１つの
欠陥が認識される各メモリサイクルで、これはまさに与
えられているアドレス信号ADRおよび欠陥が生じたI/Oデ
ータ入力／出力線を“ノート”し、またこれらの情報に
より上記のたとえば自動検査装置のなかに記憶された対
応付けプランを介して不良メモリセルグループまたはメ
モリセルを識別する。こうして得られたデータは自動検
査装置および／または付属の計算機のなかに記憶され
る。

次いですべての半導体メモリが検査されているとき、
識別データおよび対応付けプランが自動修理装置に供給
され、自動修理装置が対応付けプランの識別データ、公
知のアルゴリズムおよび別のそれ自体は公知の手段の使
用のもとに、不良メモリセルグループ（またはメモリセ
ル）がそれに沿って認識されたワード線WLおよび／また
はビット線BLの対のグループを冗長性ワード線WLredお
よび／または冗長性ビット線BLredの対のグループによ
りその冗長性メモリセルMCredを含めて置換する。置換
自体はたとえば用語“レーザーヒュージング”のもとに
公知である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オベルレ、ハンス デイーター ドイツ連邦共和国 Ｄ―8039 プフハイ ム エーデルワイスシユトラーセ 82 (72)発明者 パイスル、マルチン ドイツ連邦共和国 Ｄ―8000 ミユンヘ ン 60 ローデシユトラーセ ４ (72)発明者 ザビニアツク、ドミニク ドイツ連邦共和国 Ｄ―8045 イスマニ ング バーンホフシユトラーセ ２ (56)参考文献 特開 昭63−244399（ＪＰ，Ａ) 特公 昭62−55240（ＪＰ，Ｂ２)

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】並列検査装置（PT）およびＵ個のブロック
   グループ（GP_ｕ＝１…_Ｕ）を有する集積半導体メモリで
   あって、検査作動モードでＭ個（Ｍ＝1,2,3…）のメモ
   リセル（MC）の複数のグループが同時に機能を検査可能
   であり、その際に各グループがそれぞれのワード線（W
   L）に沿ってＵ個のブロックグループ（GP_U）のそれぞれ
   １つの中に配置されており、その際に読出されたデータ
   が並列検査装置（PT）により評価可能であるようになっ
   たものにおいて、 −並列検査装置（PT）が、検査作動モードにおいても正
   常作動モードにおいても、半導体メモリのなかに書込む
   べきかつこれから読出すべきデータの書込みおよび読み
   出しの役割をし、 −評価の結果が、Ｍ個のメモリセル（MC）の各グループ
   に対して別々に、半導体メモリのI/Oデータ線（IO1、IO
   2、IO3）に与えられ、 −各ブロックグループ（GP_U）がマトリックス状にワー
   ド線（WL）およびビット線（BL）に沿って配置されたメ
   モリセル（MC）を有するＶ個のメモリブロック（BK
   _ｖ＝１…_Ｖ）を含んでおり、 −作動中に最大１つのメモリブロック（BK_V）がブロッ
   クグループ（GP_U）ごとに選択可能であり、 −各メモリブロック（BK_V）が −そのブロックグループ（GP_U）のメモリブロック（BK₁
   …_Ｖ）の集合からそれに供給されるブロックアドレス
   （ADBK）に関係してそれぞれのメモリブロックを選択す
   るためのブロックデコーダ（BDEC）を含んでおり、その
   際に選択はブロック選択信号（BKSIG）により行われ、 −ワード線アドレス（ADWL）およびブロック選択信号
   （BKSIG）に関係してワード線（WL）を選択するための
   ワード線デコーダ（WLDEC）を含んでおり、 −それぞれ入力側で一方ではビット線（BL）の対が、ま
   た他方では接続線の対が接続されている読出し増幅器
   （SA）を含んでおり、 −接続線の対をブロックデータバス（BKDB）の読出し
   （BKDB−RD）および書込み（BKDB−WR）のためのデータ
   線のＭ個の対と選択的に接続するためのビットスイッチ
   （BSW）を含んでおり、その際にそれぞれＭ個のビット
   スイッチ（BSW）はビットスイッチブロック（BKBSW）と
   して共通にビットグループ選択信号（BITSIG）により駆
   動可能であり、 −ビットグループ選択信号（BITSIG）はビットグループ
   アドレス（ADBIT）により駆動されているビットグルー
   プデコーダ（BITDEC）の出力信号であり、その際に少な
   くとも１つのビットグループデコーダ（BITDEC）がすべ
   てのメモリブロック（BK₁…_Ｖ）に対して設けられてお
   り、 −ブロックグループ（GP_U）の各メモリブロック（BK_V）
   にブロックデータバス−マルチプレクサ（BKDBMX）が対
   応付けられており、それに一方では書込みデータ線（BK
   DB−WR）および読出しデータ線（BKDB−RD）が導かれて
   おり、またそれは他方ではブロックグループ（GP_U）の
   すべてのブロックデータバス−マルチプレクサ（BKDBM
   X）を互いに接続するグループデータバス（GPDB）の書
   込み（GPDB−WR）および読出し（GPDB−RD）のためのデ
   ータ線のＭ個の対と接続されており、 −各ブロックデータバス−マルチプレクサ回路（BKDBM
   X）が、ブロックデータバス−マルチプレクサ回路（BKD
   BMX）が対応付けられているメモリブロック（BK_V）のブ
   ロック選択信号（BKSIG）により制御されており、 −並列検査装置（PT）が、 −ブロックグループ（GP_U）ごとに、一方ではそれぞれ
   のグループデータバス（GPDB）と接続されており、また
   他方では入力／出力データバス（IODB）と接続されてい
   るグループ入力／出力ユニット（GPIO）を含んでおり、 −Ｕ個のブロックグループ（GP₁…_Ｕ）のすべてのグル
   ープデータ入力／出力ユニット（GPIO）は少なくとも１
   つの検査信号（Test）、書込みおよび読出しに対する少
   なくとも１つの制御信号（WR、RD）およびグループアド
   レスバス（GPAD）により共通に駆動されており、 −すべてのＵ個のブロックグループ（GP₁…_Ｕ）に対応
   付けられているセル領域入力／出力ユニット（MAIO）を
   含んでおり、これは入力側ですべてのグループデータ入
   力／出力ユニット（GPIO）の入力／出力データバス（IO
   DB）と接続されており、また出力側に第１の形式（IO
   1）のＰ個のI/Oデータ線および第２の形式（IO2）の
   （Ｒ−Ｐ）個のI/Oデータ線を有し、また読出しおよび
   書込みに対する少なくとも１つの制御信号（RD、WR）、
   検査信号（Test）およびI/Oアドレスバス（IOAD）によ
   り駆動されており、 −第１の形式（IO1）のI/Oデータ線は少なくとも間接的
   に、ケースに入れられた半導体メモリの接続装置を介し
   て半導体メモリのユーザーに電気的にアクセス可能であ
   る半導体メモリの接続パッドと接続されており、 −第２の形式（IO2）のI/Oデータ線は単に半導体チップ
   自体にアクセス可能であり、従ってそれはケースのなか
   に入れられた半導体メモリのユーザーに電気的にアクセ
   ス可能であり、 −並列検査装置（PT）がさらに、外部から供給可能なア
   ドレス信号（ADR）および制御信号（RAS、CAS、R/W）の
   半導体メモリに対する入力端およびブロックアドレス
   （ADBK）、ワード線アドレス（ADWL）、ビットグループ
   アドレス（ADBIT）、書込みおよび読出しのための少な
   くとも１つの制御信号（WR、RD）、検査信号（Test）、
   グループアドレス（GPAD）およびI/Oアドレスバス（IOA
   D）に対する出力端を有する少なくとも１つの制御ユニ
   ット（CONTROL）を含んでおり、 −制御ユニット（CONTROL）が外部から供給可能なアド
   レス信号（ADR）からブロックアドレス（ADBK）、ワー
   ド線アドレス（ADWL）、ビットグループアドレス（ADBI
   T）、グループアドレス（GPAD）およびI/Oアドレスバス
   （IOAD）を発生し、 −それは、外部から供給可能な制御信号（RAS、CAS、R/
   W）から読出しおよび書込みのための少なくとも１つの
   制御信号（RD、WR）を発生し、 −それは、外部から供給可能なアドレス信号（ADR）お
   よび制御信号（RAS、CAS、R/W）から検査信号（Test）
   を発生し、その際に半導体メモリは、検査信号（Test）
   が能動化されているときには検査作動モードで、さもな
   ければ正常作動モードで作動可能である ことを特徴とする集積半導体メモリ。
2. 【請求項２】ブロックデータバス（BKDB）においてそれ
   ぞれ読出しのためのデータ線（BKDB−RD）の対が読出し
   データ線の分離した対として構成されており、またそれ
   ぞれ書込みのためのデータ線（BKDB−WR）の対が書込み
   データ線の分離した対として構成されていることを特徴
   とする請求の範囲１記載の集積半導体メモリ。
3. 【請求項３】ブロックデータバス（BKDB）においてそれ
   ぞれ読出しのためのデータ線（BKDB−RD）の対および書
   込みのためのデータ線（BKDB−WR）の対が単一の双方向
   に作動可能なデータ線の対として構成されていることを
   特徴とする請求の範囲１記載の集積半導体メモリ。
4. 【請求項４】グループデータバス（GPDB）においてそれ
   ぞれ読出しのためのデータ線（GPDB−RD）の対および書
   込みのためのデータ線（GPDB−WR）の対が単一の双方向
   に作動可能なデータ線の対として構成されていることを
   特徴とする請求の範囲１ないし３の１つに記載の集積半
   導体メモリ。
5. 【請求項５】グループデータバス（GPDB）においてそれ
   ぞれ書込みのためのデータ線（GPDB−WR）の対が書込み
   データ線の分離した対として構成されており、またそれ
   ぞれ読出しのためのデータ線（GPDB−RD）の対が読出し
   データ線の分離した対として構成されていることを特徴
   とする請求の範囲１ないし３の１つに記載の集積半導体
   メモリ。
6. 【請求項６】ブロックアドレス（ADBK）が外部から供給
   可能なアドレス信号（ADR）から、それらによりブロッ
   クグループ（GP_U）のＶ個のブロックデコーダ（BDEC）
   がアドレス指定可能である数で導き出されていることを
   特徴とする請求の範囲１ないし５の１つに記載の集積半
   導体メモリ。
7. 【請求項７】ワード線アドレス（ADWL）が外部から供給
   可能なアドレス信号（ADR）から、それらによりメモリ
   ブロック（BK_V）のすべてのワード線（WL）がアドレス
   指定可能である数で導き出されていることを特徴とする
   請求の範囲１ないし６の１つに記載の集積半導体メモ
   リ。
8. 【請求項８】ビットグループアドレス（ADBIT）が外部
   から供給可能なアドレス信号（ADR）から、それらから
   （A/M）のビットグループ選択信号（BITSIG）がデコー
   ド可能である数で導き出されており、その際にＡはメモ
   リブロック（BK_V）のビット線の対の全数に等しいこと
   を特徴とする請求の範囲１ないし７の１つに記載の集積
   半導体メモリ。
9. 【請求項９】入力／出力データバス（IODB）が書込みお
   よび読出しのための正確にデータ線対を有することを特
   徴とする請求の範囲１ないし８の１つに記載の集積半導
   体メモリ。
10. 【請求項１０】冗長性メモリセル（MCred）を有し冗長
    の場合に冗長性ワード線デコーダ（WLDECred）を介して
    選択可能である少なくとも１つの冗長性ワード線（WLre
    d）を含んでおり、また冗長の場合に冗長性メモリセル
    （MCred）が、交換されたメモリセル（MC）の読出し増
    幅器（SA）およびビットスイッチ（BSW）を介してブロ
    ックデータバス（BKDB）の相応の線と接続可能であるこ
    とを特徴とする請求の範囲１ないし９の１つに記載の集
    積半導体メモリ。
11. 【請求項１１】冗長性メモリセル（MCred）を有する冗
    長性ビット線（BLred）のＭ個の対、Ｍ個の冗長性読出
    し増幅器（SAred）および冗長性ビットスイッチブロッ
    ク（BKBSWred）の少なくとも１つのグループを含んでお
    り、それが冗長の場合に冗長性ビットグループデコーダ
    （BITDECred）を介して付属の冗長性ビットグループ選
    択信号（BITSIGred）と一緒に選択可能であり、またブ
    ロックデータバス（BKDB）の相応の線と接続可能である
    ことを特徴とする請求の範囲１ないし10の１つに記載の
    集積半導体メモリ。
12. 【請求項１２】メモリセル（MC）を交換するためのアル
    ゴリズムおよび手段を含んでいる計算機制御される自動
    検査および修理装置を使用して、請求の範囲10または11
    による半導体メモリにおいて冗長性メモリセル（MCre
    d）によりメモリセル（MC）を交換するための方法にお
    いて、半導体メモリのすべてのメモリセル（MC）が検査
    作動モードで検査され、各認識された欠陥の際に各不良
    メモリセルグループ（MC）がそれらに外部から与えられ
    るアドレス（ADR）および欠陥が認識されるそれぞれのI
    /Oデータ線（IO1、IO2、IO3）が並列検査装置（PT）お
    よび自動検査装置により半導体メモリの内部で識別さ
    れ、またこうして得られたすべての不良メモリセルグル
    ープに対する識別データが自動修理装置に供給され、自
    動修理装置がそれに基づいて識別データの使用のもとに
    不良メモリセル（MC）を有するメモリセルグループを交
    換することを特徴とする半導体メモリにおけるメモリセ
    ルの交換方法。
13. 【請求項１３】メモリセル（MC）を交換するためのアル
    ゴリズムおよび手段を含んでいる計算機制御される自動
    検査および修理装置を使用して、請求の範囲10または11
    による半導体メモリにおいて冗長性メモリセル（MCre
    d）によりメモリセル（MC）を交換するための方法にお
    いて、半導体メモリのすべてのメモリセル（MC）が検査
    作動モードで検査され、各認識された欠陥の際に各不良
    メモリセルグループ（MC）がそれらに外部から与えられ
    るアドレス（ADR）および欠陥が認識されるそれぞれのI
    /Oデータ線（IO1、IO2、IO3）が並列検査装置（PT）お
    よび自動検査装置により半導体メモリの内部で識別さ
    れ、またこうして得られたすべての不良メモリセルグル
    ープに対する識別データが自動修理装置に供給され、自
    動修理装置がそれに基づいて識別データの使用のもとに
    不良メモリセル（MC）を交換することを特徴とする半導
    体メモリにおけるメモリセルの交換方法。