KR100280442B1

KR100280442B1 - 디램의병렬테스트회로

Info

Publication number: KR100280442B1
Application number: KR1019980003240A
Authority: KR
Inventors: 김동균
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-02-05
Filing date: 1998-02-05
Publication date: 2001-02-01
Also published as: US5892721A; KR19990069163A

Abstract

본 발명은 디램(DRAM)의 병렬 테스트 모드에 관한 것으로, 특히 하나의 메인엠프가 2비트 데이터를 비교 증폭하도록 함으로써 테스트의 효율을 2배로 개선할 수 있도록 하는 디램의 병렬 테스트 회로에 관한 것으로, 이를 달성하기 위한 수단은 테스트 모드시 2n비트의 동일한 데이터를 입력하기 위한 데이터 입력수단과, 테스트 수행 결과를 출력시키기 위한 데이터 출력수단을 포함하는 디램의 병렬 테스트 회로에 있어서, 상기 데이터 입력수단을 통해 입력되는 2n비트의 데이터가 각각 2비트씩 기록, 저장되는 메모리 셀과 이를 억세스하기 위한 X, Y 어드레스 디코더를 포함하는 n개의 메모리 매트와, 읽기 인에이블 신호에 따라 상기 각 메모리 매트에 기록된 2비트 데이터를 읽어와 그 전압차를 비교 증폭하여 상기 2비트 데이터의 동일 여부를 1비트 논리값으로 출력시키는 n개의 메인앰프와, 상기 n개의 메인앰프로부터 출력되는 n비트의 논리값을 1비트로 축약하는 데이터 축약부를 더 포함하여 구성된다.

Description

디램의 병렬 테스트 회로{PARALLEL TEST CIRCUITS OF DRAM}

본 발명은 디램(DRAM)의 병렬 테스트 모드에 관한 것으로, 특히 하나의 메인앰프가 2비트 데이터를 비교 증폭하도록 함으로써 테스트의 효율을 2배로 개선할 수 있도록 하는 디램의 병렬 테스트 회로에 관한 것이다.

도 1은 종래 기술에 의한 디램의 4비트 병렬 테스트 회로를 도시한 것이다.

이에 도시한 바와 같이, 종래의 4비트 병렬 테스트 회로는, 테스트 모드시 4비트의 동일한 데이터가 입력되고, 테스트 수행 후 그 결과가 출력되는 입/출력 패드(100)와, 쓰기 인에이블 신호에 따라 상기 데이터를 입력시키는 입력 회로부(110)와, 쓰기 인에이블 신호에 따라 상기 입력 회로부(110)를 통해 입력된 4비트 데이터가 4개의 입출력(IO)선쌍(IO1T/B, IO2T/B, IO3T/B, IO4T/B)을 통해 각각 전달되어 메모리에 쓰여지도록 하는 쓰기 구동부(120)와, 상기 4비트의 데이터가 각각 기록, 저장되는 메모리 셀과 이를 억세스하기 위한 X, Y 어드레스 디코더를 포함하는 4개의 메모리 매트(MAT1, MAT2, MAT3, MAT4)로 구성된 메모리 매트부(130)와, 읽기 인에이블 신호에 따라 상기 각 메모리 매트(MAT1, MAT2, MAT3, MAT4)마다 한 쌍씩 연결된 IO선쌍(IO1T/B, IO2T/B, IO3T/B, IO4T/B)의 T선과 B선을 통해 입력되는 두 신호의 미약한 전압차를 증폭하여 1비트 논리값으로 각각 출력시키는 4개의 메인앰프(M/A1, M/A2, M/A3, M/A4)로 구성된 메인앰프부(140)와, 읽기 인에이블 신호에 따라 상기 4개의 메인앰프(M/A1, M/A2, M/A3, M/A4)로부터 각각 출력되는 4비트의 데이터를 1비트 데이터로 축약하는 데이터 축약부(150)와, 상기 데이터 축약부(150)로부터 출력되는 데이터를 상기 입/출력 패드(100)로 출력시키기 위한 출력 회로부(160)를 포함하여 구성된다.

이와 같이 구성된 종래 기술에 의한 디램의 4비트 병렬 테스트 과정을 설명하면 다음과 같다.

먼저, 테스트를 위해 동일한 4비트 데이터를 입/출력 패드(100)를 통해 입력하면, 쓰기 인에이블 신호에 따라 데이터 입력 회로부(110)와 쓰기 구동부(120)가 동작하여 상기 4비트 데이터가 4개의 IO선쌍(IO1T/B, IO2T/B, IO3T/B, IO4T/B)에 각각 전달되어 각각의 메모리 매트(MAT1, MAT2, MAT3, MAT4)(140)에 기록된다.

이때, 읽기 인에이블 신호는 인에이블 되지 않으므로 그 외의 블록들은 동작하지 않는다.

상기 메모리 매트부(130)에 데이터 쓰기 동작이 모두 끝나면, 읽기 인에이블 신호가 인에이블 되어, 이에 따라 메인앰프부(140), 데이터 축약부(150) 및 출력 회로부(160)가 동작하게 된다.

상기 각각의 메모리 매트(MAT1, MAT2, MAT3, MAT4)(130)에 한 쌍씩 연결된 IO선의 T선과 B선을 통해 전달되는 1비트 데이터에 대한 신호가 각 메인앰프(M/A1, M/A2, M/A3, M/A4)(140)의 입력신호가 된다.

이때, 상기 메인앰프부(140)로 입력되는 각 IO선쌍의 T선과 B선은 작은 전압차를 갖는 미약한 신호로서, 상기 각 메인앰프(M/A1, M/A2, M/A3, M/A4)(140)는 상기 전압차를 증폭하여 그 값에 따라 각 입력신호에 대하여 논리 '1' 또는 논리 '0' 으로써 그 출력신호(MOCi, i=1,2,3,4,)를 결정한다.

그러면, 상기 데이터 축약부(150)는 상기 각 메인앰프(M/A1, M/A2, M/A3, M/A4) (140)로부터 출력된 4비트의 데이터(MOCi, I=1,2,3,4,)를 비교하여, 그 결과 4비트 모두 동일하게 논리 '1' 또는 논리 '0'인 경우에는 논리 '1'을 출력하고, 1비트 이상의 데이터가 상이한 논리값을 갖는 경우에는 논리 '0'을 출력한다.

상기 데이터 축약부(150)에 의해 축약된 1비트 데이터는 출력 회로부(160)를 통해 상기 입/출력 패드(100)에 전달된다.

최종적으로, 상기 입/출력 패드(100)에 전달된 데이터가 논리 '1' 인 경우에는 4비트 데이터 모두 쓰기 및 읽기 동작이 정상적으로 수행되었다고 판단하고, 논리 '0' 인 경우에는 1비트 이상의 데이터가 오동작되었다고 판단하는 것이다.

이와 같이 종래의 병렬 테스트 방식은, 읽기 동작시 각각의 메모리 매트로부터 IOiT/B 선에 전달되는 데이터는 전압차가 작은 미약한 신호이므로 이를 각 메인앰프가 증폭하여야 각 병렬 비트의 데이터 논리를 비교할 수 있다.

따라서, 메인앰프 1개당 1비트의 데이터를 담당하므로 n개의 메인앰프가 있는 디램은 n비트 병렬 테스트만 가능한 문제점이 있었다.

이와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 하나의 메인앰프가 2비트 데이터를 입력받아 이를 비교 증폭함으로써 n개의 메인앰프로 2n개의 데이터를 테스트할 수 있도록 하는 디램의 병렬 테스트 회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은 테스트 모드시 2n비트의 동일한 데이터를 입력하기 위한 데이터 입력수단과, 테스트 수행 결과를 출력시키기 위한 데이터 출력수단을 포함하는 디램의 병렬 테스트 회로에 있어서, 상기 데이터 입력수단을 통해 입력되는 2n비트의 데이터가 각각 2비트씩 기록, 저장되는 메모리 셀과 이를 억세스하기 위한 X, Y 어드레스 디코더를 포함하는 n개의 메모리 매트와, 읽기 인에이블 신호에 따라 상기 각 메모리 매트에 기록된 2비트 데이터를 읽어와 그 전압차를 비교 증폭하여 상기 2비트 데이터의 동일 여부를 1비트 논리값으로 출력시키는 n개의 메인앰프와, 상기 n개의 메인앰프로부터 출력되는 n비트의 논리값을 1비트로 축약하는 데이터 축약부를 더 포함하여 구성되는 것을 특징으로 한다.

도 1은 종래 기술에 의한 디램의 4비트 병렬 테스트 회로도.

도 2는 본 발명의 실시예에 따른 디램의 8비트 병렬 테스트 회로도.

도 3은 상기 도 2에서의 메인앰프 내부의 상세 회로도.

***** 도면의주요부분에대한부호설명*****

200 : 입/출력 패드 210 : 입력 회로부

220 : 쓰기 구동부 230 : 메모리 매트부

240 : 메인 앰프부 250 : 데이터 축약부

260 : 출력 회로부

도 2는 본 발명의 일실시예에 의한 4개의 메인앰프를 이용한 디램의 8비트 병렬 테스트 회로를 도시한 것이다.

이에 도시한 바와 같이, 테스트 모드시 8비트의 동일한 데이터가 입력되고, 테스트 수행 후 그 결과가 출력되는 입/출력 패드(200)와, 쓰기 인에이블 신호에 따라 상기 데이터를 입력시키는 입력 회로부(210)와, 쓰기 인에이블 신호에 따라 상기 입력 회로부(210)를 통해 입력된 8비트 데이터가 8개의 입출력(IO)선쌍(IOkT/B, k=1~8)을 통해 각각 전달되어 메모리에 쓰여지도록 하는 쓰기 구동부(220)와, 상기 8비트의 데이터가 각각 2비트씩 기록, 저장되는 메모리 셀과 이를 억세스하기 위한 X, Y 어드레스 디코더를 포함하는 4개의 메모리 매트(MAT1, MAT2, MAT3, MAT4)로 구성된 메모리 매트부(230)와, 읽기 인에이블 신호에 따라 상기 각 메모리 매트(MAT1, MAT2, MAT3, MAT4)(230)마다 두 쌍씩 연결된 IO선쌍 중 T선(IOkT, k=1~8)을 통해 2비트씩 입력되는 데이터를 비교 증폭하여, 상기 2비트 데이터의 동일여부를 1비트 논리값으로 출력시키는 4개의 메인앰프(M/A1, M/A2, M/A3, M/A4)로 구성된 메인앰프부(240)와, 읽기 인에이블 신호에 따라 상기 4개의 메인앰프(M/A1, M/A2, M/A3, M/A4)(240)로부터 각각 출력되는 4비트의 데이터를 1비트 데이터로 축약하는 데이터 축약부(250)와, 상기 데이터 축약부(250)로부터 출력되는 데이터를 상기 입/출력 패드(200)로 출력시키기 위한 출력 회로부(260)를 포함하여 구성된다.

이와 같이 구성된 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 입/출력 패드(200)를 통해 8비트의 동일한 데이터가 입력되면, 쓰기 인에이블 신호가 인에이블 되고 이에 따라 입력 회로부(210) 및 쓰기 구동부(220)가 동작하여 상기 동일한 8비트의 데이터가 8개의 IO선쌍(IOkT/B, k=1~8)에 각각 전달되어 메모리 매트부(230)에 기록되는데, 상기 IO선쌍(IOk T/B, K=1∼8)은 메모리 매트(MAT1, MAT2, MAT3, MAT4) 한 개당 2쌍씩 연결되어 있으므로 각 메모리 매트(MAT1, MAT2, MAT3, MAT4)에는 2비트의 데이터가 기록된다.

이와 같이 상기 메모리 매트부(230)에 데이터 쓰기 동작이 모두 끝나면, 읽기 인에이블 신호가 인에이블 되어, 이에 따라 메인앰프부(240), 데이터 축약부(250) 및 출력 회로부(260)가 동작하게 된다.

상기 각 메모리 매트(MAT1, MAT2, MAT3, MAT4)(230)에 두 쌍씩 연결된 IO선쌍 중 T선을 통해 입력되는 두 신호가 각 메인앰프(M/A1, M/A2, M/A3, M/A4)(240)의 입력신호가 된다.

그러면, 상기 각각의 메인앰프(M/A1, M/A2, M/A3, M/A4)(240)는 입력되는 2비트 데이터를 비교 증폭하여, 상기 2비트 데이터의 동일 여부를 1비트의 논리값으로 출력하는데, 이의 상세한 설명을 위해 도 3에 상기 메인앰프 내부의 상세 회로도를 도시하였다.

이를 참조하여 제 1 메인앰프(M/A1)의 동작과정을 일예로 하여 상세히 설명하면 다음과 같다.

먼저, 초기상태에서 IOPCB신호와 MOPCB신호가 논리 '로우'가 되어, D1 및 D2 노드는 VDL(IO선의 프리차아지 레벨)로 프리차아지(precharge)되고, MO1 및 MO2 노드는 VCC(논리 '하이' 레벨)로 프리차아지 된다.

이처럼 각각 프리차아지 상태가 되면 IOPCB와 MOPCB신호는 논리 '하이'가 되어 피모스 트랜지스터(MP1, MP2, MP3, MP4, MP5, MP6) 를 오프(off)상태로 만든다.

이때, 입력신호선 IO1T 및 IO2T를 통해 제 1메모리 매트(MAT1)에 기록되었던 2비트의 데이터가 전달되면, 이들은 엔모스 트랜지스터 (MN1), (MN2)의 소스노드에 각각 연결됨과 동시에, IO1T는 MN2의 게이트노드를, IO2T는 MN1의 게이트노드를 각각 구동하게 된다.

따라서, IO1T 또는 IO2T의 데이터가 D1 또는 D2노드에 전달되기 위해서는 IO1T 와 IO2T 신호의 전압차가 MN1 또는 MN2 의 문턱전압 이상이어야 한다.

만약, 입력신호 IO1T와 IO2T가 동일한 레벨의 신호라면, 즉, 두 신호 모두 '하이' 레벨이거나 모두 '로우' 레벨인 경우에는, 문턱전압 이상의 전압차가 발생하지 않으므로, MN1 및 MN2는 오프 상태를 유지하게 되고, 따라서, D1 및 D2노드는 VDL 레벨로 프리차아지된 상태를 유지하여 MO1 및 MO2 는 모두 논리 '로우' 레벨을 갖게 될 것이다.

그리고, 상기 두 신호는 제 1인버터(INV1) 및 제 2인버터(INV2)에 의해 논리 '하이'로 반전되고, 낸드(NAND1)게이트는 논리 '하이' 레벨의 두 입력신호에 대해 논리 '로우'를 출력하게 되어, 결국 제 3인버터(INV3)에서 다시 반전된 최종출력 MOC1은 논리 '하이'가 출력된다.

한편, IO1T 와 IO2T 신호가 서로 상이한 경우, 일예로, IO1T신호가 IO2T신호보다 상대적으로 MN1의 문턱전압보다 낮은 경우에는, MN1은 온(on)되어 IO1T의 '로우' 레벨 데이터가 D1노드에 전달되고, 이때 MN2는 오프상태를 유지하여 D2노드는 VDL 레벨을 그대로 유지한다.

이에 따라 D1 및 D2노드 사이에 전압차가 유발되고, 이에 따라 MAE 신호가 논리 '하이'가 되어 MP7, MP8, MN3, MN4, MN5, MN6, MN7로 구성되는 다이렉트 센싱 엠프가 동작하여 MO1 및 MO2 노드에 각각 증폭된 신호를 출력한다.

따라서, MO1노드는 논리 '로우'가 되고, MO2노드는 논리 '하이'가 되어 최종 출력 MOC1은 논리 '로우'가 된다.

한편, 이와 반대의 경우, 즉 IO2T신호가 IO1T신호보다 상대적으로 MN2의 문턱전압보다 낮은 경우에는 MO1노드가 논리 '하이'가 되고, MO2노드가 논리 '로우'가 되지만 NAND 게이트(NAND1)의 특성에 따라 최종출력 MOC1은 역시 논리 '로우'가 될 것이다.

상술한 제 1메인앰프(M/A1)의 비교 증폭과정은 제 2, 제 3 및 제 4메인앰프(M/A2, M/A3, M/A4)도 역시 동일하게 수행된다.

이와 같은 동작에 의해 4개의 메인앰프(M/A1, M/A2, M/A3, M/A4)(240)에서 각각 출력된 최종출력값(MOCi, I=1,2,3,4)은 데이터 축약부(250)에 입력되고, 상기 데이터 축약부(250)는 상기 4비트의 데이터(MOCi, i=1,2,3,4)를 비교하여, 그 결과, 4비트 모두 동일한 논리값을 갖는 경우에는 논리 '하이' 값을 출력하고, 1비트 이상의 데이터가 상이한 논리값을 갖는 경우에는 논리 '로우' 값을 출력한다.

그리고, 상기 데이터 축약부(250)에 의해 축약된 1비트 데이터는 출력 회로부(260)를 통해 상기 입/출력 패드(200)에 전달된다.

최종적으로, 상기 입/출력 패드(200)에 전달된 데이터가 논리 '하이' 인 경우에는 8비트 데이터 모두 쓰기 및 읽기 동작이 정상적으로 수행되었다고 판단하고, 논리 '로우' 인 경우에는 1비트 이상의 데이터가 오동작되었다고 판단하는 것이다.

이와 같은 본 발명은 n개의 메인앰프로 2n비트 데이터를 테스트할 수 있으므로 테스트 효율을 2배로 향상시킬 수 있는 효과가 있다.

Claims

테스트 모드시 2n비트의 동일한 데이터를 입력하기 위한 데이터 입력수단과, 테스트 수행 결과를 출력시키기 위한 데이터 출력수단을 포함하는 디램의 병렬 테스트 회로에 있어서, 상기 데이터 입력수단을 통해 입력되는 2n비트의 데이터가 각각 2비트씩 기록, 저장되는 메모리 셀과 이를 억세스하기 위한 X, Y 어드레스 디코더를 포함하는 n개의 메모리 매트와, 읽기 인에이블 신호에 따라 상기 각 메모리 매트에 기록된 2비트 데이터를 각기 읽어와 그 전압차를 비교 증폭하여 상기 2비트 데이터의 동일 여부를 1비트 논리값으로 출력시키는 n개의 메인앰프와, 상기 n개의 메인앰프로부터 출력되는 n비트의 논리값을 1비트로 축약하는 데이터 축약부를 더 포함하여 구성된 것을 특징으로 하는 디램의 병렬 테스트 회로.
제 1항에 있어서, 상기 메인앰프는 메모리 매트와 연결된 두 쌍의 IO선쌍 중 T선을 통해 2비트 데이터를 입력받는 신호 입력부와, 상기 신호 입력부를 통해 입력되는 두 신호의 전압값을 증폭하는 증폭부와, 상기 증폭부의 출력값에 따라 두 신호의 동일 여부를 판단하는 신호 판단부를 포함하여 구성된 것을 특징으로 하는 디램의 병렬 테스트 회로.
제 2항에 있어서, 상기 신호 입력부는 제 1 입력신호가 소스 노드에 연결되고 제 2 입력신호가 게이트 노드에 연결되는 제 1 엔모스 트랜지스터와, 상기 제 2 입력신호가 소스 노드에 연결되고 상기 제 1입력신호가 게이트 노드에 연결되는 제 2 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 디램의 병렬 테스트 회로.
제 2 항에 있어서, 상기 신호 판단부는 상기 증폭부의 양 출력단에 연결되어 그 출력신호를 반전시키는 제 1 및 제 2 인버터와, 상기 제 1 및 제 2 인버터의 출력신호를 낸드 조합하여 출력하는 낸드 게이트와, 상기 낸드 게이트의 출력신호를 반전시켜 최종 출력하는 제 3 인버터로 구성된 것을 특징으로 하는 디램의 병렬 테스트 회로.
제 1항에 있어서, 상기 데이터 축약부는 상기 n개의 메인앰프에서 출력되는 n비트의 논리값이 모두 동일한 경우에는 논리 '하이' 값을 , 그렇지 않은 경우에는 논리 '로우' 값을 출력시키게 구성된 것을 특징으로 하는 디램의 병렬 테스트 회로.