KR100545505B1

KR100545505B1 - 압축 테스트 가능한 메모리 회로

Info

Publication number: KR100545505B1
Application number: KR1020000023458A
Authority: KR
Inventors: 기쿠타케아키라; 마츠미야마사토; 에토사토시; 가와바타구니노리
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-05-31
Filing date: 2000-05-02
Publication date: 2006-01-24
Also published as: JP2000339997A; US6643805B1; KR20000077126A; JP3945939B2

Abstract

본 발명은 압축 판독 테스트에 있어서, 동시에 시험할 수 있는 데이터 수를 증가시켜 압축 효율을 높이는 것을 목적으로 한다.

본 발명은 통상 판독시에 M개의 세그먼트 중 N개(단, N＜M)의 세그먼트를 선택하는 메모리 회로에 있어서, 판독 테스트 시에 M개의 세그먼트를 전부 활성화하여 M개의 세그먼트내의 복수의 센스 버퍼에 의해 공통 테스트용 데이터 버스를 구동하는 것을 특징으로 한다. 그 때문에, 컬럼 디코더에 테스트 신호를 공급하고, 그것에 응답하여 M개의 세그먼트를 활성화하는 세그먼트 선택 신호를 생성한다. 이에 따라, 선택 상태의 메모리 뱅크내의 복수의 세그먼트를 동시에 선택하여 판독 테스트를 할 수 있어 압축 판독 테스트의 효율을 높일 수 있다.

Description

압축 테스트 가능한 메모리 회로{MEMORY CIRCUIT BEING CAPABLE OF COMPRESSION TEST}

도 1은 종래의 압축 판독 테스트를 설명하는 도면.

도 2는 종래예의 초단 컬럼 디코더의 회로도.

도 3은 본 실시 형태예에 있어서의 메모리 회로를 도시한 도면.

도 4는 본 실시 형태예에 있어서의 압축 테스트시의 메모리 회로의 구성예를 도시한 도면.

도 5는 테스트용 입출력 회로의 출력부의 예를 도시한 회로도.

도 6은 압축 판독 테스트에 있어서의 테스트용 판독 데이터 버스와 테스트용 입출력 단자의 레벨 관계를 도시한 도면.

도 7은 본 실시 형태예에 있어서의 초단 컬럼 디코더의 일례인 논리 회로도.

도 8은 본 실시 형태예에 있어서의 프리 컬럼 디코더의 일부의 회로예를 도시한 도면.

도 9는 본 실시 형태예에 있어서의 다른 초단 컬럼 디코더를 도시한 논리 회로도.

도 10은 본 실시 형태예에 있어서의 메모리 디바이스의 보다 상세한 구성도.

도 11은 세그먼트내의 1개의 메모리 셀 어레이와 그 양측의 센스 증폭기 어 레이를 도시한 도면.

도 12는 세그먼트내의 로컬 데이터 버스와 글로벌 데이터 버스의 구조를 도시한 도면.

도 13은 센스 버퍼 회로의 일례를 도시한 회로도.

도 14는 다른 실시 형태예에 있어서의 메모리 회로를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

BNK : 뱅크

SGM0∼SGM7 : 세그먼트

SB : 센스 버퍼

WA : 기록 증폭기

trdb0x/z, trdb3x/z : 테스트용 판독 데이터 버스선 쌍

cacdec : 초단 컬럼 디코더

pcdec : 프리 디코더

본 발명은 압축 테스트 가능한 메모리 회로에 관한 것으로, 구체적으로는 복수 비트 입출력에 대응한 메모리 구성에 있어서 압축 테스트의 압축도를 향상시킨 메모리 회로에 관한 것이다.

반도체 기억 장치 등의 메모리 회로는 그 입출력 비트 구성을 고려하여 메모리 뱅크내의 세그먼트 구성 및 컬럼 디코더 구성이 설계된다. 예컨대, 8비트의 판독 데이터를 동시에 출력하고, 8비트의 기록 데이터를 동시에 입력하는 구성의 메모리 디바이스가 있다. 이러한 복수 비트 입출력 구성의 경우는 입출력 수에 대응한 수의 공통 데이터 버스를 구비하며, 그 복수의 공통 데이터 버스에 동시에 판독 데이터를 출력하고, 또한 동시에 기록 데이터를 입력한다. 이것에 따라, 입출력 수에 대응한 입출력 회로로부터 판독 또는 기록이 동시에 행해진다.

한편, 메모리 회로의 시험에 있어서, 동일한 컬럼 선택 신호에 의해 선택되는 복수의 센스 증폭기에 대하여, 동일한 데이터(H 레벨 또는 L 레벨)를 동시에 기록하고, 그 동일한 데이터를 동시에 판독하는 압축 판독 테스트가 행해진다. 이 시험은 메모리 셀에의 기본적인 기록과 판독 동작이 정상적으로 행해지는지 여부를 체크하는 시험이지만, 대용량의 메모리 셀에 대하여 행하기 위해서, 복수의 센스 증폭기에 대하여 동시에 행함으로써 시험에 요하는 시간을 줄일 수 있다.

도 1은 종래의 압축 판독 테스트를 설명하는 도면이다. 도 1에는 어떤 메모리 뱅크 내에 설치된 8개의 세그먼트(SGM0∼SGM7)가 도시된다. 이들 8개의 세그먼트에는 초단 컬럼 디코더(cacdec)에 의해 생성되는 4개의 세그먼트 선택 신호(cac0∼cac3)가 각각 4개씩의 세그먼트 그룹(SGM0∼SGM3과 SGM4∼SGM7)에 공급된다. 세그먼트 선택 신호(cac0∼cac3)는 각각의 세그먼트의 프리 컬럼 디코더(pcdec)를 통해 세그먼트내의 컬럼 디코더(C/Dec)에 공급된다. 컬럼 디코더(C/Dec)는 64개의 컬럼 선택 신호(CL0∼CL63) 중 1개를 선택한다. 그리고, 1개의 컬럼 선택 신호에 의해 선택된 4개의 판독용 글로벌 데이터 버스선(rgdb0x/z∼rgdb3x/z)의 신호가 세그먼트내의 4개의 센스 버퍼(SB)에 의해 증폭되고, 그것에 접속된 테스트용 판독 데이터 버스(trdb0x/z, trdb3x/z)가 구동된다. 또, 각 신호나 버스에 있어서의 x는 L 레벨 시에 활성화 상태를 나타내고, z는 H 레벨 시에 활성화되는 것을 나타낸다. 따라서, 테스트용 판독 데이터 버스(trdb0x/z)는 역상 신호를 출력하는 한 쌍의 버스로 구성된다. 다른 한쪽의 테스트용 판독 데이터 버스(trdb3x/z)도 동일하다.

도 2는 종래예의 초단 컬럼 디코더(cacdec)의 회로도이다. 도 2의 초단 컬럼 디코더는 4개의 NAND 게이트(51∼54)와, 2개의 인버터(55, 56)를 갖는다. 2개의 컬럼 어드레스 신호(ca06z, ca07z)와, 뱅크 선택 신호(cbnk0z)가 공급되고, 컬럼 어드레스 신호는 인버터(55, 56)에 의해 각각 역상 신호가 되며, 합계 4개의 컬럼 어드레스 신호의 조합이 NAND 게이트(51∼54)에 공급된다. 또한, 뱅크 선택 신호(cbnk0z)는 NAND 게이트(51∼54)에 공급된다.

이 초단 컬럼 디코더에서는, 뱅크 선택 신호(cbnk0z)가 H 레벨일 때, 컬럼 어드레스의 조합에 따라서, 4개의 세그먼트 선택 신호(cac0x∼cac3x) 중 1개가 활성화 레벨(L 레벨)이 된다. 이 세그먼트 선택 신호(cac0x∼cac3x)는 도 1에 도시된 인버터(18)에 의해 반전되어 역상의 세그먼트 선택 신호(cac0z∼cac3z)로서, 각 세그먼트의 프리 컬럼 디코더(pcdec)에 공급된다.

도 1로 되돌아가서, 상기 4개의 세그먼트 선택 신호(cac0x∼cac3x) 중 1개가 활성화 레벨(L 레벨)이 됨으로써, 8개의 세그먼트 중 2개의 세그먼트가 선택되어 활성화 상태가 된다. 도 1의 예에서는, 세그먼트 선택 신호(cac3z)가 활성화 레벨(H 레벨)이 되고, 2개의 세그먼트(SGM3, SGM7)가 선택되어 활성화 상태(Active)가 된다. 그 결과, 세그먼트(SGM3, SGM7)로부터, 각각 4개의 센스 버퍼(SB)로부터의 판독 데이터, 즉 합계 8개의 판독 데이터가 도시하지 않은 공통 데이터 버스선을 통해 8개의 입출력 회로에 병렬로 공급되어 8개의 입출력 단자로부터 출력된다.

이러한 구성은 복수 비트의 동시 입출력을 상정하고 있다. 즉, 소정의 컬럼어드레스에 대하여, 뱅크내의 2개의 세그먼트가 동시에 선택되고, 8개의 판독 데이터가 각각의 센스 버퍼에 동시에 출력된다. 그리고, 그것에 대응하는 8개의 공통 데이터 버스와 입출력 회로를 경유하여 8개의 입출력 단자로부터 동시에 판독 데이터가 출력된다.

전술한 판독 모드에 대응하여 구성된 컬럼 디코더 및 세그먼트에 대하여 압축 판독 테스트가 행해진다. 압축 판독 테스트란 복수의 메모리 셀의 판독 데이터를, 전부 같은지 일부 다른지를 판정하여 테스트 단자로부터 출력하는 테스트이다. 그것에 의해, 판독 판정을 쉽게 하고, 판독 테스트의 공정수를 줄일 수 있다.

이 압축 판독 테스트를 위해, 도 1에 도시된 바와 같이, 제1 세그먼트군(SGM0∼SGM3)에 대하여 제1 공통의 테스트용 판독 데이터 버스(trdb0x/z)와, 제2 세그먼트군(SGM4∼SGM7)에 대하여 제2 공통의 테스트용 판독 데이터 버스(trdb3x/z)가 설치된다. 상기 판독 동작과 같이 소정의 컬럼 어드레스를 공급함으로써, 제1 및 제2 세그먼트군에서 1개씩의 세그먼트가 활성화된다. 그리고, 제1 공통의 테스트용 판독 데이터 버스(trdb0x/z)에는 예컨대 세그먼트(SGM3)에 있어서의 4개의 센스 버퍼(SB)의 출력이 동시에 공급된다. 또한, 제2 공통의 테스트용 판독 데이터 버스(trdb3x/z)에는 예컨대 세그먼트(SGM7)에 있어서의 4개의 센스 버퍼(SB)의 출력이 동시에 공급된다. 그 결과, 8개의 센스 버퍼(SB)에 대하여 동시에 판독 테스트를 행할 수 있다.

종래의 구성은 복수 비트 입출력 구성이기 때문에, 복수의 공통 데이터 버스가 설치되어 통상의 판독 동작으로 복수의 판독 데이터가 동시에 출력된다. 따라서, 이러한 동작을 이용하여 압축 판독 테스트에서는, 이들 동시 판독된 데이터를 공통의 테스트용 판독 데이터 버스(trdb0x/z, trdb3x/z)에 의해 전부 일치나 불일치의 신호로 가공하여 출력한다.

그러나, 동시에 판독 테스트할 수 있는 수가 8개의 메모리 셀이기 때문에, 압축률이 그만큼 높지 않다고 하는 과제가 있다. 1개의 메모리 뱅크내에 8개의 세그먼트를 갖고 있지만, 선택된 메모리 뱅크내에서, 그 일부인 2개의 세그먼트밖에 활성화되어 있지 않기 때문에, 나머지 6개의 세그먼트에 대해서는 계속해서 메모리 뱅크를 선택 상태로 하여 다른 시간으로 테스트할 필요가 있다. 따라서, 압축 판독 테스트의 효율이 나쁘다는 문제가 있다.

그래서, 본 발명의 목적은 압축 판독 테스트의 효율을 높일 수 있는 메모리 회로를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 통상의 판독 동작과 다른 동작을 가능하게 하여 압축 판독 테스트의 효율을 높일 수 있는 메모리 회로를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 본 발명의 하나의 측면은 통상의 판독시에 M개의 세그먼트 중 N개(단, N＜M)의 세그먼트를 선택하는 메모리 회로에 있어서, 판독 테스트시에 M개의 세그먼트를 전부 활성화하여 M개의 세그먼트내의 복수의 센스 버퍼에 의해 공통의 테스트용 데이터 버스를 구동하는 것을 특징으로 한다. 그 때문에, 컬럼 디코더에 테스트 신호를 공급하고, 그것에 응답하여 M개의 세그먼트를 활성화하는 세그먼트 선택 신호를 생성한다. 이에 따라, 선택 상태의 메모리 뱅크내의 복수의 세그먼트를 동시에 선택하여 판독 테스트를 할 수 있어 압축 판독 테스트의 효율을 높일 수 있다.

상기 목적을 달성하기 위해서, 본 발명의 다른 측면은 각각 복수의 메모리 셀을 갖는 세그먼트를 M개(M은 정수) 갖는 메모리 회로에 있어서,

상기 M개의 세그먼트에 대하여, 공통으로 설치된 테스트용 데이터 버스를 구비하며,

통상의 판독시에, 상기 M개의 세그먼트 중 동시에 N개(N은 정수로 N＜M)의 세그먼트를 활성화하고,

압축 판독 테스트시에 상기 M개의 세그먼트를 전부 활성화하여 그 M개의 세그먼트내의 복수의 센스 버퍼에 의해 상기 공통의 테스트용 데이터 버스를 구동하는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시의 형태에 따르면, 컬럼 어드레스 신호를 디코드하여 상기 세그먼트에 세그먼트 선택 신호를 생성하는 컬럼 디코더를 더 구비하며,

상기 컬럼 디코더는 압축 테스트 제어 신호를 더 공급받고, 상기 압축 테스트 제어 신호가 활성 상태일 때에 상기 컬럼 어드레스 신호에 관계없이 상기 M개의 세그먼트를 동시에 활성화하는 세그먼트 선택 신호를 생성하는 것을 특징으로 한다.

또한, 본 발명의 바람직한 실시 형태에 따르면, 상기 M개의 세그먼트가 L 군(L은 정수)으로 분리되고, 상기 공통의 테스트용 데이터 버스는 각 군의 M/L개의 세그먼트에 공통으로 설치되며,

상기 통상 판독시에는 각 군의 M/L개의 세그먼트에서 1개의 세그먼트가 선택되고, 상기 압축 판독 테스트시에 각 군의 M/L개의 세그먼트가 동시에 활성화되어 상기 공통의 테스트용 데이터 버스에 데이터가 공급되는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시 형태예를 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하지는 않는다.

도 3은 본 실시 형태예에 있어서의 메모리 회로를 도시한 도면이다. 도 3에는 메모리 디바이스내의 복수의 메모리 뱅크 중 1개의 메모리 뱅크(BNK0)가 도시되어 있다. 메모리 뱅크(BNK0)내에는 8개의 세그먼트(SGM0∼SGM7)가 설치된다. 8개의 세그먼트(SGM0∼SGM7)는 각각 4개씩으로 분리되고, 세그먼트(SGM0∼SGM3)로 이루어지는 제1 세그먼트군(SG1)과, 세그먼트(SGM4∼SGM7)로 이루어지는 제2 세그먼트군(SGII)을 구성한다. 각 세그먼트에는 각각 4개씩의 센스 버퍼(SB)와, 기록 증폭기(WA)가 설치되고, 통상 판독 동작시 및 압축 판독 테스트시에, 활성화 상태의 세그먼트내에 설치된 4개의 센스 버퍼(SB)가 동시에 활성화된다.

제1 세그먼트군(SGI)에 대하여, 제1 군의 4개의 공통 데이터 버스(cdb0z∼cdb3z)가 설치되고, 각 세그먼트내의 4개의 센스 버퍼(SB) 및 4개의 기록 증폭기(WA)에 각각 접속된다. 단, 공통 데이터 버스(cdb0z)는 각 세그먼트(SGM0∼SGM3)의 제1 센스 버퍼(SB) 및 기록 증폭기(WA)에 공통으로 접속된다. 또한, 공통 데이터 버스(cdb1z)는 각 세그먼트(SGM0∼SGM3)의 제2 센스 버퍼(SB) 및 기록 증폭기(WA)에 공통으로 접속된다. 마찬가지로, 공통 데이터 버스(cdb2z, cdb3z)도 각 세그먼트(SGM0∼SGM3)내의 제3 및 제4 센스 버퍼 및 기록 증폭기에 각각 공통으로 접속된다.

제2 세그먼트군(SGII)에 대해서도 마찬가지로, 제2 군의 4개의 공통 데이터 버스(cdb4z∼cdb7z)가 설치되고, 각 세그먼트내의 제1 센스 버퍼(SB) 및 기록 증폭기(WA)에 대하여 공통으로 공통 데이터 버스가 접속된다.

그리고, 통상의 판독 동작시에는 뱅크 선택 신호(cbnk0z)에 응답하여 초단의 컬럼 디코더(cacdec)가 2비트의 컬럼 어드레스 신호(ca06z, ca07z)를 디코드하여 4개의 세그먼트 선택 신호(cac0∼3z) 중 1개를 활성화 레벨로 한다. 그 결과, 제1 및 제2 세그먼트군(SGI, SGII)으로부터 각각 1개의 세그먼트가 활성화 상태로 된다.

각 세그먼트군(SGI, SGII)으로 각각 선택되어 활성화 상태로 된 세그먼트, 예컨대 세그먼트(SGM0, SGM4)내의 4개의 센스 버퍼(SB)는 각각 제1 군 및 제2 군의 공통 데이터 버스(cdb0z∼cdb3z 및 cdb4z∼cdb7z)를 구동한다. 그 결과, 8비트의 판독 데이터가 8개의 공통 데이터 버스에 출력된다.

8개의 공통 데이터 버스는 각각 8개의 입출력 회로(I/O)에 접속되고, 8비트의 입출력 신호는 8개의 입출력 단자(DQO∼DQ7)로부터 동시에 입출력된다. 그 입출력 신호는 내부 동기 클록(CLK)에 동기하여 입출력된다.

전술한 바와 같이, 통상 기록, 판독 동작시에, 복수 비트의 동시 입출력을 고려하여 8개의 세그먼트내의 각 세그먼트군(SGI, SGII)내에서 각각 1개의 세그먼트를 활성화한다. 그리고, 각 활성화 세그먼트가 각각 4개의 공통 데이터 버스를 구동하고, 합계 8개의 공통 데이터 버스(cdb0z∼cdb7z)가 구동된다. 이것에 의해, 8비트의 판독 데이터의 동시 출력에 대응할 수 있게 된다. 또한, 8비트 동시 기록에도 대응할 수 있게 된다.

다음에, 압축 판독 테스트에 대해서 설명한다. 도 3에는 테스트용 판독 데이터 버스쌍(trdb0x/z, trdb3x/z)이 제1 세그먼트군(SGI)과 제2 세그먼트군(SGII)의 센스 버퍼(SB)에 각각 접속된다. 도 3중에서는 1개로 도시되지만, 실제로는 후술하는 바와 같이, 각각 반전 레벨을 갖는 한 쌍의 구성으로 되어 있다. 또한, 테스트용 기록 데이터 버스쌍(twdb0x/z, twdb3x/z)이 제1 세그먼트군(SGI)과 제2 세그먼트군(SGII)의 기록 증폭기(WA)에 각각 접속된다. 이 테스트용 기록 데이터 버스쌍도 한 쌍의 구성으로 되어 있다. 이들 테스트용 데이터 버스 쌍은 테스트용 입출력 회로(24)를 통해 테스트용 입출력 단자(TDQ)에 접속된다.

본 실시 형태예에서는, 테스트 제어 신호(test1z)가 압축 테스트 상태에 있을 경우는 초단 컬럼 디코더(cacdec)내의 회로가 컬럼 어드레스(ca06z, ca07z)에 관계없이 모든 세그먼트 선택 신호(cac0z∼cac3z)를 활성화 상태(선택 상태, H 레벨)로 한다. 그 결과, 제1 및 제2 세그먼트군내의 4개의 세그먼트가 전부 동시에 활성화 상태가 된다. 따라서, 각 세그먼트내의 4개의 센스 버퍼(SB)는 테스트용 판독 데이터 버스쌍(trdb0x/z, trdb3x/z)에 동시에 판독 데이터를 출력한다. 또는, 각 세그먼트내의 4개의 기록 증폭기(WA)는 테스트용 기록 데이터 버스쌍(twdb0x/z, twdb3x/z)으로부터 기록 데이터를 공급받는다.

도 4는 도 1에 대응하는 본 실시 형태예에 있어서의 압축 테스트시의 메모리 회로의 구성예를 도시하는 도면이다. 전술한 바와 같이, 압축 테스트시에는 세그먼트 선택 신호(cac0z∼cac3z)가 전부 선택 상태가 되기 때문에, 모든 세그먼트(SGM0∼SGM7)가 활성화 상태가 된다.

도 5는 테스트용 입출력 회로의 출력부의 예를 도시하는 회로도이다. 테스트용 입출력 회로(24)의 출력부는 출력 트랜지스터(P1, N2)로 이루어지는 최종단 트랜지스터에 대하여, 각각 테스트용 판독 데이터 버스쌍(trdb0x, trdb0z)의 신호가 공급된다. 테스트용 판독 데이터 버스쌍은 내부 동기 클록(CLK)에 응답하여 도통하는 트랜스퍼 게이트(26, 27)에 접속되고, 판독 데이터는 각각 2개의 인버터로 구성되는 래치 회로(30, 31)로 유지된다. P 채널측의 출력 트랜지스터(P1)에는 테스트용 판독 데이터 버스(trdb0z)의 반전 신호가 그대로 공급되고, N 채널측의 출력 트랜지스터(N2)에는 테스트용 판독 데이터 버스쌍(trdb0x)의 반전 신호가 인버터(33)를 통해 공급된다.

복수의 센스 버퍼(SB)는 각각의 출력 트랜지스터(N30∼N45)에 의해 공통의 테스트용 판독 데이터 버스(trdb0z, trdb0x)에 와이어드(wired) OR 접속된다. 따라서, 동일한 데이터 버스에 접속되는 복수의 출력 트랜지스터(N30∼N45) 중 1개로도 도통하면, 테스트용 판독 데이터 버스는 L 레벨이 되고, 모든 출력 트랜지스터가 비도통으로 처음으로 H 레벨이 된다.

도 6은 압축 판독 테스트에 있어서의 테스트용 판독 데이터 버스와 테스트용 입출력 단자의 레벨 관계를 도시한 도면이다. 도 6의 예에서는, 압축 판독 테스트시에, 시각 T1에서는, 센스 버퍼(SB)의 모든 출력이 H 레벨의 시간이며, 반전측의 테스트용 판독 데이터 버스(trdb0x)는 L 레벨, 비반전측의 테스트용 판독 데이터 버스(trdb0z)는 H 레벨이 된다. 그 결과, 입출력 회로(24)의 P 채널 트랜지스터(P1)가 도통하여, N 채널 트랜지스터(N2)는 비도통이 되고, 테스트용 입출력 단자(TDQ)는 H 레벨이 된다. 그 결과, 모든 판독 데이터가 H 레벨인 것이 검출된다.

시각 T2에서는, 센스 버퍼(SB)의 모든 출력이 L 레벨일 때이며, 반전측의 테스트용 판독 데이터 버스(trdb0x)는 H 레벨, 비반전측의 테스트용 판독 데이터 버스(trdb0z)는 L 레벨이 된다. 그 결과, 입출력 회로(24)의 N 채널 트랜지스터(N2)가 도통하여, P 채널 트랜지스터(P1)는 비도통이 되고, 테스트용 입출력 단자(TDQ)는 L 레벨이 된다. 그 결과, 모든 판독 데이터가 L 레벨인 것이 검출된다.

그리고, 센스 버퍼(SB)의 출력이 H 레벨과 L 레벨이 혼재할 경우는 양 테스트용 판독 데이터 버스(trdb0z, trdb0x)는 전술한 와이어드 OR 접속에 의해 모두 L 레벨이 된다. 그 결과, 입출력 회로(24)의 출력 트랜지스터(P1, N2)는 모두 비도통이 되고, 테스트용 입출력 단자(TDQ)는 고임피던스 상태가 된다. 이 상태는 테스트 장치에 의해 간단히 검출할 수 있다.

전술한 바와 같이, 압축 판독 테스트에서는, 메모리 뱅크내의 8개의 세그먼트를 동시에 활성화 상태로 하고, 모든 센스 버퍼(SB)가 공통의 테스트용 데이터 버스쌍을 구동한다. 그리고, 판독 데이터가 전부 H 레벨, 전부 L 레벨, 또는 H 레벨과 L 레벨이 혼재하고 있는 3개의 상태를 검출할 수 있다. 즉, 테스트 기록에서는 동일한 데이터를 기록하고, 상기 압축 판독 테스트를 행함으로써, 4×8=32인 복수의 메모리 셀로의 기록과 판독 동작을 동시에 행할 수 있어 테스트 시간을 압축할 수 있다.

도 7은 본 실시 형태예에 있어서의 초단 컬럼 디코더(cacdec)의 일례인 논리회로도이다. 도 2의 종래예와 동일한 부분에는 동일한 인용 번호를 부여하였다. 도 7의 초단 컬럼 디코더(cacdec)는 뱅크 선택 신호(cbnk0z)와 컬럼 어드레스(ca07z, ca06z)에 부가하여 압축 테스트 제어 신호(test1z)가 공급된다. NAND 게이트(51∼54)가 컬럼 어드레스 신호의 조합에 의해 활성화 레벨(L 레벨)을 생성하는 것은 종래예와 동일하다. 단, 도 7의 예에서는, 또한 압축 테스트 제어 신호(test1z)의 활성화 레벨(H 레벨)에 의해 강제적으로 모든 세그먼트 선택 신호(cac00z∼cac03z)를 활성화 상태(H 레벨)로 하기 위해서, NAND 게이트(61∼64) 및 인버터(57)가 설치된다. 즉, 세그먼트를 선택하는 초단 컬럼 디코더에 압축 테스트 제어 신호의 논리를 짜 넣어 강제적으로 모든 세그먼트를 선택 가능하게 한다.

이러한 초단 컬럼 디코더에서는, 압축 테스트 제어 신호(test1z)가 비활성화 레벨(L 레벨)일 때에는, 통상의 동작에 의해 4개의 세그먼트 선택 신호(cac00z∼cac03z) 중 1개의 세그먼트 선택 신호가 활성화 상태(선택 상태)가 된다. 또한, 압축 테스트 제어 신호(test1z)가 활성화 레벨(H 레벨)일 때에는 컬럼 어드레스에 관계없이 4개의 세그먼트 선택 신호(cac00z∼cac03z)가 전부 활성화 상태(H 레벨)가 된다. 그 결과, 8개의 세그먼트가 전부 활성화 상태로 제어된다.

도 8은 본 실시 형태예에 있어서의 프리 컬럼 디코더(pcdec)의 일부 회로예를 도시하는 도면이다. 도 8은 도 3, 도 4에 있어서의 세그먼트(SGM0)에 대응하는 프리 컬럼 디코더(pcdec)의 경우의 부분적 회로예이다. 이 프리 컬럼 디코더(pcdec)에는 c계의 초단 컬럼 디코더(cacdec)에 의해 생성된 세그먼트 선택 신호(cac0z)와, 도시하지 않은 a계의 초단 컬럼 디코더에 의해 생성된 8개의 컬럼 선택 신호(caa0z∼caa7z)와, 마찬가지로 도시하지 않은 b계의 초단 컬럼 디코더에 의해 생성된 8개의 컬럼 선택 신호(cab0z∼cab7z)내의 1개의 컬럼 선택 신호(cab0z)가 공급된다.

이 프리 컬럼 디코더는 N 채널 트랜지스터(68, 69)와, P 채널 트랜지스터군(66, 67)과, CMOS 인버터군(65)으로 구성된다. 또한, 도 8의 프리 컬럼 디코더(pcdec)는 실제의 프리 컬럼 디코더 구성의 1/8이 도시된다. 즉, 다른 7/8의 회로는 도 8과 동일한 구성이며, b계의 컬럼 선택 신호만이 다르다.

도 8의 디코더에서는, b계의 컬럼 선택 신호(cab0z)와 세그먼트 선택 신호(cac0z)가 모두 활성화 레벨(H 레벨)일 때에 N 채널 트랜지스터(68, 69)가 모두 도통하여, P 채널 트랜지스터(66, 67)가 모두 비도통이 된다. 따라서, 8개의 a계의 컬럼 선택 신호(caa0z∼caa7z) 중 활성화 레벨(H 레벨)의 신호에 대응하는 프리 컬럼 선택 신호(pc100nz)가 L 레벨로 구동된다. 즉, 도 8의 프리 컬럼 디코더에 의해 1/8로 디코드되고, 나머지 7/8의 프리 컬럼 디코더와 같이, 1/64로 디코드된다.

도 4에 도시되는 컬럼 디코더(C/Dec)는 그 프리 컬럼 선택 신호(pc100nz)에 대응하는 컬럼 선택 신호(CL0∼CL63)를 활성화 상태(선택 상태)로 하고, 후술하는 컬럼 선택 게이트에 공급한다. 즉, 각 세그먼트내에서는, 1/64로 디코드되어, 64조의 비트선 혹은 센스 증폭기내의 1조의 비트선 혹은 센스 증폭기가 선택되고, 센스 버퍼(SB) 또는 기록 증폭기(WA)에 접속된다. 또한, 각 조의 비트선 혹은 센스 증폭기수는 4가닥 혹은 4개이다. 이 구성은 뒤에 상세히 설명한다.

도 9는 본 실시 형태예에 있어서의 다른 초단 컬럼 디코더를 도시하는 논리 회로도이다. 이 회로에서는, 도 7의 예와 달리 컬럼 어드레스 (a06z, ca07z) 및 압축 테스트 제어 신호(test1x)가 NAND 게이트(65∼68)에 공급된다. 따라서, 통상 동작시에는 압축 테스트 제어 신호(test1x)가 L 레벨이고, NAND 게이트(65∼68)는 컬럼 어드레스(ca06z, ca07z)를 디코드하여 출력(n0∼n3)을 출력한다. 그리고, 뱅크 선택 신호(cbnk0z)가 선택 상태(H 레벨)일 때에는 NAND 게이트(70∼73)가 이들 출력(n0∼n3)을 반전하고, 추가로 압축 테스트 제어 신호(test1x)가 부여되는 NOR 게이트(75∼78)에 의해 재차 반전되며, 마지막으로 인버터(80 내지 83)에 의해 재반전된다. 그 결과, 세그먼트 선택 신호(cac00z∼cac03z) 중 1개가 선택 상태(H 레벨)가 된다. 뱅크 선택 신호(cbnk0z)가 비선택 상태(L 레벨)일 때에는 이들의 NAND 게이트(70∼73)의 출력은 전부 H 레벨이 되고, 세그먼트 선택 신호(cac00z∼cac03z)는 전부 비선택 상태의 L 레벨이 된다.

한편, 압축 테스트 제어 신호(test1x)가 테스트 상태인 H 레벨이 되면, NOR 게이트(75∼78)의 출력은 강제적으로 L 레벨이 되고, 세그먼트 선택 신호(cac00z∼cac03z)는 전부 활성화 상태(선택 상태)의 H 레벨이 된다. 따라서, 모든 세그먼트가 선택되고, 압축 판독 테스트이기 때문에 동시에 테스트할 수 있는 메모리 셀의 수를 늘릴 수 있다.

다음에, 각 세그먼트내의 구성에 대해서 설명한다.

도 10은 본 실시 형태예에 있어서의 메모리 디바이스의 보다 상세한 구성도이다. 도 10에는 특히, 복수의 메모리 셀을 갖는 세그먼트의 상세 구성이 도시된다. 도 10에는 8개의 세그먼트(SGM0∼SGM7)가 도시되고, 각각의 세그먼트에는 컬럼 디코더(C/Dec)와, 4조의 센스 버퍼(SB) 및 기록 증폭기(WA)가 설치된다.

예컨대, 세그먼트(SGM0)를 예로 하면, 세그먼트내에는 복수의 메모리 셀을 갖는 메모리 셀 어레이(MCA)와, 센스 증폭기 어레이(SAA)가 세로 방향(컬럼 방향)으로 교대로 배치된다. 그리고, 상하 2열의 센스 증폭기 어레이(SAA)가 1개의 메모리 셀 어레이(MCA)의 양측에 설치되고, 메모리 셀 어레이(MCA)내에 비트선의 전위를 증폭하는 센스 증폭기가 센스 증폭기 어레이(SAA)내에 설치된다.

또한, 메모리 셀 어레이(MCA)에 대응하여 메인 워드 디코더(MW/D)와 서브 워드 디코더(SW/D)가 설치된다. 메인 워드 디코더(MW/D)는 8개의 세그먼트내에 워드 방향(도면중 가로 방향)의 모든 서브 워드 디코더(SW/D)를 선택하고, 그 선택된 서브 워드 디코더(SW/D) 중 선택된 세그먼트에 속하는 서브 워드 디코더(SW/D)가 워드선을 구동한다.

도 10의 센스 증폭기 어레이(SAA)상에는 워드 방향(도면중 가로 방향)으로 연장되는 판독용 로컬 데이터 버스(rldb#x/z)와 기록용 로컬 데이터 버스(wldb#x/z)가 설치된다. 또, 여기서 데이터 버스의 인용 부호에 있어서의 x/z는 역상의 신호가 공급되는 한 쌍의 데이터 버스인 것을 의미한다. 따라서, 세그먼트내의 로컬 데이터 버스(14A, 14B)는 각각 2쌍의 판독용 로컬 데이터 버스선쌍을 갖는다. 도면 중 위에서부터 홀수번째의 센스 증폭기 어레이(SAA)상에는 판독용 로컬 데이터 버스(rldbOx/z, rldb1x/z)와, 기록용 로컬 데이터 버스(wldb0x/z, wldb1x/z)가 설치된다. 또한, 짝수번째의 센스 증폭기(SAA)상에는 판독용 로컬 데이터 버스(rldb2x/z, rldb3x/z)와, 기록용 로컬 데이터 버스(wldb2x/z, wldb3x/z)가 설치된다. 따라서, 세그먼트내의 로컬 데이터 버스는 4쌍의 판독용 로컬 데이터 버스와 4쌍의 기록용 로컬 데이터 버스로 이루어진다.

세그먼트의 메모리 셀 어레이(MCA)나 센스 증폭기 어레이(SAA)상에는 비트 방향(도면 중 세로 방향)으로 연장되는 판독용 글로벌 데이터 버스〔rgdb#x/z(rgdb0x/z∼rgdb3x/z, #는 숫자를 대표함, 이하 동일)〕와, 기록용 글로벌 데이터 버스〔wgdb#x/z(wgdb0x/z∼wgdb3x/z)〕가 설치된다. 즉, 글로벌 데이터 버스(16)는 판독용과 기록용 각각 4쌍의 글로벌 데이터 버스선쌍으로 구성된다.

이들 글로벌 데이터 버스(rgdb#x/z, wgdb#x/z)는 각각의 세그먼트내에 설치된 복수의 로컬 데이터 버스(rldb#x/z, wldb#x/z)가 대응하는 버스에 접속된다. 그리고, 세그먼트내에서는, 4개의 판독용 글로벌 데이터 버스(rgdb0x/z∼rgdb3x/z)가 그 세그먼트에 속하는 4개의 센스 버퍼(SB)에 접속된다. 또, 세그먼트내에서는 4개의 기록용 글로벌 데이터 버스(wgdb0x/z∼wgdb3x/z)가 그 세그먼트에 속하는 4개의 기록 증폭기(WA)에 접속된다.

그리고, 이들 센스 버퍼(SB)는 도 3에 도시된 바와 같이, 공통 데이터 버스 및 공통의 테스트용 판독 데이터 버스에 접속되고, 기록 증폭기(WA)도 공통의 테스트용 기록 데이터 버스에 접속된다.

도 11은 세그먼트내의 1개의 메모리 셀 어레이와 그 양측의 센스 증폭기 어레이를 도시한 도면이다. 메모리 셀 어레이(MCA)내에는 서브 워드 디코더(SW/Dec)로 구동되는 복수의 워드선(WL)과, 각각 센스 증폭기(S/A)에 접속되는 복수의 비트선쌍(BL, /BL)이 설치되고, 이들의 교차 위치에 1개의 트랜지스터와 1개의 커패시터로 구성되는 메모리 셀이 설치된다.

세그먼트에 대하여 설치된 컬럼 디코더(C/Dec)는 각각 컬럼 선택 신호(CL)를 생성한다. 그 컬럼 선택 신호(CL)에 의해 도통하는 도시하지 않은 컬럼 게이트를 통해 컬럼 방향으로 2조씩 배치되는 4조의 센스 증폭기(S/A)의 출력이 4조의 판독용 로컬 데이터 버스(rldb0x/z∼rldb3x/z)에 접속된다. 또, 컬럼 선택 신호(CL)와 기록용 컬럼 선택 신호(swcl)에 의해 도통하는 컬럼 게이트를 통해 4조의 기록용 로컬 데이터 버스(wldb0x/z∼wldb3x/z)가 컬럼 방향으로 2조씩 배치되는 4조의 센스 증폭기(S/A)에 접속된다. 이 기록용 컬럼 선택 신호(swcl)는 기록용 컬럼 선택 신호 드라이버(swcldrv)에 의해 구동된다.

도 11에서 도면 중 좌단에 상기 4조의 센스 증폭기(S/A)가 도시되고, 우단에 동일한 4조의 센스 증폭기(S/A)가 도시된다.

도면에서 메모리 셀 어레이(MCA)의 상측 센스 증폭기 어레이(SAA)상에 혹은 그 근방에 로컬 데이터 버스군(14A)이 설치되고, 메모리 셀 어레이(MCA)의 하측 센스 증폭기 어레이(SAA)상에 혹은 그 근방에 로컬 데이터 버스군(14B)이 설치된다. 로컬 데이터 버스군(14A)은 2쌍의 판독용 로컬 데이터 버스(rldb0x/z, rldb1x/z)와, 2쌍의 기록용 로컬 데이터 버스(wldb0x/z, wldb1x/z)를 갖는다. 또한, 하측 로컬 데이터 버스군(14B)도, 2쌍의 판독용 로컬 데이터 버스(rldb2x/z, rldb3x/z)와, 2쌍의 기록용 로컬 데이터 버스(wldb2x/z, wldb3x/z)를 갖는다. 각각의 로컬 데이터 버스군(14A, 14B)을 따라 기록용 컬럼 선택 신호(swcl)가 배치된다.

워드 방향(가로 방향)으로 연장되는 각각 4쌍의 판독용 로컬 데이터 버스(rldb#x/z)와 기록용 로컬 데이터 버스(wldb#x/z)는 컬럼 방향(세로 방향)으로 연장되는 각각 4쌍의 판독용 글로벌 데이터 버스(rgdb#x/z)와 기록용 글로벌 데이터 버스(wgdb#x/z)에 각각 접속된다. 그리고, 이 글로벌 데이터 버스군(16)은 상술한 바와 같이, 세그먼트에 속하는 센스 버퍼(SB)와 기록 증폭기(WA)에 접속된다.

도 12는 세그먼트내의 로컬 데이터 버스와 글로벌 데이터 버스의 구조를 도시한 도면이다. 도 12에는 메모리 셀(MC)로부터 비트선쌍(BL, /BL), 컬럼 게이트, 로컬 데이터 버스군(14A), 글로벌 데이터 버스군(16A), 센스 버퍼(SB) 및 기록 증폭기(WA), 그리고 공통 데이터 버스군(10)까지의 구성이 도시된다. 도 12의 예에서는, 공통 데이터 버스군(10)이 판독 전용의 공통 데이터 버스(rcdb0z∼rcdb3z)와, 기록 전용의 공통 데이터 버스(wcdb0z∼wcdb3z)를 구비하며, 각각이 센스 버퍼(SB)와 기록 증폭기(WA)에 접속된다.

메모리 셀 어레이(MCA)내에는 워드선(WL)과 비트선(BL)의 교차 위치에 메모리 셀(MC)이 배치된다. 센스 증폭기 어레이(SAA)내에는 비트선쌍(BL, /BL)에 접속된 센스 증폭기(SA)와, 트랜지스터(N10∼N17)로 구성되는 컬럼 게이트와, 로컬 데이터 버스군(14A)이 설치된다.

트랜지스터(N10∼N13)는 판독용 컬럼 게이트이고, 트랜지스터(N14∼N17)는 기록용 컬럼 게이트이다. 판독시에는 컬럼 디코더(C/Dec)에 의해 공급되는 H 레벨의 컬럼 선택 신호(CL)에 의해 트랜지스터(N12, N13)가 도통한다. 그 때, 센스 증폭기(SA)에 의해 H 레벨과 L 레벨로 구동된 비트선쌍(BL, /BL)에 따라서, 트랜지스터(N10, N11) 중 어느 한쪽이 도통하고, 판독용 로컬 데이터 버스(rldb0x, rldb0z) 중 어느 한쪽이 H 레벨로, 다른쪽이 L 레벨로 구동된다.

이때, 컬럼 선택 신호(CL)에 의해 트랜지스터(N14, N15)측의 도통 상태가 되지만, 기록용 컬럼 선택 신호(swcl)가 L 레벨이기 때문에, 트랜지스터(N16, N17)가 도통하지 않고, 비트선쌍(BL, /BL)이 기록용 로컬 데이터 버스(wldb0x, wldb0z)에 접속되는 일은 없다. 따라서, 기록용 로컬 데이터 버스(wldb0x, wldb0z)는 예컨대 프리 차지 레벨로 유지된다.

판독용 로컬 데이터 버스(rldb0x, rldb0z)는 판독용 글로벌 데이터 버스(rgdb0x, rgdb0z)에도 접속되고, 판독 데이터는 글로벌 데이터 버스(rgdb0x, rgdb0z)를 경유하여 센스 버퍼(SB0)에 공급된다. 센스 버퍼(SB)는 그 판독용 글로벌 데이터 버스(rgdb0x, rgdb0z)의 전압을 감지하여 그 출력을 판독용 공통 데이터 버스(rcdb0z)에 공급한다. 판독용 공통 데이터 버스(rcdb0z)는 도시하지 않은 출력 회로를 경유하여 데이터 입출력 단자(DQ0)에 전달되어 출력된다.

한편, 기록 동작에 있어서는, 데이터 입출력 단자(DQ0)에 기록 데이터가 공급되면, 기록용 공통 데이터 버스(wcdb0z)를 경유하여 기록 데이터가 기록 증폭기(WA0)에 공급된다. 이 기록 데이터에 따라서, 기록 증폭기(WA0)는 기록용 글로벌 데이터 버스선쌍(wgdb0x/z)을 H 레벨과 L 레벨로 구동한다. 동시에, 글로벌 데이터 버스선쌍(Wgdb0x/z)에 접속된 기록용 로컬 데이터 버스선쌍(wldb0x/z)도 구동되어 H 레벨과 L 레벨이 된다.

기록 동작에서는 컬럼 선택 신호(CL)가 H 레벨이 되는 동시에, 기록용 컬럼 선택 신호(swcl)도 H 레벨이 되고, 기록용 로컬 데이터 버스선쌍(wldb0x/z)은 트랜지스터(N14∼N17)를 통해 비트선쌍(BL, /BL)에 접속된다. 그 결과, 기록 증폭기(WA0)는 글로벌 데이터 버스선쌍과 로컬 데이터 버스선쌍을 통해 비트선쌍을 구동한다.

도 12에 도시된 바와 같이, 트랜지스터(N10, N11)에 의해 판독용 로컬 데이터 버스선쌍과 기록용 로컬 데이터 버스선쌍은 전기적으로 분리되어 있다. 따라서, 기록 증폭기(WA)에 의해 기록용 로컬 데이터 버스와 글로벌 데이터 버스에 부가하여 판독용 로컬 데이터 버스 및 글로벌 데이터 버스를 구동할 필요는 없다.

도 12로부터 밝혀진 바와 같이, 본 실시 형태예에서는, 센스 증폭기(SA)와 데이터 입출력 단자(DQ) 사이는 전부 판독용 데이터 버스와 기록용 데이터 버스로 분리된 구성으로 되어 있다. 따라서, 판독 동작시에 메모리 셀이 유효한 판독 데이터가 센스 증폭기, 컬럼 게이트, 로컬 데이터 버스, 글로벌 데이터 버스 및 공통 데이터 버스를 경유하여 데이터 입출력 단자(DQ)로부터 출력된 직후에, 예컨대 공통 데이터 버스내에 판독 데이터가 남아 있어도, 기록용 다른 경로인 기록용 공통 데이터 버스, 기록용 글로벌 데이터 버스, 기록용 로컬 데이터 버스를 통해 기록 데이터를 비트선쌍으로 공급할 수 있다.

도 12에는 판독용과 기록용 각각 2쌍의 글로벌 데이터 버스〔16A(rgdb#x/z, wgdb#x/z)〕, 로컬 데이터 버스〔14A(rldb#x/z, rldb#x/z)〕밖에 도시되어 있지 않다. 나머지 절반의 글로벌 데이터 버스와 로컬 데이터 버스도 마찬가지로 구성하고, 글로벌 데이터 버스는 센스 버퍼(SB2, SB3) 및 기록 증폭기(WA2, WA3)에 각각 접속된다. 또한, 도 12에서 테스트용 입출력 단자(TDQ)는 각각의 도시하지 않은 입출력 회로를 통해 테스트용 판독 및 기록 데이터 버스(trdb0z, twdb0z)에 접속된다.

도 13은 센스 버퍼 회로의 일례를 도시하는 회로도이다. 이 센스 버퍼 회로는 통상 동작시에는 판독용 글로벌 데이터 버스(rgdbx/z)의 역상 신호를 검출하여 증폭하고, 노드(n57)에 검출 신호를 생성하며, 인버터(70) 및 출력 트랜지스터(N29)를 통해 판독용 공통 데이터 버스(rdbz)를 구동한다. 또한, 압축 테스트시에는 압축 테스트 제어 신호(test1x)에 응답하여 노드(n57, n60)의 검출 신호를 인버터(70, 71 및 72, 74), 그리고 NOR 게이트(73, 75)를 통해 출력 트랜지스터(N30, N31)에 공급하고, 그 트랜지스터에 의해 테스트용 판독 데이터 버스선쌍(trdbx/z)을 구동한다.

센스 버퍼 회로에 있어서, P 채널 트랜지스터(P50, P51)는 항상 도통 상태의 부하 회로로서, 노드(n50, n51)에 전류를 공급한다. 센스 버퍼·인에이블 신호(sbez)가 비활성 상태(L 레벨)에 있을 때에는 P 채널 트랜지스터(P54, P55)가 모두 도통 상태이고, 노드(n52, n53)를 모두 H 레벨로 리셋한다. 마찬가지로, P 채널 트랜지스터(P62, P63)가 도통하여, 노드(n57, n60)를 H 레벨로 리셋한다.

다음에 센스 버퍼·인에이블 신호(sbez)가 활성 상태(H 레벨)가 되면, N 채널 트랜지스터(N50, N51, N52)가 도통하며, 상기 P 채널 트랜지스터(P54, P55, P62, P63)는 비도통 상태가 된다. 트랜지스터(N51, N52)의 도통에 의해 노드(n52, n53)가 모두 접지측으로 인장되어 전위가 내려가고, 트랜지스터(P52, P53)의 게이트 저하에 의해 모두 도통하려고 한다.

그래서, 임시로 판독용 글로벌 데이터 버스(rgdbx)가 L 레벨, 다른쪽 글로벌 데이터 버스(rgdbz)가 H 레벨로 한다. 노드(n50)의 전위가 저하하여 트랜지스터(P52)의 게이트 ·소스간 전압이 임계치 전압 이상이 되지 않고, 트랜지스터(P52)는 도통하지 않는다. 한편, 노드(n51)의 전위는 저하하지 않고서, 트랜지스터(p53)의 게이트 ·소스간 전압이 임계치 전압 이상이 되며, 트랜지스터(P53)는 도통한다. 즉, 트랜지스터(P52)와 트랜지스터(P53)에 의한 차동 동작이다.

상기 차동 동작에 따라 노드(n52)가 H 레벨로 인상된 채로 노드(n53)는 L 레벨로 인하된다. 노드(n52)는 트랜지스터(P59, P60, P61)의 게이트에 접속되고, 또한, 노드(n53)는 트랜지스터(P56, P57, P58)의 게이트에 접속되어 있기 때문에, 노드(n52, n53)의 역상 동작은 또한 소스가 공통으로 내부 전원(Vii)에 접속된 트랜지스터(P57, P58) 및 트랜지스터(P59, P60)의 차동 증폭기 회로에 의해 더욱 증폭된다. 트랜지스터(N53, N54)는 트랜지스터(P58, P60)에 대하여 전류 미러 회로를 구성하고, 마찬가지로, 트랜지스터(N55, N56)는 트랜지스터(P57, P59)에 대하여 전류 미러 회로를 구성한다. 즉, 차동 회로가 2조 설치되어 있다.

이들 차동 회로에 의해 증폭된 신호가 노드(n57: H 레벨)와 노드(n60: L 레벨)에 출력되어 각각 인버터(70, 71)에 공급된다. 그리고, 통상 판독 동작시에는 인버터(70)의 L 레벨 출력에 의해 출력 트랜지스터(N29)는 비도통으로 유지되고, 판독용 공통 데이터 버스(rdbz)는 프리 차지 레벨인 H 레벨을 유지한다. 상기 글로벌 데이터 버스선의 신호가 반대인 경우는 출력 트랜지스터(N29)가 도통되고, 판독용 공통 데이터 버스(rdbz)는 프리 차지 레벨인 H 레벨에서 L 레벨로 구동된다.

압축 판독시에는 인버터(70, 71)의 출력 반전 신호에 의해 출력 트랜지스터(N30, N31)가 구동되고, 어느 한쪽의 테스트용 판독 데이터 버스(trdbx/z)가 프리 차지 레벨인 H 레벨에서 L 레벨로 구동되며, 다른쪽이 H 레벨로 유지된다. 그 이후의 회로 구성은 도 5에 도시된 바와 같다.

도 14는 다른 실시 형태예에 있어서의 메모리 회로를 도시한 도면이다. 도 4는 테스트용 판독 데이터 버스의 구성을 제외하고는, 동일하며, 동일한 인용 번호를 부여하고 있다. 도 14의 예에서는, 테스트용 판독 데이터 버스선쌍이 4쌍( trdb0x/z, trdb1x/z, trdb2x/z, trdb3x/z) 설치되고, 각각의 테스트용 판독 데이터 버스선쌍이 2개의 세그먼트의 센스 버퍼(SB)에 접속된다. 이 경우도, 도 4의 경우와 같이, 초단 컬럼 디코더(cacdec)로써, 압축 테스트 제어 신호(test1z)에 의해 4개의 세그먼트 선택 신호를 전부 선택 상태로 함으로써, 모든 세그먼트(SGM0∼SGM7)를 활성화 상태로 하여 압축 판독 테스트를 보다 효율적으로 행할 수 있다. 초단 컬럼 디코더(cacdec)의 회로 구성은 도 7 또는 도 9에 도시된 회로와 동일한 구성이다.

상기 실시 형태예에서는 테스트용 판독 데이터 버스를 통해 보다 많은 센스 버퍼로부터의 출력을 동시에 체크할 수 있는 것을 설명하였다. 마찬가지로, 동일한 초단 컬럼 디코더를 이용함으로써, 테스트용 기록 데이터 버스를 통해 보다 많은 기록 증폭기(WA)를 통해 동시에 테스트용 데이터를 기록할 수 있다.

이상, 본 발명의 보호 범위는 상기 실시 형태예에 한정되는 것이 아니라 특허 청구범위에 기재된 발명과 그 균등물에까지 미치는 것이다.

이상, 본 발명에 따르면, 판독 구성에 가장 적합한 메모리 회로 구성에 있어서 압축 테스트의 효율을 보다 높일 수 있다.

Claims

각각 복수의 메모리 셀을 갖는 세그먼트를 M개(M은 정수) 갖는 메모리 회로에 있어서,

상기 M개의 세그먼트에 대하여 공통으로 설치된 테스트용 데이터 버스를 포함하며,

통상의 판독 시에는 상기 M개의 세그먼트 중 동시에 N개(N은 정수로서 N＜M)의 세그먼트를 활성화하고 압축 판독 테스트 시에는 상기 M개의 세그먼트를 전부 활성화하여, 상기 M개의 세그먼트내의 복수의 센스 버퍼에 의해 상기 테스트용 공통 데이터 버스를 구동하는 것을 특징으로 하는 메모리 회로.
제1항에 있어서,

컬럼 어드레스 신호를 디코드하여 상기 세그먼트에 대한 세그먼트 선택 신호를 생성하는 컬럼 디코더를 더 포함하며,

상기 컬럼 디코더는 압축 테스트 제어 신호를 다시 수신하여, 상기 압축 테스트 제어 신호가 활성화 상태일 때에 상기 컬럼 어드레스 신호에 관계없이 상기 M개의 세그먼트를 동시에 활성화하는 세그먼트 선택 신호를 생성하는 것인 메모리 회로.
제1항에 있어서, 상기 M개의 세그먼트가 L군(群)(L은 정수)으로 분할되고, 상기 테스트용 공통 데이터 버스는 각 군의 M/L개의 세그먼트에 공통으로 설치되며,

상기 통상 판독 시에는 각 군의 M/L개의 세그먼트 중에서 1개의 세그먼트가 선택되고, 상기 압축 판독 테스트시에 각 군의 M/L개의 세그먼트가 동시에 활성화되어 상기 공통 테스트용 데이터 버스에 데이터가 공급되는 것인 메모리 회로.
제1항에 있어서,

상기 세그먼트의 복수의 센스 버퍼에 각각 접속되어, 각각이 복수의 세그먼트에 공통으로 설치되는 복수의 판독 데이터 버스를 더 포함하며,

상기 활성화 상태의 세그먼트의 센스 버퍼는 통상의 판독 시에 상기 N개의 세그먼트가 활성화 상태일 때, 대응하는 상이한 판독 데이터 버스 각각을 구동하는 것인 메모리 회로.
제4항에 있어서,

각 세그먼트에 설치되어 상기 메모리 셀에 기록 데이터를 기록하는 복수의 기록 증폭기와;

상기 세그먼트의 복수의 기록 증폭기에 각각 접속되어, 각각이 상기 복수의 세그먼트에 공통으로 설치되는 복수의 기록 데이터 버스를 더 포함하며,

상기 기록 데이터는 상기 기록 데이터 버스를 통해 각각 상기 기록 증폭기에 전송되는 것인 메모리 회로.
제1항에 있어서, 상기 테스트용 공통 데이터 버스는, 상기 센스 버퍼와 상기 기록 증폭기에 각각 접속되는 테스트용 공통 판독 데이터 버스 및 테스트용 공통 기록 데이터 버스를 포함하는 것인 메모리 회로.