KR100639637B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명의 목적은 WLBI 시험에 있어서 여러 가지 정전 내압 능력을 시험할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는 메모리 셀의 데이터를 전송하는 비트선과, 홀수 번째의 비트선에 접속된 제1 복수의 센스 증폭 회로와, 짝수 번째의 비트선에 접속된 제2 복수의 센스 증폭 회로와, 시험 동작중에 제1 클램프 전압을 제1 복수의 센스 증폭 회로에 공급하고 제2 클램프 전압을 제2 복수의 센스 증폭 회로에 공급하는 클램프 전압 생성 회로를 포함하며, 시험 동작중에는 홀수 번째의 비트선을 제1 클램프 전압으로 클램프하고 짝수 번째의 비트선을 제2 클램프 전압으로 클램프한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE ALLOWING STATIC-CHARGE TOLERANCE TEST BETWEEN BIT LINES}
도 1은 본 발명이 적용되는 반도체 기억 장치를 도시한 도면.
도 2는 트윈 스토리지형 메모리의 코어 회로의 주요 부분을 도시한 도면.
도 3은 모드 플래그 신호를 수신하는 엔트리부의 구성을 도시한 블록도.
도 4는 엔트리부로의 코드 신호 입력을 설명하기 위한 도면.
도 5는 코드 신호 입력에 따른 비트선 클램프 전압 설정의 대응을 도시한 도면.
도 6은 비트선 클램프 전압을 생성하는 회로를 도시한 도면.
도 7은 본 발명에 있어서 워드선을 전부 선택하여 비트선을 클램프하는 제어를 설명하기 위한 도면.
도 8은 클램프 전압을 센스 증폭부에 공급하는 배선의 레이아웃을 도시한 도면.
도 9는 스토리지간의 스트레스 인가를 설명하기 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 반도체 기억 장치
11 : 데이터 제어계 회로
12 : 판독/기록 증폭기
13 : 타이밍계 회로
14 : 어드레스계 회로
15 : 칼럼 디코더
16 : 메인 워드 디코더
17 : 코어 회로
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 상세하게는 웨이퍼 상태에서의 스크리닝(screening)이 가능한 반도체 기억 장치에 관한 것이다.
반도체 장치를 웨이퍼 상태에서 고온·고전압에 일정 시간 노출되어 특성의 안정화를 도모하는 것을 WLBI(Wafer Level Burn-In)라 부른다.
DRAM의 WLBI 시험에 있어서는, 메모리 칩내의 소정 회로에 고전압을 인가하여 정전 내압 부족의 셀 트랜지스터가 존재하는 칩을 거부한다. 구체적으로는, WLBI 시험 모드를 지시하는 모드 플래그 신호를 칩에 입력하고, WLBI 시험 모드에 엔트리(entry)한다. WLBI 시험 모드에서는, 비트선을 접지 레벨(전원의 접지측의 전압)로 고정하여 워드선 디코더를 전부 선택한 상태로 설정하여 모든 워드선을 활성화한다. 이와 같이 하여, 비트선을 로우로 클램프한 상태에서 모든 셀 트랜지스터에 하이의 게이트 전압이 인가되며, 셀 트랜지스터에 스트레스를 가한다.
이 시험에 의해, 셀 트랜지스터의 정전 내압 능력이 부족할 경우에는, 트랜지스터가 파괴된다. 트랜지스터 파괴가 발생한 칩은 소비 전류량을 검사함으로써 용이하게 판별할 수 있고, 이것에 의해 트랜지스터가 파괴된 칩을 리젝트한다.
상기와 같은 종래의 WLBI 시험에 의해 리젝트할 수 있는 것은 정전 내압성에 문제가 있는 셀 트랜지스터를 가진 칩뿐이다. 그러나 실제로는 인접하는 비트선 끼리간, 또는 인접하는 스토리지 포인트(메모리 셀과 셀 트랜지스터와의 접속점) 끼리간에서도, 정전 내압 부족이 문제가 되는 경우가 있다. 따라서, 이들 정전 내압 능력도 시험할 수 있도록 하는 것이 필요로 된다.
따라서, 본 발명의 목적은 WLBI 시험에 있어서 여러 가지 정전 내압 능력을 시험할 수 있는 반도체 기억 장치를 제공하는 것이다.
제1항의 발명에 있어서, 반도체 기억 장치는 메모리 셀의 데이터를 전송하는 비트선과, 홀수 번째의 비트선에 접속된 제1 복수의 센스 증폭 회로와, 짝수 번째의 비트선에 접속된 제2 복수의 센스 증폭 회로와, 시험 동작중에 제1 클램프 전압을 그 제1 복수의 센스 증폭 회로에 공급하고 제2 클램프 전압을 그 제2 복수의 센스 증폭 회로에 공급하는 클램프 전압 생성 회로를 포함하며, 시험 동작중에는 그 홀수 번째의 비트선을 그 제1 클램프 전압으로 클램프하고 그 짝수 번째의 비트선을 그 제2 클램프 전압으로 클램프하는 것을 특징으로 한다.
청구범위 제2항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치는 외부로부터의 코드 신호에 기초하여 시험 모드의 타입을 검출하는 모드 검출 수단을 추가로 포함하고, 상기 클램프 전압 생성 회로는 그 모드 검출 수단이 검출한 시험 모드의 타입에 따라 상기 제1 및 제2 클램프 전압을 생성하는 것을 특징으로 한다.
청구범위 제3항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치에 있어서, 상기 제1 복수의 센스 증폭 회로로 이루어진 열과, 상기 제2 복수의 센스 증폭 회로로 이루어진 열은 메모리 코어 회로내에서 교대로 배치되는 것을 특징으로 한다.
청구범위 제4항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치는, 시험 동작중에 모든 워드선을 선택 상태로 하는 워드 디코더를 추가로 포함하고, 모든 워드선을 선택 상태로 함으로써 인접하는 2개의 스토리지 포인트의 한쪽에 상기 제1 클램프 전압을 인가하는 동시에 다른 쪽에 상기 제2 클램프 전압을 인가하는 것을 특징으로 한다.
청구범위 제5항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치는, 통상 동작중에는 로우 어드레스를 디코드하여 대응하는 워드선을 선택 상태로 하는 동시에 시험 모드를 지시하는 신호가 시험 모드를 지시하는 경우에는 모든 워드선을 선택 상태로 하는 워드 디코더를 추가로 포함하는 것을 특징으로 한다.
청구범위 제6항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치에 있어서, 상기 클램프 전압 생성 회로는 통상 동작중에는 동일한 프리차지 전압을 상기 제1 복수의 센스 증폭 회로와 상기 제2 복수의 센스 증폭 회로에 공급하고, 시험 동작중에는 시험 모드에 따라 상기 제1 클램프 전압과 상기 제2 클램프 전압을 생성하는 것을 특징으로 한다.
청구범위 제7항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치에 있어서, 상기 클램프 전압 생성 회로는 시험 모드의 타입에 따라 상기 제1 클램프 전압과 상기 제2 클램프 전압을 다르게 한 것을 특징으로 한다.
청구범위 제8항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치에 있어서, 상기 제1 및 제2 복수의 센스 증폭 회로중의 임의의 1개의 센스 증폭 회로는 2 라인의 비트선에 접속되고, 1비트의 데이터에 대하여 그 2 라인의 비트선의 각각에는 1개의 메모리 셀이 설치되며, 한쪽 메모리 셀이 그 데이터를 유지하고 다른 쪽 메모리 셀이 그 데이터의 반전 데이터를 유지하는 것을 특징으로 한다.
청구범위 제9항의 발명에 있어서는, 반도체 기억 장치는 비트선과, 제1 및 제2 클램프 전압을 생성하는 클램프 전압 생성 회로를 포함하고, 시험 동작중에 그 비트선의 홀수 번째의 선이 그 제1 클램프 전압으로 클램프되며 그 비트선의 짝수 번째의 선이 그 제2 클램프 전압으로 클램프되는 것을 특징으로 한다.
청구범위 제10항의 발명에서는, 청구범위 제9항에 기재된 반도체 기억 장치에 있어서, 상기 제1 클램프 전압은 상기 제2 클램프 전압과 다른 것을 특징으로 한다.
상기 반도체 기억 장치에 있어서는, 시험 모드중에 제1 클램프 전압을 제1 복수의 센스 증폭 회로에 공급하고 제2 클램프 전압을 제2 복수의 센스 증폭 회로에 공급하는 클램프 전압 생성 회로를 설치함으로써, 시험 동작중에는 홀수 번째의 비트선을 제1 클램프 전압으로 클램프하고 짝수 번째의 비트선을 제2 클램프 전압으로 클램프하는 것이 가능해진다. 따라서, 비트선간에 전압을 인가하여 스트레스를 가함으로써 비트선간의 정전 내압 능력을 테스트할 수 있다. 또한, 워드선을 전부 선택함으로써 스토리지간의 정전 내압 능력을 테스트할 수 있다.
더욱이, 외부로부터 코드 신호를 입력하여 코드 신호의 내용에 따라 제1 및 제2 클램프 전압을 설정함으로써, 예컨대 모든 비트선을 LOW로 클램프하는 종래의 정전 내압 시험을 행하는 것도 가능하다.
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 설명한다.
도 1은 본 발명이 적용되는 반도체 기억 장치를 도시한 도면이다.
도 1의 반도체 기억 장치(10)는 데이터 제어계 회로(11), 판독/기록 증폭기(12), 타이밍계 회로(13), 어드레스계 회로(14), 칼럼 디코더(15), 메인 워드 디코더(16) 및 코어 회로(17)를 포함한다.
코어 회로(17)에는 복수의 셀(CELL)이 종횡으로 배치되고, 각 셀에 대하여 1비트의 데이터를 기록 및 판독하기 위한 어드레스 지정이나 데이터 증폭 등을 위한 회로나 배선이 설치되어 있다. 도 1에서 모식적으로 도시되는 코어 회로(17)는 복수의 센스 증폭부(400-0, 400-1), 복수의 서브 워드 디코더(340), 복수의 워드선(WL), 복수의 메인 워드선(MWL) 및 복수의 칼럼선(CL)을 포함한다.
데이터 제어계 회로(11)는 데이터 버퍼 등의 회로군으로 이루어지고, 외부로부터 기록되는 데이터를 판독/기록 증폭기(12)에 적절한 타이밍에 의해 공급하는 동시에 코어 회로(17) 및 판독/기록 증폭기(12)로부터 판독되는 데이터를 적절한 타이밍에 의해 외부로 출력한다. 판독/기록 증폭기(12)는 기록 데이터를 증폭하여 코어 회로(17)에 공급하는 동시에 코어 회로(17)로부터의 판독 데이터를 증폭한다.
타이밍계 회로(13)는 제어 신호 버퍼나 명령 디코더 등의 회로군으로 이루어지고, 외부로부터 제어 신호 및 클록 신호를 수신하여 제어 신호로 표시되는 명령를 해석하며, 반도체 기억 장치(10)내의 각 회로의 동작 및 그 타이밍을 제어한다.
어드레스계 회로(14)는 어드레스 버퍼나 어드레스 프리디코더 등의 회로군으로 이루어지고, 외부로부터 어드레스 신호를 수신하여 적당한 타이밍에 의해 어드레스를 칼럼 디코더(15) 및 메인 워드 디코더(16)에 공급한다.
칼럼 디코더(15)는 어드레스계 회로(14)로부터 공급된 칼럼 어드레스를 디코드하고, 1개의 칼럼 어드레스에 대응하는 칼럼선(CL)을 활성화한다. 또한 메인 워드 디코더(16)는 어드레스계 회로(14)로부터 공급된 로우 어드레스를 디코드하고, 1개의 로우 어드레스에 대응하는 메인 워드선(MWL)을 활성화한다. 도 1에 있어서는 계층화 워드 디코드 방식이 채용되어 있고, 메인 워드 디코더로 선택된 메인 워드선(MWL)에 대응하는 복수의 워드선으로부터 서브 워드 디코더(340)로 1개의 워드선(WL)이 선택 활성화된다.
판독 동작의 경우, 활성화된 워드선(WL)에 접속되는 셀(CELL)로부터 데이터가 판독되고, 센스 증폭부(400-0) 또는 센스 증폭부(400-1)에 의해 판독된 데이터가 증폭된다. 활성화된 칼럼선(CL)에 대응하는 센스 증폭부로부터 증폭된 데이터가 판독되고, 판독/기록 증폭기(12)에 공급된다. 기록 동작의 경우는 판독 동작의 경우와 반대로 활성화된 칼럼선(CL)에 의해 선택되는 센스 증폭부에 판독/기록 증폭 기(12)로부터 데이터가 공급되고, 활성화된 워드선(WL)에 접속되는 셀(CELL)에 센스 증폭부로부터 데이터가 기록된다.
도 1의 반도체 기억 장치는 트윈 스토리지형 메모리로서, 1개의 센스 증폭부에 접속되는 1쌍의 비트선(BL, /BL)의 각각에 메모리 셀(CELL)이 접속되고, 한쪽 메모리 셀에 저장된 데이터에 대하여 반전 데이터를 다른 쪽 메모리 셀에 저장하는 구성으로 되어 있다.
도 2는 트윈 스토리지형 메모리의 코어 회로(17)의 주요 부분을 도시한 도면이다.
도 2의 구성은 워드 디코더(20), 센스 증폭부(400-0, 400-1), 비트선(BLn, /BLn: n=1, 2, 3, ···), 워드선(WL0, WL1, WL2, WL3, WL4, WL5), 트랜지스터와 커패시터로 이루어진 메모리 셀부(MCxy, /MCxy: x 및 y는 행 및 열의 위치를 나타내는 첨자)를 포함한다. 워드 디코더(20)는 도 1의 서브 워드 디코더(340)를 모아서 도시한 것이다. 또 기호의 앞의 “/”는 “/”이 없는 동일한 기호의 논리 반전을 나타낸다.
도 2에 도시된 바와 같이, 예컨대 워드선(WL0)이 활성화되면, 메모리 셀부(MC00)의 데이터가 비트선(BL0)에 나타나고, 메모리 셀부(/MC00)의 데이터가 비트선(/BL0)에 나타난다. 메모리 셀부(MC00)에 예컨대 HIGH의 데이터가 저장되어 있는 경우, 메모리 셀부(/MC00)에는 LOW의 데이터가 저장되어 있다. 따라서, 비트선(BL0)의 전위가 HIGH 방향으로 시프트하고, 비트선(/BL0)의 전위가 LOW 방향으로 시프트한다. 이렇게 해서 생성된 전위차가 비트선(BL0, /BL0)에 접속된 센스 증폭 부(400-0)에 의해 증폭된다. 센스 증폭부(400-0)에 의해 증폭된 데이터는 이 센스 증폭부에 접속되는 칼럼선(CL)을 활성화함으로써 데이터 버스(DB, /DB)에 판독된다.
트윈 스토리지형 메모리에 있어서는, 통상의 DRAM과 같이 비트선 쌍의 한쪽에만 메모리 셀이 접속되어 있는 경우에 비하여 안정된 데이터 판독이 가능하고, 재생 주기를 길게 할 수 있는 등의 효과를 얻을 수 있다.
본 발명이 적용되는 트윈 스토리지형 메모리는 비트선이 교대로 다른 센스 증폭부에 접속되는 구성으로 되어 있다. 즉, 예컨대, 도 2의 가장 위에 도시되는 비트선(BL1)은 센스 증폭부(400-1)에 접속되고, 다음 비트선(BL0)은 센스 증폭부(400-0)에 접속되며, 그 다음 비트선(/BL1)은 센스 증폭부(400-1)에 접속되어 있다. 이와 같이 센스 증폭부(400-0)에 접속되는 비트선은 짝수 번째의 비트선이고, 센스 증폭부(400-1)에 접속되는 비트선은 홀수 번째의 비트선으로 되어 있다.
이와 같이 2개의 인접하는 비트선 중, 한쪽은 센스 증폭부(400-0)에 접속되고, 다른 한쪽은 센스 증폭부(400-1)에 접속되어 있다. 따라서, 센스 증폭부(400-0)로 공급하는 프리차지 전압(비트선 클램프 전압: VPR0)과 센스 증폭부(400-1)로 공급하는 프리차지 전압(비트선 클램프 전압: VPR1)을 HIGH와 LOW로 설정하면, 인접하는 비트선을 HIGH와 LOW로 설정할 수 있다.
본 발명에서는, 이와 같이 비트선 클램프 전압(VPR0)과 비트선 클램프 전압(VPR1)을 다르게 함으로써 WLBI 시험 모드에 있어서, 비트선간에서의 정전 내 압 시험을 행할 수 있게 된다.
이하, 다른 비트선 클램프 전압을 공급하는 구성에 대해서 설명한다.
도 3은 모드 플래그 신호를 수신하는 엔트리부의 구성을 나타내는 블록도이다. 엔트리부는 도 1의 타이밍계 회로(13)에 있어서의 명령 제어에 관련된 회로부의 일부이다.
WLBIZ 시험 모드에 엔트리할 때에, 이 엔트리부에 반도체 기억 장치 외부로부터 모드 플래그 신호(WLBIZ(HIGH))가 입력된다. 또 본 명세서에서의 신호 표기에 있어서, Z 또는 z로 끝나는 신호는 정논리 신호, X 또는 x로 끝나는 신호는 부논리 신호이다.
도 3의 엔트리부(100)는 버퍼의 역할을 담당하는 복수의 인버터(101), 스위치(102, 103), 펄스 발생 회로(104), DFF(지연 플립플롭: 105, 106, 107), 지연 회로(108), 레지스터(109, 110) 및 디코더(111)를 포함한다.
모드 플래그 신호(WLBIZ), 클록 신호(CLK), 코드 신호(CODE)가 메모리 칩 외부로부터 엔트리부(100)에 입력된다. 모드 플래그 신호(WLBIZ)는 인버터 열(101)을 통과한 모드 플래그 신호(WLBIZA)로서, 스위치(102, 103)에 공급된다. 스위치(102, 103)는 모드 플래그 신호(WLBIZA)가 HIGH가 되면 폐쇄된다. 이들 스위치가 폐쇄되면, 클록 신호(CLK)는 펄스 발생 회로(104)에 공급되고, 코드 신호(CODE)는 DFF(105)에 공급된다.
펄스 발생 회로(104)는 클록 신호의 상승 에지에 응답하여 펄스 신호를 생성한다. 이 펄스 신호는 인버터 열(101)을 통해 DFF(105, 106, 107)에 공급된다. DFF(105, 106, 107)의 각각은 HIGH의 펄스 신호 입력에 응답하여 입력 데이터를 래치하고, 펄스 신호 입력이 LOW로 되돌아가면 래치한 데이터를 출력한다. 이에 따라, 클록 신호(CLK)의 각 사이클에 의해 1비트씩 직렬 입력된 코드 신호(CODE)가 순차 DFF(105, 106, 107)내를 시프트해 나간다.
코드 신호(CODE)는 1에서부터 시작되도록 정의되어 있다. 코드 신호“1”, “X” 및 “Y”의 3비트가 각각 DFF(107, 106, 105)에 저장된 시점에서 1을 저장하는 DFF(107)의 출력이 HIGH로 된다. DFF(107)의 HIGH 출력에 응답하여 레지스터 (109, 110)가 DFF(105, 106)의 내용을 저장한다. 즉, 레지스터(109)가 “Y”를 저장하고, 레지스터(110)가 “X”를 저장한다. 지연 회로(108)는 DFF(107)의 HIGH 출력을 지연시켜, 레지스터(109, 110)로의 데이터 저장이 종료된 타이밍에 의해 각 DFF를 리셋한다.
레지스터(109, 110)가 저장하는 데이터는 디코더(111)에 의해 디코드된다. 디코드 결과로서, 디코더(111)는 신호(TVPR0Z, TVPR1Z)를 출력한다. 이 신호(TVPR0Z, TVPR1Z)는 비트선 클램프 전압(VPR0, VPR1)과는 다르지만, 논리적으로는 동일한 신호이다.
도 4는 엔트리부로의 코드 신호 입력을 설명하기 위한 도면이다.
도 4(a)에 도시된 바와 같이, 모드 플래그 신호(WLBIZ)를 HIGH로 설정하여 WLBI 시험 모드로 엔트리한다. 그 후, 도 4(b) 및 (c)에 도시된 바와 같이, 클록 신호(CLK)에 동기시켜 코드 신호(CODE)를 1비트씩 입력한다. 최초의 비트가 FLAG 비트이고, 이후, 제1 비트 및 제2 비트가 계속된다.
도 5는 코드 신호 입력에 따른 비트선 클램프 전압 설정의 대응을 도시한 도면이다.
도 5에 도시된 바와 같이, 모드 플래그 신호(WLBIZA)와 코드 신호(CODE)의 각 비트의 조합에 의해 비트선 클램프 전압의 설정이 경우에 따라 분류된다.
우선, 모드 플래그 신호(WLBIZ)가 LOW라면, 도 3의 엔트리부(100)에 있어서 스위치(102, 103)가 도통되지 않는다. 따라서, WLBI 시험 모드에는 엔트리하지 않고 통상의 동작이 실행된다. 모드 플래그 신호(WLBIZ)가 HIGH가 된 시점에서 WLBI 시험 모드로 엔트리한다.
단, WLBI 시험 모드로 엔트리하여도 코드 신호(CODE)의 FLAG 비트, 제1 비트 및 제2 비트가 LOW라면, 도 3의 엔트리부(100)에 있어서, 레지스터(109, 110)로의 데이터 저장이 행해지지 않고, 대기 상태로 된다.
FLAG 비트가 HIGH로 설정된 코드 신호(CODE)가 입력되면, 비트선이 코드 신호(CODE)에 따른 소정의 전압으로 클램프된다.
즉, 코드 신호(CODE)의 제1 비트 및 제2 비트가 모두 LOW인 경우에는, 클램프 전압(VPR0, VPR1)이 LOW이고, 비트선은 전부 LOW 레벨로 클램프된다. 코드 신호(CODE)의 제1 비트 및 제2 비트가 LOW 및 HIGH인 경우에는, 클램프 전압(VPR0, VPR1)이 HIGH 및 LOW이고, 짝수 번째의 비트선은 HIGH 레벨로 클램프되고, 홀수 번째의 비트선은 LOW 레벨로 클램프된다. 반대로, 코드 신호(CODE)의 제1 비트 및 제2 비트가 HIGH 및 LOW인 경우에는, 클램프 전압(VPR0, VPR1)이 LOW 및 HIGH이고, 짝수 번째의 비트선 쌍은 LOW 레벨로 클램프되고, 홀수 번째의 비트선 쌍은 HIGH 레벨로 클램프된다.
도 6은 비트선 클램프 전압을 생성하는 회로를 도시한 도면이다.
도 6의 비트선 클램프 전압 발생부(200)는 엔트리부(100)로부터 신호(WBIZA, TVPR0Z, TVPR1Z)를 수신하여 비트선 클램프 전압(VPR0, VPR1)을 발생한다.
비트선 클램프 전압 발생부(200)는 NMOS 트랜지스터(201, 202, 203, 204, 205, 206), PMOS 트랜지스터(207, 208, 209, 210), NOR 회로(221, 222), NAND 회로(223, 224) 및 인버터(231∼240)를 포함한다. NMOS 트랜지스터(205, 206)와 PMOS 트랜지스터(209, 210)로 레벨 시프터 회로를 구성한다.
도 6의 회로에 있어서, 통상 동작시에는 모드 플래그 신호(WLBIZA)가 LOW이고, NMOS 트랜지스터(201, 202)가 도통한다. 이 경우, 입력되는 프리차지 전압(VPR)이 NMOS 트랜지스터(201, 202)를 통해 그대로 출력된다. 즉, 통상 동작시에는 소정의 프리차지 전압(VPR)에 비트선이 프리차지되게 된다.
또, 이 때, NOR 회로(221)에는 인버터(237)로부터 HIGH가 입력되기 때문에, NOR 회로(221)의 출력은 LOW가 되고, PMOS 트랜지스터(207)는 오프로 된다. 마찬가지로 PMOS 트랜지스터(208)도 오프로 된다. 또한 NAND 회로(223)에는 인버터(236)로부터 LOW가 공급되므로, NAND 회로(223)의 출력은 HIGH로 되고, NMOS 트랜지스터 (203)는 오프로 된다. 마찬가지로, NMOS 트랜지스터(204)도 오프로 된다. 따라서, 통상 동작시에는 소정의 프리차지 전압(VPR)은 간섭받지 않고 그대로 출력되는 것을 알 수 있다.
WLBI 시험 모드시에는 모드 플래그 신호(WLBIZA)가 HIGH이고, NMOS 트랜지스 터(201, 202)가 오프로 된다. 따라서, 비트선 클램프 전압(VPR0, VPR1)은 엔트리부(100)로부터의 출력 신호(TVPR0Z, TVPR1Z)에 의해 결정된다.
우선, 신호(TVPR0Z)에 대해서 생각한다. NOR 회로(221)의 한쪽 입력에는 인버터(237)로부터 LOW가 공급되므로, NOR 회로(221)의 출력은 다른 한쪽 입력 신호의 반전 신호이다. 즉, NOR 회로(221)의 출력은 신호(TVPR0Z)와 같다. 또한 NAND 회로(223)의 한쪽 입력에는 인버터(236)로부터 HIGH가 공급되므로, NAND 회로(223)의 출력은 다른 한쪽 입력 신호의 반전 신호이다. 즉, NAND 회로(223)의 출력은 신호(TVPR0Z)와 같다. 따라서 신호(TVPR0Z)가 HIGH일 때에는 PMOS 트랜지스터(207)가 온이 되고 NMOS 트랜지스터(203)가 오프로 되므로, 비트선 클램프 전압(VPR0)은 HIGH로 된다. 신호(TVPR0Z)가 LOW일 때에는 PMOS 트랜지스터(207)가 오프로 되고 NMOS 트랜지스터(203)가 온이 되므로, 비트선 클램프 전압(VPR0)은 LOW로 된다.
신호(TVPR1Z)의 경우도 마찬가지로 신호(TVPR1Z)가 HIGH일 때에는 비트선 클램프 전압(VPR1)은 HIGH로 되고, 신호(TVPR1Z)가 LOW일 때에는 비트선 클램프 전압(VPR1)은 LOW로 된다.
이상과 같이 하여, WLBI 시험 모드시에는 엔트리부(100)로부터의 신호(TVPR0Z, TVPR1Z)에 따라 비트선 클램프 전압(VPR0, VPR1)이 생성된다.
도 7은 본 발명에 있어서 워드선을 전부 선택하여 비트선을 클램프하는 제어를 설명하기 위한 도면이다.
도 7의 구성은 엔트리부(100), 비트선 클램프 전압 발생부(200), 워드선 선택부(300) 및 센스 증폭부(400-0, 400-1)를 포함한다. 엔트리부(100)는 도 3에 도 시된 것이고, 비트선 클램프 전압 발생부(200)는 도 6에 도시된 것이다.
워드선 선택부(300)는 메인 1/4 디코더(310), 메인 워드 디코더(320), 서브 1/4 디코더(330) 및 서브 워드 디코더(340)를 포함한다. 메인 1/4 디코더(310)는 NMOS 트랜지스터(311, 312, 313), 2개의 인버터로 이루어진 래치(314), NMOS 트랜지스터(315) 및 인버터(316)를 포함한다. 메인 워드 디코더(320)는 NMOS 트랜지스터(321, 322, 323), 2개의 인버터로 이루어진 래치(324), NMOS 트랜지스터(325) 및 인버터(326)를 포함한다. 서브 1/4 디코더(330)는 인버터(331, 332)를 포함한다. 서브 워드 디코더(340)는 PMOS 트랜지스터(341) 및 NMOS 트랜지스터(342, 343)를 포함한다.
메인 1/4 디코더(310)에서 NMOS 트랜지스터(311, 312)의 게이트에는 선택 신호가 입력된다. 이들 선택 신호가 HIGH가 되었을 때에, 복수의 메인 1/4 디코더중에서 도면에 도시된 1개의 메인 1/4 디코더(310)가 선택된다. 또한, 마찬가지로, 메인 워드 디코더(320)에 있어서, NMOS 트랜지스터(321, 322)의 게이트에는 선택 신호가 입력된다. 이들 선택 신호가 HIGH가 되었을 때에, 복수의 메인 워드 디코더중에서 도면에 도시된 1개의 메인 워드 디코더(320)가 선택된다. 메인 1/ 4디코더(310) 및 메인 워드 디코더(320)가 선택되면, 각각의 디코더는 선택시에 LOW를 출력하므로, 서브 워드 디코더(340)의 워드선(WL)이 HIGH로 활성화된다.
WLBI 시험 모드의 경우, 즉, 엔트리부(100)로부터 출력되는 모드 플래그 신호(WLBIZA)가 HIGH인 경우에는, 메인 1/4 디코더(310)의 NMOS 트랜지스터(313) 및 메인 워드 디코더(320)의 NMOS 트랜지스터(323)가 도통된다. 결과적으로, 메인 1/4 디코더(310) 및 메인 워드 디코더(320)의 선택·비선택에 상관없이 워드선(WL)이 HIGH로 활성화된다. 즉, 모든 워드선이 활성화되게 된다.
비트선 클램프 전압 발생부(200)의 출력인 클램프 전압(VPR0, VPR1)은 각각 배선(410, 420)을 통해 센스 증폭부(400-0, 400-1)에 공급된다. 센스 증폭부(400-0)에서는, 비트선(BL, /BL)을 클램프(프리차지)하는 신호(brsx)가 HIGH가 되면, 트랜지스터(401, 402)가 도통되고, 클램프 전압(VPR0)이 비트선(BL, /BL)에 공급된다. 따라서 비트선(BL, /BL)이 클램프 전압(VPR0)으로 클램프된다. 마찬가지로 센스 증폭부(400-1)에서는, 비트선(BL, /BL)이 클램프 전압(VPR1)으로 클램프된다.
도 7에는 도시되어 있지 않지만, 실제로는 클램프 전압(VPR0)은 메모리 코어 회로에서 짝수 번째의 비트선 쌍에 접속되는 복수의 센스 증폭부(400-0)에 공급되고, 클램프 전압(VPR0)은 메모리 코어 회로에서 홀수 번째의 비트선 쌍에 접속되는 복수의 센스 증폭부(400-1)에 공급된다.
도 8은 클램프 전압을 센스 증폭부에 공급하는 배선(410, 420)의 레이아웃을 도시한 도면이다.
도 8에 도시된 바와 같이, 센스 증폭부(400-0)의 열과, 센스 증폭부(400-1)의 열은 교대로 배치되어 있다. 센스 증폭부(400-0)의 각각은 짝수 번째의 비트선에 접속되고, 센스 증폭부(400-1)는 홀수 번째의 비트선에 접속된다(여기서 어느 쪽이 짝수 번이고 어느 쪽이 홀수 번인지는 중요하지 않으며, 비트선 1개마다 접속되는 것이 중요하다).
클램프 전압(VPR0)을 공급하는 배선(410)은 센스 증폭부(400-0)에 접속되고, 클램프 전압(VPR1)을 공급하는 배선(410)은 센스 증폭부(400-1)에 접속된다.
따라서, 비트선(BL, /BL)은 짝수 번째가 클램프 전압(VPR0)으로 클램프되고, 홀수 번째가 클램프 전압(VPR1)으로 클램프된다. 즉, 공간적으로 교대로 클램프 전압(VPR0)과 클램프 전압(VPR1)으로 클램프된다.
WLBI 시험에 있어서는, 전술한 바와 같이, 클램프 전압(VPR0)과 클램프 전압(VPR1)의 조합을 설정할 수 있다. 즉, 클램프 전압(VPR0)과 클램프 전압(VPR1)의 양쪽이 LOW, VPR0이 HIGH이고 VPR1이 LOW 및 VPR0이 LOW이고 VPR1이 HIGH인 3가지로 설정된다. 한쪽이 HIGH이고 다른 쪽이 LOW로 설정한 경우에는, 비트선이 교대로 HIGH 및 LOW로 설정되게 되고, 인접하는 비트선간에서 스트레스를 가하여 비트선간에서의 정전 내압성을 시험할 수 있다. 또한 종래와 같이, 모든 비트선을 LOW로 설정하는 WLBI 시험을 행하는 것도 가능하다.
도 9는 스토리지간의 스트레스 인가를 설명하기 위한 도면이다.
비트선(BL1, BL2)은 인접하는 비트선을 나타내고, WLBI 시험에 있어서 각각 클램프 전압(VPR0, VPR1)으로 클램프된다. 워드선(WL1, WL2)은 시험중에는 전부 선택한 것이기 때문에, 셀 트랜지스터(T1, T2)는 모두 도통된다. 셀 트랜지스터(T1, T2)와 셀(C1, C2) 사이의 점이 스토리지 포인트(S1, S2)이다. 셀 트랜지스터(T1, T2)는 모두 도통되므로, 스토리지(S1)에는 클램프 전압(VPR0)이 인가되며, 스토리지(S2)에는 클램프 전압(VPR1)이 인가된다.
따라서, 인접하는 비트선에 대응하는 스토리지 포인트간에도 스트레스가 인가되게 되고, 비트선간 뿐만 아니라 스토리지 포인트간에서의 정전 내압 시험을 행 할 수 있다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되지 않고, 특허청구범위에 기재한 범위내에서 여러 가지 변형이 가능하다.
본 발명에 따른 반도체 기억 장치에 있어서는, 시험 모드중에 제1 클램프 전압을 제1 복수의 센스 증폭 회로에 공급하고 제2 클램프 전압을 제2 복수의 센스 증폭 회로에 공급하는 클램프 전압 생성 회로를 설치함으로써, 시험 동작중에는 홀수 번째의 비트선을 제1 클램프 전압으로 클램프하며 짝수 번째의 비트선을 제2 클램프 전압으로 클램프하는 것이 가능해진다. 따라서, 비트선간에 전압을 인가하여 스트레스를 가함으로써 비트선간의 정전 내압 능력을 테스트할 수 있다. 또한 워드선을 전부 선택함으로써 스토리지간의 정전 내압 능력을 테스트할 수 있다. 더욱이, 외부로부터 코드 신호를 입력하여 코드 신호의 내용에 따라 제1 및 제2 클램프 전압을 설정함으로써, 예컨대 모든 비트선을 LOW로 클램프하는 종래의 정전 내압 시험을 행하는 것도 가능하다.

Claims (10)

  1. 메모리 셀의 데이터를 전송하는 비트선과,
    홀수 번째의 비트선에 접속된 제1 복수의 센스 증폭 회로와,
    짝수 번째의 비트선에 접속된 제2 복수의 센스 증폭 회로와,
    시험 동작중에 제1 클램프 전압을 상기 제1 복수의 센스 증폭 회로에 공급하고 제2 클램프 전압을 상기 제2 복수의 센스 증폭 회로에 공급하는 클램프 전압 생성 회로를 포함하며, 시험 동작중에는 상기 홀수 번째의 비트선을 상기 제1 클램프 전압으로 클램프하고 상기 짝수 번째의 비트선을 상기 제2 클램프 전압으로 클램프하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 외부로부터의 코드 신호에 기초하여 시험 모드의 타입을 검출하는 모드 검출 수단을 추가로 포함하고, 상기 클램프 전압 생성 회로는 상기 모드 검출 수단이 검출한 시험 모드의 타입에 따라 상기 제1 및 제2 클램프 전압을 생성하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 복수의 센스 증폭 회로로 이루어진 열과, 상기 제2 복수의 센스 증폭 회로로 이루어진 열은 메모리 코어 회로내에서 교대로 배치되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 시험 동작중에 모든 워드선을 선택 상태로 하는 워드 디코더를 추가로 포함하고, 모든 워드선을 선택 상태로 함으로써 인접하는 2개의 스토리지 포인트의 한쪽에 상기 제1 클램프 전압을 인가하는 동시에 다른 쪽에 상기 제2 클램프 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 통상 동작중에는 로우 어드레스를 디코드하여 대응하는 워드선을 선택 상태로 하는 동시에 시험 모드를 지시하는 신호가 시험 모드를 지시하는 경우에는 모든 워드선을 선택 상태로 하는 워드 디코더를 추가로 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 클램프 전압 생성 회로는 통상 동작중에는 동일한 프리차지 전압을 상기 제1 복수의 센스 증폭 회로와 상기 제2 복수의 센스 증폭 회로에 공급하고, 시험 동작중에는 시험 모드에 따라 상기 제1 클램프 전압과 상기 제2 클램프 전압을 생성하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 클램프 전압 생성 회로는 시험 모드의 타입에 따라 상기 제1 클램프 전압과 상기 제2 클램프 전압을 다르게 한 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 복수의 센스 증폭 회로중의 임의의 1개의 센스 증폭 회로는 2 라인의 비트선에 접속되고, 1비트의 데이터에 대하여 상기 2 라인의 비트선의 각각에는 1개의 메모리 셀이 설치되며, 한쪽 메모리 셀이 상기 데이터를 유지하고 다른 쪽 메모리 셀이 상기 데이터의 반전 데이터를 유지하는 것을 특징으로 하는 반도체 기억 장치.
  9. 삭제
  10. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879243B1 (en) * 2002-02-14 2005-04-12 Penco Products, Inc. Electronically-controlled locker system
JP2004171742A (ja) * 2002-11-08 2004-06-17 Hitachi Ltd 半導体装置
JP2004164765A (ja) 2002-11-14 2004-06-10 Renesas Technology Corp 半導体記憶回路
KR100464937B1 (ko) * 2003-04-29 2005-01-06 주식회사 하이닉스반도체 반도체 메모리의 테스트 모드 플래그 신호 발생 장치
US6992939B2 (en) * 2004-01-26 2006-01-31 Micron Technology, Inc. Method and apparatus for identifying short circuits in an integrated circuit device
US7471588B2 (en) 2006-05-05 2008-12-30 Altera Corporation Dual port random-access-memory circuitry
US7602217B2 (en) * 2007-08-16 2009-10-13 Globalfoundries Inc. Level shifter circuit with pre-charge/pre-discharge
US8986283B2 (en) 2011-05-18 2015-03-24 Solo-Dex, Llc Continuous anesthesia nerve conduction apparatus, system and method thereof
CA2835354C (en) 2011-05-18 2020-08-25 Solodex Llc Continuous anesthesia nerve conduction apparatus, system and method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262928B1 (en) * 2000-09-13 2001-07-17 Silicon Access Networks, Inc. Parallel test circuit and method for wide input/output DRAM

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