KR100420427B1 - 테스트 시간의 단축이 가능한 반도체 기억 장치 - Google Patents

테스트 시간의 단축이 가능한 반도체 기억 장치 Download PDF

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Abstract

통상은 이퀄라이즈 전위를 출력하는 VBL 발생 회로(130)는 테스트 모드에서는 라이트 데이터에 대응하는 전위를 출력하고, 이퀄라이즈 회로(EQ)에 의해서 비트선으로 일괄해서 이 전위가 공급된다. 테스트 모드에 있어서 로우 디코더(10)는 프리 디코드 신호 RX0∼RX3을 활성화 상태로 고정시키고, 프리 디코드 신호 X0∼X3을 테스트 신호에 따라 제어하는 것에 의해 선택된 워드선을 일괄해서 활성화시킨다.
따라서, 메모리 셀의 축적 노드끼리의 단락을 검출할 수 있는 테스트 패턴 라이트를 신속하게 실행할 수 있다.

Description

테스트 시간의 단축이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE ENABLING REDUCTION OF TEST TIME PERIOD}
본 발명은 반도체 기억 장치에 관한 것으로서, 더욱 특정적으로는 다이나믹랜덤 액세스 메모리(DRAM) 등의 메모리 셀 간의 접촉 불량을 단시간에 검사하는 것이 가능한 반도체 기억 장치에 관한 것이다.
도 18은 종래의 반도체 기억 장치(502)의 개략 구성을 도시한 블록도이다.
도 18을 참조하면, 반도체 기억 장치(502)는 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(14)와, 어드레스 신호 A0∼A12를 수신하여 내부 행어드레스 X, 내부 열어드레스 Y를 출력하는 어드레스 버퍼(5)와, 제어 신호 /OE, /RAS, /CAS, /WE를 포착하여 내부 제어 신호 INTZRAS, INTZCAS, INTZWE를 출력하는 제어 신호 입력 버퍼(6)를 포함한다.
메모리 셀 어레이(14)는 행렬 형상으로 배치된 메모리 셀 MC, 메모리 셀 MC의 행에 대응하여 마련되는 복수의 워드선 WL, 메모리 셀 MC의 열에 대응하여 마련되는 비트선쌍 BLP를 포함한다. 도 18에서는 각 1개의 메모리 셀 MC, 워드선 WL 및 비트선쌍 BLP가 대표적으로 도시된다.
반도체 기억 장치(502)는 어드레스 버퍼(5)로부터 내부 어드레스 신호를 수신하고 또한 제어 신호 입력 버퍼(6)로부터 내부 제어 신호 INTZRAS, INTZCAS, INTZWE를 받아 각 블록으로 제어 신호를 출력하는 제어 회로(8)를 더 포함한다.
제어 회로(8)는 내부 제어 신호 INTZRAS, INTZCAS, INTZWE를 수신하여 센스 앰프를 활성화시키는 신호 SO이나 센스 앰프대(帶)의 이퀄라이즈 회로를 활성화시키는 이퀄라이즈 신호 BLEQ를 출력하는 회로를 포함하고 있다.
반도체 기억 장치(502)는 어드레스 버퍼(5)로부터 인가된 행어드레스 신호 X를 디코딩하는 로우 디코더(510)를 더 포함한다. 로우 디코더(510)는 메모리 셀 어레이(14) 내부의 어드레스 지정된 행(워드선)을 선택 상태로 구동하기 위한 워드 드라이버를 포함한다.
반도체 기억 장치(502)는 어드레스 버퍼(5)로부터 인가된 내부 열어드레스 Y를 디코드하여 열 선택 신호를 발생하는 컬럼 디코더(12)와 메모리 셀 어레이(14)의 선택 행에 접속되는 메모리 셀 MC의 데이터의 검지 및 증폭을 실행하는 센스 앰프가 복수 배치되는 센스 앰프대(516)를 더 포함한다.
반도체 기억 장치(502)는 외부로부터 라이트 데이터를 받아 내부 라이트 데이터를 생성하는 입력 버퍼(22)와, 입력 버퍼(22)로부터의 내부 라이트 데이터를 증폭하여 선택 메모리 셀로 전달하는 라이트 드라이버와, 선택 메모리 셀로부터 리드된 데이터를 증폭하는 프리 앰프와, 이 프리 앰프로부터의 데이터를 다시 버퍼 처리하여 외부로 출력하는 출력 버퍼(20)를 더 포함한다.
도 18에서는 프리 앰프와 라이트 드라이버는 1개의 블록으로 하여 블록(18)으로서 도시된다.
도 19는 도 18에 있어서의 로우 디코더(510)의 구성을 도시한 회로도이다.
도 19를 참조하면, 로우 디코더(510)는 행 어드레스 중 하위 2비트를 프리 디코딩하는 프리 디코더(532)와, 행 어드레스중 하위 2비트를 제외한 나머지를 디코딩하는 프리 디코더(536)와, 프리 디코더(532), (536)의 출력에 따라 워드선을 선택하는 메인 디코더(38)를 포함한다.
프리 디코더(532)는 로우 어드레스의 하위 2비트에 대응하는 신호 RA0, RA1과 신호 RA0, RA1에 대해 각각 상보인 신호 ZRA0, ZRA1을 수신한다. 프리 디코더(536)는 하위 2비트를 제외한 로우 어드레스에 대응하는 신호 RA2∼RA12와 신호 RA2∼RA12에 대해 각각 상보인 신호 ZRA2∼ZRA12를 수신한다.
프리 디코더(532)는 신호 ZRA0, ZRA1을 수신하는 NAND 회로(540)와, NAND 회로(540)의 출력을 수신하여 반전시켜 프리 디코드 신호 X0을 출력하는 인버터(542)와, 신호 RA0, ZRA1을 수신하는 NAND 회로(544)와, NAND 회로(544)의 출력을 수신하여 반전시켜 프리 디코드 신호 X1을 출력하는 인버터(546)를 포함한다.
프리 디코더(532)는 신호 ZRA0, RA1을 수신하는 NAND 회로(548)와, NAND 회로(548)의 출력을 수신하여 반전시켜 프리 디코드 신호 X2를 출력하는 인버터(550)와, 신호 RA0, RA1을 수신하는 NAND 회로(552)와, NAND 회로(552)의 출력을 수신하여 반전시켜 프리 디코드 신호 X3을 출력하는 인버터(554)를 더 포함한다.
프리 디코더(536)는 프리 디코드 신호 RX0, RX1, …, RX2047을 각각 출력하는 프리 디코드 회로(556), (558), …, (560)를 포함한다.
프리 디코드 회로(556)는 신호 ZRA2∼ZRA12를 수신하는 NAND 회로(562)와, NAND 회로(562)의 출력을 수신하여 반전시켜 프리 디코드 신호 RX0을 출력하는 인버터(564)를 포함한다.
프리 디코드 회로(558)는 신호 RA2 및 신호 ZRA3∼ZRA12를 수신하는 NAND 회로(566)와, NAND 회로(566)의 출력을 수신하여 반전시켜 프리 디코드 신호 RX1을 출력하는 인버터(568)를 포함한다.
프리 디코드 회로(560)는 신호 RA2∼RA12를 수신하는 NAND 회로(570)와, NAND 회로(570)의 출력을 수신하여 반전시켜 프리 디코드 신호 RX2047을 출력하는 인버터(572)를 포함한다.
메인 디코더(38)는 프리 디코드 신호 RX0, RX1,…, RX2047에 따라 각각 대응하는 워드선을 활성화시키는 디코드 회로(72), (74), …, (76)를 포함한다.
디코드 회로(72)는 프리 디코드 신호 RX0, X0을 수신하는 NAND 회로(78), NAND 회로(78)의 출력을 받아 반전시키는 인버터(80), 프리 디코드 신호 RX0, X1을 수신하는 NAND 회로(82), NAND 회로(82)의 출력을 수신하여 반전시키는 인버터(84)와, 프리 디코드 신호 RX0, X2를 수신하는 NAND 회로(86)와, NAND 회로(86)의 출력을 수신하여 반전시키는 인버터(88)와, 프리 디코드 신호 RX0, X3을 수신하는 NAND 회로(90)와, NAND 회로(90)의 출력을 수신하여 반전시키는 인버터(92)를 포함한다.인버터(80), (84), (88) 및 인버터(92)는 워드선 WL0, WL1, WL2 및 WL3을 각각 구동하기 위한 워드 드라이버로서 동작한다.
디코드 회로(74)는 디코드 회로(72)의 구성에 있어서 프리 디코드 신호 RX0 대신에 RX1을 수신하여 워드선 WL0∼WL3 대신에 워드선 WL4∼WL7을 각각 활성화시키는 점이 다르지만, 회로 구성은 디코드 회로(72)와 마찬가지이고 설명은 반복하지 않는다.
디코드 회로(76)는 디코드 회로(72)의 구성에 있어서 프리 디코드 신호 RX0 대신에 RX2047을 수신하여 워드선 WL0∼WL3 대신에 워드선 WLn-3∼WLn을 각각 활성화시키는 점이 다르지만, 회로 구성은 디코드 회로(72)와 마찬가지이고 설명은 반복하지 않는다.
로우 디코더(510)는 최종적으로는 4×2048 즉 8192개의 워드선을 선택할 수 있다.
도 20은 도 18에 도시한 메모리 셀 어레이(14)의 메모리 셀 배치의 상태를 부분적으로 도시한 도면이다.
또한, 로우 디코더의 일부와 컬럼 디코더 및 센스 앰프, 비트선 이퀄라이즈 회로가 참고를 위해 도 20에 기재되어 있다.
도 20을 참조하면, 소위 하프 피치 구성으로 메모리 셀이 배치되어 있다. 하프 피치 구성에서는 1개의 셀은 8개의 인접 셀로 둘러싸여 있다. 메모리 셀의 불량 원인의 하나로 인접 셀간의 단락(short)에 의한 축적 노드- 축적 노드(SN-SN)간 단락이 있다. 이 불량의 검출력이 높은 테스트 패턴으로서 서라운딩패턴(surrounding pattern)이 있다.
서라운딩 패턴은 도 20에 도시하는 바와 같이, 단락이 발생하고 있는지 검사하는 대상의 메모리 셀(이후, 주목 셀이라고 칭한다)에 대해서 그것을 둘러싸고 인접하는 8개의 셀(이후, 인접 셀이라고 칭한다)의 라이트 데이터가 역극성으로 되어 있는 테스트 패턴이다.
도 20에 도시한 것은 주목 셀에 "H" 데이터, 인접 셀 8개에 "L" 데이터를 라이트하는 패턴이다. 물론, 라이트할 데이터의 극성을 반전시키는 경우도 있다. 하프피치 구성의 메모리 셀 어레이에 서라운딩 패턴을 라이트하기 위해서는 매 4번째 워드선의 컬럼 내의 모든 셀에 대해서 역극성의 데이터를 라이트하면 좋다.
도 20에 대응하여 설명하면, 프리 디코드 신호 X3="H"인 경우에 메모리 셀에 "H" 데이터를 라이트하고, 프리 디코드 신호 X0, X1, X2="H"인 경우에 메모리 셀에 "L" 데이터를 라이트하면 좋다.
주목 셀을 변경하는 경우에는, "H" 데이터를 라이트하는 경우에 활성화시키는 프리 디코드 신호를 프리 디코드 신호 X3으로부터 프리 디코드 신호 X0, X1, X2 중의 어느 한개로 바꾸어 라이트를 실행하면 좋다.
서라운딩 패턴을 이용하면, SN-SN간 단락이 있는 경우 특히 복수의 인접하는 메모리 셀의 축적 노드와 단락이 있는 경우에는 불량을 검출할 수 있다. 테스트 시에는 우선 서라운딩 패턴을 통상의 라이트 기능으로 메모리 셀의 전체 비트에 대해서 라이트를 실행한다. 그리고, 그 후 주목 셀에 대해서는 라이트를 실행하지 않고 주목 셀을 둘러싸고 있는 8개의 인접 셀에 데이터의 리스토어(restore)를 반복하여 실행한다.
리스토어에 대해서 더욱 구체적으로 설명한다. 예를 들면, 도 20과 같이 프리 디코드 신호 X3에 의해서 선택되는 워드선이 주목 셀인 경우에는 주목 셀의 데이터를 "H" 데이터로 하는 서라운딩 패턴을 한번 라이트한다.
그 후, 프리 디코드 신호 X0∼X2에 대응하는 워드선 즉 워드선 WL0, WL1, WL2, WL4, WL5, WL6, …을 순서대로 활성화시켜 "L" 데이터를 메모리 셀에 라이트하는 것을 반복한다.
만일, SN-SN간 단락이 있으면, 주목 셀의 전위가 인접 셀의 전위 쪽으로 접근한다. 물론, 단락이 발생하고 있는 인접 셀 측의 전위도 주목 셀의 전위에 접근한다.
그러나, 인접 셀에는 리스토어가 실행되기 때문에, 인접 셀의 전위는 일단은 중간 전위로 되더라도 다시 "L" 데이터에 상당하는 전위로 설정된다. 그리고, 주목 셀의 전위는 또 "H" 데이터에 대응하는 전위측으로부터 "L" 데이터에 대응하는 전위측으로 강하된다. 따라서, 주목 셀의 전위가 결국에는 역극성으로 반전되므로, 리드를 실행하면 불량을 검출할 수 있다.
그러나, 서라운딩 패턴에 의한 SN-SN간 단락의 검출을 메모리 셀 어레이의 전면의 메모리 셀에 대해서 실행하는 경우에는 주목 셀을 4가지로 선택하여 실행할 필요가 있다. 즉, 역극성 데이터를 라이트하기 위해서 활성화시키는 워드선의 패턴이 4패턴 있기 때문에, 이 라이트를 통상의 라이트 기능에 의해 실행하면 테스트 시간이 오래 걸려 버리는 경향이 있었다. 즉, 필요한 서라운딩 패턴을 라이트하기 위해서, 워드선을 순차 선택하는 것을 4회 반복하는 동작이 필요했다. 데이터의 극성을 반전시키는 것도 고려하면 라이트 시간도 배로 된다.
본 발명의 목적은 메모리 셀 어레이 전면에 걸쳐 테스트 패턴의 라이트를 용이하게 단시간에 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치(2)의 개략 구성을 도시한 블록도,
도 2는 도 1에 있어서의 테스트 모드 제어 회로(24)의 구성을 도시한 블록도,
도 3은 도 2에 있어서의 테스트 모드 디코드 회로(30)의 동작을 설명하기 위한 도면,
도 4는 도 2에 있어서의 테스트 디코드 활성화 회로(28)의 동작을 설명하기 위한 동작 파형도,
도 5는 도 1에 있어서의 로우 디코더(10)의 구성을 도시한 회로도,
도 6은 도 1에 있어서의 메모리 셀 어레이(14)의 일부의 구성을 도시한 배치도,
도 7은 도 6의 A-A에 있어서의 단면도,
도 8은 도 6의 배치에 대응하는 회로를 설명하기 위한 회로도,
도 9는 도 8에 있어서의 테스트 회로(122)의 구성을 도시한 회로도,
도 10은 도 9에 도시한 테스트 회로(122)의 동작을 설명하기 위한 도면,
도 11은 실시예 1의 반도체 기억 장치에 있어서 패턴 라이트를 실행하는 설명을 하기 위한 동작 파형도,
도 12는 도 11에 있어서의 시각 t2∼t3의 상태를 설명하기 위한 도면,
도 13은 다른 효과를 설명하기 위한 도면,
도 14는 실시예 2에서 이용되는 테스트 모드 제어 회로(224)의 구성을 도시한 회로도,
도 15는 도 14에 있어서의 테스트 모드 디코드 회로(230)의 동작을 설명하기 위한 도면,
도 16은 실시예 2에서 이용되는 VBL 발생 회로(330)의 구성을 도시한 회로도,
도 17은 쿼터 피치 구성의 메모리 셀의 배치를 설명하기 위한 도면,
도 18은 종래의 반도체 기억 장치(502)의 개략 구성을 도시한 블록도,
도 19는 도 18에 있어서의 로우 디코더(510)의 구성을 도시한 회로도,
도 20은 도 18에 도시한 메모리 셀 어레이(14)의 메모리 셀 배치의 상태를 부분적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기억 장치 5 : 어드레스 버퍼
6 : 제어 신호 입력 버퍼 8 : 제어 회로
10 : 로우 디코더 12 : 컬럼 디코더
14 : 메모리 셀 어레이 16 : 센스 앰프대(帶)
18 : 블록 20 : 출력 버퍼
22 : 입력 버퍼 24, 224 : 테스트 모드 제어 회로
26 : 고전위 검출 회로 28 : 테스트 디코더 활성화 회로
30, 230 : 테스트 모드 디코더
본 발명은 요약하면, 통상 동작 모드와 테스트 모드를 갖는 반도체 기억장치로서, 메모리 어레이, 복수의 비트선, 복수의 워드선, 행 디코드 회로를 구비한다.
메모리 어레이는 행렬 형상으로 배치된 복수의 메모리셀을 포함한다. 복수의 비트선은 열방향을 따라 배치되고, 복수의 메모리셀에 대해서 데이터의 라이트나 리드를 실행한다. 복수의 워드선은 행방향을 따라 배치되고, 복수의 메모리셀 중의 특정 메모리셀을 선택한다.
복수의 워드선은 제 1∼제 4 워드선 그룹으로 분할된다. m을 음이 아닌 정수(nonnegative integer)라고 하면, 제 1 워드선 그룹은 복수의 워드선 중 제 1 워드선을 1번째로서 세어 4m+1번째에 해당하는 워드선을 포함한다. 제 2 워드선 그룹은 제 1 워드선을 1번째로서 세어 4m+2번째에 해당하는 워드선을 포함한다. 제 3 워드선 그룹은 제 1 워드선을 1번째로서 세어 4m+3번째에 해당하는 워드선을 포함한다. 제 4 워드선 그룹은 제 1 워드선을 1번째로서 세어 4m+4번째에 해당하는워드선을 포함한다.
행 디코드 회로는 테스트 모드 시에는 어드레스 신호에 따라 제 1∼제 4 워드선 그룹을 활성화 단위로 해서 복수의 워드선을 활성화시킨다.
따라서, 본 발명의 주요 이점은 메모리 셀 어레이에 테스트 패턴을 단시간에 라이트할 수 있으므로, 테스트 시간의 단축이 도모되어 생산 효율이 향상되는 것이다.
(바람직한 실시예의 설명)
이하에 있어서 본 발명의 실시예에 대해서 도면을 참조하여 자세히 설명한다. 또한, 도면중 동일 부호는 동일 또는 상당 부분을 나타낸다.
(실시예 1)
도 1은 본 발명의 실시예 1의 반도체 기억 장치(2)의 개략 구성을 도시한 블록도이다.
도 1을 참조하면, 반도체 기억 장치(2)는 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(14)와, 어드레스 신호 A0∼A12를 수신하여 내부 행어드레스 X, 내부 열어드레스 Y를 출력하는 어드레스 버퍼(5)와, 제어 신호 /OE, /RAS, /CAS, /WE를 포착하여 내부 제어 신호 INTZRAS, INTZCAS, INTZWE를 출력하는 제어 신호 입력 버퍼(6)를 포함한다.
메모리 셀 어레이(14)는 행렬 형상으로 배치된 메모리 셀 MC와, 메모리 셀MC의 행에 대응하여 마련되는 복수의 워드선 WL과, 메모리 셀 MC의 열에 대응하여 마련되는 비트선쌍 BLP를 포함한다. 도 1에서는 각 1개의 메모리 셀 MC, 워드선 WL 및 비트선쌍 BLP가 대표적으로 도시된다.
반도체 기억 장치(2)는 어드레스 버퍼(5)로부터 내부 어드레스 신호를 수신하고 또한 제어 신호 입력 버퍼(6)로부터 내부 제어 신호 INTZRAS, INTZCAS, INTZWE를 수신하여 각 블록으로 제어 신호를 출력하는 제어 회로(8)를 더 포함한다.
제어 회로(8)는 내부 제어 신호 INTZRAS, INTZCAS, INTZWE를 수신하여 센스 앰프를 활성화시키는 신호 SO이나 센스 앰프대의 이퀄라이즈 회로를 활성화시키는 이퀄라이즈 신호 BLEQ를 출력하는 회로를 포함하고 있다.
반도체 기억 장치(2)는 어드레스 버퍼(5)로부터 인가된 행 어드레스 신호 X를 디코딩하는 로우 디코더(10)를 더 포함한다. 로우 디코더(10)는 메모리 셀 어레이(14)의 내부의 어드레스 지정된 행(워드선)을 선택 상태로 구동하기 위한 워드 드라이버를 포함한다.
반도체 기억 장치(2)는 어드레스 버퍼(5)로부터 인가된 내부 열 어드레스 Y를 디코드하여 열 선택 신호를 발생하는 컬럼 디코더(12)와, 메모리 셀 어레이(14)의 선택 행에 접속되는 메모리 셀 MC의 데이터를 검지 및 증폭하는 센스 앰프가 복수 배치되는 센스 앰프대(16)를 더 포함한다.
반도체 기억 장치(2)는 외부로부터 라이트 데이터를 수신하여 내부 라이트 데이터를 생성하는 입력 버퍼(22)와, 입력 버퍼(22)로부터의 내부 라이트 데이터를증폭하여 선택 메모리 셀로 전달하는 라이트 드라이버와, 선택 메모리 셀로부터 리드된 데이터를 증폭하는 프리 앰프와, 이 프리 앰프로부터의 데이터를 다시 버퍼 처리하여 외부로 출력하는 출력 버퍼(20)를 더 포함한다.
도 1에서는 프리 앰프와 라이트 드라이버는 1개의 블록으로 하여 블록(18)으로서 도시된다.
반도체 기억 장치(2)는 어드레스 버퍼(5)로부터 내부 어드레스 신호 INTA0∼INTA12를 수신하고, 제어 신호 입력 버퍼(6)로부터 INTZRAS, INTZCAS, INTZWE를 수신하여 테스트 신호 ZTMX0∼ZTMX3, VBLL, VBLH를 출력하는 테스트 모드 제어 회로(24)를 더 포함한다.
도 2는 도 1에 있어서의 테스트 모드 제어 회로(24)의 구성을 도시한 블록도이다.
도 2를 참조하면, 테스트 모드 제어 회로(24)는 내부 어드레스 신호 INTA0이 전원 전위 Vcc보다 더욱 고전위로 되었을 때에 검출 신호 OVVCC를 활성화시키는 고 전위 검출 회로(26)와, 검출 신호 OVVCC가 활성화되어 있는 동안에 제어 신호 INTZRAS, INTZCAS, INTZWE가 소정의 변화를 한 경우에 테스트 모드를 검출하여 신호 TEST를 활성화시키는 테스트 디코드 활성화 회로(28)와, 신호 TEST의 활성화 시에 내부 어드레스 신호 INTA1∼INTA12에 따라 테스트 신호 ZTMX0∼ZTMX3, VBLH, VBLL을 출력하는 테스트 모드 디코드 회로(30)를 포함한다.
도 3은 도 2에 있어서의 테스트 모드 디코드 회로(30)의 동작을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 테스트 모드 디코드 회로(30)는 테스트 신호 TEST가 "L" 레벨인 통상 동작 시에 있어서는 테스트 신호 ZMTX0∼ZMTX3을 "H"레벨로 고정시킨다. 이 때, 테스트 모드 디코드 회로(30)는 테스트 신호 VBLH, VBLL을 모두 "L" 레벨로 고정시킨다.
한편, 테스트 신호 TEST가 "H" 레벨로 활성화되는 테스트 동작 시에 있어서, 메모리 셀에 "H" 데이터를 라이트할 때에 테스트 모드 디코드 회로(30)는 테스트 신호 VBLH를 "H"로 설정하고, 테스트 신호 VBLL을 "L" 레벨로 설정한다. 그리고, 테스트 신호 ZMTX0∼ZMTX3은 외부로부터 어드레스 신호를 제어하는 것에 의해 각각 "H" 레벨로도 "L" 레벨로도 설정할 수 있다.
또, 테스트 동작 시에 있어서 메모리 셀에 "L" 데이터를 라이트하는 경우에 테스트 모드 디코드 회로(30)는 테스트 신호 VBLH를 "L" 레벨로 설정하고, 테스트 신호 VBLL을 "H" 레벨로 설정한다. 그리고, 테스트 신호 ZMTX0∼ZMTX3은 외부로부터 어드레스 신호를 제어하는 것에 의해 각각 "H" 레벨로도 "L" 레벨로도 설정할 수 있다.
예를 들면, 내부 어드레스 신호 INTA1∼INTA12 중 1비트를 "H" 데이터를 라이트할지 또는 "L" 데이터를 라이트할지의 선택에 이용하고, 다른 비트 중 4비트를 각각 테스트 신호 ZMTX0∼ZMTX3을 선택하기 위해서 이용함으로써 테스트 모드 디코드 회로(30)는 실현될 수 있다.
도 4는 도 2에 있어서의 테스트 디코드 활성화 회로(28)의 동작을 설명하기 위한 동작 파형도이다.
우선, 외부로부터 인가되는 어드레스 신호 A0에 통상의 전원 전위 Vcc보다 높은 전위 SUPERVcc가 인가되면, 고전위 검출 회로(26)가 검출 신호 OVVCC를 활성화시킨다. 그 후, 제어 신호 /CAS, /WE를 하강시킨 후에 제어 신호 /RAS를 하강시키는 소위 "CAS 비포 RAS"가 입력이 되면 시각 t1에 있어서 테스트 디코드 활성화 회로(28)가 테스트 신호를 "L" 레벨에서 "H" 레벨로 상승시킨다. 이와 같이 해서, 테스트 모드로 돌입한다.
도 5는 도 1에 있어서의 로우 디코더(10)의 구성을 도시한 회로도이다.
도 5를 참조하면, 로우 디코더(10)는 테스트 신호 ZMTX0∼ZMTX3을 수신하는 AND 회로(34)와, 어드레스 신호 중 하위 2비트를 프리 디코딩하는 프리 디코더(32)와, 어드레스 신호 중 하위 2비트를 제외한 부분을 프리 디코딩하는 프리 디코더(36)와, 프리 디코더(32), (36)의 출력에 따라 워드선을 선택하는 메인 디코더(38)를 포함한다.
프리 디코더(32)는 신호 ZRA0, ZRA1을 수신하는 NAND 회로(40)와, NAND 회로(40)의 출력 및 테스트 신호 ZMTX0을 수신하여 프리 디코드 신호 X0을 출력하는 NAND 회로(42)와, 신호 RA0, ZRA1을 수신하는 NAND 회로(44)와, NAND 회로(44)의 출력과 테스트 신호 ZMTX1을 수신하여 프리 디코드 신호 X1을 출력하는 NAND 회로(46)를 포함한다.
프리 디코더(32)는 신호 ZRA0, RA1을 수신하는 NAND 회로(48)와, NAND 회로(48)의 출력과 테스트 신호 ZMTX2를 수신하여 프리 디코드 신호 X2를 출력하는 NAND 회로(50)와, 신호 RA0, RA1을 수신하는 NAND 회로(52)와, NAND 회로(52)의 출력과 테스트 신호 ZMTX3을 수신하여 프리 디코드 신호 X3을 출력하는 NAND 회로(54)를 더 포함한다.
프리 디코더(36)는 프리 디코드 신호 RX0, RX1,…, RX2047을 각각 출력하는 디코드 회로(56), (58), …, (60)를 포함한다.
디코드 회로(56)는 신호 ZRA2∼ZRA12를 수신하는 NAND 회로(62)와, NAND 회로(62)의 출력 및 AND 회로(34)의 출력을 수신하여 프리 디코드 신호 RX0을 출력하는 NAND 회로(64)를 포함한다.
디코드 회로(58)는 신호 RA2 및 신호 ZRA3∼ZRA12를 수신하는 NAND 회로(66) 및 NAND 회로(66)의 출력과 AND 회로(34)의 출력을 수신하여 프리 디코드 신호 RX1을 출력하는 NAND 회로(68)를 포함한다.
디코드 회로(60)는 신호 RA2∼RA12를 수신하는 NAND 회로(70) 및 NAND 회로(70)의 출력과 AND 회로(34)의 출력을 수신하여 프리 디코드 신호 RX2047을 출력하는 NAND 회로(71)를 포함한다.
메인 디코더(38)는 프리 디코드 신호 RX0, RX1,…, RX2047에 따라 각각 대응하는 워드선을 활성화시키는 디코드 회로(72), (74), …, (76)를 포함한다.
디코드 회로(72)는 프리 디코드 신호 RX0, X0을 수신하는 NAND 회로(78)와, NAND 회로(78)의 출력을 수신하여 반전시키는 인버터(80)와, 프리 디코드 신호 RX0, X1을 수신하는 NAND 회로(82)와, NAND 회로(82)의 출력을 수신하여 반전시키는 인버터(84)와, 프리 디코드 신호 RX0, X2를 수신하는 NAND 회로(86)와, NAND 회로(86)의 출력을 수신하여 반전시키는 인버터(88)와, 프리 디코드 신호 RX0, X3을수신하는 NAND 회로(90)와, NAND 회로(90)의 출력을 수신하여 반전시키는 인버터(92)를 포함한다. 인버터(80), (84), (88) 및 인버터(92)는 워드선 WL0, WL1, WL2 및 WL3을 각각 구동하기 위한 워드 드라이버로서 동작한다.
디코드 회로(74)는 디코드 회로(72)의 구성에 있어서 프리 디코드 신호 RX0 대신에 RX1을 수신하여 워드선 WL0∼WL3 대신에 워드선 WL4∼WL7을 각각 활성화시키는 점이 다르지만, 회로 구성은 디코드 회로(72)와 마찬가지이고 설명은 반복하지 않는다.
디코드 회로(76)는 디코드 회로(72)의 구성에 있어서 프리 디코드 신호 RX0 대신에 RX2047을 수신하여 워드선 WL0∼WL3 대신에 워드선 WLn-3∼WLn을 각각 활성화시키는 점이 다르지만, 회로구성은 디코드 회로(72)와 마찬가지이고 설명은 반복하지 않는다.
로우 디코더(10)는 최종적으로는 4×2048 즉 8192개의 워드선을 선택할 수 있다.
도 6은 도 1에 있어서의 메모리 셀 어레이(14)의 일부의 구성을 도시한 배치도이다.
또한, 설명을 위해서 로우 디코더의 일부인 메인 디코더(38)와 컬럼 디코더(12)와 센스 앰프대(16)의 일부가 참고로 기재되어 있다.
도 6에는 비트선 BL0∼BL2, /BL0∼/BL2 및 워드선 WL0∼WL7에 대응하는 부분이 도시된다. 비트선 BL0, /BL0는 비트선쌍으로서 센스 앰프대(16) 중 센스 앰프 SA, 이퀄라이즈 회로 EQ에 접속되어 있다.
마찬가지로, 비트선 BL1, /BL1는 비트선쌍을 형성하고, 비트선 BL2, /BL2는 비트선쌍을 형성하고 있다. 센스 앰프대의 센스 앰프 SA는 신호 SO1에 따라 활성화되고, 이퀄라이즈 회로 EQ는 신호 BLEQ1에 따라 활성화된다. 비트선과 직교해서 워드선 WLO∼WL7이 배치되어 있다. 비트선과 워드선의 교차 부분에 대응하여 메모리 셀이 배치되어 있다.
이러한 메모리 셀의 배치는 "하프 피치 셀 배치"라고 불린다. 이 특징을 설명하면, 비트선 BL0에 대응하는 메모리 셀열에는 비트선 BL0과 프리 디코드 신호 X 3에 의해 활성화되는 워드선 WL3, WL7, …의 교점에 대응하는 메모리 셀 그룹 및 비트선 BL0과 프리 디코드 신호 X0에 의해 활성화되는 워드선 WL0, WL4, …의 교점에 대응하는 메모리 셀 그룹이 배치된다.
이 메모리 셀열에 있어서 각 메모리 셀은 인접하는 메모리 셀과 쌍을 이루고, 비트선 BL0에 접속하기 위한 비트선 컨택트 CW를 공유하고 있다.
비트선 BL0에 인접하는 비트선 /BL0에 대응하는 메모리 셀열에는 비트선 /BLO와 프리 디코드 신호 X1에 의해 활성화되는 워드선 WL1, WL5,…의 교점에 대응하는 메모리 셀 및 비트선 /BL0와 프리 디코드 신호 X2에 의해 활성화되는 워드선 WL2, WL6, …의 교점에 대응하는 메모리 셀이 배치된다.
이 메모리 셀열에 있어서 각 메모리 셀은 인접하는 메모리 셀과 쌍을 이루고, 비트선 /BL0에 접속하기 위한 비트선 컨택트 CW를 공유하고 있다.
이러한 패턴이 워드선을 따르는 행방향으로 반복 배치된다. 비트선을 따른 각 메모리 셀열에 있어서 도 6에서는 비트선에 마련되어 있는 비트선 컨택트 CW의배치 간격이 기본 레이아웃 단위의 기본 배치 피치를 나타내고 있다. 메모리 셀 열은 기본 레이아웃 단위의 배치가 인접하는 메모리 셀열에 비해 어긋나 있다. 이 어긋남이 기본 배치 피치의 절반이다.
또, 메모리 셀의 접속에 대해서 설명한다. 예를 들면, 메모리 셀 MC0은 워드선 WL3과 비트선 BL0의 교점에 대응하여 배치되고, 워드선 WL3이 활성화되면 메모리 셀 MC0중의 캐패시터는 비트선 BL0에 접속된다.
메모리 셀 MC1은 워드선 WL4와 비트선 BL0의 교점에 대응하여 배치되고, 워드선 WL4가 활성화되면 메모리 셀 MC1 중의 캐패시터는 비트선 BL0에 접속된다.
메모리 셀 MC2는 워드선 WL3과 비트선 BL1의 교점에 대응하여 배치되고, 워드선 WL3이 활성화되면 메모리 셀 MC2중의 캐패시터는 비트선 BL1에 접속된다.
메모리 셀 MC3은 워드선 WL4와 비트선 BL1의 교점에 대응하여 배치되고, 워드선 WL4가 활성화되면 메모리 셀 MC3중의 캐패시터는 비트선 BL1에 접속된다.
메모리 셀 MC4는 워드선 WL5와 비트선 /BL0의 교점에 대응하여 배치되고, 워드선 WL5가 활성화되면 메모리 셀 MC4중의 캐패시터는 비트선 /BL0에 접속된다.
메모리 셀 MC5는 워드선 WL6과 비트선 /BL0의 교점에 대응하여 배치되고, 워드선 WL6이 활성화되면 메모리 셀 MC5중의 캐패시터는 비트선 /BL0에 접속된다.
메모리 셀 MC6은 워드선 WL5와 비트선 /BL1의 교점에 대응하여 배치되고, 워드선 WL5가 활성화되면 메모리 셀 MC6중의 캐패시터는 비트선 /BL1에 접속된다.
메모리 셀 MC7은 워드선 WL6과 비트선 /BL1의 교점에 대응하여 배치되고, 워드선 WL6이 활성화되면 메모리 셀 MC1중의 캐패시터는 비트선 /BL1에 접속된다.
도 7은 도 6의 A-A에 있어서의 단면도이다.
도 7을 참조하면, P기판(102)의 표면 부분에 N형의 불순물 영역(110)이 형성되고, 소자 분리막(108)에 의해서 불순물 영역끼리는 분리되어 있다. 불순물 영역(11O)과 불순물 영역(110) 사이의 영역의 상부에는 워드선 WL1 및 WL2가 형성되어 있고, 워드선 WL1, WL2에 대응하여 전송 게이트(104), (106)가 형성된다. 이 전송 게이트는 도 7에서는 N채널 MOS 트랜지스터이다. 또, A-A 단면에 있어서는 WL3은 소자 분리막(108)의 상부에 형성되어 있다. 워드선 WL1, WL2 사이의 불순물 영역(110)은 비트선 /BL2와 비트선 컨택트(114)에 의해서 접속되어 있다.
축적 노드에 상당하는 전극(116)이 형성되고, 전극(116)은 축적 노드 컨택트(112)에 의해서 불순물 영역(110)에 접속되어 있다. 전극(116)의 상부에는 용량 절연막(118)이 형성되고, 그리고 용량 절연막의 상부에 또 셀 플레이트 전극막(120)이 형성된다.
도 6에 있어서 컨택트창 CW는 도 7의 비트선 컨택트(114)에 대응한다. 또, 도 6의 캐패시터 CAP는 전극(116)과 셀 플레이트 전극막(120)에 의해서 형성되는 캐패시터에 대응한다.
도 8은 도 6의 배치에 대응하는 회로를 설명하기 위한 회로도이다.
도 8을 참조하면, 메모리 셀 어레이(14)는 로우 디코더(10)에 의해서 선택되는 워드선 WL4m∼WL4m+3 및 비트선쌍 BLP0, BLP1에 접속되어 있다. 비트선쌍 BLP0은 비트선 BL0, /BL0를 포함한다. 비트선쌍 BLP1은 비트선 BL1, /BL1을 포함한다.
메모리 셀 MC0, MC2는 워드선 WL4m+3에 의해서 선택되어 각각 비트선 BL0,BL1에 접속된다. 메모리 셀 MC1, MC3은 워드선 WL4m에 의해서 선택되어 각각 비트선 BL0, BL1에 접속된다. 메모리 셀 MC4, MC6은 워드선 WL4m+1에 의해서 선택되어 각각 비트선 /BL0, /BL1에 접속된다. 메모리 셀 MC5, MC7은 워드선 WL4m+2에 의해서 선택되어 각각 비트선 /BL0, /BL1에 접속된다.
각 메모리 셀은 한쪽 단부가 셀 플레이트 CP에 접속되는 캐패시터 및 그 캐패시터의 다른쪽 단부와 대응하는 비트선 사이에 접속되고 대응하는 워드선에 따라 활성화되는 전송 게이트를 포함하고 있다.
센스 앰프대(16)는 비트선을 이퀄라이즈하는 전위 VBL을 출력하는 VBL 발생 회로(130)와, 비트선 이퀄라이즈 신호 BLEQ 및 센스 앰프 활성화 신호 SO 및 테스트 신호 ZMTX0∼ZMTX3에 따라 센스 앰프 활성화 신호 SO1 및 비트선 이퀄라이즈 신호 BLEQ1을 출력하는 테스트 회로(122)와, 센스 앰프 활성화 신호 SO1에 따라 활성화시키고 비트선쌍에 발생하는 전위차를 증폭하기 위한 센스 앰프 SA와, 비트선 이퀄라이즈 신호 BLEQ1에 따라 비트선쌍의 전위를 전위 VBL로 설정하는 이퀄라이즈 회로 EQ를 포함하고 있다.
각 이퀄라이즈 회로 EQ는 서로 상보인 2개의 비트선을 전기적으로 접속하는 N채널 MOS 트랜지스터(124) 및 서로 상보인 2개의 비트선을 각각 전위 VBL에 결합시키기 위한 N채널 MOS 트랜지스터(126), (128)를 포함한다. N채널 MOS 트랜지스터(124)∼(128)의 게이트는 비트선 이퀄라이즈 신호 BLEQ1을 수신한다.
VBL 발생 회로(130)는 테스트 신호 VBLH, VBLL을 수신하여 신호 /EN를 출력하는 NOR 회로(138) 및 신호/ EN가 "L" 레벨일 때에 전원 전위 Vcc의 2분의 1의 전위를 출력하는 1/2 Vcc 발생 회로(140)를 포함한다.
VBL 발생 회로(130)는 또 테스트 신호 VBLH를 수신하여 반전시키는 인버터(132), 인버터(132)의 출력에 따라 VBL 발생 회로(130)의 출력 노드를 전원 전위에 결합하는 P채널 MOS 트랜지스터(134), 테스트 신호 VBLL의 출력에 따라 VBL 발생 회로(130)의 출력 노드를 접지 전위에 결합하는 N채널 MOS 트랜지스터(136)를 포함한다.
도 9는 도 8에 있어서의 테스트 회로(122)의 구성을 도시한 회로도이다.
도 9를 참조하면, 테스트 회로(122)는 테스트 신호 ZTMX0∼ZTMX3을 수신하는 AND 회로(152)와, 센스 앰프 활성화 신호 SO 및 AND 회로(152)의 출력을 수신하여 센스 앰프 활성화 신호 SO1을 출력하는 AND 회로(158)와, 비트선 이퀄라이즈 신호 BLEQ를 수신하여 반전시키는 인버터(156)와, 인버터(156)의 출력 및 AND 회로(152)의 출력을 수신하여 비트선 이퀄라이즈 신호 BLEQ1을 출력하는 NAND 회로(160)를 포함한다.
도 10은 도 9에 도시한 테스트 회로(122)의 동작을 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, 통상 동작 시에는 테스트 신호 ZMTX0∼ZMTX3은 전부 "H" 레벨로 설정되기 때문에, AND 회로(158)는 센스 앰프 활성화 신호 SO를 그대로 센스 앰프 활성화 신호 SO1로서 출력한다. 또, NAND 회로(160)는 통상 동작 시에 있어서는 인버터(156)의 출력을 수신하여 반전시켜 출력하기 때문에, 비트선 이퀄라이즈 신호 BLEQ와 동일한 극성의 비트선 이퀄라이즈 신호 BLEQ1을 출력하게 된다.
한편, 테스트 동작시에는 테스트 신호 ZMTX0∼ZMTX3은 외부로부터 인가되는 어드레스 신호에 따라 각각 "H" 또는 "L" 중의 어느 1개로 설정된다. 이 때에는 센스 앰프 활성화 신호 SO1은 "L" 레벨로 고정되고, 또 비트선 이퀄라이즈 신호 BLEQ1은 "H" 레벨로 고정된다. 따라서, 테스트 동작시에는 센스 앰프는 비활성화되어 비트선쌍에 대해서 증폭 동작을 실행하지 않는다. 한편, 비트선 이퀄라이즈 회로는 테스트 동작시에 활성화되고, 비트선쌍의 전위를 전위 VBL로 설정한다.
도 11은 실시예 1의 반도체 기억 장치에 있어서 패턴 라이트를 실행하는 설명을 하기 위한 동작 파형도이다.
도 11을 참조하면, 우선 테스트 신호 VBLH를 "H" 레벨로 설정하는 것에 의해, 전위 VBL은 데이터 "H"에 대응하는 전위로 된다. 이 때, 테스트 신호 ZTMX0을 "L" 레벨로 설정하고, 테스트 신호 ZTMX1∼ZTMX3을 "H"레벨로 설정한다. 그러면, 도 5에 도시한 로우 디코더(10)에 의해서 프리 디코드 신호 X0이 "H" 레벨로 되고, 프리 디코드 신호 X1∼X3이 "L" 레벨로 된다. 또, 프리 디코드 신호 RX0∼RX2047은 "H" 레벨로 된다.
그러면, 프리 디코드 신호 XO에 따라 활성화되는 워드선이 전부 활성화된다. 즉, 워드선의 전체중 4분의 1이 활성화되게 된다. 그리고, 이 워드선에 연결되어 있는 메모리 셀 전부에 "H" 데이터가 라이트된다.
계속해서, 시각 t2에 있어서 테스트 신호 ZTMX0을 "H" 레벨로 복원하고, 테스트 신호 VBLH를 "L" 레벨로 복원한다. 그리고, 테스트 신호 VBLL을 "H" 레벨로 설정하면, 전위 VBL은 "L" 데이터에 대응한 전위로 된다.
계속해서, 테스트 신호 ZTMX1∼ZTMX3을 "H" 레벨로 활성화시키면, 프리 디코드 신호 X1∼X3이 "H" 레벨로 되고, 또 프리 디코드 신호 RX0∼RX2047이 "H" 레벨로 된다.
그러면, 프리 디코드 신호 X1∼X3에 따라 선택되는 워드선이 전부 활성화된다. 즉, 전부의 워드선의 4분의 3이 활성화되고, 이 워드선에 연결되어 있는 메모리 셀 전부에 "L" 데이터를 일괄해서 라이트할 수 있다. 또한, 이상의 테스트 동작을 실행하고 있는 동안에는 테스트 회로(122)에 의해서 센스 앰프 활성화 신호 SO1이 "L" 레벨로 비활성화되어 있고, 또 비트선 이퀄라이즈 신호 BLEQ1이 "H" 레벨에 활성화되어 있다.
그리고, 시각 t3까지 이 상태를 유지하는 것에 의해, 메모리 셀 끼리의 단락을 검출할 수 있다. 일정 기간 d 후에 테스트 신호 ZTMX1∼ZTMX3을 "H" 레벨로 복구하고, 또 테스트 신호 VBLL을 "L" 레벨로 복구하고 주목 셀의 데이터를 리드한다. 만약, SN-SN간 단락이 있으면, 주목 셀의 데이터가 반전되어 "L"의 데이터가 리드된다. 따라서, 불량 셀을 검출할 수 있다.
도 12는 도 11에 있어서의 시각 t2∼t3의 상태를 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 시각 t2∼t3에 있어서는 프리 디코드 신호 X0에 따라 선택되는 워드선의 전위는 "L" 레벨로 되어 있고, 다른 프리 디코드 신호 X1∼X3에 따라 선택되는 워드선의 전위는 "H" 레벨로 되어 있다. 이 상태에 있어서는 VBL 발생 회로(130)를 거쳐서 이퀄라이즈 회로 EQ에서 비트선으로 전위 VBL이공급된다. 이 때의 전위 VBL은 데이터 "L"에 대응하는 전위이다.
따라서, 주목 셀을 둘러싸는 8개의 인접 셀에 대해서는 어느 1개의 비트선으로부터 데이터 "L"에 대응하는 전위가 계속해서 공급되고 있으므로, 주목 셀과 인접 셀 사이의 단락의 검출을 강력하게 실행하는 것이 가능해진다. 즉, 종래와 같이 인접 셀에 대해서 "L" 데이터의 라이트를 반복하여 실행하는 것에 의해 인접 셀의 데이터가 주목 셀의 데이터에 영향을 받는 것을 방지할 필요는 없다. 따라서, 동일한 포즈(pause) 기간에서 비교한 경우에는 본 발명의 구성을 이용하여 시험한 쪽이 검출력이 높아지고 있다.
이상 설명한 바와 같이, 종래 방법에서는 서라운딩 패턴을 전면에 걸쳐서 라이트하기 때문에 시간을 필요로 하고 있던 것이 워드선을 일괄해서 활성화시키는 것에 의해 단시간에 서라운딩 패턴의 라이트가 가능하게 되었다. 예를 들면, 패턴을 대충 라이트하는 시간은 워드선을 1회 선택하여 라이트를 실행하는데 1OO㎱ 걸린다고 하면, 워드선 개수 8192개로 패턴 1개당 라이트시간이
8192×100(ns)=819.2(㎳),
주목 셀을 4가지로 변화시키고 라이트 데이터의 극성 2가지를 테스트할 필요가 있으므로,
819.2(㎳)×4×2=6.553(s)
즉, 테스트 패턴의 라이트 시간은 약 6.5초 정도 걸리던 것이 본 발명에 의하면 많이 잡더라도 10㎳ 정도로 단축하는 것이 가능해진다. 따라서, 테스트 시간 단축에 의해 생산성이 향상하여 제품을 저렴하게 생산하는 것이 가능해진다.
또, 본 발명에 의해 다른 효과도 기대할 수 있다.
도 13은 다른 효과를 설명하기 위한 도면이다.
도 13을 참조하면, 최초에 활성화시키는 워드선의 그룹을 T1에 기재하고, 두번째로 활성화시키는 워드선을 T2에 기재하고 있다.
우선, 1회째(Tl)에 있어서 프리 디코드 신호 X0∼X3에 대응하는 워드선을 동시에 활성화시키는 것에 의해, 메모리 셀에 올(all, 전부) O 또는 올 1을 일괄해서 라이트할 수 있다.
이 경우, 테스트 신호 VBLH를 "H" 레벨이라고 하면 올 1이 일괄해서 라이트되고, 반대로 테스트 신호 VBLL을 "H" 레벨이라고 하면 올 0이 라이트된다.
다음에, 서라운딩 패턴의 라이트를 실행하는 경우에는 최초에 프리 디코드 신호 X0에 대응하는 워드선을 활성화시키고, 다음에 라이트 데이터를 반전시켜 프리 디코드 신호 X1∼X3에 대응하는 워드선을 활성화시킨다. 최초에 활성화시키는 워드선과 그 다음에 활성화시키는 워드선의 조합은 4가지 고려된다.
2번째의 조합은 우선 프리 디코드 신호 X1에 대응하는 워드선을 활성화시킨 후에 프리 디코드 신호 X0, X2, X3에 대응하는 워드선을 활성화시키는 경우이다. 3번째의 조합은 우선 프리 디코드 신호 X2에 대응하는 워드선을 활성화시킨 후에 프리 디코드 신호 X0, X1, X3에 대응하는 워드선을 활성화시키는 경우이다. 2번째의 조합은 우선 프리 디코드 신호 X3에 대응하는 워드선을 활성화시킨 후에 프리 디코드 신호 X0, X1, X2에 대응하는 워드선을 활성화시키는 경우이다.
또, 실시예 1의 반도체 기억 장치의 구성에 의하면, 행방향의 스트라이프 패턴의 라이트를 실행하는 것도 가능하다. 이 경우에는 우선 프리 디코드 신호 XO, X1에 대응하는 워드선을 활성화시켜 데이터를 라이트한 후에, 라이트 데이터를 반전시켜 프리 디코드 신호 X2, X3에 대응하는 워드선을 활성화시켜 데이터를 라이트한다.
또, 체커(checker) 패턴을 라이트하는 것도 가능하다. 이 경우에는 우선 프리 디코드 신호 X0, X2에 대응하는 워드선을 활성화시켜 데이터를 라이트하고, 그리고 그 후 데이터를 반전시켜 프리 디코드 신호 X1, X3에 대응하는 워드선을 활성화시켜 데이터를 라이트한다.
또, 열방향의 스트라이프 패턴을 라이트하는 것도 가능하다. 이 경우에는 우선 프리 디코드 신호 X0, X3에 대응하는 워드선을 활성화시켜 데이터를 라이트하고, 그리고 데이터를 반전시켜 프리 디코드 신호 X1, X2에 대응하는 워드선을 활성화시켜 데이터 라이트를 실행하면 좋다.
즉, 본 발명의 구성을 취하는 것에 의해서 서라운딩 패턴 이외에도 메모리 테스트시에 필요한 올 0/올 1, 행 스트라이프, 체커 패턴, 열 스트라이프의 각 패턴을 통상의 라이트 기능을 이용하여 라이트하는 것보다 단시간에 라이트하는 것이 가능해진다. 따라서, 테스트 시간의 단축 즉 생산성 향상에 매우 유효하다.
(실시예 2)
실시예 1에서는 소위 하프 피치 구성의 셀 배치의 경우를 설명했다. 실시예 2에서는 소위 쿼터(1/4)피치 구성의 셀 배치의 경우에 대해서 설명한다.
도 14는 실시예 2에서 이용되는 테스트 모드 제어 회로(224)의 구성을 도시한 회로도이다.
테스트 모드 제어 회로(224)는 도 2에 도시한 테스트 모드 제어 회로(24)의 구성에 있어서 테스트 모드 디코드 회로(30) 대신에 테스트 모드 디코드 회로(230)를 포함한다. 다른 구성은 테스트 모드 제어 회로(24)와 마찬가지이고 설명은 반복하지 않는다.
도 15는 도 14에 있어서의 테스트 모드 디코드 회로(230)의 동작을 설명하기 위한 도면이다.
도 14 및 도 15를 참조하면, 테스트 신호 TEST가 "L" 레벨로 비활성화되어 있는 통상 동작 시에 있어서는 테스트 신호 ZMTX0∼XMTX3은 "H" 레벨로 고정되어 있다.
쿼터피치 셀인 경우에는 우수번째의 비트선쌍과 기수번째의 비트선쌍에서 라이트 데이터를 변경하는 것을 가능하게 하기 위해서, 우수번째의 비트선쌍과 기수번째의 비트선쌍에 따로따로 각각 이퀄라이즈 전위 VBLE, VBLO가 인가된다. 이퀄라이즈 전위 VBLE를 각각 "H" , "L" 데이터에 대응하는 전위로 지정하는 신호가 테스트 신호 VBLEH, VBLEL이다. 또, 이퀄라이즈 전위 VBLO를 각각 "H" , "L" 데이터에 대응하는 전위로 지정하는 신호가 테스트 신호 VBLOH, VBLOL이다.
이 테스트 신호 VBLEH, VBLEL, VBLOH, VBLOL은 통상 동작시에는 "L" 레벨로 고정되어 있다.
테스트 신호 TEST가 활성화되는 테스트 모드시에 우수 비트선(EVEN), 기수비트선(ODD)에 각각 (H, H)의 데이터에 대응하는 전위를 인가할 때에는 테스트 신호 VBLEH, VBLEL, VBLOH, VBLOL은 (H, L, H, L)로 설정된다.
테스트 신호 TEST가 활성화되는 테스트 모드 시에 우수 비트선(EVEN), 기수 비트선(ODD)에 각각 (H, L)의 데이터에 대응하는 전위를 인가할 때에는 테스트 신호 VBLEH, VBLEL, VBLOH, VBLOL은 (H, L, L, H)로 설정된다.
테스트 신호 TEST가 활성화되는 테스트 모드 시에 우수 비트선(EVEN), 기수 비트선(ODD)에 각각 (L, H)의 데이터에 대응하는 전위를 인가할 때에는 테스트 신호 VBLEH, VBLEL, VBLOH, VBLOL은 (L, H, H, L)로 설정된다.
테스트 신호 TEST가 활성화되는 테스트 모드 시에 우수 비트선(EVEN), 기수 비트선(ODD)에 각각 (L, L)의 데이터에 대응하는 전위를 인가할 때에는 테스트 신호 VBLEH, VBLEL, VBLOH, VBLOL은 (L, H, L, H)로 설정된다.
또한, 테스트 동작시에 ZMTX0∼ZMTX3이 어드레스 신호를 제어하는 것에 의해 자유롭게 설정가능한 것은 도 2 및 도 3에서 설명한 경우와 마찬가지이다.
도 16은 실시예 2에 있어서 이용되는 VBL 발생 회로(330)의 구성을 도시한 회로도이다.
VBL 발생 회로(330)는 테스트 신호 VBLEH, VBLEL에 따라 전위 VBLE를 출력하는 VBL 발생 회로(330.1) 및 테스트 신호 VBLOH, VBLOL에 따라 전위 VBLO을 출력하는 VBL 발생 회로(330.2)를 포함한다. VBL 발생 회로(330.1), (330.2)의 각 구성은 도 8에 도시한 VBL 발생 회로(130)와 마찬가지이고 설명은 반복하지 않는다.
도 17은 쿼터 피치 구성의 메모리 셀의 배치를 설명하기 위한 도면이다.
도 17을 참조하면, 이러한 메모리 셀의 배치는 "쿼터 피치 셀 배치"라고 불린다. 이 특징을 설명하면, 비트선 BL0에 대응하는 메모리 셀열에는 비트선 BL0과 4개마다의 워드선 WL1, WL5,…의 교점에 대응하는 메모리 셀 그룹 및 비트선 BL0과 4개마다의 워드선 WL2, WL6,…의 교점에 대응하는 메모리 셀 그룹이 배치된다.
이 메모리 셀열에 있어서 각 메모리 셀은 인접하는 메모리 셀과 쌍을 이루고, 비트선 BL0에 접속하기 위한 비트선 컨택트 CW를 공유하고 있다.
비트선 BL0에 인접하는 비트선 BL1에 대응하는 메모리 셀열에는 비트선 BL1과 4개마다의 워드선 WL0, WL4, …의 교점에 대응하는 메모리 셀 및 비트선 BL1과 4개마다의 워드선 WLl, WL5, …의 교점에 대응하는 메모리 셀이 배치된다.
이 메모리 셀열에 있어서 각 메모리 셀은 인접하는 메모리 셀과 쌍을 이루고, 비트선 BL1에 접속하기 위한 비트선 컨택트 CW를 공유하고 있다.
비트선 BL1에 인접하는 비트선 /BL0에 대응하는 메모리 셀열에는 비트선 /BL0와 4개마다의 워드선 WL0, WL4, …의 교점에 대응하는 메모리 셀 그룹 및 비트선 BL0과 4개마다의 워드선 WL3, WL7, …의 교점에 대응하는 메모리 셀 그룹이 배치된다.
이 메모리 셀열에 있어서 각 메모리 셀은 인접하는 메모리 셀과 쌍을 이루고, 비트선 /BL0에 접속하기 위한 비트선 컨택트 CW를 공유하고 있다.
비트선 /BL0에 인접하는 비트선 /BL1에 대응하는 메모리 셀열에는 비트선 /BL1와 4개마다의 워드선 WL2, WL6, …의 교점에 대응하는 메모리 셀 및 비트선 /BL1와 4개마다의 워드선 WL3, WL7, …의 교점에 대응하는 메모리 셀이 배치된다.
이 메모리 셀열에 있어서 각 메모리 셀은 인접하는 메모리 셀과 쌍을 이루고, 비트선 BL1에 접속하기 위한 비트선 컨택트 CW를 공유하고 있다.
이러한 패턴이 워드선을 따르는 행방향으로 반복 배치된다. 비트선을 따른 각 메모리 셀열에 있어서 도 17에서는 비트선에 마련되어 있는 비트선 컨택트 CW의 배치 간격이 기본 레이아웃 단위의 기본 배치 피치를 나타내고 있다. 메모리 셀열은 기본 레이아웃 단위의 배치가 인접하는 메모리 셀열에 비해 어긋나 있다. 이 어긋남이 기본 배치 피치의 4분의 1이다.
도 17을 참조하여 쿼터피치 셀에 있어서 서라운딩 패턴을 라이트하기 위한 동작을 간단히 설명한다.
센스 앰프는 우수번째의 비트선쌍에 접속되는 그룹과 기수번째의 비트선쌍에 접속되는 그룹으로 분할되어 있다.
즉, 비트선 BL0, /BL0에 접속되는 회로(332) 및 비트선 BL2, /BL2에 접속되는 회로(334)에는 전위 VBLE가 인가되고 있다. 회로(332), (334)의 각각은 센스 앰프 SA와 이퀄라이즈 회로 EQ를 포함하고 있다.
비트선 BL1, /BL1에 접속되는 회로(336)와 비트선 BL3, /BL3에 접속되는 회로(338)에는 전위 VBLO가 인가되고 있다. 회로(336), (338)의 각각은 센스 앰프 SA와 이퀄라이즈 회로 EQ를 포함하고 있다.
우선, 워드선 WL0, WL4, WL8, …을 활성화시켜 전위 VBLE를 "L" 데이터에 대응하는 전위로 설정하고, 전위 VBLO를 "H" 데이터에 대응하는 전위로 설정한다. 그리고, 라이트를 실행한다. 그 후, 나머지 워드선 즉 워드선 WL1, WL2, WL3,WL5, WL6, WL7, …을 활성화시켜 전위 VBLE, VBLO를 모두 "H" 데이터에 대응하는 전위로 설정한다.
그러면, 주목 셀 주위의 인접 셀에는 주목 셀에 라이트한 데이터와는 반대의 데이터가 라이트된다. 따라서, SN-SN간 단락을 검출할 수 있다. 단, 쿼터피치 셀인 경우에는 활성화시키는 워드선이 4가지, 전위 VBLE, VBLO의 2패턴 즉 4×2=8가지의 테스트 패턴을 테스트할 필요가 있다.
본 발명에 따른 반도체 기억 장치는 메모리 셀 어레이에 테스트 패턴을 단 시간에 라이트할 수 있으므로, 테스트 시간의 단축이 도모되어 생산 효율이 향상되는 효과가 있다.
또, 본 발명에 따른 반도체 기억 장치는 하프 피치 셀 구성의 메모리 어레이 배치를 취한 경우에 고장 검출률이 높은 테스트 패턴을 단시간에 라이트할 수 있다.
또한, 본 발명에 따른 반도체 기억 장치는 쿼터피치 셀 구성의 메모리 어레이 배치를 취한 경우에 고장 검출률이 높은 테스트 패턴을 단시간에 라이트할 수 있다.

Claims (3)

  1. 동작모드로서 통상 모드와 테스트 모드를 갖는 반도체 기억 장치로서,
    행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 어레이와,
    상기 열 방향을 따라 배치되고 상기 복수의 메모리 셀에 대해서 데이터의 라이트나 리드를 실행하기 위한 복수의 비트선과,
    상기 행 방향을 따라 배치되고 상기 복수의 메모리 셀 중 특정 메모리 셀을 선택하기 위한 복수의 워드선을 구비하고,
    상기 복수의 워드선은 제 1∼제 4 워드선 그룹으로 분할되고,
    상기 제 1 워드선 그룹은 m을 음이 아닌 정수(nonnegative integer)라고 하면 상기 복수의 워드선 중 제 1 워드선을 1번째로서 세어 4m+1번째에 해당하는 워드선을 포함하고,
    상기 제 2 워드선 그룹은 상기 제 1 워드선을 1번째로서 세어 4m+2번째에 해당하는 워드선을 포함하고,
    상기 제 3 워드선 그룹은 상기 제 1 워드선을 1번째로서 세어 4m+3번째에 해당하는 워드선을 포함하고,
    상기 제 4 워드선 그룹은 상기 제 1 워드선을 1번째로서 세어 4m+4번째에 해당하는 워드선을 포함하며,
    상기 메모리 어레이 내에서, 상기 제 1 워드선 그룹에 접속되는 제 1, 제 2 메모리 셀의 사이에는, 상기 제 2 ~ 4 워드선 그룹 중 어느 한 그룹에 접속되는 제 3 메모리 셀이 배치되고,
    상기 테스트 모드 시에는 상기 어드레스 신호에 따라 상기 제 1∼제 4 워드선 그룹을 활성화의 단위로 해서 상기 복수의 워드선을 활성화시키는 행 디코드 회로를 더 구비하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 복수의 비트선 중 제 1 비트선에 대응하는 제 1 메모리 셀 열에는 상기 제 1 비트선과 상기 제 1 워드선 그룹의 교점에 대응하는 제 1 메모리 셀 그룹 및 상기 제 1 비트선과 상기 제 2 워드선 그룹의 교점에 대응하는 제 2 메모리 셀 그룹이 배치되고,
    상기 제 1 메모리 셀 그룹의 각 메모리 셀은 상기 제 1 비트선에 접속하기 위한 제 1 비트선 컨택트를 상기 제 2 메모리 셀 그룹 중의 인접하는 메모리 셀과 공유하고,
    상기 제 1 비트선에 인접하는 제 2 비트선에 대응하는 제 2 메모리 셀열에는 상기 제 2 비트선과 상기 제 3 워드선 그룹의 교점에 대응하는 제 3 메모리 셀 그룹 및 상기 제 2 비트선과 상기 제 4 워드선 그룹의 교점에 대응하는 제 4 메모리 셀 그룹이 배치되고,
    상기 제 3 메모리 셀 그룹의 각 메모리 셀은 상기 제 2 비트선에 접속하기 위한 제 2 비트선 컨택트를 상기 제 4 메모리 셀 그룹 중의 인접하는 메모리 셀과 공유하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 복수의 비트선은,
    연속하여 인접 배치되는 제 1∼제 4 비트선을 포함하고,
    상기 제 1 비트선에 대응하는 제 1 메모리 셀 열에는 상기 제 1 비트선과 상기 제 1 워드선 그룹의 교점에 대응하는 제 1 메모리 셀 그룹 및 상기 제 1 비트선과 상기 제 2 워드선 그룹의 교점에 대응하는 제 2 메모리 셀 그룹이 배치되고,
    상기 제 1 메모리 셀 그룹의 각 메모리 셀은 상기 제 1 비트선에 접속하기 위한 제 1 비트선 컨택트를 상기 제 2 메모리 셀 그룹 중의 인접하는 메모리 셀과 공유하고,
    상기 제 2 비트선에 대응하는 제 2 메모리 셀열에는 상기 제 2 비트선과 상기 제 2 워드선 그룹의 교점에 대응하는 제 3 메모리 셀 그룹 및 상기 제 2 비트선과 상기 제 3 워드선 그룹의 교점에 대응하는 제 4 메모리 셀 그룹이 배치되고,
    상기 제 3 메모리 셀 그룹의 각 메모리 셀은 상기 제 2 비트선에 접속하기 위한 제 2 비트선 컨택트를 상기 제 4 메모리 셀 그룹 중의 인접하는 메모리 셀과 공유하고,
    상기 제 3 비트선에 대응하는 제 3 메모리 셀열에는 상기 제 3 비트선과 상기 제 3 워드선 그룹의 교점에 대응하는 제 5 메모리 셀 그룹 및 상기 제 3 비트선과 상기 제 4 워드선 그룹의 교점에 대응하는 제 6 메모리 셀 그룹이 배치되고,
    상기 제 5 메모리 셀 그룹의 각 메모리 셀은 상기 제 3 비트선에 접속하기 위한 제 3 비트선 컨택트를 상기 제 6 메모리 셀 그룹 중의 인접하는 메모리 셀과 공유하고,
    상기 제 4 비트선에 대응하는 제 4 메모리 셀열에는 상기 제 4 비트선과 상기 제 4 워드선 그룹의 교점에 대응하는 제 7 메모리 셀 그룹 및 상기 제 4 비트선과 상기 제 1 워드선 그룹의 교점에 대응하는 제 8 메모리 셀 그룹이 배치되고,
    상기 제 7 메모리 셀 그룹의 각 메모리 셀은 상기 제 4 비트선에 접속하기 위한 제 4 비트선 컨택트를 상기 제 8 메모리 셀 그룹 중의 인접하는 메모리 셀과 공유하는 반도체 기억 장치.
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