JPH10340599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10340599A JPH10340599A JP9147928A JP14792897A JPH10340599A JP H10340599 A JPH10340599 A JP H10340599A JP 9147928 A JP9147928 A JP 9147928A JP 14792897 A JP14792897 A JP 14792897A JP H10340599 A JPH10340599 A JP H10340599A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- logic
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 テスト動作時に用いられるデータ入出力端子
数を増加させることなく種々のパターンを有するテスト
データを用いてテストを高速かつ正確に行なう。 【解決手段】 特定のデータ入出力端子（Ｉ／Ｏ０）に
与えられたデータを選択し、この選択されたデータを変
更モード設定回路（４）のモード設定データに従ってメ
モリセル各々に対して論理変換を行なってメモリアレイ
（１）において同時に選択されたメモリセルへ同時に書
込む。読出時読出論理変更回路（６）により、この同時
に選択されたメモリセルのデータを書込論理変更回路と
同じ論理変換を行なった後、これらのデータの論理の一
致／不一致を判定し、かつ一致している場合その一致し
た論理を示す信号を出力する。
数を増加させることなく種々のパターンを有するテスト
データを用いてテストを高速かつ正確に行なう。 【解決手段】 特定のデータ入出力端子（Ｉ／Ｏ０）に
与えられたデータを選択し、この選択されたデータを変
更モード設定回路（４）のモード設定データに従ってメ
モリセル各々に対して論理変換を行なってメモリアレイ
（１）において同時に選択されたメモリセルへ同時に書
込む。読出時読出論理変更回路（６）により、この同時
に選択されたメモリセルのデータを書込論理変更回路と
同じ論理変換を行なった後、これらのデータの論理の一
致／不一致を判定し、かつ一致している場合その一致し
た論理を示す信号を出力する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に複数のデータ入出力ノード（Ｉ／Ｏ端子）を
有する半導体記憶装置のデータ書込／読出部の構成に関
する。より特定的には、この発明は、複数のデータ入出
力端子を有する半導体記憶装置のテストを効率的に行な
うための構成に関する。
関し、特に複数のデータ入出力ノード（Ｉ／Ｏ端子）を
有する半導体記憶装置のデータ書込／読出部の構成に関
する。より特定的には、この発明は、複数のデータ入出
力端子を有する半導体記憶装置のテストを効率的に行な
うための構成に関する。
【０００２】
【従来の技術】半導体記憶装置において、製品の信頼性
を確保するため、種々のテストが行なわれる。このよう
なテストの１つに、正確にデータの書込／読出が行なわ
れているか否かを検出する不良検出テストがある。この
ようなテストにおいては、１台のテスト装置を用いて同
時に複数の半導体記憶装置を測定する。この場合、同時
に測定することのできる半導体記憶装置の数は、１つの
半導体記憶装置が有するデータ入出力端子数に依存す
る。すべてのデータ入出力端子を用いてテストデータの
書込／読出を行なう場合、たとえば１６個のデータ入出
力端子を有する１６Ｉ／Ｏ構成の半導体記憶装置は、８
個のデータ入出力端子を有する８Ｉ／Ｏ構成の半導体記
憶装置に比べて、同時に測定することのできる数は１／
２となる。したがって、複数のデータ入出力端子を有す
る多Ｉ／Ｏ構成の半導体記憶装置を少ないデータ入出力
端子（Ｉ／Ｏ）を用いてテストすること（Ｉ／Ｏ縮退）
ができれば、同時に測定することのできる半導体記憶装
置の数を増加させることができ、効率よく半導体記憶装
置のテストを行なうことができる。
を確保するため、種々のテストが行なわれる。このよう
なテストの１つに、正確にデータの書込／読出が行なわ
れているか否かを検出する不良検出テストがある。この
ようなテストにおいては、１台のテスト装置を用いて同
時に複数の半導体記憶装置を測定する。この場合、同時
に測定することのできる半導体記憶装置の数は、１つの
半導体記憶装置が有するデータ入出力端子数に依存す
る。すべてのデータ入出力端子を用いてテストデータの
書込／読出を行なう場合、たとえば１６個のデータ入出
力端子を有する１６Ｉ／Ｏ構成の半導体記憶装置は、８
個のデータ入出力端子を有する８Ｉ／Ｏ構成の半導体記
憶装置に比べて、同時に測定することのできる数は１／
２となる。したがって、複数のデータ入出力端子を有す
る多Ｉ／Ｏ構成の半導体記憶装置を少ないデータ入出力
端子（Ｉ／Ｏ）を用いてテストすること（Ｉ／Ｏ縮退）
ができれば、同時に測定することのできる半導体記憶装
置の数を増加させることができ、効率よく半導体記憶装
置のテストを行なうことができる。
【０００３】図２４は、従来のＩ／Ｏ縮退回路を有する
半導体記憶装置の全体の構成を概略的に示す図である。
図２４において、半導体記憶装置５００は、各々が複数
のメモリセルを有するメモリアレイ５０２ａ，５０２
ｂ，５０２ｃ，５０２ｄと、メモリアレイ５０２ａ〜５
０２ｄそれぞれに対応して設けられ、与えられたＸアド
レス信号をデコードし、対応のメモリアレイにおいてア
ドレス指定された行を選択状態へ駆動するためのＸデコ
ーダ５０４ａ，５０４ｂ，５０４ｃ，５０４ｄと、メモ
リアレイ５０２ａ〜５０２ｄそれぞれに対応して設けら
れ、与えられたＹアドレス信号をデコードし、対応のメ
モリアレイにおいて同時に４ビットのメモリセルを選択
するＹデコーダ５０６ａ−５０６ｄを含む。
半導体記憶装置の全体の構成を概略的に示す図である。
図２４において、半導体記憶装置５００は、各々が複数
のメモリセルを有するメモリアレイ５０２ａ，５０２
ｂ，５０２ｃ，５０２ｄと、メモリアレイ５０２ａ〜５
０２ｄそれぞれに対応して設けられ、与えられたＸアド
レス信号をデコードし、対応のメモリアレイにおいてア
ドレス指定された行を選択状態へ駆動するためのＸデコ
ーダ５０４ａ，５０４ｂ，５０４ｃ，５０４ｄと、メモ
リアレイ５０２ａ〜５０２ｄそれぞれに対応して設けら
れ、与えられたＹアドレス信号をデコードし、対応のメ
モリアレイにおいて同時に４ビットのメモリセルを選択
するＹデコーダ５０６ａ−５０６ｄを含む。
【０００４】この半導体記憶装置５００は、データ入出
力端子として、端子Ｉ／Ｏ＜０−１５＞の１６ビットの
データ入出力端子を有しており、メモリアレイ５０２ａ
〜５０２ｄそれぞれにおいて４ビットのメモリセルが同
時に選択される。メモリアレイ５０２ａ〜５０２ｄそれ
ぞれにおいて同時に選択された４ビットのメモリセル
は、メモリアレイ５０２ａ〜５０２ｄそれぞれに対応し
て設けられた内部データバス５０８ａ，５０８ｂ，５０
８ｃ，および５０８ｄに結合される。
力端子として、端子Ｉ／Ｏ＜０−１５＞の１６ビットの
データ入出力端子を有しており、メモリアレイ５０２ａ
〜５０２ｄそれぞれにおいて４ビットのメモリセルが同
時に選択される。メモリアレイ５０２ａ〜５０２ｄそれ
ぞれにおいて同時に選択された４ビットのメモリセル
は、メモリアレイ５０２ａ〜５０２ｄそれぞれに対応し
て設けられた内部データバス５０８ａ，５０８ｂ，５０
８ｃ，および５０８ｄに結合される。
【０００５】この半導体記憶装置５００は、さらに、デ
ータ入出力端子Ｉ／Ｏ＜０−１５＞を介して装置外部と
データの入出力を行なうための入出力回路５１０と、外
部から与えられる制御信号、すなわちロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥの状態に従っ
てテストモードが指定されたことを検出するテストモー
ド検出回路５１２と、内部データバス５０８ａ〜５０８
ｄ上に読出された１６ビットのメモリセルデータを１ビ
ットのデータに縮退する縮退回路５１４と、テストモー
ド検出回路５１２からのテストモード活性化信号φＴＭ
に従って入出力回路５１０と内部データバス５０８ａ〜
５０８ｄのデータ転送経路を選択するセレクタ回路５１
６を含む。
ータ入出力端子Ｉ／Ｏ＜０−１５＞を介して装置外部と
データの入出力を行なうための入出力回路５１０と、外
部から与えられる制御信号、すなわちロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥの状態に従っ
てテストモードが指定されたことを検出するテストモー
ド検出回路５１２と、内部データバス５０８ａ〜５０８
ｄ上に読出された１６ビットのメモリセルデータを１ビ
ットのデータに縮退する縮退回路５１４と、テストモー
ド検出回路５１２からのテストモード活性化信号φＴＭ
に従って入出力回路５１０と内部データバス５０８ａ〜
５０８ｄのデータ転送経路を選択するセレクタ回路５１
６を含む。
【０００６】入出力回路５１０は、データ入出力端子Ｉ
／Ｏ＜０−１５＞に与えられた書込データＤＩ＜０−１
５＞のうち、データＤＩ＜０＞を内部書込データバス５
１５ａに伝達し、残りの１５ビットの書込データＤＩ＜
１−１５＞を書込データバス５１５ｂに伝達し、また内
部読出データバス５１５ｃ上にセレクタ回路５１６から
与えられた１６ビットデータＤＯ＜０−１５＞をデータ
入出力端子Ｉ／Ｏ＜０−１５＞に並列に出力する。
／Ｏ＜０−１５＞に与えられた書込データＤＩ＜０−１
５＞のうち、データＤＩ＜０＞を内部書込データバス５
１５ａに伝達し、残りの１５ビットの書込データＤＩ＜
１−１５＞を書込データバス５１５ｂに伝達し、また内
部読出データバス５１５ｃ上にセレクタ回路５１６から
与えられた１６ビットデータＤＯ＜０−１５＞をデータ
入出力端子Ｉ／Ｏ＜０−１５＞に並列に出力する。
【０００７】セレクタ回路５１６は、内部書込データバ
ス５１５ａに結合される入力ノードＰＭＩ、内部書込デ
ータバス５１５ｂに結合される入力ノードＮＭＩ、内部
読出データバス５１５ｃに結合されるデータ出力ノード
ＤＯ＜０−１５＞、縮退回路５１４の出力信号を受ける
ノードＴＭＯ、および内部データバス５０８ａ〜５０８
ｄそれぞれに結合されるデータ入出力ノードＩＯ＜０−
３＞、ＩＯ＜４−７＞、ＩＯ＜８−１１＞、ＩＯ＜１２
−１５＞、およびテストモード活性化信号φＴＭを受け
るテストモード信号入力ノードＴＭを有する。次に動作
について簡単に説明する。
ス５１５ａに結合される入力ノードＰＭＩ、内部書込デ
ータバス５１５ｂに結合される入力ノードＮＭＩ、内部
読出データバス５１５ｃに結合されるデータ出力ノード
ＤＯ＜０−１５＞、縮退回路５１４の出力信号を受ける
ノードＴＭＯ、および内部データバス５０８ａ〜５０８
ｄそれぞれに結合されるデータ入出力ノードＩＯ＜０−
３＞、ＩＯ＜４−７＞、ＩＯ＜８−１１＞、ＩＯ＜１２
−１５＞、およびテストモード活性化信号φＴＭを受け
るテストモード信号入力ノードＴＭを有する。次に動作
について簡単に説明する。
【０００８】メモリアレイ５０２ａ〜５０２ｄ各々にお
いては、Ｘデコーダ５０４ａ〜５０４ｄおよびＹデコー
ダ５０６ａ〜５０６ｄにより、４ビットのメモリセルが
同時に選択され、これらの選択されたメモリセルが対応
の内部データバス５０８ａ〜５０８ｄに結合される。
いては、Ｘデコーダ５０４ａ〜５０４ｄおよびＹデコー
ダ５０６ａ〜５０６ｄにより、４ビットのメモリセルが
同時に選択され、これらの選択されたメモリセルが対応
の内部データバス５０８ａ〜５０８ｄに結合される。
【０００９】通常動作モード時のデータ書込時において
は、テストモード活性化信号φＴＭは非活性状態にあ
る。この状態においては、セレクタ回路５１６は、入出
力回路５１０から内部書込データバス５１５ａおよび５
１５ｂに与えられたデータＤＩ＜０＞およびＤＩ＜１−
１５＞をそれぞれ対応の内部データバス５０８ａ〜５０
８ｂへ伝達する。図２４においては、メモリアレイ５０
２ａ〜５０２ｄがそれぞれＩ／Ｏ＜０−３＞、Ｉ／Ｏ＜
４−７＞、ＩＯ＜８−１１＞およびＩＯ＜１２−１５＞
に対応する構成が示される。これにより、１６ビットの
データが同時に書込まれる。
は、テストモード活性化信号φＴＭは非活性状態にあ
る。この状態においては、セレクタ回路５１６は、入出
力回路５１０から内部書込データバス５１５ａおよび５
１５ｂに与えられたデータＤＩ＜０＞およびＤＩ＜１−
１５＞をそれぞれ対応の内部データバス５０８ａ〜５０
８ｂへ伝達する。図２４においては、メモリアレイ５０
２ａ〜５０２ｄがそれぞれＩ／Ｏ＜０−３＞、Ｉ／Ｏ＜
４−７＞、ＩＯ＜８−１１＞およびＩＯ＜１２−１５＞
に対応する構成が示される。これにより、１６ビットの
データが同時に書込まれる。
【００１０】データ読出時においては、セレクタ回路５
１６は、テストモード活性化信号φＴＭが非活性状態に
あるため、内部データバス５０８ａ〜５０８ｄに読出さ
れたデータを内部読出バス５１５ｃ上に伝達する。入出
力回路５１０は、その出力回路部が活性状態とされ、こ
の内部読出バス５１５ｃ上に与えられたデータＤＯ＜０
−１５＞をデータ入出力端子Ｉ／Ｏ＜０−１５＞に並列
に出力する。
１６は、テストモード活性化信号φＴＭが非活性状態に
あるため、内部データバス５０８ａ〜５０８ｄに読出さ
れたデータを内部読出バス５１５ｃ上に伝達する。入出
力回路５１０は、その出力回路部が活性状態とされ、こ
の内部読出バス５１５ｃ上に与えられたデータＤＯ＜０
−１５＞をデータ入出力端子Ｉ／Ｏ＜０−１５＞に並列
に出力する。
【００１１】テストモード活性化信号φＴＭが活性状態
のとき、データ書込時においては、セレクタ回路５１６
は、入出力回路５１０から内部書込バス５１５ａに与え
られたデータＤＩ＜０＞（ＴＭＩ）を選択して内部デー
タバス５０８ａ〜５０８ｄに伝達する。したがって１６
ビットのメモリセルに対し同じデータが同時に書込まれ
る。データ読出時においては、縮退回路５１４がこれら
の内部データバス５０８ａ〜５０８ｄに読出された１６
ビットのデータに所定の論理処理を施し、１ビットのデ
ータに圧縮してセレクタ回路５１６のノードＴＭＯへ与
える。セレクタ回路５１６は、このテストモード活性化
信号φＴＭの活性化時、ノードＴＭＯに与えられた縮退
データを選択してＤＯ＜０＞として入出力回路５１０へ
与えて、データ入出力端子Ｉ／Ｏ＜０＞に出力する。
のとき、データ書込時においては、セレクタ回路５１６
は、入出力回路５１０から内部書込バス５１５ａに与え
られたデータＤＩ＜０＞（ＴＭＩ）を選択して内部デー
タバス５０８ａ〜５０８ｄに伝達する。したがって１６
ビットのメモリセルに対し同じデータが同時に書込まれ
る。データ読出時においては、縮退回路５１４がこれら
の内部データバス５０８ａ〜５０８ｄに読出された１６
ビットのデータに所定の論理処理を施し、１ビットのデ
ータに圧縮してセレクタ回路５１６のノードＴＭＯへ与
える。セレクタ回路５１６は、このテストモード活性化
信号φＴＭの活性化時、ノードＴＭＯに与えられた縮退
データを選択してＤＯ＜０＞として入出力回路５１０へ
与えて、データ入出力端子Ｉ／Ｏ＜０＞に出力する。
【００１２】したがって、この図２４に示す半導体記憶
装置においては、テストモード時においては、１つのデ
ータ入出力端子Ｉ／Ｏ＜０＞を用いてテストデータの書
込およびテスト結果データの読出を行なうことができ、
テスト時に用いられるデータ入出力端子の数を低減す
る。
装置においては、テストモード時においては、１つのデ
ータ入出力端子Ｉ／Ｏ＜０＞を用いてテストデータの書
込およびテスト結果データの読出を行なうことができ、
テスト時に用いられるデータ入出力端子の数を低減す
る。
【００１３】
【発明が解決しようとする課題】図２５は、図２４に示
す縮退回路５１４の構成の一例を示す図である。図２５
において、縮退回路５１４は、内部データバス５０８ａ
〜５０８ｄ（図２４参照）上に読出された１６ビットの
データＤ０〜Ｄ１５のうち所定の組合せの２ビットのデ
ータを各々が受ける８個の一致検出回路（ＥＸＯＲ回
路）５１０ａ，５１４ｂ…５１４ｈと、これらの一致検
出回路５１４ａ〜５１４ｈの出力信号を受けるＮＯＲ回
路５１４ｉと、ＮＯＲ回路５１４ｉの出力信号を受ける
インバータ回路５１４ｊを含む。このＮＯＲ回路５１４
ｉから圧縮テスト結果データＴＭＯが出力され、インバ
ータ回路５１４ａから反転圧縮テスト結果データＩＴＭ
Ｏ（ノードとそのノードの信号を同一符号で示す）が出
力される。
す縮退回路５１４の構成の一例を示す図である。図２５
において、縮退回路５１４は、内部データバス５０８ａ
〜５０８ｄ（図２４参照）上に読出された１６ビットの
データＤ０〜Ｄ１５のうち所定の組合せの２ビットのデ
ータを各々が受ける８個の一致検出回路（ＥＸＯＲ回
路）５１０ａ，５１４ｂ…５１４ｈと、これらの一致検
出回路５１４ａ〜５１４ｈの出力信号を受けるＮＯＲ回
路５１４ｉと、ＮＯＲ回路５１４ｉの出力信号を受ける
インバータ回路５１４ｊを含む。このＮＯＲ回路５１４
ｉから圧縮テスト結果データＴＭＯが出力され、インバ
ータ回路５１４ａから反転圧縮テスト結果データＩＴＭ
Ｏ（ノードとそのノードの信号を同一符号で示す）が出
力される。
【００１４】この図２５に示す縮退回路５１４の構成に
おいては、読出データＤ０〜Ｄ１５の論理がすべて一致
している場合にはＮＯＲ回路５１４ｉの出力信号ＴＭＯ
がＨレベル（“１”）となり、データＤ０〜Ｄ１５に
“０”（Ｌレベル）のデータおよび“１”（Ｈレベル）
のデータが混在する場合には、一致検出回路５１４ａ〜
５１４ｈの少なくとも１つの出力信号がＨレベルとな
り、応じてＮＯＲ回路５１４ｉからの出力信号ＴＭＯが
Ｌレベル（“０”）となる。したがって、テスト結果信
号ＴＭＯがＨレベルにあるかＬレベルにあるかを外部で
判定すれば、データＤ０〜Ｄ１５の論理がすべて一致し
ているか、異なる論理のデータが混在するかを判別する
ことができ、同時に選択された１６ビットのメモリセル
に不良が存在するか否かを識別することができる。
おいては、読出データＤ０〜Ｄ１５の論理がすべて一致
している場合にはＮＯＲ回路５１４ｉの出力信号ＴＭＯ
がＨレベル（“１”）となり、データＤ０〜Ｄ１５に
“０”（Ｌレベル）のデータおよび“１”（Ｈレベル）
のデータが混在する場合には、一致検出回路５１４ａ〜
５１４ｈの少なくとも１つの出力信号がＨレベルとな
り、応じてＮＯＲ回路５１４ｉからの出力信号ＴＭＯが
Ｌレベル（“０”）となる。したがって、テスト結果信
号ＴＭＯがＨレベルにあるかＬレベルにあるかを外部で
判定すれば、データＤ０〜Ｄ１５の論理がすべて一致し
ているか、異なる論理のデータが混在するかを判別する
ことができ、同時に選択された１６ビットのメモリセル
に不良が存在するか否かを識別することができる。
【００１５】しかしながら、この図２５に示す縮退回路
５１４の構成の場合、対をなすデータがともに書込デー
タと反転した論理を有している場合、一致検出回路の出
力信号は正常状態を示す信号（Ｌレベル）を出力する。
したがって、たとえば“００００（１６進）”が書込ま
れたアドレスをアクセスするとき、誤って“ＦＦＦＦ
（１６進）”が書込まれたアドレスにアクセスしても、
不良を検出することはできない。このため、図２５に示
す縮退回路では、正確にメモリセルの良／不良を判別す
ることができないという問題が生じる。
５１４の構成の場合、対をなすデータがともに書込デー
タと反転した論理を有している場合、一致検出回路の出
力信号は正常状態を示す信号（Ｌレベル）を出力する。
したがって、たとえば“００００（１６進）”が書込ま
れたアドレスをアクセスするとき、誤って“ＦＦＦＦ
（１６進）”が書込まれたアドレスにアクセスしても、
不良を検出することはできない。このため、図２５に示
す縮退回路では、正確にメモリセルの良／不良を判別す
ることができないという問題が生じる。
【００１６】図２６は、図２４に示す縮退回路の他の構
成を示す図である。図２６において、縮退テスト結果デ
ータが出力される出力回路５１０ａを併せて示す。
成を示す図である。図２６において、縮退テスト結果デ
ータが出力される出力回路５１０ａを併せて示す。
【００１７】図２６において、縮退回路５１４は、内部
読出データＤ０〜Ｄ１５を受けるＮＡＮＤ回路５１４ｋ
と、内部読出データＤ０〜Ｄ１５を受けるＮＯＲ回路５
１４ｌと、ＮＡＮＤ回路５１４ｋの出力信号とＮＯＲ回
路５１４ｌの出力信号を受けるＮＯＲ回路５１４ｍと、
ＮＡＮＤ回路５１４ｋの出力信号とＮＯＲ回路５１４ｌ
の出力信号を受けるＥＸＯＲ回路５１４ｎと、ＮＯＲ回
路５１４ｍの出力信号を受けるインバータ回路５１４ｏ
と、インバータ回路５１４ｏの出力信号とＥＸＯＲ回路
５１４ｎの出力信号を受けるＮＯＲ回路５１４ｐと、Ｎ
ＯＲ回路５１４ｍの出力信号とＥＸＯＲ回路５１４ｎの
出力信号を受けるＮＯＲ回路５１４ｑを含む。ＮＯＲ回
路５１４ｐからノードＴＭＯを介して圧縮テスト結果デ
ータが出力され、ＮＯＲ回路５１４ｑから、ノードＩＴ
ＭＯを介して反転圧縮テスト結果データが出力される。
読出データＤ０〜Ｄ１５を受けるＮＡＮＤ回路５１４ｋ
と、内部読出データＤ０〜Ｄ１５を受けるＮＯＲ回路５
１４ｌと、ＮＡＮＤ回路５１４ｋの出力信号とＮＯＲ回
路５１４ｌの出力信号を受けるＮＯＲ回路５１４ｍと、
ＮＡＮＤ回路５１４ｋの出力信号とＮＯＲ回路５１４ｌ
の出力信号を受けるＥＸＯＲ回路５１４ｎと、ＮＯＲ回
路５１４ｍの出力信号を受けるインバータ回路５１４ｏ
と、インバータ回路５１４ｏの出力信号とＥＸＯＲ回路
５１４ｎの出力信号を受けるＮＯＲ回路５１４ｐと、Ｎ
ＯＲ回路５１４ｍの出力信号とＥＸＯＲ回路５１４ｎの
出力信号を受けるＮＯＲ回路５１４ｑを含む。ＮＯＲ回
路５１４ｐからノードＴＭＯを介して圧縮テスト結果デ
ータが出力され、ＮＯＲ回路５１４ｑから、ノードＩＴ
ＭＯを介して反転圧縮テスト結果データが出力される。
【００１８】出力回路５１０ａは、図２４に示す入出力
回路５１０に含まれており、データ入出力端子Ｉ／Ｏ＜
０＞へこの圧縮テスト結果データを出力する。出力回路
５１０ａは、電源ノードと出力ノードの間に接続されか
つそのゲートにノードＤＯを介して縮退回路５１４のＮ
ＯＲ回路５１４ｐの出力信号を受けるｎチャネルＭＯＳ
トランジスタ５１０ａａと、出力ノードと接地ノードの
間に接続されかつそのゲートにＮＯＲ回路５１４ｑの出
力信号を受けるｎチャネルＭＯＳトランジスタ５１０ａ
ｂを含む。次に、この図２６に示す縮退回路の動作につ
いて説明する。
回路５１０に含まれており、データ入出力端子Ｉ／Ｏ＜
０＞へこの圧縮テスト結果データを出力する。出力回路
５１０ａは、電源ノードと出力ノードの間に接続されか
つそのゲートにノードＤＯを介して縮退回路５１４のＮ
ＯＲ回路５１４ｐの出力信号を受けるｎチャネルＭＯＳ
トランジスタ５１０ａａと、出力ノードと接地ノードの
間に接続されかつそのゲートにＮＯＲ回路５１４ｑの出
力信号を受けるｎチャネルＭＯＳトランジスタ５１０ａ
ｂを含む。次に、この図２６に示す縮退回路の動作につ
いて説明する。
【００１９】内部読出データＤ０〜Ｄ１５の論理がすべ
て“１”（Ｈレベル）のときには、ＮＡＮＤ回路５１４
ｋの出力信号がＬレベル、ＮＯＲ回路５１４ｌの出力信
号はＬレベルとなる。したがって、ＮＯＲ回路５１４ｍ
の出力信号がＨレベルとなり、応じてインバータ回路５
１４ｏの出力信号がＬレベルとなる。一方、ＥＸＯＲ回
路５１４ｎの出力信号は、その両入力にＬレベルの信号
を受けるため、Ｌレベルとなる。したがって、ＮＯＲ回
路５１４ｐからの出力信号がＨレベル、ＮＯＲ回路５１
４ｑの出力信号がＬレベルとなる。したがって、出力回
路５１０ａにおいては、ＭＯＳトランジスタ５１０ａａ
が導通し、ＭＯＳトランジスタ５１０ａｂが非導通状態
となり、出力信号ＯＵＴがＨレベルとなる。すなわち、
内部読出データＤ０〜Ｄ１５がすべてＨレベルのときに
は、外部には、Ｈレベルの信号が出力される。
て“１”（Ｈレベル）のときには、ＮＡＮＤ回路５１４
ｋの出力信号がＬレベル、ＮＯＲ回路５１４ｌの出力信
号はＬレベルとなる。したがって、ＮＯＲ回路５１４ｍ
の出力信号がＨレベルとなり、応じてインバータ回路５
１４ｏの出力信号がＬレベルとなる。一方、ＥＸＯＲ回
路５１４ｎの出力信号は、その両入力にＬレベルの信号
を受けるため、Ｌレベルとなる。したがって、ＮＯＲ回
路５１４ｐからの出力信号がＨレベル、ＮＯＲ回路５１
４ｑの出力信号がＬレベルとなる。したがって、出力回
路５１０ａにおいては、ＭＯＳトランジスタ５１０ａａ
が導通し、ＭＯＳトランジスタ５１０ａｂが非導通状態
となり、出力信号ＯＵＴがＨレベルとなる。すなわち、
内部読出データＤ０〜Ｄ１５がすべてＨレベルのときに
は、外部には、Ｈレベルの信号が出力される。
【００２０】一方、内部読出データＤ０〜Ｄ１５がすべ
てＬレベル（“０”）の場合には、ＮＡＮＤ回路５１４
ｋの出力信号がＨレベル、ＮＯＲ回路５１４ｌの出力信
号がＨレベルとなる。この状態においては、ＮＯＲ回路
５１４ｍの出力信号がＬレベル、インバータ回路５１４
ｏの出力信号がＨレベルとなる。また、ＥＸＯＲ回路５
１４ｎの出力信号は、その両入力がＨレベルであり、応
じてＬレベルとなる。したがって、ＮＯＲ回路５１４ｐ
からはＬレベルの信号が出力され、ＮＯＲ回路５１４ｑ
からはＨレベルの信号が出力される。したがって出力回
路５１０ａにおいては、ＭＯＳトランジスタ５１０ａａ
が非導通状態、ＭＯＳトランジスタ５１０ａｂが導通状
態となり、出力信号ＯＵＴはＬレベルとなる。すなわち
内部読出データＤ０〜Ｄ１５がすべてＬレベルのときに
は、出力信号ＯＵＴもＬレベルとなる。
てＬレベル（“０”）の場合には、ＮＡＮＤ回路５１４
ｋの出力信号がＨレベル、ＮＯＲ回路５１４ｌの出力信
号がＨレベルとなる。この状態においては、ＮＯＲ回路
５１４ｍの出力信号がＬレベル、インバータ回路５１４
ｏの出力信号がＨレベルとなる。また、ＥＸＯＲ回路５
１４ｎの出力信号は、その両入力がＨレベルであり、応
じてＬレベルとなる。したがって、ＮＯＲ回路５１４ｐ
からはＬレベルの信号が出力され、ＮＯＲ回路５１４ｑ
からはＨレベルの信号が出力される。したがって出力回
路５１０ａにおいては、ＭＯＳトランジスタ５１０ａａ
が非導通状態、ＭＯＳトランジスタ５１０ａｂが導通状
態となり、出力信号ＯＵＴはＬレベルとなる。すなわち
内部読出データＤ０〜Ｄ１５がすべてＬレベルのときに
は、出力信号ＯＵＴもＬレベルとなる。
【００２１】内部読出データＤ０〜Ｄ１５がＨレベルの
データとＬレベルのデータを含む場合には、ＮＡＮＤ回
路５１４ｋの出力信号がＨレベル、ＮＯＲ回路５１４ｌ
の出力信号がＬレベルとなる。応じてＮＯＲ回路５１４
ｎの出力信号がＬレベル、インバータ回路５１４ｏの出
力信号がＨレベルとなる。また、ＥＸＯＲ回路５１４ｎ
は、Ｈレベルの信号とＬレベルの信号を受けるため、そ
の出力信号がＨレベルとなる。したがって、ＮＯＲ回路
５１４ｐおよび５１４ｑの出力信号がともにＬレベルと
なり、応じてＭＯＲトランジスタ５１０ａａおよび５１
０ａｂがともに非導通状態となり、この出力回路５１０
ａは出力ハイインピーダンス状態となる。すなわち、メ
モリセルに不良が存在し、ＨレベルデータとＬレベルデ
ータとが混在する場合には、出力回路５１０ａは出力ハ
イインピーダンス状態となる。
データとＬレベルのデータを含む場合には、ＮＡＮＤ回
路５１４ｋの出力信号がＨレベル、ＮＯＲ回路５１４ｌ
の出力信号がＬレベルとなる。応じてＮＯＲ回路５１４
ｎの出力信号がＬレベル、インバータ回路５１４ｏの出
力信号がＨレベルとなる。また、ＥＸＯＲ回路５１４ｎ
は、Ｈレベルの信号とＬレベルの信号を受けるため、そ
の出力信号がＨレベルとなる。したがって、ＮＯＲ回路
５１４ｐおよび５１４ｑの出力信号がともにＬレベルと
なり、応じてＭＯＲトランジスタ５１０ａａおよび５１
０ａｂがともに非導通状態となり、この出力回路５１０
ａは出力ハイインピーダンス状態となる。すなわち、メ
モリセルに不良が存在し、ＨレベルデータとＬレベルデ
ータとが混在する場合には、出力回路５１０ａは出力ハ
イインピーダンス状態となる。
【００２２】したがって、この図２６に示す構成では、
同時に選択されたメモリセルデータに不良が存在するか
否かを識別することがで、また全ビットが反転した場
合、この読出されたデータと書込んだデータの論理を比
較することにより、全ビット反転の有無を識別すること
ができる。
同時に選択されたメモリセルデータに不良が存在するか
否かを識別することがで、また全ビットが反転した場
合、この読出されたデータと書込んだデータの論理を比
較することにより、全ビット反転の有無を識別すること
ができる。
【００２３】しかしながら、この図２６に示す縮退回路
を用いて不良セル存在時には出力ハイインピーダンス状
態とする場合、以下に説明するように、テストデータ読
出サイクル期間が短い場合には、その出力がハイインピ
ーダンス状態にあるか否かを反転するのが困難である。
を用いて不良セル存在時には出力ハイインピーダンス状
態とする場合、以下に説明するように、テストデータ読
出サイクル期間が短い場合には、その出力がハイインピ
ーダンス状態にあるか否かを反転するのが困難である。
【００２４】図２７は、出力ハイインピーダンス状態を
識別する構成を示す図である。図２７において、出力回
路５１０ａの出力ノードは信号線５１５に接続される。
この信号線５１５には、中間電圧ＶＴを一方端に受ける
抵抗素子Ｒが接続される。この信号線５１５には寄生容
量Ｃが存在する。この信号線５１５上の電圧レベルをテ
スト装置で識別することにより、圧縮テスト結果データ
の論理判定を行なう。中間電圧ＶＴは電源電圧Ｖｄｄと
接地電圧Ｖｓｓの間の電圧レベルである。
識別する構成を示す図である。図２７において、出力回
路５１０ａの出力ノードは信号線５１５に接続される。
この信号線５１５には、中間電圧ＶＴを一方端に受ける
抵抗素子Ｒが接続される。この信号線５１５には寄生容
量Ｃが存在する。この信号線５１５上の電圧レベルをテ
スト装置で識別することにより、圧縮テスト結果データ
の論理判定を行なう。中間電圧ＶＴは電源電圧Ｖｄｄと
接地電圧Ｖｓｓの間の電圧レベルである。
【００２５】信号線５１５は、選択メモリセルが正常な
場合、ＭＯＳトランジスタ５１０ａａにより電源電圧Ｖ
ｄｄレベルに駆動されるかまたはＭＯＳトランジスタ５
１０ａｂを介して接地電圧レベルに放電される。この出
力回路５１０ａが出力ハイインピーダンス状態となると
き、信号線５１５は、Ｈレベル電圧またはＬレベル電圧
から中間電圧ＶＴレベルに電圧レベルが変化する。この
信号線５１５の電圧変化は、抵抗素子Ｒと寄生容量Ｃに
よる時定数に従って変化する。
場合、ＭＯＳトランジスタ５１０ａａにより電源電圧Ｖ
ｄｄレベルに駆動されるかまたはＭＯＳトランジスタ５
１０ａｂを介して接地電圧レベルに放電される。この出
力回路５１０ａが出力ハイインピーダンス状態となると
き、信号線５１５は、Ｈレベル電圧またはＬレベル電圧
から中間電圧ＶＴレベルに電圧レベルが変化する。この
信号線５１５の電圧変化は、抵抗素子Ｒと寄生容量Ｃに
よる時定数に従って変化する。
【００２６】したがって、図２８に示すように、Ｈレベ
ル電圧ＶＯＨまたはＬレベル電圧ＶＯＬから中間電圧Ｖ
Ｔに変化する場合、この抵抗素子Ｒと寄生容量Ｃの時定
数により、信号線５１５の電圧変化は緩やかとなる。す
なわち、ハイインピーダンス状態となったと判定される
までの時間（Ｈレベル電圧ＶＨまたはＬレベル電圧ＶＯ
Ｌから中間電圧ＶＴに変化するまでに要する時間）Ｔ２
が長くなる。短期間で出力回路５１０ａが出力ハイイン
ピーダンス状態であることを判定するためには、抵抗素
子Ｒの抵抗値を小さくし、抵抗素子Ｒと寄生容量Ｃによ
る時定数を小さくする必要がある。しかしながら、その
抵抗素子Ｒの抵抗値を小さくした場合、この信号線５１
５が低抵抗で中間電圧ＶＴを供給するノードに接続され
ることになり、信号線５１５が電源電圧Ｖｄｄレベルま
で駆動されず、また接地電圧レベルまで駆動されなくな
り（抵抗素子Ｒの抵抗値とＭＯＳトランジスタ５１０ａ
ａまたは５１０ａｂのオン抵抗の比で電圧レベルが決定
される）、この信号線５１５の振幅が小さくなり、正確
なＨレベルおよびＬレベル判定が困難となるという問題
が生じる。また信号線５１５の電圧がフルスィングした
としても、ＭＯＳトランジスタ５１０ａａを介しての電
源電圧Ｖｄｄレベル充電までに要する時間またはＭＯＳ
トランジスタ５１０ａｂを介しての信号線５１５の接地
電圧レベルまでの放電時間Ｔ１が長くなり、逆に、この
出力回路５１０ａの出力のＨレベルおよびＬレベル判定
までの時間が長くなり、テストサイクル期間を短くする
ことができなくなる。このため、抵抗素子Ｒの抵抗値を
短くすることができず、応じてハイインピーダンス状態
を短期間で判定するのが困難となり、テストサイクル期
間を短縮することができなくなるという問題が生じる。
ル電圧ＶＯＨまたはＬレベル電圧ＶＯＬから中間電圧Ｖ
Ｔに変化する場合、この抵抗素子Ｒと寄生容量Ｃの時定
数により、信号線５１５の電圧変化は緩やかとなる。す
なわち、ハイインピーダンス状態となったと判定される
までの時間（Ｈレベル電圧ＶＨまたはＬレベル電圧ＶＯ
Ｌから中間電圧ＶＴに変化するまでに要する時間）Ｔ２
が長くなる。短期間で出力回路５１０ａが出力ハイイン
ピーダンス状態であることを判定するためには、抵抗素
子Ｒの抵抗値を小さくし、抵抗素子Ｒと寄生容量Ｃによ
る時定数を小さくする必要がある。しかしながら、その
抵抗素子Ｒの抵抗値を小さくした場合、この信号線５１
５が低抵抗で中間電圧ＶＴを供給するノードに接続され
ることになり、信号線５１５が電源電圧Ｖｄｄレベルま
で駆動されず、また接地電圧レベルまで駆動されなくな
り（抵抗素子Ｒの抵抗値とＭＯＳトランジスタ５１０ａ
ａまたは５１０ａｂのオン抵抗の比で電圧レベルが決定
される）、この信号線５１５の振幅が小さくなり、正確
なＨレベルおよびＬレベル判定が困難となるという問題
が生じる。また信号線５１５の電圧がフルスィングした
としても、ＭＯＳトランジスタ５１０ａａを介しての電
源電圧Ｖｄｄレベル充電までに要する時間またはＭＯＳ
トランジスタ５１０ａｂを介しての信号線５１５の接地
電圧レベルまでの放電時間Ｔ１が長くなり、逆に、この
出力回路５１０ａの出力のＨレベルおよびＬレベル判定
までの時間が長くなり、テストサイクル期間を短くする
ことができなくなる。このため、抵抗素子Ｒの抵抗値を
短くすることができず、応じてハイインピーダンス状態
を短期間で判定するのが困難となり、テストサイクル期
間を短縮することができなくなるという問題が生じる。
【００２７】また、この図２５、２６に示す縮退回路に
おいては、ともにデータＤ０〜Ｄ１５としては、同一の
論理のデータの書込が行なわれる。したがって、内部デ
ータバスのクロストークによる不良などを検出するため
に、各データ入出力端子ごとにデータを変える必要のあ
るテストを実行することができなくなるという欠点があ
る。
おいては、ともにデータＤ０〜Ｄ１５としては、同一の
論理のデータの書込が行なわれる。したがって、内部デ
ータバスのクロストークによる不良などを検出するため
に、各データ入出力端子ごとにデータを変える必要のあ
るテストを実行することができなくなるという欠点があ
る。
【００２８】それゆえ、この発明の目的は、テストデー
タパターンの自由度が高くかつ正確に高速でメモリセル
の良／不良を判定することのできる半導体記憶装置を提
供することである。
タパターンの自由度が高くかつ正確に高速でメモリセル
の良／不良を判定することのできる半導体記憶装置を提
供することである。
【００２９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のデータ入出力ノードと、複数のメモリ
セルを有するメモリアレイと、このメモリアレイから少
なくともデータ入出力ノードと同数のメモリセルを同時
に選択するための手段と、特定動作モード時、データ入
出力ノードの所定のノードから与えられたデータの論理
を各メモリセルに対し個々独立に設定するための書込変
更手段と、この書込変更手段からのデータを同時に選択
されたメモリセルへ同時に書込む手段とを備える。
憶装置は、複数のデータ入出力ノードと、複数のメモリ
セルを有するメモリアレイと、このメモリアレイから少
なくともデータ入出力ノードと同数のメモリセルを同時
に選択するための手段と、特定動作モード時、データ入
出力ノードの所定のノードから与えられたデータの論理
を各メモリセルに対し個々独立に設定するための書込変
更手段と、この書込変更手段からのデータを同時に選択
されたメモリセルへ同時に書込む手段とを備える。
【００３０】請求項２に係る半導体記憶装置は、請求項
１の装置がさらに、同時に選択されたメモリセルからの
読出データを書込変更手段と同一態様で変更する読出デ
ータ変更手段と、この読出データ変更手段の出力データ
の一致／不一致を判定しかつ一致時該一致した論理のデ
ータを複数のデータ入出力端子の特定の第１のノードに
出力する手段と、読出データ変更手段の出力データの論
理の一致／不一致を判定し、該判定結果を示す信号を複
数のデータ入出力ノードの第２のノードに出力する第２
の手段をさらに備える。
１の装置がさらに、同時に選択されたメモリセルからの
読出データを書込変更手段と同一態様で変更する読出デ
ータ変更手段と、この読出データ変更手段の出力データ
の一致／不一致を判定しかつ一致時該一致した論理のデ
ータを複数のデータ入出力端子の特定の第１のノードに
出力する手段と、読出データ変更手段の出力データの論
理の一致／不一致を判定し、該判定結果を示す信号を複
数のデータ入出力ノードの第２のノードに出力する第２
の手段をさらに備える。
【００３１】請求項３に係る半導体記憶装置は、複数の
メモリセルを有するメモリアレイと、複数のデータ入出
力ノードと、これらのデータ入出力ノードと少なくとも
同数のメモリセルを同時にメモリアレイにおいて選択す
るための手段と、同時に選択されたメモリセルから読出
されたデータの論理の一致／不一致を判定し、一致時一
致した論理を示す信号を複数のデータ入出力ノードの第
１のノードに出力する第１の論理判別手段と、これら同
時に選択されたメモリセルから読出されたデータの論理
の一致／不一致を判定し、該判定結果を示す信号を複数
のデータ入出力端子の第２のノードへ出力する第２の判
定手段を備える。
メモリセルを有するメモリアレイと、複数のデータ入出
力ノードと、これらのデータ入出力ノードと少なくとも
同数のメモリセルを同時にメモリアレイにおいて選択す
るための手段と、同時に選択されたメモリセルから読出
されたデータの論理の一致／不一致を判定し、一致時一
致した論理を示す信号を複数のデータ入出力ノードの第
１のノードに出力する第１の論理判別手段と、これら同
時に選択されたメモリセルから読出されたデータの論理
の一致／不一致を判定し、該判定結果を示す信号を複数
のデータ入出力端子の第２のノードへ出力する第２の判
定手段を備える。
【００３２】請求項４に係る半導体記憶装置は、請求項
３の半導体記憶装置が、さらに、特定動作モード時特定
のデータ入出力ノードから与えられたデータの論理を各
メモリセルに対し個々独立に変更するための書込変更手
段と、書込変更手段からのデータを同時に選択されたメ
モリセルへ同時に書込む手段を備える。
３の半導体記憶装置が、さらに、特定動作モード時特定
のデータ入出力ノードから与えられたデータの論理を各
メモリセルに対し個々独立に変更するための書込変更手
段と、書込変更手段からのデータを同時に選択されたメ
モリセルへ同時に書込む手段を備える。
【００３３】請求項５に係る半導体記憶装置は、請求項
４の装置がさらに、特定動作モード時、同時に選択され
たメモリセルから読出されるデータの論理を書込論理変
更手段と同一態様で変更して第１および第２の論理判定
手段へ与えるための読出変更手段を備える。
４の装置がさらに、特定動作モード時、同時に選択され
たメモリセルから読出されるデータの論理を書込論理変
更手段と同一態様で変更して第１および第２の論理判定
手段へ与えるための読出変更手段を備える。
【００３４】請求項６に係る半導体記憶装置は、請求項
１、２、４または５に記載の半導体記憶装置の書込手段
がさらに、複数のデータ入出力ノードそれぞれに対応し
て設けられ、対応のノードから与えられたデータと書込
変更手段から与えられたデータの一方を選択する手段を
備える。
１、２、４または５に記載の半導体記憶装置の書込手段
がさらに、複数のデータ入出力ノードそれぞれに対応し
て設けられ、対応のノードから与えられたデータと書込
変更手段から与えられたデータの一方を選択する手段を
備える。
【００３５】請求項７に係る半導体記憶装置は、請求項
１、２、３、５および６のいずれかの装置において、メ
モリセルアレイが、各々が所定数のデータ入出力ノード
に対応して設けられる複数のメモリマットを備え、選択
手段が、各メモリマットにおいて所定数ずつメモリセル
を同時に選択し、かつ書込変更手段は各メモリマットご
とにかつ全メモリマット共通に同じ態様で各メモリセル
に対する書込データを変更する手段を含む。
１、２、３、５および６のいずれかの装置において、メ
モリセルアレイが、各々が所定数のデータ入出力ノード
に対応して設けられる複数のメモリマットを備え、選択
手段が、各メモリマットにおいて所定数ずつメモリセル
を同時に選択し、かつ書込変更手段は各メモリマットご
とにかつ全メモリマット共通に同じ態様で各メモリセル
に対する書込データを変更する手段を含む。
【００３６】請求項８に係る半導体記憶装置は、請求項
１、２、４、５および６のいずれかの装置において、メ
モリセルアレイが各々が所定数のデータ入出力ノードに
対応して設けられる複数のメモリマットを備え、選択手
段が、各メモリマットにおいて所定数ずつのメモリセル
を同時に選択し、書込変更手段が各メモリマットごとに
所定数のメモリセルに対する書込データを個々独立にか
つ全メモリマット共通に同じ態様で書込データを変更す
る手段を含み、読出変更手段は、各メモリマットごとに
かつ全メモリマット共通にこの書込変更手段と同じ態様
で選択されたメモリセルのデータを変更する手段を備え
る。
１、２、４、５および６のいずれかの装置において、メ
モリセルアレイが各々が所定数のデータ入出力ノードに
対応して設けられる複数のメモリマットを備え、選択手
段が、各メモリマットにおいて所定数ずつのメモリセル
を同時に選択し、書込変更手段が各メモリマットごとに
所定数のメモリセルに対する書込データを個々独立にか
つ全メモリマット共通に同じ態様で書込データを変更す
る手段を含み、読出変更手段は、各メモリマットごとに
かつ全メモリマット共通にこの書込変更手段と同じ態様
で選択されたメモリセルのデータを変更する手段を備え
る。
【００３７】請求項９に係る半導体記憶装置は、請求項
５または８において書込変更手段および読出変更手段は
特定動作モード時外部からの信号をラッチしてテストデ
ータの変更態様を決定するデータを保持するレジスタを
共有する。
５または８において書込変更手段および読出変更手段は
特定動作モード時外部からの信号をラッチしてテストデ
ータの変更態様を決定するデータを保持するレジスタを
共有する。
【００３８】請求項１０に係る半導体記憶装置は、請求
項９のレジスタが、各メモリマットに共通に設けられ、
各メモリマットにおいて選択されたメモリセル各々に対
応して設けられる所定数のレジスタ回路を含む。
項９のレジスタが、各メモリマットに共通に設けられ、
各メモリマットにおいて選択されたメモリセル各々に対
応して設けられる所定数のレジスタ回路を含む。
【００３９】データ入出力ノードから与えられた特定の
テストデータを内部で各メモリセルごとに個々独立に変
更することにより、１つのデータ入出力ノードを用いて
テストデータを書込んでも、内部でテストデータパター
ンを変更することができ、テストデータパターンの自由
度を改善することができ、信頼性の高いテストを実現す
ることができる。
テストデータを内部で各メモリセルごとに個々独立に変
更することにより、１つのデータ入出力ノードを用いて
テストデータを書込んでも、内部でテストデータパター
ンを変更することができ、テストデータパターンの自由
度を改善することができ、信頼性の高いテストを実現す
ることができる。
【００４０】また、読出時、同時に選択されたメモリセ
ルから読出されたデータの論理の一致／不一致を判定
し、その一致時に一致した論理を示す信号を第１のデー
タ入出力端子に出力し、かつこれら同時に選択されたメ
モリセルのデータの論理の一致／不一致を判定し、該判
定結果を示す信号を第２のデータ入出力端子へ出力する
ことにより、同時に選択されメモリセルのデータの論理
の一致／不一致を高速で判定することができ、また不一
致時の第１および第２の論理判定手段の出力信号を見る
ことにより、特定のデータ入出力ノードをハイインピー
ダンス状態へ駆動する必要がなく、高速でテスト結果を
判定することができ、テストサイクル期間を短縮するこ
とができる。
ルから読出されたデータの論理の一致／不一致を判定
し、その一致時に一致した論理を示す信号を第１のデー
タ入出力端子に出力し、かつこれら同時に選択されたメ
モリセルのデータの論理の一致／不一致を判定し、該判
定結果を示す信号を第２のデータ入出力端子へ出力する
ことにより、同時に選択されメモリセルのデータの論理
の一致／不一致を高速で判定することができ、また不一
致時の第１および第２の論理判定手段の出力信号を見る
ことにより、特定のデータ入出力ノードをハイインピー
ダンス状態へ駆動する必要がなく、高速でテスト結果を
判定することができ、テストサイクル期間を短縮するこ
とができる。
【００４１】
［原理的構成］図１（Ａ）は、この発明に従う半導体記
憶装置の原理的構成を示す図である。図１において、こ
の半導体記憶装置は、複数のメモリセルＭＣを有するメ
モリアレイ１と、このメモリアレイ１において所定数の
メモリセルＭＣを同時に選択するセル選択回路２と、テ
ストモード活性化信号φＴＭの活性化時、所定のデータ
入出力ノードＩ／Ｏ０から与えられたデータを同時に選
択された所定数のメモリセルへ伝達するための書込選択
回路３と、同時に選択された所定数のメモリセルへ書込
まれるデータの変更態様を設定するための変更モード設
定回路４と、この変更モード設定回路４からの変更モー
ド指示データに従って書込選択回路３から与えられたデ
ータを所定数のメモリセル個々に変更してメモリセルア
レイ１の同時に選択された所定数のメモリセルへ書込む
書込論理変更回路５を含む。この書込論理変更回路５
は、同時に選択された所定数のメモリセルＭＣに対し、
互いに独立に（個々独立に）変更モード設定回路４から
の変更モード設定データに従って与えられた書込データ
の論理を変更する。
憶装置の原理的構成を示す図である。図１において、こ
の半導体記憶装置は、複数のメモリセルＭＣを有するメ
モリアレイ１と、このメモリアレイ１において所定数の
メモリセルＭＣを同時に選択するセル選択回路２と、テ
ストモード活性化信号φＴＭの活性化時、所定のデータ
入出力ノードＩ／Ｏ０から与えられたデータを同時に選
択された所定数のメモリセルへ伝達するための書込選択
回路３と、同時に選択された所定数のメモリセルへ書込
まれるデータの変更態様を設定するための変更モード設
定回路４と、この変更モード設定回路４からの変更モー
ド指示データに従って書込選択回路３から与えられたデ
ータを所定数のメモリセル個々に変更してメモリセルア
レイ１の同時に選択された所定数のメモリセルへ書込む
書込論理変更回路５を含む。この書込論理変更回路５
は、同時に選択された所定数のメモリセルＭＣに対し、
互いに独立に（個々独立に）変更モード設定回路４から
の変更モード設定データに従って与えられた書込データ
の論理を変更する。
【００４２】半導体記憶装置は、さらに、テストモード
活性化信号φＴＭの活性化時、このメモリアレイ１にお
いて同時に選択された所定数のメモリセルのデータを読
出し、変更モード設定回路４からの変更モード設定デー
タに従って読出データの個々の論理の変更を行なう読出
論理変更回路６と、この読出論理変更回路６により論理
変更されたメモリセルデータを受け、これらの所定数の
メモリセルのデータの論理の一致／不一致判定結果に基
づいて、選択メモリセルに不良セルが存在するか否かを
示す信号を生成する第１論理判定部７ａおよび第２論理
判定部７ｂを含む。第１論理判定部７ａの出力信号は所
定のデータ入出力ノードＩ／Ｏ０へ与えられ、第２論理
判定部７ｂの出力信号はデータ入出力ノードＩ／Ｏ１を
介して外部へ出力される。この半導体記憶装置は、デー
タ入出力ノードＩ／Ｏ０〜Ｉ／Ｏｎを有し、テストモー
ド時、最大２つのデータ入出力ノード（端子）を用いて
この半導体記憶装置のテストを行なうことができる。
活性化信号φＴＭの活性化時、このメモリアレイ１にお
いて同時に選択された所定数のメモリセルのデータを読
出し、変更モード設定回路４からの変更モード設定デー
タに従って読出データの個々の論理の変更を行なう読出
論理変更回路６と、この読出論理変更回路６により論理
変更されたメモリセルデータを受け、これらの所定数の
メモリセルのデータの論理の一致／不一致判定結果に基
づいて、選択メモリセルに不良セルが存在するか否かを
示す信号を生成する第１論理判定部７ａおよび第２論理
判定部７ｂを含む。第１論理判定部７ａの出力信号は所
定のデータ入出力ノードＩ／Ｏ０へ与えられ、第２論理
判定部７ｂの出力信号はデータ入出力ノードＩ／Ｏ１を
介して外部へ出力される。この半導体記憶装置は、デー
タ入出力ノードＩ／Ｏ０〜Ｉ／Ｏｎを有し、テストモー
ド時、最大２つのデータ入出力ノード（端子）を用いて
この半導体記憶装置のテストを行なうことができる。
【００４３】図１（Ｂ）は、この図１（Ａ）に示す半導
体記憶装置のテスト時のデータの流れを模式的に示す図
である。図１（Ｂ）においては、データ入出力ノードＩ
／Ｏ０に、テストデータとしてデータ“０”（Ｌレベ
ル）が与えられた場合の動作が一例として示される。
体記憶装置のテスト時のデータの流れを模式的に示す図
である。図１（Ｂ）においては、データ入出力ノードＩ
／Ｏ０に、テストデータとしてデータ“０”（Ｌレベ
ル）が与えられた場合の動作が一例として示される。
【００４４】メモリアレイ１においては、セル選択回路
２により、このデータ入出力ノードＩ／Ｏ０〜Ｉ／Ｏｎ
と少なくとも同数個の所定数のメモリセルが同時に選択
状態へ駆動される。書込選択回路３は、この同時に選択
される所定数のメモリセル各々に対応する出力ノードを
有し、テストモード活性化信号φＴＭの活性化時、この
データ入出力ノードＩ／Ｏ０から与えられた１ビットの
データを各メモリセルに対応する出力ノードに出力す
る。これにより、書込選択回路３の出力ノードには、各
メモリセルに対応して“０”のデータが出力される。書
込論理変更回路５は、変更モード設定回路４の変更モー
ド設定データに従ってこの書込選択回路３から与えられ
たデータの論理を変更する。図１（Ｂ）において、１つ
おきのメモリセルのデータの論理を反転する場合が一例
として示される。したがって、書込論理変更回路５の出
力ノードには、データ“０”、“１”が交互に配置され
る。この書込論理変更回路５のデータが、メモリアレイ
１の選択メモリセルに書込まれる。
２により、このデータ入出力ノードＩ／Ｏ０〜Ｉ／Ｏｎ
と少なくとも同数個の所定数のメモリセルが同時に選択
状態へ駆動される。書込選択回路３は、この同時に選択
される所定数のメモリセル各々に対応する出力ノードを
有し、テストモード活性化信号φＴＭの活性化時、この
データ入出力ノードＩ／Ｏ０から与えられた１ビットの
データを各メモリセルに対応する出力ノードに出力す
る。これにより、書込選択回路３の出力ノードには、各
メモリセルに対応して“０”のデータが出力される。書
込論理変更回路５は、変更モード設定回路４の変更モー
ド設定データに従ってこの書込選択回路３から与えられ
たデータの論理を変更する。図１（Ｂ）において、１つ
おきのメモリセルのデータの論理を反転する場合が一例
として示される。したがって、書込論理変更回路５の出
力ノードには、データ“０”、“１”が交互に配置され
る。この書込論理変更回路５のデータが、メモリアレイ
１の選択メモリセルに書込まれる。
【００４５】読出論理変更回路６は、このテストモード
活性化信号φＴＭの活性化時、変更モード設定回路４の
変更モード設定データに従ってこのメモリアレイ１から
読出されたデータの論理を変更する。書込論理変更回路
５および読出論理変更回路６へは、同じ変更モード設定
データが変更モード設定回路４から与えられる。したが
って、この読出論理変更回路６は、書込論理変更回路５
が行なった論理変更態様と同じ態様で、この選択メモリ
セルから読出されたデータの論理変更を行なう。したが
って、テストデータ書込時、論理反転されたデータを格
納するメモリセルから読出されたデータが再び論理反転
される。
活性化信号φＴＭの活性化時、変更モード設定回路４の
変更モード設定データに従ってこのメモリアレイ１から
読出されたデータの論理を変更する。書込論理変更回路
５および読出論理変更回路６へは、同じ変更モード設定
データが変更モード設定回路４から与えられる。したが
って、この読出論理変更回路６は、書込論理変更回路５
が行なった論理変更態様と同じ態様で、この選択メモリ
セルから読出されたデータの論理変更を行なう。したが
って、テストデータ書込時、論理反転されたデータを格
納するメモリセルから読出されたデータが再び論理反転
される。
【００４６】したがって、同時に選択されたメモリセル
がすべて正常な場合には、この読出論理変更回路６の出
力データは、書込選択回路３の出力データと同じ、すべ
て“０”となる。第１論理判定部７ａおよび第２論理判
定部７ｂは、この読出論理変更回路６から与えられたデ
ータ論理の一致／不一致の判定を行ない、その判定結果
に従ってこの同時に選択されたメモリセルに不良セルが
存在いるか否かを示す信号を出力する。
がすべて正常な場合には、この読出論理変更回路６の出
力データは、書込選択回路３の出力データと同じ、すべ
て“０”となる。第１論理判定部７ａおよび第２論理判
定部７ｂは、この読出論理変更回路６から与えられたデ
ータ論理の一致／不一致の判定を行ない、その判定結果
に従ってこの同時に選択されたメモリセルに不良セルが
存在いるか否かを示す信号を出力する。
【００４７】この第１の論理判定部７ａおよび第２の論
理判定部７ｂが行なう論理判定動作は、後に詳細に説明
するが、互いに異なる。一方が、読出論理変更回路６か
ら与えられたデータの排他的論理和を求め、その排他的
論理和結果を示す信号を出力する。他方は、論理の一致
／不一致を判定し、一致時においては、その一致した論
理を示す信号を出力ｄ、かつ不一致時においては、２値
レベルのうちの一方の信号が出力される。したがって、
第１の論理判定部７ａおよび第２の論理判定部７ｂはと
もに２値判定動作を行なっており、ハイインピーダンス
状態を含む３値判定は行なっておらず、ハイインピーダ
ンス状態判定が不要となり、テストサイクルを短縮する
ことができる。また、書込論理変更回路５は、変更モー
ド設定回路４の変更モード設定データに従って所望のパ
ターンのテストデータをメモリアレイ１の選択メモリセ
ルへ書込むことができ、たとえ１つのデータ入出力ノー
ドＩ／Ｏを用いてテストデータの書込を行なっても、内
部で所望のテストデータパターンを生成することがで
き、内部データバスのクロストークによる不良などを容
易に検出することができ、信頼性の高いテストを実現す
ることができる。
理判定部７ｂが行なう論理判定動作は、後に詳細に説明
するが、互いに異なる。一方が、読出論理変更回路６か
ら与えられたデータの排他的論理和を求め、その排他的
論理和結果を示す信号を出力する。他方は、論理の一致
／不一致を判定し、一致時においては、その一致した論
理を示す信号を出力ｄ、かつ不一致時においては、２値
レベルのうちの一方の信号が出力される。したがって、
第１の論理判定部７ａおよび第２の論理判定部７ｂはと
もに２値判定動作を行なっており、ハイインピーダンス
状態を含む３値判定は行なっておらず、ハイインピーダ
ンス状態判定が不要となり、テストサイクルを短縮する
ことができる。また、書込論理変更回路５は、変更モー
ド設定回路４の変更モード設定データに従って所望のパ
ターンのテストデータをメモリアレイ１の選択メモリセ
ルへ書込むことができ、たとえ１つのデータ入出力ノー
ドＩ／Ｏを用いてテストデータの書込を行なっても、内
部で所望のテストデータパターンを生成することがで
き、内部データバスのクロストークによる不良などを容
易に検出することができ、信頼性の高いテストを実現す
ることができる。
【００４８】［実施の形態１］図２は、この発明の実施
の形態１に従う半導体記憶装置の全体の構成を概略的に
示す図である。図２においては、データ入出力端子が１
６個設けられており、１６ビットのデータＩ／Ｏ＜０−
１５＞が入出力される構成が一例として示される（ここ
で、ノードとそのデータを同じ符号で示す）。図２にお
いて、この半導体記憶装置１０は、各々が複数のメモリ
セルを有しかつ４ビットのデータ入出力端子に対応して
設けられるメモリマット１ａ、１ｂ、１ｃおよび１ｄを
含む。メモリマット１ａは、入出力データＩ／Ｏ＜０−
３＞に対応して設けられ、メモリマット１ｂは、入出力
データＩ／Ｏ＜４−７＞に対応して設けられ、メモリマ
ット１ｃは、入出力データＩ／Ｏ＜８−１１＞に対応し
て設けられ、メモリマット１ｄは、入出力データＩ／Ｏ
＜１２−１５＞に対応して設けられる。これらのメモリ
マット１ａ〜１ｄは同じ構成を備え、図１に示すセル選
択回路、すなわちＸデコーダおよびＹデコーダを含む。
の形態１に従う半導体記憶装置の全体の構成を概略的に
示す図である。図２においては、データ入出力端子が１
６個設けられており、１６ビットのデータＩ／Ｏ＜０−
１５＞が入出力される構成が一例として示される（ここ
で、ノードとそのデータを同じ符号で示す）。図２にお
いて、この半導体記憶装置１０は、各々が複数のメモリ
セルを有しかつ４ビットのデータ入出力端子に対応して
設けられるメモリマット１ａ、１ｂ、１ｃおよび１ｄを
含む。メモリマット１ａは、入出力データＩ／Ｏ＜０−
３＞に対応して設けられ、メモリマット１ｂは、入出力
データＩ／Ｏ＜４−７＞に対応して設けられ、メモリマ
ット１ｃは、入出力データＩ／Ｏ＜８−１１＞に対応し
て設けられ、メモリマット１ｄは、入出力データＩ／Ｏ
＜１２−１５＞に対応して設けられる。これらのメモリ
マット１ａ〜１ｄは同じ構成を備え、図１に示すセル選
択回路、すなわちＸデコーダおよびＹデコーダを含む。
【００４９】この半導体記憶装置は、さらに、メモリマ
ット１ａ〜１ｄそれぞれに対応して設けられ、データ書
込時データ入出力回路１３から与えられるデータを対応
のメモリマットの選択メモリセルへ書込むための書込回
路１５ａ〜１５ｄと、メモリマット１ａ〜１ｃそれぞれ
に対応して設けられ、対応のメモリセルデータの論理変
更および一致／不一致検出を行なうテスト読出回路１６
ａ〜１６ｄを含む。
ット１ａ〜１ｄそれぞれに対応して設けられ、データ書
込時データ入出力回路１３から与えられるデータを対応
のメモリマットの選択メモリセルへ書込むための書込回
路１５ａ〜１５ｄと、メモリマット１ａ〜１ｃそれぞれ
に対応して設けられ、対応のメモリセルデータの論理変
更および一致／不一致検出を行なうテスト読出回路１６
ａ〜１６ｄを含む。
【００５０】書込回路１５ａ〜１５ｄは、同一の構成を
有し、入出力回路１３からテストモード時共通に与えら
れる１ビットデータＤＩ＜０＞を受けるテストデータ入
力ノードＴＭＤと、入出力回路からの対応の４ビットの
データを受ける通常データ入力ノードＮＭＤ＜０：３＞
と、４ビット書込データを出力する書込データ出力ノー
ドＷＤ＜０：３＞と、テストモード時の書込テストデー
タの論理変更態様を指定するデータを入力するモード設
定データ入力ノードＩＮＶ＜０：２＞と、テストモード
活性化信号φＴＭを受けるテストモード活性化信号入力
ノードＴＭを有する。
有し、入出力回路１３からテストモード時共通に与えら
れる１ビットデータＤＩ＜０＞を受けるテストデータ入
力ノードＴＭＤと、入出力回路からの対応の４ビットの
データを受ける通常データ入力ノードＮＭＤ＜０：３＞
と、４ビット書込データを出力する書込データ出力ノー
ドＷＤ＜０：３＞と、テストモード時の書込テストデー
タの論理変更態様を指定するデータを入力するモード設
定データ入力ノードＩＮＶ＜０：２＞と、テストモード
活性化信号φＴＭを受けるテストモード活性化信号入力
ノードＴＭを有する。
【００５１】これらの書込回路１５ａ〜１５ｄの各々
は、通常動作モード時には、通常データ入力ノードＮＭ
Ｄ＜０：３＞に与えられたデータをその書込データ出力
ノードＷＤ＜０：３＞に伝達し、対応のメモリマットの
選択メモリセルへ入出力回路１３から与えられたデータ
を書込む。テストモード時においては、テストモード活
性化信号φＴＭの活性化に従って、書込回路１５ａ〜１
５ｄの各々は、入出力回路１３から与えられる１ビット
データを選択してかつその変更モード設定入力ノードに
与えられるデータに従って論理変換を行なって、その書
込データ出力ノードＷＤ＜０：３＞に伝達する。
は、通常動作モード時には、通常データ入力ノードＮＭ
Ｄ＜０：３＞に与えられたデータをその書込データ出力
ノードＷＤ＜０：３＞に伝達し、対応のメモリマットの
選択メモリセルへ入出力回路１３から与えられたデータ
を書込む。テストモード時においては、テストモード活
性化信号φＴＭの活性化に従って、書込回路１５ａ〜１
５ｄの各々は、入出力回路１３から与えられる１ビット
データを選択してかつその変更モード設定入力ノードに
与えられるデータに従って論理変換を行なって、その書
込データ出力ノードＷＤ＜０：３＞に伝達する。
【００５２】したがって、テストモード時には、入出力
回路から書込回路１５ａ〜１５ｄに共通に１ビットのテ
ストデータＤＩ＜０＞がそれらのテストモードデータ入
力ノードＴＭＤへ与えられ、書込回路１５ａ〜１５ｄ各
々において、論理変換を行なって対応の４ビットのメモ
リセルに書込む。この論理変換は、後にその構成は詳細
に説明するが、１ビットデータから４ビットデータを生
成するとき、４ビットデータそれぞれ個々独立に設定さ
れる。データ入出力バスにおけるクロストークの場合、
メモリマット１ａ〜１ｄそれぞれに対応して設けられる
データバスのクロストークが大きな問題となる。したが
って各メモリマット単位で、４ビットのデータの論理を
個々にこの入力ノードＩＮＶ＜０：２＞に与えられる変
更モード設定データに従って変更する。
回路から書込回路１５ａ〜１５ｄに共通に１ビットのテ
ストデータＤＩ＜０＞がそれらのテストモードデータ入
力ノードＴＭＤへ与えられ、書込回路１５ａ〜１５ｄ各
々において、論理変換を行なって対応の４ビットのメモ
リセルに書込む。この論理変換は、後にその構成は詳細
に説明するが、１ビットデータから４ビットデータを生
成するとき、４ビットデータそれぞれ個々独立に設定さ
れる。データ入出力バスにおけるクロストークの場合、
メモリマット１ａ〜１ｄそれぞれに対応して設けられる
データバスのクロストークが大きな問題となる。したが
って各メモリマット単位で、４ビットのデータの論理を
個々にこの入力ノードＩＮＶ＜０：２＞に与えられる変
更モード設定データに従って変更する。
【００５３】この書込テストデータを変更するために、
外部からのライトイネーブル信号／ＷＥ、コラムアドレ
スストローブ信号／ＣＡＳおよびロウアドレスストロー
ブ信号／ＲＡＳの状態に従ってテストモードが指定され
たことを検出するテストモード検出回路２０と、テスト
モード検出回路２０からのテストモード活性化信号φＴ
Ｍに従ってアドレス信号ＡＤＤ＜０＞、ＡＤＤ＜１＞、
およびＡＤＤ＜２＞をラッチするモード設定レジスタ回
路４ａ、４ｂ、および４ｃが設けられる。このモード設
定レジスタ回路４ａ〜４ｃは、その入力ノードＩＮＤに
対応のアドレス信号を受け、入力ノードＴＭにテストモ
ード活性化信号φＴＭを受け、ラッチしたデータをその
出力ノードＯＵＴＤに出力する。テストモード検出回路
２０は、いわゆるＷＣＢＲ（／ＷＥ，／ＣＡＳビフォー
／ＲＡＳ）条件が満たされたときにテストモード活性化
信号φＴＭを活性状態とする。モード設定レジスタ回路
４ａ〜４ｃは、このテストモード活性化信号φＴＭの活
性化に応答してラッチ状態となり、そのときに与えられ
ているアドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜２＞をラッ
チする。
外部からのライトイネーブル信号／ＷＥ、コラムアドレ
スストローブ信号／ＣＡＳおよびロウアドレスストロー
ブ信号／ＲＡＳの状態に従ってテストモードが指定され
たことを検出するテストモード検出回路２０と、テスト
モード検出回路２０からのテストモード活性化信号φＴ
Ｍに従ってアドレス信号ＡＤＤ＜０＞、ＡＤＤ＜１＞、
およびＡＤＤ＜２＞をラッチするモード設定レジスタ回
路４ａ、４ｂ、および４ｃが設けられる。このモード設
定レジスタ回路４ａ〜４ｃは、その入力ノードＩＮＤに
対応のアドレス信号を受け、入力ノードＴＭにテストモ
ード活性化信号φＴＭを受け、ラッチしたデータをその
出力ノードＯＵＴＤに出力する。テストモード検出回路
２０は、いわゆるＷＣＢＲ（／ＷＥ，／ＣＡＳビフォー
／ＲＡＳ）条件が満たされたときにテストモード活性化
信号φＴＭを活性状態とする。モード設定レジスタ回路
４ａ〜４ｃは、このテストモード活性化信号φＴＭの活
性化に応答してラッチ状態となり、そのときに与えられ
ているアドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜２＞をラッ
チする。
【００５４】モード設定レジスタ回路４ａ〜４ｃの出力
信号が書込回路１５ａ〜１５ｄのモード設定データ入力
ノードＩＮＶ＜０：２＞へ共通に与えられる。したがっ
て、メモリマット１ａ〜１ｄにおいては、４ビットのデ
ータに対し同じ論理変更が行なわれる。ここで、３ビッ
トのモード設定データＩＮＶ＜０：２＞を用いているの
は、１ビットの残りのデータの論理変換は行なわないた
めである（外部からのテストデータを適当に調整すれば
よいためである）。
信号が書込回路１５ａ〜１５ｄのモード設定データ入力
ノードＩＮＶ＜０：２＞へ共通に与えられる。したがっ
て、メモリマット１ａ〜１ｄにおいては、４ビットのデ
ータに対し同じ論理変更が行なわれる。ここで、３ビッ
トのモード設定データＩＮＶ＜０：２＞を用いているの
は、１ビットの残りのデータの論理変換は行なわないた
めである（外部からのテストデータを適当に調整すれば
よいためである）。
【００５５】このモード設定レジスタ回路４ａ〜４ｃそ
れぞれに格納されるデータは、各メモリマット１ａ〜１
ｄの４ビットのデータのうち３ビットのデータに論理反
転を行なうか否かを示す。それにより、４ビットのデー
タについて任意のデータパターンを生成することができ
る。
れぞれに格納されるデータは、各メモリマット１ａ〜１
ｄの４ビットのデータのうち３ビットのデータに論理反
転を行なうか否かを示す。それにより、４ビットのデー
タについて任意のデータパターンを生成することができ
る。
【００５６】半導体記憶装置は、さらに、メモリマット
１ａ〜１ｄそれぞれに対応して設けられ、対応のメモリ
マットからの４ビットのメモリセルデータを受けて変更
モード設定データに従って、読出されたデータの論理変
換を行ないかつ論理の一致／不一致を判定し、その判定
結果を示す信号を出力するローカル判定回路１６ａ〜１
６ｄと、これらのローカル判定回路１６ａ〜１６ｄから
出力されたテスト結果データを受けてこれらの論理の一
致／不一致を判定するグローバル判定回路１７を含む。
ローカル判定回路１６ａ〜１６ｄの各々は、モード設定
レジスタ回路４ａ〜４ｃからのモード設定データを受け
るノードＩＮＶ＜０：２＞と、対応のメモリマットから
読出された４ビットデータを受けるノードＲＤＤ＜０：
３＞と、論理の一致／不一致判定結果を示す２ビット信
号出力ノードＱＸＯＲ＜０：１＞を含む。
１ａ〜１ｄそれぞれに対応して設けられ、対応のメモリ
マットからの４ビットのメモリセルデータを受けて変更
モード設定データに従って、読出されたデータの論理変
換を行ないかつ論理の一致／不一致を判定し、その判定
結果を示す信号を出力するローカル判定回路１６ａ〜１
６ｄと、これらのローカル判定回路１６ａ〜１６ｄから
出力されたテスト結果データを受けてこれらの論理の一
致／不一致を判定するグローバル判定回路１７を含む。
ローカル判定回路１６ａ〜１６ｄの各々は、モード設定
レジスタ回路４ａ〜４ｃからのモード設定データを受け
るノードＩＮＶ＜０：２＞と、対応のメモリマットから
読出された４ビットデータを受けるノードＲＤＤ＜０：
３＞と、論理の一致／不一致判定結果を示す２ビット信
号出力ノードＱＸＯＲ＜０：１＞を含む。
【００５７】ローカル判定回路１６ａ〜１６ｄの各々
は、読出されたメモリセルデータの論理変換後、否定論
理積および否定論理和をそれぞれとり、その結果信号を
出力する。
は、読出されたメモリセルデータの論理変換後、否定論
理積および否定論理和をそれぞれとり、その結果信号を
出力する。
【００５８】グローバル判定回路１７は、これらのロー
カル判定回路１６ａ−６ｄの出力信号を受け、それらの
論理の一致／不一致を判定し、一致時には、一致した論
理のデータを示す信号を出力する論理判定部と、単に論
理の一致／不一致を示す信号を出力する論理判定部を含
む。このグローバル判定部１７の判定結果は、ノードＴ
ＭＡおよびＴＭＢから入出力回路１３のノードＴＭＯＡ
およびＴＭＯＢへ与えられる。
カル判定回路１６ａ−６ｄの出力信号を受け、それらの
論理の一致／不一致を判定し、一致時には、一致した論
理のデータを示す信号を出力する論理判定部と、単に論
理の一致／不一致を示す信号を出力する論理判定部を含
む。このグローバル判定部１７の判定結果は、ノードＴ
ＭＡおよびＴＭＢから入出力回路１３のノードＴＭＯＡ
およびＴＭＯＢへ与えられる。
【００５９】この入出力回路１３は、テストモード活性
化信号φＴＭの活性化時には、グローバル判定回路１７
の出力信号を１６ビットの入出力データノードのうち２
ビットのデータ入出力ノードに出力し、また特定のデー
タ入出力ノードに与えられるデータＤＩ＜０＞をテスト
データとして選択する。
化信号φＴＭの活性化時には、グローバル判定回路１７
の出力信号を１６ビットの入出力データノードのうち２
ビットのデータ入出力ノードに出力し、また特定のデー
タ入出力ノードに与えられるデータＤＩ＜０＞をテスト
データとして選択する。
【００６０】通常動作モード時においては、この入出力
回路１３は、外部から与えられるデータＩ／Ｏ＜０−１
５＞を受け、それぞれ内部ノードＤＩ＜０−７＞および
ＤＩ＜８−１５＞を介して各メモリマット１ａ〜１ｄへ
４ビットずつ対応のデータを伝達する。またこの入出力
回路１３は、通常動作モード時、メモリマット１ａ〜１
ｄそれぞれから読出されたデータをノードＤＯ＜０−３
＞、ＤＯ＜４−７＞、ＤＯ＜８−１１＞およびＤＯ＜１
２−１５＞を介して受け、制御回路２２を介して与えら
れる出力イネーブル信号／ＯＥに従って外部へ出力す
る。
回路１３は、外部から与えられるデータＩ／Ｏ＜０−１
５＞を受け、それぞれ内部ノードＤＩ＜０−７＞および
ＤＩ＜８−１５＞を介して各メモリマット１ａ〜１ｄへ
４ビットずつ対応のデータを伝達する。またこの入出力
回路１３は、通常動作モード時、メモリマット１ａ〜１
ｄそれぞれから読出されたデータをノードＤＯ＜０−３
＞、ＤＯ＜４−７＞、ＤＯ＜８−１１＞およびＤＯ＜１
２−１５＞を介して受け、制御回路２２を介して与えら
れる出力イネーブル信号／ＯＥに従って外部へ出力す
る。
【００６１】この制御回路２２は、またライトイネーブ
ル信号／ＷＥ、コラムアドレスストローブ信号／ＣＡＳ
およびロウアドレスストローブ信号／ＲＡＳを受け、内
部動作に必要な各種内部制御信号を生成する。次に動作
について簡単に説明する。
ル信号／ＷＥ、コラムアドレスストローブ信号／ＣＡＳ
およびロウアドレスストローブ信号／ＲＡＳを受け、内
部動作に必要な各種内部制御信号を生成する。次に動作
について簡単に説明する。
【００６２】図３は、テストモード活性化信号の活性化
時における書込テストデータの流れを概略的に示す図で
ある。図３において、モード設定レジスタ回路４ａ〜４
ｃには、それぞれ論理反転を行なうか否かを示すデータ
Ｖ０〜Ｖ２が格納される。これらのデータＶ０〜Ｖ２
は、書込回路１５ａ〜１５ｄのノードＩＮＶ＜０：２＞
へ与えられる。書込回路１５ａ〜１５ｄの各々、入出力
データＩ／Ｏ＜０＞へは入出力回路１３（図２参照）に
より選択された内部書込データＤＩ＜０＞が共通に与え
られる。書込回路１５ａ〜１５ｄの各々は、この書込デ
ータＤＩ＜０＞を、書込データＷＤ＜０＞として出力
し、さらに、書込データＤＩ＜０＞とモード設定データ
Ｖ０〜Ｖ２から３ビットの書込データＷＤ＜１＞〜＜３
＞を生成する。このモード設定データＶ０〜Ｖ２の各々
は、この内部書込データＤＩ＜０＞の論理を反転するか
否かを設定する。
時における書込テストデータの流れを概略的に示す図で
ある。図３において、モード設定レジスタ回路４ａ〜４
ｃには、それぞれ論理反転を行なうか否かを示すデータ
Ｖ０〜Ｖ２が格納される。これらのデータＶ０〜Ｖ２
は、書込回路１５ａ〜１５ｄのノードＩＮＶ＜０：２＞
へ与えられる。書込回路１５ａ〜１５ｄの各々、入出力
データＩ／Ｏ＜０＞へは入出力回路１３（図２参照）に
より選択された内部書込データＤＩ＜０＞が共通に与え
られる。書込回路１５ａ〜１５ｄの各々は、この書込デ
ータＤＩ＜０＞を、書込データＷＤ＜０＞として出力
し、さらに、書込データＤＩ＜０＞とモード設定データ
Ｖ０〜Ｖ２から３ビットの書込データＷＤ＜１＞〜＜３
＞を生成する。このモード設定データＶ０〜Ｖ２の各々
は、この内部書込データＤＩ＜０＞の論理を反転するか
否かを設定する。
【００６３】書込回路１５ａ〜１５ｄからの書込データ
ＷＤ＜０：３＞（＝ＷＤ＜０＞−＜３＞）が、対応のメ
モリアレイ１ａ〜１ｄにおいて同時に選択された４ビッ
トのメモリセルＭＣへ並列に書込まれる。
ＷＤ＜０：３＞（＝ＷＤ＜０＞−＜３＞）が、対応のメ
モリアレイ１ａ〜１ｄにおいて同時に選択された４ビッ
トのメモリセルＭＣへ並列に書込まれる。
【００６４】モード設定データＶ０、Ｖ１およびＶ２
は、それぞれ異なるアドレス信号ＡＤＤ＜０＞〜ＡＤＤ
＜２＞により与えられる。したがって、この書込データ
ＷＤ＜１＞〜＜３＞の各々に対し、内部書込データＤＩ
＜０＞と同じデータを出力するかまたは論理反転したデ
ータを出力するかは、互いに独立に設定することができ
る。これにより、メモリマット１ａ〜１ｄそれぞれにお
いて、１ビットの内部書込データＤＩ＜０＞から所望の
パターンを有する４ビットのテストデータを生成して書
込むことができる。
は、それぞれ異なるアドレス信号ＡＤＤ＜０＞〜ＡＤＤ
＜２＞により与えられる。したがって、この書込データ
ＷＤ＜１＞〜＜３＞の各々に対し、内部書込データＤＩ
＜０＞と同じデータを出力するかまたは論理反転したデ
ータを出力するかは、互いに独立に設定することができ
る。これにより、メモリマット１ａ〜１ｄそれぞれにお
いて、１ビットの内部書込データＤＩ＜０＞から所望の
パターンを有する４ビットのテストデータを生成して書
込むことができる。
【００６５】図４は、この書込データの生成の具体例を
示す図である。図４においては、内部書込データＤＩ＜
０＞が論理“１”の場合が示される。モード設定レジス
タ回路４ａ〜４ｃに格納されるモード設定データＶ０−
Ｖ２がすべて論理“１”に設定される。この論理“１”
が、論理反転を示す場合、書込データＷＤ＜３＞−＜０
＞として、論理“０”のデータが生成される。したがっ
て、１ビットの内部書込データ“１”から４ビットの書
込データ“０００１”が生成される。このモード設定デ
ータＶ０−Ｖ２の値を適当な値に設定することにより、
適当なパターンを有する４ビットの内部書込データを生
成することができる。
示す図である。図４においては、内部書込データＤＩ＜
０＞が論理“１”の場合が示される。モード設定レジス
タ回路４ａ〜４ｃに格納されるモード設定データＶ０−
Ｖ２がすべて論理“１”に設定される。この論理“１”
が、論理反転を示す場合、書込データＷＤ＜３＞−＜０
＞として、論理“０”のデータが生成される。したがっ
て、１ビットの内部書込データ“１”から４ビットの書
込データ“０００１”が生成される。このモード設定デ
ータＶ０−Ｖ２の値を適当な値に設定することにより、
適当なパターンを有する４ビットの内部書込データを生
成することができる。
【００６６】図５は、テストモード時の読出データの流
れを概略的に示す図である。図５においては、ローカル
判定回路１６ａ〜１６ｄ各々を、読出データ論理変更部
１６ａａ〜１６ｄａと、この論理変更部１６ａａ〜１６
ｂａの出力信号の論理がすべて０であるかすべて１であ
るかを判定する全０／全１判定部１６ａｂ〜１６ｄｂに
分割して示す。これらの全０／全１判定部１６ａｂ〜１
６ｄａそれぞれの判定結果が、グローバル判定部１７へ
与えられ、そこで最終的に一致／不一致が判定される。
れを概略的に示す図である。図５においては、ローカル
判定回路１６ａ〜１６ｄ各々を、読出データ論理変更部
１６ａａ〜１６ｄａと、この論理変更部１６ａａ〜１６
ｂａの出力信号の論理がすべて０であるかすべて１であ
るかを判定する全０／全１判定部１６ａｂ〜１６ｄｂに
分割して示す。これらの全０／全１判定部１６ａｂ〜１
６ｄａそれぞれの判定結果が、グローバル判定部１７へ
与えられ、そこで最終的に一致／不一致が判定される。
【００６７】メモリセルアレイ１ａ〜１ｄにおいては、
４ビットのメモリセルＭＣが選択され、これらの選択メ
モリセルＭＣのデータが論理変更部１６ａａ〜１６ｄａ
へ与えられる。これらの論理変更部１６ａａ〜１６ｄａ
へは、モード設定レジスタ回路４ａ〜４ｃからのモード
設定データＶ０〜Ｖ２が与えられている。この論理変更
部１６ａａ〜１６ｄａの各々は、モード設定データＶ０
〜Ｖ２に従って、対応の４ビットのメモリセルのデータ
の論理を変更して、全０／全１判定部１６ａｂ〜１６ｄ
ｂへ与える。この論理変更部１６ａａ〜１６ｄａへ与え
られるモード設定データＶ０〜Ｖ２は、テストデータ書
込時と同じデータであり、したがって読出データは、書
込時と同じ論理反転を受け、書込時論理反転されたデー
タが、読出時再び論理反転されて、元のデータに等しく
なる。
４ビットのメモリセルＭＣが選択され、これらの選択メ
モリセルＭＣのデータが論理変更部１６ａａ〜１６ｄａ
へ与えられる。これらの論理変更部１６ａａ〜１６ｄａ
へは、モード設定レジスタ回路４ａ〜４ｃからのモード
設定データＶ０〜Ｖ２が与えられている。この論理変更
部１６ａａ〜１６ｄａの各々は、モード設定データＶ０
〜Ｖ２に従って、対応の４ビットのメモリセルのデータ
の論理を変更して、全０／全１判定部１６ａｂ〜１６ｄ
ｂへ与える。この論理変更部１６ａａ〜１６ｄａへ与え
られるモード設定データＶ０〜Ｖ２は、テストデータ書
込時と同じデータであり、したがって読出データは、書
込時と同じ論理反転を受け、書込時論理反転されたデー
タが、読出時再び論理反転されて、元のデータに等しく
なる。
【００６８】全０／全１判定部１６ａｂ〜１６ｄｂにお
いては、それぞれ対応の論理変更部１６ａａ〜１６ｄａ
から与えられたデータの論理がすべて“０”であるか、
“１”であるかを判定し、該判定結果を示す信号ＱＸＯ
Ｒ＜０：１＞を出力する。グローバル判定部１７におい
ては、これらの全０／全１判定部１６ａｂ〜１６ｄｂか
ら与えられた判定結果をそれぞれ全０判定結果および全
１判定結果それぞれについて一致／不一致を判定し、一
致がある場合には、一致を示す信号を出力し、不一致の
場合には不一致を示す信号を出力する。一致の場合に
は、さらに、この一致した論理を示すデータを出力す
る。
いては、それぞれ対応の論理変更部１６ａａ〜１６ｄａ
から与えられたデータの論理がすべて“０”であるか、
“１”であるかを判定し、該判定結果を示す信号ＱＸＯ
Ｒ＜０：１＞を出力する。グローバル判定部１７におい
ては、これらの全０／全１判定部１６ａｂ〜１６ｄｂか
ら与えられた判定結果をそれぞれ全０判定結果および全
１判定結果それぞれについて一致／不一致を判定し、一
致がある場合には、一致を示す信号を出力し、不一致の
場合には不一致を示す信号を出力する。一致の場合に
は、さらに、この一致した論理を示すデータを出力す
る。
【００６９】このグローバル判定部１６では、したがっ
て２値判定が行なわれているだけであり、データ入出力
端子（図５には示さず）がハイインピーダンス状態へ駆
動されることない。
て２値判定が行なわれているだけであり、データ入出力
端子（図５には示さず）がハイインピーダンス状態へ駆
動されることない。
【００７０】図６は、テスト動作の具体例を示す図であ
る。図６において、データ書込時と同様にして、メモリ
マット１ａ〜１ｄ各々に対し４ビットの読出データＲＤ
＜３：０＞として、“０００１”が出力される。モード
設定データＶ０−Ｖ２はすべて“１”であり、読出デー
タ論理変更部１６ａａ〜１６ｄｂの出力信号において
は、読出データ“０”の論理が反転され、すべて“１”
となる。したがって、全０／全１判定部１６ａｂ〜１６
ｄｂにおいて、論理“１”が一致していることを示す信
号ＱＸＯＲ＜０：１＞が出力される。
る。図６において、データ書込時と同様にして、メモリ
マット１ａ〜１ｄ各々に対し４ビットの読出データＲＤ
＜３：０＞として、“０００１”が出力される。モード
設定データＶ０−Ｖ２はすべて“１”であり、読出デー
タ論理変更部１６ａａ〜１６ｄｂの出力信号において
は、読出データ“０”の論理が反転され、すべて“１”
となる。したがって、全０／全１判定部１６ａｂ〜１６
ｄｂにおいて、論理“１”が一致していることを示す信
号ＱＸＯＲ＜０：１＞が出力される。
【００７１】グローバル判定部１７においては、これら
のすべての全０／全１判定部１６ａｂ〜１６ｄｂからの
判定結果に基づいて、すべてが論理“１”の一致を示し
ている場合には、一致を示す信号と論理“１”を示す信
号を出力する。不一致の場合には、不一致を示す信号
と、特定の論理レベルの信号が出力される。グローバル
判定部１７においては、２値判定が行なわれており、出
力ハイインピーダンス状態を有する３値判定は行なわれ
ていない。したがって、ハイインピーダンス状態がな
く、テストサイクル期間を短くすることができ、高速テ
ストを実現することができる。
のすべての全０／全１判定部１６ａｂ〜１６ｄｂからの
判定結果に基づいて、すべてが論理“１”の一致を示し
ている場合には、一致を示す信号と論理“１”を示す信
号を出力する。不一致の場合には、不一致を示す信号
と、特定の論理レベルの信号が出力される。グローバル
判定部１７においては、２値判定が行なわれており、出
力ハイインピーダンス状態を有する３値判定は行なわれ
ていない。したがって、ハイインピーダンス状態がな
く、テストサイクル期間を短くすることができ、高速テ
ストを実現することができる。
【００７２】読出時において、書込時と同じ論理変更を
行なっているため、元のデータが復元され、したがって
書込時任意のパターンの書込データが書込まれても、正
確にメモリセルデータの論理の一致／不一致を判定する
だけで、メモリセルに不良が生じているか否かを識別す
ることができる。
行なっているため、元のデータが復元され、したがって
書込時任意のパターンの書込データが書込まれても、正
確にメモリセルデータの論理の一致／不一致を判定する
だけで、メモリセルに不良が生じているか否かを識別す
ることができる。
【００７３】次に各部の具体的構成について説明する。
図７（Ａ）は、図２に示すテストモード検出回路２０の
具体的構成の一例を示す図である。図７において、テス
トモード検出回路２０は、ＷＣＢＲ条件を検出するＷＣ
ＢＲ検出回路２０ａと、ＷＣＢＲ条件が満たされたとき
セットされ、かつＣＢＲ条件（／ＣＡＳビフォー／ＲＡ
Ｓ）条件が満たされたときにリセットされるセット／リ
セットフリップフロップ２０ｂを含む。ＣＢＲ条件は、
コラムアドレスストローブ信号／ＣＡＳが立下がってか
らロウアドレスストローブ信号／ＲＡＳが立下がる条件
である。
図７（Ａ）は、図２に示すテストモード検出回路２０の
具体的構成の一例を示す図である。図７において、テス
トモード検出回路２０は、ＷＣＢＲ条件を検出するＷＣ
ＢＲ検出回路２０ａと、ＷＣＢＲ条件が満たされたとき
セットされ、かつＣＢＲ条件（／ＣＡＳビフォー／ＲＡ
Ｓ）条件が満たされたときにリセットされるセット／リ
セットフリップフロップ２０ｂを含む。ＣＢＲ条件は、
コラムアドレスストローブ信号／ＣＡＳが立下がってか
らロウアドレスストローブ信号／ＲＡＳが立下がる条件
である。
【００７４】ＷＣＢＲ検出回路２０ａは、ロウアドレス
ストローブ信号／ＲＡＳを受けるインバータ回路２０ａ
ａと、インバータ回路２０ａａの出力信号を受けるイン
バータ回路２０ａｂと、コラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥを受けるＮＯＲ
回路２０ａｃと、インバータ回路２０ａｂの出力信号を
一方入力に受けるＮＡＮＤ回路２０ａｄと、ＮＯＲ回路
２０ａｃの出力信号を一方入力に受けるＮＡＮＤ回路２
０ａｅを含む。ＮＡＮＤ回路２０ａｄの出力信号はＮＡ
ＮＤ回路２０ａｅの他方入力へ与えられ、ＮＡＮＤ回路
２０ａｅの出力信号はＮＡＮＤ回路２０ａｄの他方入力
へ与えられる。
ストローブ信号／ＲＡＳを受けるインバータ回路２０ａ
ａと、インバータ回路２０ａａの出力信号を受けるイン
バータ回路２０ａｂと、コラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥを受けるＮＯＲ
回路２０ａｃと、インバータ回路２０ａｂの出力信号を
一方入力に受けるＮＡＮＤ回路２０ａｄと、ＮＯＲ回路
２０ａｃの出力信号を一方入力に受けるＮＡＮＤ回路２
０ａｅを含む。ＮＡＮＤ回路２０ａｄの出力信号はＮＡ
ＮＤ回路２０ａｅの他方入力へ与えられ、ＮＡＮＤ回路
２０ａｅの出力信号はＮＡＮＤ回路２０ａｄの他方入力
へ与えられる。
【００７５】ＷＣＢＲ検出回路２０ａは、さらに、イン
バータ回路２０ａａの出力信号とＮＡＮＤ回路２０ａｄ
の出力信号とＮＡＮＤ回路２０ａｇの出力信号を受ける
３入力ＮＡＮＤ回路２０ａｆを含む。ＮＡＮＤ回路２０
ａｇは、ＮＡＮＤ回路２０ａｅの出力信号とＮＡＮＤ回
路２０ａｆの出力信号とを受ける。
バータ回路２０ａａの出力信号とＮＡＮＤ回路２０ａｄ
の出力信号とＮＡＮＤ回路２０ａｇの出力信号を受ける
３入力ＮＡＮＤ回路２０ａｆを含む。ＮＡＮＤ回路２０
ａｇは、ＮＡＮＤ回路２０ａｅの出力信号とＮＡＮＤ回
路２０ａｆの出力信号とを受ける。
【００７６】セット／リセットフリップフロップ２０ｂ
は、ＮＡＮＤ回路２０ａｆの出力信号を一方入力に受け
るＮＡＮＤ回路２０ｂａと、ＣＢＲ検出信号ＺＣＢＲと
ＮＡＮＤ回路２０ｂａの出力信号を受けるＮＡＮＤ回路
２０ｂｂを含む。ＮＡＮＤ回路２０ｂｂの出力信号がＮ
ＡＮＤ回路２０ｂａの他方入力へ与えられる。ＮＡＮＤ
回路２０ｂａからテストモード活性化信号φＴＭが出力
される。次に、この図７（Ａ）に示すテストモード検出
回路２０の動作を図７（Ｂ）に示す信号波形図を参照し
て説明する。
は、ＮＡＮＤ回路２０ａｆの出力信号を一方入力に受け
るＮＡＮＤ回路２０ｂａと、ＣＢＲ検出信号ＺＣＢＲと
ＮＡＮＤ回路２０ｂａの出力信号を受けるＮＡＮＤ回路
２０ｂｂを含む。ＮＡＮＤ回路２０ｂｂの出力信号がＮ
ＡＮＤ回路２０ｂａの他方入力へ与えられる。ＮＡＮＤ
回路２０ｂａからテストモード活性化信号φＴＭが出力
される。次に、この図７（Ａ）に示すテストモード検出
回路２０の動作を図７（Ｂ）に示す信号波形図を参照し
て説明する。
【００７７】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルのときにコラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥをともにＬレベルに
設定する。ＮＯＲ回路２０ａｃの出力信号がＨレベルと
なる。この状態において、インバータ回路２０ａａの出
力信号がＬレベルであり、ＮＡＮＤ回路２０ａｆの出力
するＷＣＢＲ検出信号ＺＷＣＢＲはＨレベルに変わる。
また、インバータ回路２０ａｂの出力信号はＨレベルで
あり、ＮＡＮＤ回路２０ａｄおよび２０ａｅのそれぞれ
の出力信号の状態は変化しない。
レベルのときにコラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥをともにＬレベルに
設定する。ＮＯＲ回路２０ａｃの出力信号がＨレベルと
なる。この状態において、インバータ回路２０ａａの出
力信号がＬレベルであり、ＮＡＮＤ回路２０ａｆの出力
するＷＣＢＲ検出信号ＺＷＣＢＲはＨレベルに変わる。
また、インバータ回路２０ａｂの出力信号はＨレベルで
あり、ＮＡＮＤ回路２０ａｄおよび２０ａｅのそれぞれ
の出力信号の状態は変化しない。
【００７８】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がると、インバータ回路２０ａａの出力信
号がＨレベル、インバータ回路２０ａｂの出力信号がＬ
レベルとなり、ＮＡＮＤ回路２０ａｄの出力信号がＨレ
ベルとなる。ＮＯＲ回路２０ａｃの出力信号はＨレベル
であり、応じてＮＡＮＤ回路２０ａｅの出力信号がＬレ
ベルとなる。これにより、ＮＡＮＤ回路２０ａｇの出力
信号がＨレベルとなり、ＮＡＮＤ回路２０ａｆはその３
入力の信号がすべてＨレベルとなり、ＷＣＢＲ検出信号
ＺＷＣＢＲがＬレベルとなる。このＷＣＢＲ検出信号Ｚ
ＷＣＢＲが立下がると、ＮＡＮＤ回路２０ｂａの出力す
るテストモード活性化信号φＴＭがＨレベルの活性状態
となる。
レベルに立下がると、インバータ回路２０ａａの出力信
号がＨレベル、インバータ回路２０ａｂの出力信号がＬ
レベルとなり、ＮＡＮＤ回路２０ａｄの出力信号がＨレ
ベルとなる。ＮＯＲ回路２０ａｃの出力信号はＨレベル
であり、応じてＮＡＮＤ回路２０ａｅの出力信号がＬレ
ベルとなる。これにより、ＮＡＮＤ回路２０ａｇの出力
信号がＨレベルとなり、ＮＡＮＤ回路２０ａｆはその３
入力の信号がすべてＨレベルとなり、ＷＣＢＲ検出信号
ＺＷＣＢＲがＬレベルとなる。このＷＣＢＲ検出信号Ｚ
ＷＣＢＲが立下がると、ＮＡＮＤ回路２０ｂａの出力す
るテストモード活性化信号φＴＭがＨレベルの活性状態
となる。
【００７９】これにより、テストモードが指定される。
ロウアドレスストローブ信号／ＲＡＳをＨレベルに立上
げると、インバータ回路２０ａａの出力信号がＬレベル
となり、ＮＡＮＤ回路２０ａｆの出力するＷＣＢＲ検出
信号ＺＷＣＢＲがＨレベルに立上がる。これにより、セ
ット／リセットフリップフロップ２０ｂがセット状態を
維持し、テストモード活性化信号φＴＭを活性状態とし
て、メモリセルの選択、テストデータの書込および読出
の一連のテスト動作が実行される。
ロウアドレスストローブ信号／ＲＡＳをＨレベルに立上
げると、インバータ回路２０ａａの出力信号がＬレベル
となり、ＮＡＮＤ回路２０ａｆの出力するＷＣＢＲ検出
信号ＺＷＣＢＲがＨレベルに立上がる。これにより、セ
ット／リセットフリップフロップ２０ｂがセット状態を
維持し、テストモード活性化信号φＴＭを活性状態とし
て、メモリセルの選択、テストデータの書込および読出
の一連のテスト動作が実行される。
【００８０】テスト動作完了時においては、ロウアドレ
スストローブ信号／ＲＡＳよりも先にコラムアドレスス
トローブ信号／ＣＡＳをＬレベルに立下げる。ライトイ
ネーブル信号／ＷＥはＨレベルを保持する。この状態に
おいては、ＷＣＢＲ検出回路２０ａにおいては、ＮＯＲ
回路２０ａｃの出力信号はＬレベルであり、ＮＡＮＤ回
路２０ａｅの出力信号はＨレベルである。この状態にお
いて、ロウアドレスストローブ信号／ＲＡＳをＬレベル
に立下げると、ＮＡＮＤ回路２０ａｄの出力信号がＨレ
ベルとなり、ＮＡＮＤ回路２０ａｆおよびａｇで構成さ
れるフリップフロップのラッチ状態は変化しない。した
がってＷＣＢＲ検出信号ＺＷＣＢＲはリセット状態のＨ
レベルを維持する。
スストローブ信号／ＲＡＳよりも先にコラムアドレスス
トローブ信号／ＣＡＳをＬレベルに立下げる。ライトイ
ネーブル信号／ＷＥはＨレベルを保持する。この状態に
おいては、ＷＣＢＲ検出回路２０ａにおいては、ＮＯＲ
回路２０ａｃの出力信号はＬレベルであり、ＮＡＮＤ回
路２０ａｅの出力信号はＨレベルである。この状態にお
いて、ロウアドレスストローブ信号／ＲＡＳをＬレベル
に立下げると、ＮＡＮＤ回路２０ａｄの出力信号がＨレ
ベルとなり、ＮＡＮＤ回路２０ａｆおよびａｇで構成さ
れるフリップフロップのラッチ状態は変化しない。した
がってＷＣＢＲ検出信号ＺＷＣＢＲはリセット状態のＨ
レベルを維持する。
【００８１】一方、このＣＢＲ条件に従って、ＣＢＲ検
出信号ＺＣＢＲがＬレベルに立下がり、ＮＡＮＤ回路２
０ｂｂの出力信号がＨレベルとなり、ＮＡＮＤ回路２０
ｂａの両入力の信号がＨレベルとなり、テストモード活
性化信号φＴＭがＬレベルとなる。これにより、テスト
モードが完了する。ロウアドレスストローブ信号／ＲＡ
ＳをＨレベルに立上げると、ＣＢＲ検出信号ＺＣＢＲが
Ｈレベルとなる。
出信号ＺＣＢＲがＬレベルに立下がり、ＮＡＮＤ回路２
０ｂｂの出力信号がＨレベルとなり、ＮＡＮＤ回路２０
ｂａの両入力の信号がＨレベルとなり、テストモード活
性化信号φＴＭがＬレベルとなる。これにより、テスト
モードが完了する。ロウアドレスストローブ信号／ＲＡ
ＳをＨレベルに立上げると、ＣＢＲ検出信号ＺＣＢＲが
Ｈレベルとなる。
【００８２】ＣＢＲ検出信号ＺＣＢＲを生成するための
回路としては、ＷＣＢＲ検出回路２０ａと同様の構成を
利用することができる。ＮＯＲ回路２０ａｃの出力信号
に代えて、コラムアドレスストローブ信号／ＣＡＳを用
いる。
回路としては、ＷＣＢＲ検出回路２０ａと同様の構成を
利用することができる。ＮＯＲ回路２０ａｃの出力信号
に代えて、コラムアドレスストローブ信号／ＣＡＳを用
いる。
【００８３】図８（Ａ）は図２に示すモード設定レジス
タ回路４ａ〜４ｃの具体的構成の一例を示す図である。
図８（Ａ）において、モード設定レジスタ回路４ａ〜４
ｃは同一構成を有するため、１つのモード設定レジスタ
回路を代表的に示す。図８（Ａ）において、モード設定
レジスタ回路４ａ〜４ｃの各々は、ノードＴＭに与えら
れるテストモード活性化信号φＴＭを受けるインバータ
回路３４ａと、テストモード活性化信号φＴＭの活性化
時（Ｈレベル）非導通状態となり、一方テストモード活
性化信号φＴＭの非活性化時（Ｌレベル）導通状態とな
り、ノードＩＮＤに与えられる対応のアドレス信号ＡＤ
Ｄ＜ｉ＞を通過させるトランスミッションゲート３４ｂ
と、トランスミッションゲート３４ｂの出力信号を受け
るインバータ回路３４ｃと、インバータ回路３４ｃの出
力信号を受けるインバータ回路３４ｄと、テストモード
活性化信号φＴＭに応答してトランスミッションゲート
３４ｂと相補的に導通し、導通時インバータ回路３４ｄ
の出力信号をインバータ回路３４ｃの入力部へ伝達する
トランスミッションゲート３４ｅと、テストモード活性
化信号φＴＭに応答してトランスミッションゲート３４
ｂと相補的に導通し、インバータ回路３４ａの出力信号
を選択的に通過させるトランスミッションゲート３４ｆ
と、トランスミッションゲート３４ｆの伝達する信号を
受けるインバータ回路３４ｇと、インバータ回路３４ｇ
の出力信号を受けるインバータ回路３４ｈと、テストモ
ード活性化信号φＴＭに応答してトランスミッションゲ
ート３４ｂと同相で導通し、インバータ回路３４ｅの入
力とインバータ回路３４ｈの出力とを接続するトランス
ミッションゲート３４ｉを含む。次にこの図８（Ａ）に
示すモード設定レジスタ回路４ａ〜４ｃの動作を図８
（Ｂ）に示す信号波形図を参照して説明する。
タ回路４ａ〜４ｃの具体的構成の一例を示す図である。
図８（Ａ）において、モード設定レジスタ回路４ａ〜４
ｃは同一構成を有するため、１つのモード設定レジスタ
回路を代表的に示す。図８（Ａ）において、モード設定
レジスタ回路４ａ〜４ｃの各々は、ノードＴＭに与えら
れるテストモード活性化信号φＴＭを受けるインバータ
回路３４ａと、テストモード活性化信号φＴＭの活性化
時（Ｈレベル）非導通状態となり、一方テストモード活
性化信号φＴＭの非活性化時（Ｌレベル）導通状態とな
り、ノードＩＮＤに与えられる対応のアドレス信号ＡＤ
Ｄ＜ｉ＞を通過させるトランスミッションゲート３４ｂ
と、トランスミッションゲート３４ｂの出力信号を受け
るインバータ回路３４ｃと、インバータ回路３４ｃの出
力信号を受けるインバータ回路３４ｄと、テストモード
活性化信号φＴＭに応答してトランスミッションゲート
３４ｂと相補的に導通し、導通時インバータ回路３４ｄ
の出力信号をインバータ回路３４ｃの入力部へ伝達する
トランスミッションゲート３４ｅと、テストモード活性
化信号φＴＭに応答してトランスミッションゲート３４
ｂと相補的に導通し、インバータ回路３４ａの出力信号
を選択的に通過させるトランスミッションゲート３４ｆ
と、トランスミッションゲート３４ｆの伝達する信号を
受けるインバータ回路３４ｇと、インバータ回路３４ｇ
の出力信号を受けるインバータ回路３４ｈと、テストモ
ード活性化信号φＴＭに応答してトランスミッションゲ
ート３４ｂと同相で導通し、インバータ回路３４ｅの入
力とインバータ回路３４ｈの出力とを接続するトランス
ミッションゲート３４ｉを含む。次にこの図８（Ａ）に
示すモード設定レジスタ回路４ａ〜４ｃの動作を図８
（Ｂ）に示す信号波形図を参照して説明する。
【００８４】テストモード活性化信号φＴＭがＬレベル
のときには、インバータ回路３４ａの出力信号がＨレベ
ルであり、トランスミッションゲート３４ｂおよび３４
ｉが導通状態にあり、一方トランスミッションゲート３
４ｅおよび３４ｆは非導通状態にある。この状態におい
ては、モード設定データＶｉとしては、先のサイクルで
設定されたデータが出力される。
のときには、インバータ回路３４ａの出力信号がＨレベ
ルであり、トランスミッションゲート３４ｂおよび３４
ｉが導通状態にあり、一方トランスミッションゲート３
４ｅおよび３４ｆは非導通状態にある。この状態におい
ては、モード設定データＶｉとしては、先のサイクルで
設定されたデータが出力される。
【００８５】コラムアドレスストローブ信号／ＣＡＳお
よびライトイネーブル信号／ＷＥをロウアドレスストロ
ーブ信号／ＲＡＳよりも早く立下げ、またアドレス信号
ＡＤＤ＜ｉ＞を所定の値に設定する。この状態におい
て、アドレス信号ＡＤＤ＜ｉ＞は、トランスミッション
ゲート３４ｂを介してインバータ回路３４ｃへ与えら
れ、インバータ回路３４ｄの出力信号はこのアドレス信
号ＡＤＤ＜ｉ＞と同じ論理の信号となる。ロウアドレス
ストローブ信号／ＲＡＳがＬレベルに立下がると、テス
トモード活性化信号φＴＭがＨレベルとなり、トランス
ミッションゲート３４ｂおよび３４ｉが非導通状態とな
り、一方トランスミッションゲート３４ｅおよび３４ｆ
が導通状態となる。インバータ回路３４ｃおよび３４ｄ
ならびにトランスミッションゲート３４ｅによりラッチ
回路が形成され、このロウアドレスストローブ信号／Ｒ
ＡＳ立下がり時のアドレス信号がラッチされて、このラ
ッチされた信号がトランスミッションゲート３４ｆを介
してインバータ回路３４ｇへ伝達される。インバータ回
路３４ｇおよび３４ｈならびにトランスミッションゲー
ト３４ｉはラッチ回路を構成してはない、高速でこのト
ランスミッションゲート３４ｆを介して与えられた信号
の論理状態にモード設定データＶｉの状態が変化する。
このモード設定データＶｉはテストモード活性化信号φ
ＴＭがＨレベルの間モード設定レジスタ回路がラッチ状
態にあるため変化しない。これにより、テスト動作期間
中、所定のパターンのテストデータを書込むことができ
る。
よびライトイネーブル信号／ＷＥをロウアドレスストロ
ーブ信号／ＲＡＳよりも早く立下げ、またアドレス信号
ＡＤＤ＜ｉ＞を所定の値に設定する。この状態におい
て、アドレス信号ＡＤＤ＜ｉ＞は、トランスミッション
ゲート３４ｂを介してインバータ回路３４ｃへ与えら
れ、インバータ回路３４ｄの出力信号はこのアドレス信
号ＡＤＤ＜ｉ＞と同じ論理の信号となる。ロウアドレス
ストローブ信号／ＲＡＳがＬレベルに立下がると、テス
トモード活性化信号φＴＭがＨレベルとなり、トランス
ミッションゲート３４ｂおよび３４ｉが非導通状態とな
り、一方トランスミッションゲート３４ｅおよび３４ｆ
が導通状態となる。インバータ回路３４ｃおよび３４ｄ
ならびにトランスミッションゲート３４ｅによりラッチ
回路が形成され、このロウアドレスストローブ信号／Ｒ
ＡＳ立下がり時のアドレス信号がラッチされて、このラ
ッチされた信号がトランスミッションゲート３４ｆを介
してインバータ回路３４ｇへ伝達される。インバータ回
路３４ｇおよび３４ｈならびにトランスミッションゲー
ト３４ｉはラッチ回路を構成してはない、高速でこのト
ランスミッションゲート３４ｆを介して与えられた信号
の論理状態にモード設定データＶｉの状態が変化する。
このモード設定データＶｉはテストモード活性化信号φ
ＴＭがＨレベルの間モード設定レジスタ回路がラッチ状
態にあるため変化しない。これにより、テスト動作期間
中、所定のパターンのテストデータを書込むことができ
る。
【００８６】図９は、図２に示す書込回路１５ａ〜１５
ｄの構成を概略的に示す図である。これらの書込回路１
５ａ〜１５ｄは同じ構成を有しており、図９において、
１つの書込回路の構成を代表的に示す。図９において、
書込回路１５ａ−１５ｄの各々は、ノードＩＮＶ＜０：
２＞に与えられるモード設定データＶ０〜Ｖ２に従っ
て、ノードＴＭＤに与えられるテストデータＤＩ＜０＞
の論理を選択的に反転する論理設定回路１５ｉａ，１５
ｉｂおよび１５ｉｃと、ノードＴＭＤに与えられるテス
トデータＤＩ＜０＞と通常動作モード時に与えられるデ
ータＤＩ＜ｉ＞の一方をテストモード活性化信号φＴＭ
に従って選択する選択回路１５ｊａと、論理設定回路１
５ｉａ〜１５ｉｃそれぞれに対応して設けられ、対応の
論理設定回路のノードＯＤＡＴからの出力信号と通常動
作モード時に与えられる入力データＤＩ＜ｉ＋１−ｉ＋
３＞をそれぞれ受けてテストモード活性化信号φＴＭに
従って一方を選択的に通過させる選択回路１５ａｂ〜１
５ｊｄを含む。これらの選択回路１５ｊａ〜１５ｊｄの
ノードＷＤから内部書込データが生成されてノードＷＤ
＜０：３＞から出力される。
ｄの構成を概略的に示す図である。これらの書込回路１
５ａ〜１５ｄは同じ構成を有しており、図９において、
１つの書込回路の構成を代表的に示す。図９において、
書込回路１５ａ−１５ｄの各々は、ノードＩＮＶ＜０：
２＞に与えられるモード設定データＶ０〜Ｖ２に従っ
て、ノードＴＭＤに与えられるテストデータＤＩ＜０＞
の論理を選択的に反転する論理設定回路１５ｉａ，１５
ｉｂおよび１５ｉｃと、ノードＴＭＤに与えられるテス
トデータＤＩ＜０＞と通常動作モード時に与えられるデ
ータＤＩ＜ｉ＞の一方をテストモード活性化信号φＴＭ
に従って選択する選択回路１５ｊａと、論理設定回路１
５ｉａ〜１５ｉｃそれぞれに対応して設けられ、対応の
論理設定回路のノードＯＤＡＴからの出力信号と通常動
作モード時に与えられる入力データＤＩ＜ｉ＋１−ｉ＋
３＞をそれぞれ受けてテストモード活性化信号φＴＭに
従って一方を選択的に通過させる選択回路１５ａｂ〜１
５ｊｄを含む。これらの選択回路１５ｊａ〜１５ｊｄの
ノードＷＤから内部書込データが生成されてノードＷＤ
＜０：３＞から出力される。
【００８７】図１０は、図９に示す論理設定回路１５ｉ
ａ−１５ｉｃの具体的構成の一例を示す図である。これ
らの論理設定回路１５ｉａ〜１５ｉｃは同一構成を有す
るため、図１０においては、１つの論理設定回路の構成
のみを示す。図１０において、論理設定回路１５ｉａ−
１５ｉｃ各々は、ノードＩＤＡＴに与えられるデータＤ
Ｉ＜０＞を受けるインバータ１５ｍａと、ノードＩＮＶ
に与えられるモード設定データＶｉを受けるインバータ
１５ｍｂと、モード設定データＶｉおよびインバータ１
５ｍｂの出力信号に従ってインバータ１５ｍａの出力信
号を通過させるトランスミッションゲート１５ｍｃと、
モード設定データＶｉおよびインバータ１５ｍｂの出力
信号に従ってトランスミッションゲート１５ｍｃと相補
的に導通し、ノードＩＤＡＴからのデータＤＩ＜０＞を
通過させるトランスミッションゲート１５ｍｄと、トラ
ンスミッションゲート１５ｍｃおよび１５ｍｄの一方か
ら与えられた信号を受けて論理設定データＤｉをノード
ＯＤＡＴに出力するインバータ１５ｍｅを含む。
ａ−１５ｉｃの具体的構成の一例を示す図である。これ
らの論理設定回路１５ｉａ〜１５ｉｃは同一構成を有す
るため、図１０においては、１つの論理設定回路の構成
のみを示す。図１０において、論理設定回路１５ｉａ−
１５ｉｃ各々は、ノードＩＤＡＴに与えられるデータＤ
Ｉ＜０＞を受けるインバータ１５ｍａと、ノードＩＮＶ
に与えられるモード設定データＶｉを受けるインバータ
１５ｍｂと、モード設定データＶｉおよびインバータ１
５ｍｂの出力信号に従ってインバータ１５ｍａの出力信
号を通過させるトランスミッションゲート１５ｍｃと、
モード設定データＶｉおよびインバータ１５ｍｂの出力
信号に従ってトランスミッションゲート１５ｍｃと相補
的に導通し、ノードＩＤＡＴからのデータＤＩ＜０＞を
通過させるトランスミッションゲート１５ｍｄと、トラ
ンスミッションゲート１５ｍｃおよび１５ｍｄの一方か
ら与えられた信号を受けて論理設定データＤｉをノード
ＯＤＡＴに出力するインバータ１５ｍｅを含む。
【００８８】モード設定データＶｉがＨレベル
（“１”）のときには、トランスミッションゲート１５
ｍｃが非導通状態、トランスミッションゲート１５ｍｄ
が導通状態となり、ノードＩＤＡＴからのデータＤＩ＜
０＞が選択されてインバータ１５ｍｅへ与えられる。し
たがってデータＤｉは、データＤＩ＜０＞と論理が反対
となる。
（“１”）のときには、トランスミッションゲート１５
ｍｃが非導通状態、トランスミッションゲート１５ｍｄ
が導通状態となり、ノードＩＤＡＴからのデータＤＩ＜
０＞が選択されてインバータ１５ｍｅへ与えられる。し
たがってデータＤｉは、データＤＩ＜０＞と論理が反対
となる。
【００８９】一方、モード設定データＶｉがＬレベル
（“０”）のときには、トランスミッションゲート１５
ｍｃが導通状態、トランスミッションゲート１５ｍｄが
非導通状態となり、インバータ１５ｍａの出力信号が選
択されてインバータ１５ｍｅへ与えられる。したがっ
て、データＤｉは入力データＤＩ＜０＞と論理が同じと
なる。
（“０”）のときには、トランスミッションゲート１５
ｍｃが導通状態、トランスミッションゲート１５ｍｄが
非導通状態となり、インバータ１５ｍａの出力信号が選
択されてインバータ１５ｍｅへ与えられる。したがっ
て、データＤｉは入力データＤＩ＜０＞と論理が同じと
なる。
【００９０】図１１は、図９に示す選択回路１５ｊａ〜
ｊｄの具体的構成の一例を示す図である。図１１におい
て、これらの選択回路１５ｊａ〜１５ｊｄの各々は同一
構成を有するため、１つの選択回路の構成を示す。図１
１において、選択回路１５ｊａ〜１５ｊｄの各々は、ノ
ードＮＭＤに与えられるデータＤＩ＜ｊ＞を受けるイン
バータ１５ｎａと、ノードＴＭＤに与えられるデータＤ
ｉを受けるインバータ１５ｎｃと、ノードＴＭに与えら
れるテストモード活性化信号φＴＭを受けるインバータ
１５ｎｂと、テストモード活性化信号φＴＭとインバー
タ１５ｎｂの出力信号とに従って導通し、インバータ１
５ｎａの出力信号を伝達するトランスミッションゲート
１５ｎｄと、テストモード活性化信号φＴＭとインバー
タ１５ｎｂの出力信号に従ってトランスミッションゲー
ト１５ｎｄと相補的に導通し、インバータ１５ｎｃの出
力信号を伝達するトランスミッションゲート１５ｎｅ
と、トランスミッションゲート１５ｎｄおよび１５ｎｅ
の一方から与えられるデータを受けるインバータ１５ｎ
を含む。インバータ１５ｎからノードＷＤに書込データ
が与えられる。
ｊｄの具体的構成の一例を示す図である。図１１におい
て、これらの選択回路１５ｊａ〜１５ｊｄの各々は同一
構成を有するため、１つの選択回路の構成を示す。図１
１において、選択回路１５ｊａ〜１５ｊｄの各々は、ノ
ードＮＭＤに与えられるデータＤＩ＜ｊ＞を受けるイン
バータ１５ｎａと、ノードＴＭＤに与えられるデータＤ
ｉを受けるインバータ１５ｎｃと、ノードＴＭに与えら
れるテストモード活性化信号φＴＭを受けるインバータ
１５ｎｂと、テストモード活性化信号φＴＭとインバー
タ１５ｎｂの出力信号とに従って導通し、インバータ１
５ｎａの出力信号を伝達するトランスミッションゲート
１５ｎｄと、テストモード活性化信号φＴＭとインバー
タ１５ｎｂの出力信号に従ってトランスミッションゲー
ト１５ｎｄと相補的に導通し、インバータ１５ｎｃの出
力信号を伝達するトランスミッションゲート１５ｎｅ
と、トランスミッションゲート１５ｎｄおよび１５ｎｅ
の一方から与えられるデータを受けるインバータ１５ｎ
を含む。インバータ１５ｎからノードＷＤに書込データ
が与えられる。
【００９１】ノードＮＭＤに与えられるデータＤＩ＜ｊ
＞は対応のデータ入出力ノードに与えられたデータであ
る。ノードＴＭＤに与えられるデータＤｉは書込テスト
データＤＩ＜０＞であるか（セレクタ１５ａａの場合）
または対応の論理設定回路１５ｉａ〜１５ｉｃの出力信
号である。
＞は対応のデータ入出力ノードに与えられたデータであ
る。ノードＴＭＤに与えられるデータＤｉは書込テスト
データＤＩ＜０＞であるか（セレクタ１５ａａの場合）
または対応の論理設定回路１５ｉａ〜１５ｉｃの出力信
号である。
【００９２】この図１１に示す選択回路１５ａａ〜１５
ａｄの構成においては、テストモード活性化信号φＴＭ
が非活性状態のときには、トランスミッションゲート１
５ｎｄが導通状態、トランスミッションゲート１５ｎｅ
が非導通状態となり、ノードＮＭＤに与えられたデータ
ＤＩ＜ａ＞がインバータ１５ｎａおよび１５ｎｆを介し
てノードＷＤに伝達される。したがって、テストモード
活性化信号φＴＭの非活性化時、すなわち通常動作モー
ド時には、対応のデータ入出力端子から与えられたデー
タが対応のメモリセルに書込まれる。
ａｄの構成においては、テストモード活性化信号φＴＭ
が非活性状態のときには、トランスミッションゲート１
５ｎｄが導通状態、トランスミッションゲート１５ｎｅ
が非導通状態となり、ノードＮＭＤに与えられたデータ
ＤＩ＜ａ＞がインバータ１５ｎａおよび１５ｎｆを介し
てノードＷＤに伝達される。したがって、テストモード
活性化信号φＴＭの非活性化時、すなわち通常動作モー
ド時には、対応のデータ入出力端子から与えられたデー
タが対応のメモリセルに書込まれる。
【００９３】テストモード活性化信号φＴＭの活性化
時、トランスミッションゲート１５ｎｅが導通してトラ
ンスミッションゲート１５ｎｄが非導通状態となる。し
たがってこの状態において、ノードＴＭＤに与えられた
データＤｉまたはＤＩ＜０＞がインバータ１５ｎｃおよ
び１５ｎｆを介してノードＷＤに伝達される。
時、トランスミッションゲート１５ｎｅが導通してトラ
ンスミッションゲート１５ｎｄが非導通状態となる。し
たがってこの状態において、ノードＴＭＤに与えられた
データＤｉまたはＤＩ＜０＞がインバータ１５ｎｃおよ
び１５ｎｆを介してノードＷＤに伝達される。
【００９４】したがって、テストモード時においては、
モード設定データに従って論理が設定されたデータが選
択されて対応のメモリセルに書込まれる。
モード設定データに従って論理が設定されたデータが選
択されて対応のメモリセルに書込まれる。
【００９５】図１２は、図２に示すローカル判定回路１
６ａ−１６ｄの構成を概略的に示す図である。図１２に
おいて、これらのローカル判定回路１６ａ−１６ｄは同
一構成を有するため、１つのローカル判定回路の構成を
示す。図１２において、ローカル判定回路１６ａ−１６
ｄの各々は、テストデータ書込時、書込回路により論理
設定されるメモリセルのデータに対応して設けられかつ
モード設定データＶ０−Ｖ２に従って同じ論理設定を行
なう読出論理設定回路１６ｉａ−１６ｉｃと、これらの
読出論理設定回路１６ｉａ−１６ｉｃの出力信号と残り
の１ビットの読出データを受けるＮＯＲ回路１６ｉｄ
と、同様、読出論理設定回路１６ｉａ−１６ｉｃの出力
信号と残りの１ビットの読出データを受けるＮＡＮＤ回
路１６ｉｅを含む。
６ａ−１６ｄの構成を概略的に示す図である。図１２に
おいて、これらのローカル判定回路１６ａ−１６ｄは同
一構成を有するため、１つのローカル判定回路の構成を
示す。図１２において、ローカル判定回路１６ａ−１６
ｄの各々は、テストデータ書込時、書込回路により論理
設定されるメモリセルのデータに対応して設けられかつ
モード設定データＶ０−Ｖ２に従って同じ論理設定を行
なう読出論理設定回路１６ｉａ−１６ｉｃと、これらの
読出論理設定回路１６ｉａ−１６ｉｃの出力信号と残り
の１ビットの読出データを受けるＮＯＲ回路１６ｉｄ
と、同様、読出論理設定回路１６ｉａ−１６ｉｃの出力
信号と残りの１ビットの読出データを受けるＮＡＮＤ回
路１６ｉｅを含む。
【００９６】読出論理設定回路１６ｉａ−１６ｉｃの各
々は、図１０に示す書込時の論理設定回路１５ｉａ−１
５ｉｃと同じ構成を備え、ノードＩＤＡＴに与えられる
対応の読出データをノードＩＮＶに与えられるモード設
定データＶｉ（Ｖ０−Ｖ２のいずれか）に従って論理設
定を行ない、ノードＯＤＡＴにその論理設定したデータ
を出力する。書込時の論理設定回路１５ｉａ−１５ｉｃ
と読出論理設定回路１６７ｉａ−１６ｉｃは、同じメモ
リセルに対して設けられたものに同じモード設定データ
が与えられる。したがって、テストデータ書込時論理反
転されたデータが読出された場合、再びこの読出論理設
定回路により論理反転される。これによりもとの書込デ
ータと同じ論理のデータが出力される。
々は、図１０に示す書込時の論理設定回路１５ｉａ−１
５ｉｃと同じ構成を備え、ノードＩＤＡＴに与えられる
対応の読出データをノードＩＮＶに与えられるモード設
定データＶｉ（Ｖ０−Ｖ２のいずれか）に従って論理設
定を行ない、ノードＯＤＡＴにその論理設定したデータ
を出力する。書込時の論理設定回路１５ｉａ−１５ｉｃ
と読出論理設定回路１６７ｉａ−１６ｉｃは、同じメモ
リセルに対して設けられたものに同じモード設定データ
が与えられる。したがって、テストデータ書込時論理反
転されたデータが読出された場合、再びこの読出論理設
定回路により論理反転される。これによりもとの書込デ
ータと同じ論理のデータが出力される。
【００９７】ＮＯＲ回路１６ｉｄは、受けた信号がすべ
てＬレベル（“０”）のときＨレベル（“１”）の信号
をノードＱＸＯＲ＜０＞に出力する。ＮＡＮＤ回路１６
ｉｅが、受けた信号がすべてＨレベル（“１”）のと
き、Ｌレベル（“０”）の信号をノードＱＸＯＲ＜１＞
に出力する。したがって、ノードＱＸＯＲ＜０＞には、
与えられたデータがすべて０であるか否かの判別結果を
示す信号が出力され、ノードＱＸＯＲ＜１＞には、メモ
リセルから読出されたデータがすべて“１”であるか否
かの判別結果を示す信号が出力される。
てＬレベル（“０”）のときＨレベル（“１”）の信号
をノードＱＸＯＲ＜０＞に出力する。ＮＡＮＤ回路１６
ｉｅが、受けた信号がすべてＨレベル（“１”）のと
き、Ｌレベル（“０”）の信号をノードＱＸＯＲ＜１＞
に出力する。したがって、ノードＱＸＯＲ＜０＞には、
与えられたデータがすべて０であるか否かの判別結果を
示す信号が出力され、ノードＱＸＯＲ＜１＞には、メモ
リセルから読出されたデータがすべて“１”であるか否
かの判別結果を示す信号が出力される。
【００９８】図１３は、図２に示すグローバル判定回路
１７の具体的構成の一例を示す図である。図１３におい
てグローバル判定回路１７は、ノードＱＸＡ＜０＞〜Ｑ
ＸＤ＜０＞を介してローカル判定回路１６ａ−１６ｄか
ら与えられる全“０”指示信号をうけるＮＡＮＤ回路１
７ａと、ノードＱＸＡ＜１＞〜ＱＸＤ＜１＞を介してロ
ーカル判定回路１６ａ−１６ｄから与えられる全“１”
指示信号を受けるＮＯＲ回路１７ｂと、ＮＡＮＤ回路１
７ａの出力信号とＮＯＲ回路１７ｂの出力信号を受ける
ＮＯＲ回路１７ｃと、ＮＡＮＤ回路１７ａの出力信号と
ＮＯＲ回路１７ｂの出力信号とを受けるＥＸＯＲ回路１
７ｄと、ＮＯＲ回路１７ｃの出力信号を受けるインバー
タ回路１７ｅと、ＥＸＯＲ回路１７ａの出力信号を受け
るインバータ回路１７ｆを含む。
１７の具体的構成の一例を示す図である。図１３におい
てグローバル判定回路１７は、ノードＱＸＡ＜０＞〜Ｑ
ＸＤ＜０＞を介してローカル判定回路１６ａ−１６ｄか
ら与えられる全“０”指示信号をうけるＮＡＮＤ回路１
７ａと、ノードＱＸＡ＜１＞〜ＱＸＤ＜１＞を介してロ
ーカル判定回路１６ａ−１６ｄから与えられる全“１”
指示信号を受けるＮＯＲ回路１７ｂと、ＮＡＮＤ回路１
７ａの出力信号とＮＯＲ回路１７ｂの出力信号を受ける
ＮＯＲ回路１７ｃと、ＮＡＮＤ回路１７ａの出力信号と
ＮＯＲ回路１７ｂの出力信号とを受けるＥＸＯＲ回路１
７ｄと、ＮＯＲ回路１７ｃの出力信号を受けるインバー
タ回路１７ｅと、ＥＸＯＲ回路１７ａの出力信号を受け
るインバータ回路１７ｆを含む。
【００９９】インバータ１７ｅからノードＴＭＡにテス
ト結果指示信号が与えられ、ＮＯＲ回路１７ｃからノー
ドＩＴＭＡに、このノードＴＭＡの信号と相補なテスト
結果指示信号が出力される。インバータ回路１７ｆから
ノードＴＭＢに第２のテスト結果指示信号が出力され、
ＥＸＯＲ回路１７ｄからノードＩＴＭＢに、この第２の
テスト結果指示信号と相補な信号が出力される。次に動
作について説明する。
ト結果指示信号が与えられ、ＮＯＲ回路１７ｃからノー
ドＩＴＭＡに、このノードＴＭＡの信号と相補なテスト
結果指示信号が出力される。インバータ回路１７ｆから
ノードＴＭＢに第２のテスト結果指示信号が出力され、
ＥＸＯＲ回路１７ｄからノードＩＴＭＢに、この第２の
テスト結果指示信号と相補な信号が出力される。次に動
作について説明する。
【０１００】（ａ） テストメモリセルが正常な場合： （ｉ） 選択メモリセルから読出されたデータがすべて
論理“０”のときには、ノードＱＸＡ＜０＞〜ＱＸＤ＜
０＞に与えられる信号がすべて“１”となり、一方ノー
ドＱＸＡ＜１＞〜ＱＸＤ＜１＞へ与えられる信号はすべ
て“１”となる。したがって、ＮＡＮＤ回路１７ａの出
力信号が論理“０”となり、一方、ＮＯＲ回路１７ｂの
出力信号が論理“０”となる。応じて、ＮＯＲ回路１７
ｃの出力信号が論理“１”となり、ＥＸＯＲ回路１７ａ
の出力信号が論理“０”となる。したがって、ノードＴ
ＭＡの信号は論理“０”となり、一方ノードＴＭＢの信
号は論理“１”となる。
論理“０”のときには、ノードＱＸＡ＜０＞〜ＱＸＤ＜
０＞に与えられる信号がすべて“１”となり、一方ノー
ドＱＸＡ＜１＞〜ＱＸＤ＜１＞へ与えられる信号はすべ
て“１”となる。したがって、ＮＡＮＤ回路１７ａの出
力信号が論理“０”となり、一方、ＮＯＲ回路１７ｂの
出力信号が論理“０”となる。応じて、ＮＯＲ回路１７
ｃの出力信号が論理“１”となり、ＥＸＯＲ回路１７ａ
の出力信号が論理“０”となる。したがって、ノードＴ
ＭＡの信号は論理“０”となり、一方ノードＴＭＢの信
号は論理“１”となる。
【０１０１】（ｂ） メモリセルデータが論理“１”の
とき、ローカル判定回路１６ａ−１６ｄからノードＱＸ
Ａ＜１＞−ＱＸＤ＜１＞へ与えられる信号はすべて論理
“０”とされ、一方ノードＱＸＡ＜０＞−ＱＸＤ＜０＞
へ与えられる信号はすべて論理“０”となる。したがっ
て、ＮＡＮＤ回路１７ａの出力信号が論理“１”とな
り、一方ＮＯＲ回路１７ｂの出力信号が論理“１”とな
る。応じて、ＮＯＲ回路１７ｃの出力信号が論理“０”
となり、また、ＥＸＯＲ回路１７ｂの出力信号も論理
“０”となる。したがって、ノードＴＭＡに与えられる
信号が論理“１”となり、ノードＴＭＢに与えられる信
号が論理“１”となる。
とき、ローカル判定回路１６ａ−１６ｄからノードＱＸ
Ａ＜１＞−ＱＸＤ＜１＞へ与えられる信号はすべて論理
“０”とされ、一方ノードＱＸＡ＜０＞−ＱＸＤ＜０＞
へ与えられる信号はすべて論理“０”となる。したがっ
て、ＮＡＮＤ回路１７ａの出力信号が論理“１”とな
り、一方ＮＯＲ回路１７ｂの出力信号が論理“１”とな
る。応じて、ＮＯＲ回路１７ｃの出力信号が論理“０”
となり、また、ＥＸＯＲ回路１７ｂの出力信号も論理
“０”となる。したがって、ノードＴＭＡに与えられる
信号が論理“１”となり、ノードＴＭＢに与えられる信
号が論理“１”となる。
【０１０２】（ｃ） 不良メモリセルが存在する場合：
この場合、図１２に示すローカル判定回路における全
“０”指示信号が論理“０”となり、また全“１”指示
信号が論理“１”となる。１つのメモリアレイにおいて
４ビットメモリセルがすべて不良の場合、たとえば０→
（０１０１）→（１１１１）のように読出データの論理
が一致する。この場合、ノードＱＸＡ＜０＞〜ＱＸＤ＜
０＞に与えられる信号のうち４ビットのセルがすべて不
良のアレイに対応する信号は論理“０”となり、またノ
ードＱＸＡ＜１＞〜ＱＸｄ＜１＞へ与えられる信号のう
ち不良アレイに対応する信号が論理“０”となる。応じ
て、ＮＯＲ回路１７ｃの出力信号が論理“０”となり、
一方、ＥＸＯＲ回路１７ｄの出力信号が全アレイのメモ
リセルがすべて不良のとき“０”となり、そうでないと
き“１”となる。したがってノードＴＭＡの信号は論理
“１”となり、ノードＴＭＢの信号は論理“１”または
“０”となる。
この場合、図１２に示すローカル判定回路における全
“０”指示信号が論理“０”となり、また全“１”指示
信号が論理“１”となる。１つのメモリアレイにおいて
４ビットメモリセルがすべて不良の場合、たとえば０→
（０１０１）→（１１１１）のように読出データの論理
が一致する。この場合、ノードＱＸＡ＜０＞〜ＱＸＤ＜
０＞に与えられる信号のうち４ビットのセルがすべて不
良のアレイに対応する信号は論理“０”となり、またノ
ードＱＸＡ＜１＞〜ＱＸｄ＜１＞へ与えられる信号のう
ち不良アレイに対応する信号が論理“０”となる。応じ
て、ＮＯＲ回路１７ｃの出力信号が論理“０”となり、
一方、ＥＸＯＲ回路１７ｄの出力信号が全アレイのメモ
リセルがすべて不良のとき“０”となり、そうでないと
き“１”となる。したがってノードＴＭＡの信号は論理
“１”となり、ノードＴＭＢの信号は論理“１”または
“０”となる。
【０１０３】ノードＴＭＡおよびＴＭＢの信号がともに
論理“１”のとき出力データＩ／Ｏ＜０＞＝Ｉ／Ｏ＜１
＞＝１となり、Ｉ／Ｏ＜１＞＝１から全ビットの論理が
一致していることがわかり、Ｉ／Ｏ＜０＞＝１から書込
テストデータ“０”との不一致から全ビット不良がわか
る。ノードＴＭＢの信号が“０”のときＩ／Ｏ＜１＞＝
０となり不良がわかる。
論理“１”のとき出力データＩ／Ｏ＜０＞＝Ｉ／Ｏ＜１
＞＝１となり、Ｉ／Ｏ＜１＞＝１から全ビットの論理が
一致していることがわかり、Ｉ／Ｏ＜０＞＝１から書込
テストデータ“０”との不一致から全ビット不良がわか
る。ノードＴＭＢの信号が“０”のときＩ／Ｏ＜１＞＝
０となり不良がわかる。
【０１０４】すなわち、ノードＴＭＡには、同時に選択
されたメモリセルから読出されたデータの論理がすべて
一致している場合には、その一致した論理に対応する論
理の信号が出力され、不一致時においては、論理“１”
の信号が出力される。ノードＴＭＢへは、同時に選択さ
れたメモリセルから読出されたデータの論理の一致／不
一致を示す信号が出力される。
されたメモリセルから読出されたデータの論理がすべて
一致している場合には、その一致した論理に対応する論
理の信号が出力され、不一致時においては、論理“１”
の信号が出力される。ノードＴＭＢへは、同時に選択さ
れたメモリセルから読出されたデータの論理の一致／不
一致を示す信号が出力される。
【０１０５】ノードＴＭＡおよびＴＭＢが、後に説明す
る入出力回路を介して外部へ出力される。ハイインピー
ダンス状態がなく、すべて２値判定であり、テストサイ
クル期間を短縮することができる。
る入出力回路を介して外部へ出力される。ハイインピー
ダンス状態がなく、すべて２値判定であり、テストサイ
クル期間を短縮することができる。
【０１０６】なお、このテスト動作において、全ビット
に、論理“０”のデータを書込み、論理“１”のデータ
が読出された場合（論理反転処理を行なわない場合にお
いて）、ノードＴＭＢは論理“１”の一致を示す信号を
出力し、ノードＴＭＡは、この一致した論理“１”の信
号を出力する。したがって、この一致が示されたとき、
ノードＴＭＡの信号の論理と、書込んだテストデータの
論理を比較することにより、同時に選択されたメモリセ
ルがすべて不良であるか否かの識別は容易に行なうこと
ができる。したがってあらゆるパターンのメモリセル不
良を確実に検出することができる。
に、論理“０”のデータを書込み、論理“１”のデータ
が読出された場合（論理反転処理を行なわない場合にお
いて）、ノードＴＭＢは論理“１”の一致を示す信号を
出力し、ノードＴＭＡは、この一致した論理“１”の信
号を出力する。したがって、この一致が示されたとき、
ノードＴＭＡの信号の論理と、書込んだテストデータの
論理を比較することにより、同時に選択されたメモリセ
ルがすべて不良であるか否かの識別は容易に行なうこと
ができる。したがってあらゆるパターンのメモリセル不
良を確実に検出することができる。
【０１０７】図１４は、図２に示す入出力回路の構成を
概略的に示す図である。図１４において、入出力回路１
３は、データ入出力ノードＩ／Ｏに与えられる入出力デ
ータＩ／Ｏ＜０−１５＞それぞれに対応して設けられ、
対応の書込データＩ／Ｏ＜０＞〜Ｉ／Ｏ＜１５＞をバッ
ファ処理して内部書込データＤＩ＜０＞〜ＤＩ＜１５＞
を生成する入力バッファ回路１３ａ０〜１３ａ１５と、
ノードＤＯ＜０−１５＞に与えられる内部読出データＤ
Ｏ＜０＞〜ＤＯ＜１５＞それぞれに対応して設けられ、
通常動作モード時出力イネーブル信号ＯＥの活性化に応
答して与えられたデータをバッファ処理して読出データ
Ｉ／Ｏ＜０＞〜Ｉ／Ｏ＜１５＞を生成しデータ入出力ノ
ードＩ／Ｏへ並列に出力する出力バッファ回路１３ｂ０
〜１３ｂ１５を含む。
概略的に示す図である。図１４において、入出力回路１
３は、データ入出力ノードＩ／Ｏに与えられる入出力デ
ータＩ／Ｏ＜０−１５＞それぞれに対応して設けられ、
対応の書込データＩ／Ｏ＜０＞〜Ｉ／Ｏ＜１５＞をバッ
ファ処理して内部書込データＤＩ＜０＞〜ＤＩ＜１５＞
を生成する入力バッファ回路１３ａ０〜１３ａ１５と、
ノードＤＯ＜０−１５＞に与えられる内部読出データＤ
Ｏ＜０＞〜ＤＯ＜１５＞それぞれに対応して設けられ、
通常動作モード時出力イネーブル信号ＯＥの活性化に応
答して与えられたデータをバッファ処理して読出データ
Ｉ／Ｏ＜０＞〜Ｉ／Ｏ＜１５＞を生成しデータ入出力ノ
ードＩ／Ｏへ並列に出力する出力バッファ回路１３ｂ０
〜１３ｂ１５を含む。
【０１０８】データＩ／Ｏ＜０＞に対応して設けられる
出力バッファ回路１３ｂ０は、対応のメモリセルから読
出されたデータＤＯ＜０＞を受けるノードＮＭＲＤと、
図１３に示すグローバル判定回路のノードＴＭＡからの
出力信号をノードＴＭＯＡを介して受けるノードＴＭＲ
Ｄと、テストモード活性化信号φＴＭを受けるノードＴ
Ｍと、出力イネーブル信号ＯＥを受けるノードＯＥと、
データを出力するノードＤＱＯを含む。この出力バッフ
ァ回路１３ｂ０は、テストモード活性化信号φＴＭの活
性化時、ノードＴＭＲＤに与えられたデータを選択して
その出力ノードＤＱＯを介して読出データＩ／Ｏ＜０＞
として出力する。テストモード活性化信号φＴＭの非活
性化時、この出力バッファ回路１３ｂ０は、ノードＮＭ
ＲＤに与えられた読出データＤＯ＜０＞を選択してノー
ドＤＱＯを介してデータＩ／Ｏ＜０＞として出力する。
出力バッファ回路１３ｂ０は、対応のメモリセルから読
出されたデータＤＯ＜０＞を受けるノードＮＭＲＤと、
図１３に示すグローバル判定回路のノードＴＭＡからの
出力信号をノードＴＭＯＡを介して受けるノードＴＭＲ
Ｄと、テストモード活性化信号φＴＭを受けるノードＴ
Ｍと、出力イネーブル信号ＯＥを受けるノードＯＥと、
データを出力するノードＤＱＯを含む。この出力バッフ
ァ回路１３ｂ０は、テストモード活性化信号φＴＭの活
性化時、ノードＴＭＲＤに与えられたデータを選択して
その出力ノードＤＱＯを介して読出データＩ／Ｏ＜０＞
として出力する。テストモード活性化信号φＴＭの非活
性化時、この出力バッファ回路１３ｂ０は、ノードＮＭ
ＲＤに与えられた読出データＤＯ＜０＞を選択してノー
ドＤＱＯを介してデータＩ／Ｏ＜０＞として出力する。
【０１０９】内部読出データＤＯ＜１＞に対して設けら
れた出力バッファ回路１３ｂ１は、テストモード活性化
信号φＴＭを受けるノードＴＭと、対応のメモリセルデ
ータＤＯ＜１＞を受けるノードＮＭＲＤと、図１３に示
すグローバル判定回路のノードＴＭＢから出力される一
致／不一致指示信号をノードＴＭＯＢを介して受けるノ
ードＴＭＲＤと、出力イネーブル信号ＯＥを受けるノー
ドＯＥと、データ出力ノードＤＱＯを有する。この出力
バッファ回路１３ｂ１も、出力バッファ回路１３ｂ０と
同様、テストモード活性化信号φＴＭの非活性化時、出
力イネーブル信号ＯＥの活性化に従ってノードＮＭＲＤ
に与えられたデータＤＯ＜１＞を選択してノードＤＱＯ
を介して出力する。テストモード活性化信号φＴＭの活
性化時、このデータ出力バッファ回路１３ｂ１は、ノー
ドＴＭＲＤに与えられたデータを選択し、出力イネーブ
ル信号ＯＥの活性化に従ってノードＤＱＯを介してデー
タＩ／Ｏ＜１＞として出力する。
れた出力バッファ回路１３ｂ１は、テストモード活性化
信号φＴＭを受けるノードＴＭと、対応のメモリセルデ
ータＤＯ＜１＞を受けるノードＮＭＲＤと、図１３に示
すグローバル判定回路のノードＴＭＢから出力される一
致／不一致指示信号をノードＴＭＯＢを介して受けるノ
ードＴＭＲＤと、出力イネーブル信号ＯＥを受けるノー
ドＯＥと、データ出力ノードＤＱＯを有する。この出力
バッファ回路１３ｂ１も、出力バッファ回路１３ｂ０と
同様、テストモード活性化信号φＴＭの非活性化時、出
力イネーブル信号ＯＥの活性化に従ってノードＮＭＲＤ
に与えられたデータＤＯ＜１＞を選択してノードＤＱＯ
を介して出力する。テストモード活性化信号φＴＭの活
性化時、このデータ出力バッファ回路１３ｂ１は、ノー
ドＴＭＲＤに与えられたデータを選択し、出力イネーブ
ル信号ＯＥの活性化に従ってノードＤＱＯを介してデー
タＩ／Ｏ＜１＞として出力する。
【０１１０】残りの出力バッファ回路１３ｂ２〜１３ｂ
１５の各々は、 のデータＤＯ＜２＞〜ＤＯ＜１５＞
を受けるノードＮＭＲＤと、出力イネーブル信号ＯＥを
受けるノードＯＥと、データ出力ノードＤＱＯを有す
る。これらの出力バッファ回路１３ｂ２〜１３ｂ１５は
同一構成を備え、それぞれ与えられたデータＤＯ＜２＞
〜ＤＯ＜１５＞をバッファ処理して出力する。
１５の各々は、 のデータＤＯ＜２＞〜ＤＯ＜１５＞
を受けるノードＮＭＲＤと、出力イネーブル信号ＯＥを
受けるノードＯＥと、データ出力ノードＤＱＯを有す
る。これらの出力バッファ回路１３ｂ２〜１３ｂ１５は
同一構成を備え、それぞれ与えられたデータＤＯ＜２＞
〜ＤＯ＜１５＞をバッファ処理して出力する。
【０１１１】ノードＤＩ＜０−１５＞を介して出力され
る内部書込データＤＩ＜０＞〜ＤＩ＜１５＞は、それぞ
れ対応の書込回路へ与えられる。このうち書込データＤ
Ｉ＜０＞は、さらに、各書込回路へ共通に与えられる
（テストデータ書込のため）。
る内部書込データＤＩ＜０＞〜ＤＩ＜１５＞は、それぞ
れ対応の書込回路へ与えられる。このうち書込データＤ
Ｉ＜０＞は、さらに、各書込回路へ共通に与えられる
（テストデータ書込のため）。
【０１１２】図１５は、図１４に示す入力バッファ回路
１３ａ０−１３ａ１５の具体的構成の一例を示す図であ
る。これらの入力バッファ回路１３ａ０−１３ａ１５は
同じ構成を備えるため、図１５においては、１つの入力
バッファ回路の構成を示す。
１３ａ０−１３ａ１５の具体的構成の一例を示す図であ
る。これらの入力バッファ回路１３ａ０−１３ａ１５は
同じ構成を備えるため、図１５においては、１つの入力
バッファ回路の構成を示す。
【０１１３】図１５において、入力バッファ回路１３ａ
０−１３ａ１５の各々は、ノードＤＱＩに与えられる対
応の入力データＩ／Ｏ＜ｉ＞と電源電圧Ｖｃｃを受ける
ＮＡＮＤ回路１３ａａと、ＮＡＮＤ回路１３ａａの出力
信号を受けるインバータ１３ａｂを含む。インバータ１
３ａｂからノードＤＩを介して内部書込データＤＩ＜ｉ
＞が生成される。ＮＡＮＤ回路１３ａａは一方入力に論
理“１”の信号となる電源電圧を受けており、インバー
タとして作用する。入力段にＮＡＮＤ回路１３ａａを利
用するのは、この入力信号Ｉ／Ｏ＜ｉ＞の論理“１”／
“０”判定時の電圧レベルを入力信号振幅に適合させる
ためである（構成要素のＭＯＳトランジスタのしきい値
電圧を変更してこの判定基準値を調整する）。
０−１３ａ１５の各々は、ノードＤＱＩに与えられる対
応の入力データＩ／Ｏ＜ｉ＞と電源電圧Ｖｃｃを受ける
ＮＡＮＤ回路１３ａａと、ＮＡＮＤ回路１３ａａの出力
信号を受けるインバータ１３ａｂを含む。インバータ１
３ａｂからノードＤＩを介して内部書込データＤＩ＜ｉ
＞が生成される。ＮＡＮＤ回路１３ａａは一方入力に論
理“１”の信号となる電源電圧を受けており、インバー
タとして作用する。入力段にＮＡＮＤ回路１３ａａを利
用するのは、この入力信号Ｉ／Ｏ＜ｉ＞の論理“１”／
“０”判定時の電圧レベルを入力信号振幅に適合させる
ためである（構成要素のＭＯＳトランジスタのしきい値
電圧を変更してこの判定基準値を調整する）。
【０１１４】この図１５に示す入力バッファ回路１３ａ
０−１３ａ１５は、２段の縦続接続されたインバータと
等価であり、ノードＤＱＩに与えられたデータＩ／Ｏ＜
ｉ＞をバッファ処理して内部書込データＤＩ＜ｉ＞を生
成する。
０−１３ａ１５は、２段の縦続接続されたインバータと
等価であり、ノードＤＱＩに与えられたデータＩ／Ｏ＜
ｉ＞をバッファ処理して内部書込データＤＩ＜ｉ＞を生
成する。
【０１１５】図１６は、図１４に示す出力バッファ回路
１３ｂ２−１３ｂ１５の具体的構成の一例を示す図であ
る。図１６において、これらの出力バッファ回路１３ｂ
２−１３ｂ１５は同一構成を有するため、１つの出力バ
ッファ回路の構成を示す。
１３ｂ２−１３ｂ１５の具体的構成の一例を示す図であ
る。図１６において、これらの出力バッファ回路１３ｂ
２−１３ｂ１５は同一構成を有するため、１つの出力バ
ッファ回路の構成を示す。
【０１１６】図１６において、出力バッファ回路１３ｂ
２−１３ｂ１５の各々は、ノードＮＭＲＤに与えられる
対応の読出データＤＯ＜ｊ＞を受けるインバータ回路１
３ｂａと、出力イネーブル信号ＯＥと読出データＤＯ＜
ｊ＞を受けるＮＡＮＤ回路１３ｂｂと、出力イネーブル
信号ＯＥとインバータ回路１３ｂａの出力信号を受ける
ＮＡＮＤ回路１３ｂｃと、ＮＡＮＤ回路１３ｂｂの出力
信号を受けるインバータ回路１３ｂｄと、ＮＡＮＤ１３
ｂｃの出力信号を受けるインバータ回路１３ｂｅと、イ
ンバータ回路１３ｂｄの出力信号がＨレベル（論理
“１”）のとき導通し、出力ノードＤＱＯへ電源ノード
ＶｃｃＱから電流を供給して、論理“１”の信号を出力
するｎチャネルＭＯＳトランジスタ１３ｂｆと、インバ
ータ回路１３ｂｅの出力信号がＨレベルのとき導通し、
出力ノードＤＱＯを接地電位レベルへ放電するｎチャネ
ルＭＯＳトランジスタ１３ｂｇを含む。
２−１３ｂ１５の各々は、ノードＮＭＲＤに与えられる
対応の読出データＤＯ＜ｊ＞を受けるインバータ回路１
３ｂａと、出力イネーブル信号ＯＥと読出データＤＯ＜
ｊ＞を受けるＮＡＮＤ回路１３ｂｂと、出力イネーブル
信号ＯＥとインバータ回路１３ｂａの出力信号を受ける
ＮＡＮＤ回路１３ｂｃと、ＮＡＮＤ回路１３ｂｂの出力
信号を受けるインバータ回路１３ｂｄと、ＮＡＮＤ１３
ｂｃの出力信号を受けるインバータ回路１３ｂｅと、イ
ンバータ回路１３ｂｄの出力信号がＨレベル（論理
“１”）のとき導通し、出力ノードＤＱＯへ電源ノード
ＶｃｃＱから電流を供給して、論理“１”の信号を出力
するｎチャネルＭＯＳトランジスタ１３ｂｆと、インバ
ータ回路１３ｂｅの出力信号がＨレベルのとき導通し、
出力ノードＤＱＯを接地電位レベルへ放電するｎチャネ
ルＭＯＳトランジスタ１３ｂｇを含む。
【０１１７】電源電圧ＶｃｃＱは、この出力バッファ回
路に専用に与えられる内部電源電圧である。次に動作に
ついて簡単に説明する。
路に専用に与えられる内部電源電圧である。次に動作に
ついて簡単に説明する。
【０１１８】出力イネーブル信号ＯＥが非活性状態のＬ
レベルのときには、ＮＡＮＤ回路１３ｂｂおよび１３ｂ
ｃの出力信号はＨレベルであり、応じてインバータ回路
１３ｂｄおよびｂｅの出力信号がＬレベルとなり、ＭＯ
Ｓトランジスタ１３ｂｆおよび１３ｂｇがともに非導通
状態となり、ノードＤＱＯは、ハイインピーダンス状態
となる。
レベルのときには、ＮＡＮＤ回路１３ｂｂおよび１３ｂ
ｃの出力信号はＨレベルであり、応じてインバータ回路
１３ｂｄおよびｂｅの出力信号がＬレベルとなり、ＭＯ
Ｓトランジスタ１３ｂｆおよび１３ｂｇがともに非導通
状態となり、ノードＤＱＯは、ハイインピーダンス状態
となる。
【０１１９】出力イネーブル信号ＯＥが活性状態のＨレ
ベルとなると、ＮＡＮＤ回路１３ｂｂおよび１３ｂｃが
インバータとして動作する。読出データＤＯ＜ｊ＞が論
理“１”のときには、ＭＯＳトランジスタ１３ｂｆは、
そのゲート電位がＨレベルとなり、導通し、一方、ＭＯ
Ｓトランジスタ１３ｂのゲート電位がＬレベルとなり、
ＭＯＳトランジスタ１３ｂｇが非導通状態となる。した
がってノードＤＱＯから出力されるデータＩ／Ｏ＜ｊ＞
は、Ｈレベルの信号となる。
ベルとなると、ＮＡＮＤ回路１３ｂｂおよび１３ｂｃが
インバータとして動作する。読出データＤＯ＜ｊ＞が論
理“１”のときには、ＭＯＳトランジスタ１３ｂｆは、
そのゲート電位がＨレベルとなり、導通し、一方、ＭＯ
Ｓトランジスタ１３ｂのゲート電位がＬレベルとなり、
ＭＯＳトランジスタ１３ｂｇが非導通状態となる。した
がってノードＤＱＯから出力されるデータＩ／Ｏ＜ｊ＞
は、Ｈレベルの信号となる。
【０１２０】一方、読出データＤＯ＜ｊ＞が論理“０”
のとき（Ｌレベル）、ＭＯＳトランジスタ１３ｂｆのゲ
ート電位がＬレベルとなり、一方ＭＯＳトランジスタ１
３ｂｄのゲート電位がＨレベルとなる。したがって出力
ノードＤＱＯはＭＯＳトランジスタ１３ｂｇにより接地
電圧レベルに放電され、出力データＩ／Ｏ＜ｊ＞はＬレ
ベルのデータとなる。
のとき（Ｌレベル）、ＭＯＳトランジスタ１３ｂｆのゲ
ート電位がＬレベルとなり、一方ＭＯＳトランジスタ１
３ｂｄのゲート電位がＨレベルとなる。したがって出力
ノードＤＱＯはＭＯＳトランジスタ１３ｂｇにより接地
電圧レベルに放電され、出力データＩ／Ｏ＜ｊ＞はＬレ
ベルのデータとなる。
【０１２１】図１７は、図１４に示す出力バッファ回路
１３ｂ０および１３ｂ１の具体的構成の一例を示す図で
ある。図１７において、これらの出力バッファ回路１３
ｂ０および１３ｂ１は同一構成を有するため、１つの出
力バッファ回路の構成を示す。図１７において、出力バ
ッファ回路１３ｂ０および１３ｂ１の各々は、ノードＴ
Ｍに与えられるテストモード活性化信号φＴＭを受ける
インバータ回路１３ｂｐと、テストモード活性化信号φ
ＴＭおよびインバータ回路１３ｂｐの出力信号に従って
導通し、ノードＮＭＲＤに与えられた対応の読出データ
ＤＯ＜１／０＞を伝達するトランスミッションゲート１
３ｂｑと、テストモード活性化信号φＴＭとインバータ
回路１３ｂｐの出力信号に従ってトランスミッションゲ
ート１３ｂｑと相補的に導通し、ノードＴＭＲＤに与え
られたテスト結果指示信号ＴＭＯＡまたはＴＭＯＢを伝
達するトランスミッションゲート１３ｂｒと、トランス
ミッションゲート１３ｂｑおよび１３ｂｒの一方から与
えられたデータを受けるインバータ回路１３ｂｓと、出
力イネーブル信号ＯＥとトランスミッションゲート１３
ｂｑおよび１３ｂｒの一方から与えられた信号とを受け
るＮＡＮＤ回路１３ｂｔと、出力イネーブル信号ＯＥと
インバータ回路１３ｂｓの出力信号とを受けるＮＡＮＤ
回路１３ｂｕと、ＮＡＮＤ回路１３ｂｔの出力信号を受
けるインバータ回路１３ｂｖと、ＮＡＮＤ回路１３ｂｕ
の出力信号を受けるインバータ回路１３ｂｗと、インバ
ータ回路１３ｂｖの出力信号がＨレベルのとき導通し、
出力ノードＤＱＯを電源電圧ＶｃｃＱレベルに駆動する
ｎチャネルＭＯＳトランジスタ１３ｂｘと、インバータ
回路１３ｂｗの出力信号がＨレベルのとき導通し、出力
ノードＤＱＯを接地電圧レベルに放電するｎチャネルＭ
ＯＳトランジスタ１３ｂｙを含む。この出力ノードＤＱ
Ｏから読出データＩ／Ｏ＜０／１＞が出力される。この
データＤＯ＜１／０＞およびＩ／Ｏ＜０／１＞は、デー
タＤＯ＜１＞およびＤＯ＜０＞の一方およびＩ／Ｏ＜０
＞およびＩ／Ｏ＜１＞の一方を示す。次に、この図１７
に示す出力バッファ回路１３ｂ０および１３ｂ１の動作
について説明する。
１３ｂ０および１３ｂ１の具体的構成の一例を示す図で
ある。図１７において、これらの出力バッファ回路１３
ｂ０および１３ｂ１は同一構成を有するため、１つの出
力バッファ回路の構成を示す。図１７において、出力バ
ッファ回路１３ｂ０および１３ｂ１の各々は、ノードＴ
Ｍに与えられるテストモード活性化信号φＴＭを受ける
インバータ回路１３ｂｐと、テストモード活性化信号φ
ＴＭおよびインバータ回路１３ｂｐの出力信号に従って
導通し、ノードＮＭＲＤに与えられた対応の読出データ
ＤＯ＜１／０＞を伝達するトランスミッションゲート１
３ｂｑと、テストモード活性化信号φＴＭとインバータ
回路１３ｂｐの出力信号に従ってトランスミッションゲ
ート１３ｂｑと相補的に導通し、ノードＴＭＲＤに与え
られたテスト結果指示信号ＴＭＯＡまたはＴＭＯＢを伝
達するトランスミッションゲート１３ｂｒと、トランス
ミッションゲート１３ｂｑおよび１３ｂｒの一方から与
えられたデータを受けるインバータ回路１３ｂｓと、出
力イネーブル信号ＯＥとトランスミッションゲート１３
ｂｑおよび１３ｂｒの一方から与えられた信号とを受け
るＮＡＮＤ回路１３ｂｔと、出力イネーブル信号ＯＥと
インバータ回路１３ｂｓの出力信号とを受けるＮＡＮＤ
回路１３ｂｕと、ＮＡＮＤ回路１３ｂｔの出力信号を受
けるインバータ回路１３ｂｖと、ＮＡＮＤ回路１３ｂｕ
の出力信号を受けるインバータ回路１３ｂｗと、インバ
ータ回路１３ｂｖの出力信号がＨレベルのとき導通し、
出力ノードＤＱＯを電源電圧ＶｃｃＱレベルに駆動する
ｎチャネルＭＯＳトランジスタ１３ｂｘと、インバータ
回路１３ｂｗの出力信号がＨレベルのとき導通し、出力
ノードＤＱＯを接地電圧レベルに放電するｎチャネルＭ
ＯＳトランジスタ１３ｂｙを含む。この出力ノードＤＱ
Ｏから読出データＩ／Ｏ＜０／１＞が出力される。この
データＤＯ＜１／０＞およびＩ／Ｏ＜０／１＞は、デー
タＤＯ＜１＞およびＤＯ＜０＞の一方およびＩ／Ｏ＜０
＞およびＩ／Ｏ＜１＞の一方を示す。次に、この図１７
に示す出力バッファ回路１３ｂ０および１３ｂ１の動作
について説明する。
【０１２２】出力イネーブル信号ＯＥがＬレベルの非活
性状態のときには、インバータ回路１３ｂｖおよび１３
ｂｗの出力信号はＬレベルであり、ＭＯＳトランジスタ
１３ｂｘおよび１３ｂｙはともに非導通状態にあり、出
力ノードＤＱＯはハイインピーダンス状態にある。
性状態のときには、インバータ回路１３ｂｖおよび１３
ｂｗの出力信号はＬレベルであり、ＭＯＳトランジスタ
１３ｂｘおよび１３ｂｙはともに非導通状態にあり、出
力ノードＤＱＯはハイインピーダンス状態にある。
【０１２３】出力イネーブル信号ＯＥが活性状態（Ｈレ
ベル）となると、この出力ノードＤＱＯへは、トランス
ミッションゲート１３ｂｑおよび１３ｂｒの一方から伝
達された信号の論理に対応する論理の信号が出力され
る。テストモード活性化信号φＴＭが非活性状態にある
通常動作モード時においては、トランスミッションゲー
ト１３ｂｑが導通し、ノードＮＭＲＤに与えられた内部
読出データＤＯ＜１／０＞が伝達され、出力ノードＤＱ
Ｏへは、この読出データＤＯ＜１／０＞の論理に対応す
る信号が出力される。一方、テストモード活性化信号φ
ＴＭの活性化時（Ｈレベル）、トランスミッションゲー
ト１３ｂｒが導通し、ノードＴＭＲＤに与えられたテス
ト結果指示信号ＴＭＯＡまたはＴＭＯＢが選択され、出
力ノードＤＱＯは、このテスト結果指示信号に応じた論
理レベルとなる。
ベル）となると、この出力ノードＤＱＯへは、トランス
ミッションゲート１３ｂｑおよび１３ｂｒの一方から伝
達された信号の論理に対応する論理の信号が出力され
る。テストモード活性化信号φＴＭが非活性状態にある
通常動作モード時においては、トランスミッションゲー
ト１３ｂｑが導通し、ノードＮＭＲＤに与えられた内部
読出データＤＯ＜１／０＞が伝達され、出力ノードＤＱ
Ｏへは、この読出データＤＯ＜１／０＞の論理に対応す
る信号が出力される。一方、テストモード活性化信号φ
ＴＭの活性化時（Ｈレベル）、トランスミッションゲー
ト１３ｂｒが導通し、ノードＴＭＲＤに与えられたテス
ト結果指示信号ＴＭＯＡまたはＴＭＯＢが選択され、出
力ノードＤＱＯは、このテスト結果指示信号に応じた論
理レベルとなる。
【０１２４】先に説明したように、このノードＴＭＲＤ
へ与えられる信号はＨレベルまたはＬレベル（論理
“０”または論理“１”）である。したがって、この出
力バッファ回路１３ｂ０および１３ｂ１は、テストモー
ド活性化信号φＴＭの活性状態のとき、出力イネーブル
信号ＯＥが活性状態にあれば、出力ノードＤＱＯへは、
２値レベルの信号が出力され、この出力ノードＤＱＯは
ハイインピーダンス状態にならない。
へ与えられる信号はＨレベルまたはＬレベル（論理
“０”または論理“１”）である。したがって、この出
力バッファ回路１３ｂ０および１３ｂ１は、テストモー
ド活性化信号φＴＭの活性状態のとき、出力イネーブル
信号ＯＥが活性状態にあれば、出力ノードＤＱＯへは、
２値レベルの信号が出力され、この出力ノードＤＱＯは
ハイインピーダンス状態にならない。
【０１２５】データＩ／Ｏ＜０＞は、テスト結果の一致
／不一致を示しかつ一致時に、この一致した論理を示す
信号として出力され、データＩ／Ｏ＜１＞のデータ入出
力端子へは、同時に選択されたメモリセルデータの論理
の一致／不一致を示す信号が出力される。これらのデー
タ入出力端子の信号の論理を見ることにより、高速にテ
スト結果の判別を行なうことができる。
／不一致を示しかつ一致時に、この一致した論理を示す
信号として出力され、データＩ／Ｏ＜１＞のデータ入出
力端子へは、同時に選択されたメモリセルデータの論理
の一致／不一致を示す信号が出力される。これらのデー
タ入出力端子の信号の論理を見ることにより、高速にテ
スト結果の判別を行なうことができる。
【０１２６】以上のように、この発明の実施の形態１に
従えば、各データ入出力端子ごとに、内部で書込データ
の論理を設定することができるように構成しているた
め、テストデータパターンの自由度が高くなり、信頼性
の高いテストを実現することができる。また、テスト結
果信号出力時においては、２値判定のみを用いているた
め、出力ハイインピーダンス状態が存在せず、テストサ
イクル期間を短くすることができる。
従えば、各データ入出力端子ごとに、内部で書込データ
の論理を設定することができるように構成しているた
め、テストデータパターンの自由度が高くなり、信頼性
の高いテストを実現することができる。また、テスト結
果信号出力時においては、２値判定のみを用いているた
め、出力ハイインピーダンス状態が存在せず、テストサ
イクル期間を短くすることができる。
【０１２７】［実施の形態２］図１８は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１８においては、１つのメモリマッ
トに関連する部分の構成を示す。図１８において、メモ
リマットは、４つのアレイブロック１００ａ〜１００ｄ
を含む。アレイブロック１００ａ〜１００ｄ各々が、１
ビットのデータ入出力ノードに対応する。アレイブロッ
ク１００ａ〜１００ｄ各々において、複数個（図の実施
例では４個）のメモリセルＭＣが同時に選択される。
施の形態２に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１８においては、１つのメモリマッ
トに関連する部分の構成を示す。図１８において、メモ
リマットは、４つのアレイブロック１００ａ〜１００ｄ
を含む。アレイブロック１００ａ〜１００ｄ各々が、１
ビットのデータ入出力ノードに対応する。アレイブロッ
ク１００ａ〜１００ｄ各々において、複数個（図の実施
例では４個）のメモリセルＭＣが同時に選択される。
【０１２８】アレイブロック１００ａ〜１００ｄ各々に
対応して、内部データ入出力バス１０１に結合され、対
応のデータビットを選択し、対応のアレイブロックの４
ビットのメモリセルのうちアドレス指定されたメモリセ
ルへデータを選択的に書込むための選択書込回路１０２
ａ、１０２ｂ、１０２ｃおよび１０２ｄが設けられる。
これらの選択書込回路１０２ａ〜１０２ｄは、またテス
トモード活性化信号φＴＭの活性化時、モード設定デー
タＶＶ０〜ＶＶ２に従って与えられた書込データの論理
を変更し、それぞれ対応のアレイブロック内の４ビット
のメモリセルへデータを書込む。したがって、アレイブ
ロック１００ａ〜１００ｄそれぞれにおいて、４ビット
のメモリセルＭＣに対し論理の異なるデータを書込むこ
とができる。
対応して、内部データ入出力バス１０１に結合され、対
応のデータビットを選択し、対応のアレイブロックの４
ビットのメモリセルのうちアドレス指定されたメモリセ
ルへデータを選択的に書込むための選択書込回路１０２
ａ、１０２ｂ、１０２ｃおよび１０２ｄが設けられる。
これらの選択書込回路１０２ａ〜１０２ｄは、またテス
トモード活性化信号φＴＭの活性化時、モード設定デー
タＶＶ０〜ＶＶ２に従って与えられた書込データの論理
を変更し、それぞれ対応のアレイブロック内の４ビット
のメモリセルへデータを書込む。したがって、アレイブ
ロック１００ａ〜１００ｄそれぞれにおいて、４ビット
のメモリセルＭＣに対し論理の異なるデータを書込むこ
とができる。
【０１２９】この半導体記憶装置は、さらに、アレイブ
ロック１００ａ〜１００ｄそれぞれに対応して設けら
れ、対応のアレイブロックから読出されたデータの論理
をモード設定データＶＶ０−ＶＶ２およびＶ０−Ｖ２に
従って変更しかつ変更したデータの論理の一致／不一致
を判定するサブ判定回路１０６ａ、１０６ｂ、１０６ｃ
および１０６ｄと、アレイブロック１００ａ〜１００ｄ
それぞれに対応して設けられ、データ読出時活性化さ
れ、対応のアレイブロックから読出された４ビットのメ
モリセルデータのうち１つのアドレス指定されたメモリ
セルデータを選択して内部データバス１０１上に伝達す
る選択回路１０４ａ、１０４ｂ、１０４ｃおよび１０４
ｄを含む。この内部データバス１０１は入出力回路１３
に結合される。
ロック１００ａ〜１００ｄそれぞれに対応して設けら
れ、対応のアレイブロックから読出されたデータの論理
をモード設定データＶＶ０−ＶＶ２およびＶ０−Ｖ２に
従って変更しかつ変更したデータの論理の一致／不一致
を判定するサブ判定回路１０６ａ、１０６ｂ、１０６ｃ
および１０６ｄと、アレイブロック１００ａ〜１００ｄ
それぞれに対応して設けられ、データ読出時活性化さ
れ、対応のアレイブロックから読出された４ビットのメ
モリセルデータのうち１つのアドレス指定されたメモリ
セルデータを選択して内部データバス１０１上に伝達す
る選択回路１０４ａ、１０４ｂ、１０４ｃおよび１０４
ｄを含む。この内部データバス１０１は入出力回路１３
に結合される。
【０１３０】サブ判定回路１０６ａ〜１０６ｄの判定結
果は、先の実施の形態１に示す構成と異なるローカル判
定回路１６０へ与えられる。このローカル判定回路１６
０において再びサブ判定回路１０６ａ〜１０６ｄからの
判定結果の論理の一致／不一致が判定され、さらにグロ
ーバル判定回路１７０へ判定結果が与えられる。グロー
バル判定回路１７０へは、残りのメモリマットからの判
定結果を示すデータが入力ノードＱＸＢ−ＱＸＤへ与え
られるが、図面を簡略化するためこれらの経路は示して
いない。このグローバル判定回路１７０の判定結果が入
出力回路１３へ与えられ、先の実施の形態１と同様に、
特定のデータ入出力ノードへ与えられる。
果は、先の実施の形態１に示す構成と異なるローカル判
定回路１６０へ与えられる。このローカル判定回路１６
０において再びサブ判定回路１０６ａ〜１０６ｄからの
判定結果の論理の一致／不一致が判定され、さらにグロ
ーバル判定回路１７０へ判定結果が与えられる。グロー
バル判定回路１７０へは、残りのメモリマットからの判
定結果を示すデータが入力ノードＱＸＢ−ＱＸＤへ与え
られるが、図面を簡略化するためこれらの経路は示して
いない。このグローバル判定回路１７０の判定結果が入
出力回路１３へ与えられ、先の実施の形態１と同様に、
特定のデータ入出力ノードへ与えられる。
【０１３１】このデータ入出力バス１０１へデータを書
込むために、入出力回路１３からの対応の４ビットのメ
モリセルデータをノードＮＭＤに受けかつテストモード
時の特定の１ビットデータをノードＴＭＤに受け、内部
書込データＷＤを生成して内部データバス１０１へ伝達
する書込回路１５が設けられる。この書込回路１５は、
テストモード活性化信号φＴＭの活性化時、モード設定
データＶ０−Ｖ２に従って与えられたテストモードデー
タ（ノードＴＭＤに与えられるデータＤＩ＜０＞）の論
理変更を選択的に行なう。これらの入出力回路１３、書
込回路１５、およびグローバル判定回路１７０の構成は
実施の形態１に示す構成と同じである。次に動作につい
て簡単に説明する。
込むために、入出力回路１３からの対応の４ビットのメ
モリセルデータをノードＮＭＤに受けかつテストモード
時の特定の１ビットデータをノードＴＭＤに受け、内部
書込データＷＤを生成して内部データバス１０１へ伝達
する書込回路１５が設けられる。この書込回路１５は、
テストモード活性化信号φＴＭの活性化時、モード設定
データＶ０−Ｖ２に従って与えられたテストモードデー
タ（ノードＴＭＤに与えられるデータＤＩ＜０＞）の論
理変更を選択的に行なう。これらの入出力回路１３、書
込回路１５、およびグローバル判定回路１７０の構成は
実施の形態１に示す構成と同じである。次に動作につい
て簡単に説明する。
【０１３２】通常動作モード時においては、入出力回路
１３からの書込データが書込回路１５を介して内部デー
タバス１０１へ与えられる。選択書込回路１０２ａ〜１
０２ｄは、テストモード活性化信号φＴＭの非活性化
時、図示しない選択信号に従って対応のアレイブロック
の４ビットのメモリセルのうち１つのメモリセルに対し
データを書込む。これによりアレイブロック１００ａ〜
１００ｄそれぞれに対し１ビットのデータ、合計４ビッ
トのデータが並列に書込まれる。
１３からの書込データが書込回路１５を介して内部デー
タバス１０１へ与えられる。選択書込回路１０２ａ〜１
０２ｄは、テストモード活性化信号φＴＭの非活性化
時、図示しない選択信号に従って対応のアレイブロック
の４ビットのメモリセルのうち１つのメモリセルに対し
データを書込む。これによりアレイブロック１００ａ〜
１００ｄそれぞれに対し１ビットのデータ、合計４ビッ
トのデータが並列に書込まれる。
【０１３３】データ読出時においては、選択回路１０４
ａ〜１０４ｄそれぞれにおいて図示しない選択信号に従
って選択動作が行なわれ、各アレイブロック１００ａ〜
１００ｄから読出された４ビットのメモリセルデータの
うち１ビットのメモリセルデータが選択されて内部デー
タバス１０１上に与えられる。この内部データバス１０
１上に読出されたデータは入出力回路１３を介して図示
しないデータ入出力ノードへ伝達される。
ａ〜１０４ｄそれぞれにおいて図示しない選択信号に従
って選択動作が行なわれ、各アレイブロック１００ａ〜
１００ｄから読出された４ビットのメモリセルデータの
うち１ビットのメモリセルデータが選択されて内部デー
タバス１０１上に与えられる。この内部データバス１０
１上に読出されたデータは入出力回路１３を介して図示
しないデータ入出力ノードへ伝達される。
【０１３４】テスト動作モード時においては、書込回路
１５は、テストモード活性化信号φＴＭの活性化に従っ
てモード設定データＶ０−Ｖ２が指定する論理変更をノ
ードＴＭＤに与えられたテストデータに対して行なって
ノードＷＤから内部データバス１０１上に伝達する。選
択書込回路１０２ａ〜１０２ｄは、それぞれ、テストモ
ード活性化信号φＴＭの活性化に従って、内部データバ
スの対応のビットのデータからモード設定データＶＶ０
〜ＶＶ２に従って論理変更を行なって４ビットのデータ
を生成する。これらの選択書込回路１０２ａ〜１０２ｄ
それぞれにおける４ビットのデータが、対応のアレイブ
ロック１０２ａ〜１０２ｄにおいて同時に選択されてい
る４ビットのメモリセルに書込まれる。
１５は、テストモード活性化信号φＴＭの活性化に従っ
てモード設定データＶ０−Ｖ２が指定する論理変更をノ
ードＴＭＤに与えられたテストデータに対して行なって
ノードＷＤから内部データバス１０１上に伝達する。選
択書込回路１０２ａ〜１０２ｄは、それぞれ、テストモ
ード活性化信号φＴＭの活性化に従って、内部データバ
スの対応のビットのデータからモード設定データＶＶ０
〜ＶＶ２に従って論理変更を行なって４ビットのデータ
を生成する。これらの選択書込回路１０２ａ〜１０２ｄ
それぞれにおける４ビットのデータが、対応のアレイブ
ロック１０２ａ〜１０２ｄにおいて同時に選択されてい
る４ビットのメモリセルに書込まれる。
【０１３５】データ読出時においては、アレイブロック
１００ａ〜１００ｄからそれぞれ読出された４ビットの
データがサブ判定回路１０６ａ〜１０６ｄへ与えられ
る。サブ判定回路１０６ａ〜１０６ｄは、ローカル判定
回路１６と同様の構成を備え、モード設定データＶＶ０
〜ＶＶ２に従ってこの読出された対応の４ビットのデー
タの論理変更を行なった後、さらに、モード設定データ
Ｖ０−Ｖ２に従って読出データの論理変更を行なう。こ
の後、データがすべて論理“１”であるか“０”である
かを示す信号をそれぞれ出力する。
１００ａ〜１００ｄからそれぞれ読出された４ビットの
データがサブ判定回路１０６ａ〜１０６ｄへ与えられ
る。サブ判定回路１０６ａ〜１０６ｄは、ローカル判定
回路１６と同様の構成を備え、モード設定データＶＶ０
〜ＶＶ２に従ってこの読出された対応の４ビットのデー
タの論理変更を行なった後、さらに、モード設定データ
Ｖ０−Ｖ２に従って読出データの論理変更を行なう。こ
の後、データがすべて論理“１”であるか“０”である
かを示す信号をそれぞれ出力する。
【０１３６】ローカル判定回路１６０は、このサブ判定
回路１０６ａ〜１０６ｄから与えられた判定結果を示す
信号をノードＲＸ＜０−３＞に受け、さらに同じ論理の
信号で一致が生じているか否かを判定し、その判定結果
を示す信号をノードＱＸＯＲから出力する。グローバル
判定回路１７０は、このローカル判定回路から与えられ
た判定結果を示す信号に従って、実施の形態１と同様の
判定動作を行ない、論理の一致／不一致を示す信号およ
び一致した論理を示す信号を出力する。
回路１０６ａ〜１０６ｄから与えられた判定結果を示す
信号をノードＲＸ＜０−３＞に受け、さらに同じ論理の
信号で一致が生じているか否かを判定し、その判定結果
を示す信号をノードＱＸＯＲから出力する。グローバル
判定回路１７０は、このローカル判定回路から与えられ
た判定結果を示す信号に従って、実施の形態１と同様の
判定動作を行ない、論理の一致／不一致を示す信号およ
び一致した論理を示す信号を出力する。
【０１３７】図１９は、テスト動作時のデータの流れの
具体的な一例を示す図である。図１９においては、１つ
のメモリマットに対するデータの流れが示される。テス
トデータ“０”が、モード設定データＶ０−Ｖ２に従っ
て４ビットのデータ“０１０１”に変更される。このデ
ータが選択書込回路へ与えられる。選択書込回路はさら
に、モード設定データＶＶ０−ＶＶ２に従って与えられ
たデータを変更する。データ“０”が“０１０１”に変
更され、データ“１”は“１０１０”に変更され、それ
ぞれ対応のメモリアレイへ書込まれる。
具体的な一例を示す図である。図１９においては、１つ
のメモリマットに対するデータの流れが示される。テス
トデータ“０”が、モード設定データＶ０−Ｖ２に従っ
て４ビットのデータ“０１０１”に変更される。このデ
ータが選択書込回路へ与えられる。選択書込回路はさら
に、モード設定データＶＶ０−ＶＶ２に従って与えられ
たデータを変更する。データ“０”が“０１０１”に変
更され、データ“１”は“１０１０”に変更され、それ
ぞれ対応のメモリアレイへ書込まれる。
【０１３８】メモリアレイに選択されたメモリセルの４
ビットのデータが、まずモード設定データＶＶ０−ＶＶ
２に従って論理反転が行なわれ、データ“０１０１”が
データ“００００”に変更され、データ“１０１０”が
データ“１１１１”に更新される。それらのデータが、
さらにモード設定データＶ０−Ｖ２に従って変更され、
論理反転を受けていたデータ“１１１１”がデータ“０
０００”に更新されてサブ判定回路１０６ａ−１０６ｄ
での一致／不一致の判定が行なわれる。サブ判定部にお
いて論理“０”のデータの一致が検出され、その判定結
果がローカル判定回路へ与えられる。ローカル判定回路
においては、さらにこれらのサブ判定部からの一致検出
結果に従ってデータ“０”での一致を検出し、その検出
結果をグローバル判定回路へ伝達する。グローバル判定
回路においては、さらに一致が生じていることが検出さ
れ、さらに一致した論理“０”のデータが出力される。
ビットのデータが、まずモード設定データＶＶ０−ＶＶ
２に従って論理反転が行なわれ、データ“０１０１”が
データ“００００”に変更され、データ“１０１０”が
データ“１１１１”に更新される。それらのデータが、
さらにモード設定データＶ０−Ｖ２に従って変更され、
論理反転を受けていたデータ“１１１１”がデータ“０
０００”に更新されてサブ判定回路１０６ａ−１０６ｄ
での一致／不一致の判定が行なわれる。サブ判定部にお
いて論理“０”のデータの一致が検出され、その判定結
果がローカル判定回路へ与えられる。ローカル判定回路
においては、さらにこれらのサブ判定部からの一致検出
結果に従ってデータ“０”での一致を検出し、その検出
結果をグローバル判定回路へ伝達する。グローバル判定
回路においては、さらに一致が生じていることが検出さ
れ、さらに一致した論理“０”のデータが出力される。
【０１３９】サブ判定部において不一致が検出された場
合にはローカル判定部において当然不一致が生じ、グロ
ーバル判定部においても不一致が生じる。次に各部の構
成について説明する。
合にはローカル判定部において当然不一致が生じ、グロ
ーバル判定部においても不一致が生じる。次に各部の構
成について説明する。
【０１４０】書込回路１５は、先の実施の形態１と同じ
である。図２０は、図１８に示す選択書込回路１０２ａ
〜１０２ｄの具体的構成の一例を示す図である。図２０
において、選択書込回路１０２ａ−１０２ｄは、同一構
成を備えるため、１つの選択書込回路の構成を示す。
である。図２０は、図１８に示す選択書込回路１０２ａ
〜１０２ｄの具体的構成の一例を示す図である。図２０
において、選択書込回路１０２ａ−１０２ｄは、同一構
成を備えるため、１つの選択書込回路の構成を示す。
【０１４１】図２０において、選択書込回路１０２ａ−
１０２ｄの各々は、対応の書込データＤＩｉとモード設
定データＶＶ０を受ける排他的否定論理和回路２００ａ
と、内部書込データＤＩｉとモード設定データＶＶ１を
受ける排他的否定論理和回路２００ｂと、書込データＤ
Ｉｉとモード設定データＶＶ２を受ける排他的否定論理
和回路２００ｃと、書込データＤＩｉを受けるインバー
タ回路２００ｄと、書込活性化信号ｗｓｅｌ０の活性化
に応答して活性化され、インバータ２００ｄから与えら
れた信号を反転し増幅して対応のメモリセルへ書込む書
込ドライブ回路２００ｅと、書込活性化信号ｗｓｅｌ１
の活性化に応答して活性化され、対応の排他的否定論理
和回路２００ａの出力信号を反転しかつ増幅して対応の
メモリセルへ書込む書込ドライブ回路２００ｆと、書込
選択信号ｗｓｅｌ２の活性化時活性化され、対応の排他
的否定論理和回路２００ｂの出力信号を反転しかつ増幅
して対応のメモリセルへ書込む書込ドライブ回路２００
ｇと、書込活性化信号ｗｓｅｌ３の活性化に応答して活
性化され、排他的否定論理和回路２００ｃの出力信号を
反転しかつ増幅して対応のメモリセルへ書込む書込ドラ
イブ回路２００ｈを含む。書込ドライブ回路２００ｅ〜
２００ｈの各々は、対応の書込活性化信号が非活性状態
のとき出力ハイインピーダンス状態となる。
１０２ｄの各々は、対応の書込データＤＩｉとモード設
定データＶＶ０を受ける排他的否定論理和回路２００ａ
と、内部書込データＤＩｉとモード設定データＶＶ１を
受ける排他的否定論理和回路２００ｂと、書込データＤ
Ｉｉとモード設定データＶＶ２を受ける排他的否定論理
和回路２００ｃと、書込データＤＩｉを受けるインバー
タ回路２００ｄと、書込活性化信号ｗｓｅｌ０の活性化
に応答して活性化され、インバータ２００ｄから与えら
れた信号を反転し増幅して対応のメモリセルへ書込む書
込ドライブ回路２００ｅと、書込活性化信号ｗｓｅｌ１
の活性化に応答して活性化され、対応の排他的否定論理
和回路２００ａの出力信号を反転しかつ増幅して対応の
メモリセルへ書込む書込ドライブ回路２００ｆと、書込
選択信号ｗｓｅｌ２の活性化時活性化され、対応の排他
的否定論理和回路２００ｂの出力信号を反転しかつ増幅
して対応のメモリセルへ書込む書込ドライブ回路２００
ｇと、書込活性化信号ｗｓｅｌ３の活性化に応答して活
性化され、排他的否定論理和回路２００ｃの出力信号を
反転しかつ増幅して対応のメモリセルへ書込む書込ドラ
イブ回路２００ｈを含む。書込ドライブ回路２００ｅ〜
２００ｈの各々は、対応の書込活性化信号が非活性状態
のとき出力ハイインピーダンス状態となる。
【０１４２】書込活性化信号ｗｓｅｌ０〜ｗｓｅｌ３
は、通常動作モード時においては、１つの書込活性化信
号が活性化される。一方、テストモード活性化信号φＴ
Ｍの活性化時においては、データ書込時にはこれらの書
込活性化信号ｗｓｅｌ０〜ｗｓｅｌ３がすべて活性状態
とされ、４ビットのメモリセルのデータの書込が行なわ
れる。
は、通常動作モード時においては、１つの書込活性化信
号が活性化される。一方、テストモード活性化信号φＴ
Ｍの活性化時においては、データ書込時にはこれらの書
込活性化信号ｗｓｅｌ０〜ｗｓｅｌ３がすべて活性状態
とされ、４ビットのメモリセルのデータの書込が行なわ
れる。
【０１４３】排他的否定論理和回路は、一般に、その一
方入力に論理“０”の信号が与えられたときには、イン
バータとして動作し、一方入力に論理“１”の信号が与
えられたときには、バッファ回路として動作する。書込
ドライブ回路２００ｅ〜２００ｈは、インバータ回路で
ある。したがって、このモード設定データＶＶ０〜ＶＶ
２を、論理“１”に設定することにより、対応の排他的
否定論理和回路２００ａ−２００ｃをバッファとして動
作し、これにより論理が反転されたデータをメモリセル
へ書込む。
方入力に論理“０”の信号が与えられたときには、イン
バータとして動作し、一方入力に論理“１”の信号が与
えられたときには、バッファ回路として動作する。書込
ドライブ回路２００ｅ〜２００ｈは、インバータ回路で
ある。したがって、このモード設定データＶＶ０〜ＶＶ
２を、論理“１”に設定することにより、対応の排他的
否定論理和回路２００ａ−２００ｃをバッファとして動
作し、これにより論理が反転されたデータをメモリセル
へ書込む。
【０１４４】この通常動作モード時においては、モード
設定データＶＶ０−ＶＶ２は、論理“０”に設定され、
これらの排他的論理和回路２００ａ〜２００ｃはインバ
ータ回路として動作させる。これにより通常動作モード
時においても、入力データＤＩｉと同一論理のデータの
書込を行なうことができ、またテストモード時において
は、選択的にメモリセルに書込まれるデータの論理を設
定することができる。
設定データＶＶ０−ＶＶ２は、論理“０”に設定され、
これらの排他的論理和回路２００ａ〜２００ｃはインバ
ータ回路として動作させる。これにより通常動作モード
時においても、入力データＤＩｉと同一論理のデータの
書込を行なうことができ、またテストモード時において
は、選択的にメモリセルに書込まれるデータの論理を設
定することができる。
【０１４５】図２１は、図１８に示す選択回路１０４ａ
−１０４ｄの具体的構成を示す図である。図２１におい
て、これらの選択回路１０４ａ−１０４ｄの各々は同一
構成を有するため１つの選択回路の構成を示す。
−１０４ｄの具体的構成を示す図である。図２１におい
て、これらの選択回路１０４ａ−１０４ｄの各々は同一
構成を有するため１つの選択回路の構成を示す。
【０１４６】図２１において、選択回路１０４ａ−１０
４ｄの各々は、読出増幅活性化信号ＰＡＥ０の活性化に
応答して対応のメモリセルから読出されたデータを増幅
して出力する読出増幅回路２０４ａと、読出増幅活性化
信号ＰＡＥ１の活性化に応答して活性化され、対応のメ
モリセルから読出されたデータを増幅する読出増幅回路
２０４ｂと、読出増幅活性化信号ＰＡＥ２の活性化に応
答して活性化され、対応のメモリセルから読出されたデ
ータを増幅する読出増幅回路２０４ｃと、増幅活性化信
号ＰＡＥ３の活性化に応答して活性化され、対応のメモ
リセルから読出されたデータを増幅する読出増幅回路２
０４ｄを含む。読出増幅活性化信号ＰＡＥ０−ＰＡＥ３
は、通常動作モード時およびテスト動作モード時いずれ
においても、１つのみが活性状態とされる。この選択回
路１０４ａ−１０４ｄには、テストモード活性化信号φ
ＴＭは与えられていない。読出増幅回路２０４ａ−２０
４ｄの各々は、非活性化時出力ハイインピーダンス状態
とされる。
４ｄの各々は、読出増幅活性化信号ＰＡＥ０の活性化に
応答して対応のメモリセルから読出されたデータを増幅
して出力する読出増幅回路２０４ａと、読出増幅活性化
信号ＰＡＥ１の活性化に応答して活性化され、対応のメ
モリセルから読出されたデータを増幅する読出増幅回路
２０４ｂと、読出増幅活性化信号ＰＡＥ２の活性化に応
答して活性化され、対応のメモリセルから読出されたデ
ータを増幅する読出増幅回路２０４ｃと、増幅活性化信
号ＰＡＥ３の活性化に応答して活性化され、対応のメモ
リセルから読出されたデータを増幅する読出増幅回路２
０４ｄを含む。読出増幅活性化信号ＰＡＥ０−ＰＡＥ３
は、通常動作モード時およびテスト動作モード時いずれ
においても、１つのみが活性状態とされる。この選択回
路１０４ａ−１０４ｄには、テストモード活性化信号φ
ＴＭは与えられていない。読出増幅回路２０４ａ−２０
４ｄの各々は、非活性化時出力ハイインピーダンス状態
とされる。
【０１４７】図２２は、図１８に示すサブ判定回路１０
６ａ−１０６ｄの具体的構成を示す図である。この図２
２に示すサブ判定回路においては、モード設定データＶ
０−Ｖ２に従って書込データが変更されるデータＩ／Ｏ
に対するサブ判定回路が示される。メモリマットそれぞ
れにおいて、モード設定データＶ０−Ｖ２に従って論理
設定が行なわれないデータ入出力ノードに対するアレイ
ブロックは、この図２２に示す構成において、データＶ
ｉが与えられず対応の部分は削除されるかまたはデータ
Ｖｉは論理“０”に固定される。
６ａ−１０６ｄの具体的構成を示す図である。この図２
２に示すサブ判定回路においては、モード設定データＶ
０−Ｖ２に従って書込データが変更されるデータＩ／Ｏ
に対するサブ判定回路が示される。メモリマットそれぞ
れにおいて、モード設定データＶ０−Ｖ２に従って論理
設定が行なわれないデータ入出力ノードに対するアレイ
ブロックは、この図２２に示す構成において、データＶ
ｉが与えられず対応の部分は削除されるかまたはデータ
Ｖｉは論理“０”に固定される。
【０１４８】図２２において、サブ判定回路１０６ａ−
１０６ｄは、対応のメモリセルから読出されるデータと
モード設定データＶＶ０を受ける排他的論理和回路２０
６ａと、対応のメモリセルから読出されたデータとモー
ド設定データＶＶ１を受ける排他的論理和回路２０６ｂ
と、対応のメモリセルから読出されたデータとモード設
定データＶＶ２を受ける排他的論理和回路２０６ｃを含
む。これらの排他的論理和回路２０６ａ−２０６ｃは、
３ビットのメモリセルそれぞれに対応して設けられる。
残りの１ビットのメモリセルに対しては、データの論理
反転は行なわれていないため、データの論理を元に戻す
ための構成は用いられていない。
１０６ｄは、対応のメモリセルから読出されるデータと
モード設定データＶＶ０を受ける排他的論理和回路２０
６ａと、対応のメモリセルから読出されたデータとモー
ド設定データＶＶ１を受ける排他的論理和回路２０６ｂ
と、対応のメモリセルから読出されたデータとモード設
定データＶＶ２を受ける排他的論理和回路２０６ｃを含
む。これらの排他的論理和回路２０６ａ−２０６ｃは、
３ビットのメモリセルそれぞれに対応して設けられる。
残りの１ビットのメモリセルに対しては、データの論理
反転は行なわれていないため、データの論理を元に戻す
ための構成は用いられていない。
【０１４９】サブ判定回路１０６ａ−１０６ｄの各々
は、さらに、残りの１ビットのメモリセルデータとモー
ド設定データＶｉ（Ｖ０−Ｖ２のいずれか）を受ける排
他的論理和回路２０６ｄと、排他的論理和回路２０６ａ
の出力信号とモード設定データＶｉを受ける排他的論理
和回路２０６ｅと、排他的論理和回路２０６ｂの出力信
号とモード設定データＶｉを受ける排他的論理和回路２
０６ｆと、排他的論理和回路２０６ｃの出力信号とモー
ド設定データＶｉを受ける排他的論理和回路２０６ｅを
含む。このモード設定データＶｉは、１つのデータ入出
力ノードに対し同時に選択される１６ビットのメモリセ
ルに対し共通である。
は、さらに、残りの１ビットのメモリセルデータとモー
ド設定データＶｉ（Ｖ０−Ｖ２のいずれか）を受ける排
他的論理和回路２０６ｄと、排他的論理和回路２０６ａ
の出力信号とモード設定データＶｉを受ける排他的論理
和回路２０６ｅと、排他的論理和回路２０６ｂの出力信
号とモード設定データＶｉを受ける排他的論理和回路２
０６ｆと、排他的論理和回路２０６ｃの出力信号とモー
ド設定データＶｉを受ける排他的論理和回路２０６ｅを
含む。このモード設定データＶｉは、１つのデータ入出
力ノードに対し同時に選択される１６ビットのメモリセ
ルに対し共通である。
【０１５０】サブ判定回路１０６ａ−１０６ｄの各々
は、さらに、排他的論理和回路２０６ｄ−２０６ｅの出
力信号を受けるＮＯＲ回路２０６ｈと、排他的論理和回
路２０６ｄ−２０６ｅの出力信号を受けるＮＡＮＤ回路
２０６ｉを含む。次に動作について説明する。
は、さらに、排他的論理和回路２０６ｄ−２０６ｅの出
力信号を受けるＮＯＲ回路２０６ｈと、排他的論理和回
路２０６ｄ−２０６ｅの出力信号を受けるＮＡＮＤ回路
２０６ｉを含む。次に動作について説明する。
【０１５１】排他的論理和回路２０６ａ−２０６ｅの各
々は、その一方入力に与えられるモード設定データが論
理“０”のときバッファ回路として動作し、その一方入
力に与えられるデータが論理“１”のときには、インバ
ータ回路として動作する。これにより、図２０に示す書
込選択回路１０２ａ−１０２ｄにより、排他的否定論理
和回路およびインバータ回路を用いて論理が設定された
データをモード設定データＶＶ０−ＶＶ２を用いて、元
の論理のデータに変更することができる。
々は、その一方入力に与えられるモード設定データが論
理“０”のときバッファ回路として動作し、その一方入
力に与えられるデータが論理“１”のときには、インバ
ータ回路として動作する。これにより、図２０に示す書
込選択回路１０２ａ−１０２ｄにより、排他的否定論理
和回路およびインバータ回路を用いて論理が設定された
データをモード設定データＶＶ０−ＶＶ２を用いて、元
の論理のデータに変更することができる。
【０１５２】さらに、排他的論理和回路２０６ｄ−２０
６ｅを設けることにより、このモード設定データＶｉに
より論理設定されたデータを元のデータに変更すること
ができる。
６ｅを設けることにより、このモード設定データＶｉに
より論理設定されたデータを元のデータに変更すること
ができる。
【０１５３】ＮＯＲ回路２０６ｈは、これらの排他的論
理和回路２０６ｄ〜２０６ｅの出力信号がすべて論理
“０”のときに、論理“１”の信号φＮＲを出力する。
ＮＡＮＤ回路２０６ｉは、排他的論理和回路２０６ａ−
２６０ｄの出力信号がすべて論理“１”のときに、論理
“１”の信号φＮＡを出力する。したがって、ＮＯＲ回
路２０６ｈから、読出されるデータがすべて論理“０”
であることを示す信号φＮＲが出力され、一方ＮＡＮＤ
回路２０６ａからは、読出されるデータが論理がすべて
“１”であることを示す信号φＮＡが出力される。
理和回路２０６ｄ〜２０６ｅの出力信号がすべて論理
“０”のときに、論理“１”の信号φＮＲを出力する。
ＮＡＮＤ回路２０６ｉは、排他的論理和回路２０６ａ−
２６０ｄの出力信号がすべて論理“１”のときに、論理
“１”の信号φＮＡを出力する。したがって、ＮＯＲ回
路２０６ｈから、読出されるデータがすべて論理“０”
であることを示す信号φＮＲが出力され、一方ＮＡＮＤ
回路２０６ａからは、読出されるデータが論理がすべて
“１”であることを示す信号φＮＡが出力される。
【０１５４】図２３は、図１８に示すローカル判定回路
１６０の構成の一例を示す図である。図２３において、
ローカル判定回路１６０は、サブ判定回路１０６ａ−１
０６ｄそれぞれから出力されるオール０指示信号φＮＲ
０〜φＮＲ３を受けるＡＮＤ回路１６０ａと、サブ判定
回路１０６ａ−１０６ｄから出力されるオール１指示信
号φＮＡ０〜φＮＡ３を受けるＯＲ回路１６０ｂを含
む。ＡＮＤ回路１６０ａは、ノードＱＸＯＲ＜０＞に対
してこのメモリマットにおける１６ビットのメモリセル
のデータがすべて論理“０”であるか否かを示す信号を
出力する。ＯＲ回路１６０ｂは、ノードＱＸＯＲ＜１＞
を介して、このメモリマットにおける１６ビットのメモ
リセルのデータがすべて論理“１”であるか否かを示す
信号を出力する。
１６０の構成の一例を示す図である。図２３において、
ローカル判定回路１６０は、サブ判定回路１０６ａ−１
０６ｄそれぞれから出力されるオール０指示信号φＮＲ
０〜φＮＲ３を受けるＡＮＤ回路１６０ａと、サブ判定
回路１０６ａ−１０６ｄから出力されるオール１指示信
号φＮＡ０〜φＮＡ３を受けるＯＲ回路１６０ｂを含
む。ＡＮＤ回路１６０ａは、ノードＱＸＯＲ＜０＞に対
してこのメモリマットにおける１６ビットのメモリセル
のデータがすべて論理“０”であるか否かを示す信号を
出力する。ＯＲ回路１６０ｂは、ノードＱＸＯＲ＜１＞
を介して、このメモリマットにおける１６ビットのメモ
リセルのデータがすべて論理“１”であるか否かを示す
信号を出力する。
【０１５５】１６ビットのメモリセルのデータがすべて
論理“０”のときには、信号φＮＲ０〜φＮＲ３は、す
べてＨレベルであり、ノードＱＸＯＲ＜０＞には、論理
“１”の信号が出力される。一方、１６ビットのメモリ
セルのデータがすべて論理“１”のときには、信号φＮ
Ａ０〜φＮＡ３がすべて論理“０”となり、ＯＲ回路１
６０ｂからノードＱＸＯＲ＜１＞に出力される信号が、
論理“０”の信号となる。不良メモリセルが存在する場
合には、信号φＮＲ０〜φＮＲ３の少なくとも１つが論
理“０”であり、ノードＱＸＯＲ＜０＞の信号は論理
“０”となる。
論理“０”のときには、信号φＮＲ０〜φＮＲ３は、す
べてＨレベルであり、ノードＱＸＯＲ＜０＞には、論理
“１”の信号が出力される。一方、１６ビットのメモリ
セルのデータがすべて論理“１”のときには、信号φＮ
Ａ０〜φＮＡ３がすべて論理“０”となり、ＯＲ回路１
６０ｂからノードＱＸＯＲ＜１＞に出力される信号が、
論理“０”の信号となる。不良メモリセルが存在する場
合には、信号φＮＲ０〜φＮＲ３の少なくとも１つが論
理“０”であり、ノードＱＸＯＲ＜０＞の信号は論理
“０”となる。
【０１５６】また、信号φＮＡ０〜φＮＡ３の少なくと
も１つが論理“１”となり、ノードＱＸＯＲ＜１＞の信
号は、論理“１”となる。
も１つが論理“１”となり、ノードＱＸＯＲ＜１＞の信
号は、論理“１”となる。
【０１５７】したがって、このノードＱＸＯＲ＜０＞お
よびＱＸＯＲ＜１＞に出力される信号は、先の実施の形
態１における１つのデータ入出力ノードに対応して１ビ
ットのメモリセルデータをそれぞれ読出すときと同じ論
理の信号が出力される。
よびＱＸＯＲ＜１＞に出力される信号は、先の実施の形
態１における１つのデータ入出力ノードに対応して１ビ
ットのメモリセルデータをそれぞれ読出すときと同じ論
理の信号が出力される。
【０１５８】したがって、このグローバル判定回路１７
０の構成としては、先の実施の形態１の構成と同じ構成
を用いることができる。これにより、合計６４ビットの
メモリセルデータの論理の一致／不一致および一致した
論理を示す信号を出力することができる。
０の構成としては、先の実施の形態１の構成と同じ構成
を用いることができる。これにより、合計６４ビットの
メモリセルデータの論理の一致／不一致および一致した
論理を示す信号を出力することができる。
【０１５９】なお、上述の図２０ないし図２３に示す構
成は単なる一例であり、各論理を実現する回路は、トラ
ンスミッションゲートおよびインバータ回路を用いる選
択回路で構成されてもよい。
成は単なる一例であり、各論理を実現する回路は、トラ
ンスミッションゲートおよびインバータ回路を用いる選
択回路で構成されてもよい。
【０１６０】モード設定データＶＶ０−ＶＶ２は、モー
ド設定データＶ０−Ｖ２と同様、ＷＣＢＲ条件下での所
定のアドレス信号を用いて設定される。テストモード設
定時においては、アドレス信号は不要であり、任意のア
ドレス信号入力端子を利用することができる。
ド設定データＶ０−Ｖ２と同様、ＷＣＢＲ条件下での所
定のアドレス信号を用いて設定される。テストモード設
定時においては、アドレス信号は不要であり、任意のア
ドレス信号入力端子を利用することができる。
【０１６１】以上のように、この発明の実施の形態２に
従えば、各データ入出力端子ごとにテストデータの論理
を設定する構成に加えて、さらに、各データ端子ごと
に、複数のメモリセルを選択し、これらの複数のメモリ
セルの書込テストデータの論理を内部で個々独立に設定
することができるように構成したため、テストデータパ
ターンを種々変更してさまざまなテストを行なうことが
でき、信頼性の高いテストを行なうことができるととも
に、同時に、６４ビットのメモリセルをテストすること
ができ、テスト時間を短縮することができる。
従えば、各データ入出力端子ごとにテストデータの論理
を設定する構成に加えて、さらに、各データ端子ごと
に、複数のメモリセルを選択し、これらの複数のメモリ
セルの書込テストデータの論理を内部で個々独立に設定
することができるように構成したため、テストデータパ
ターンを種々変更してさまざまなテストを行なうことが
でき、信頼性の高いテストを行なうことができるととも
に、同時に、６４ビットのメモリセルをテストすること
ができ、テスト時間を短縮することができる。
【０１６２】なお、データ入出力端子数は１６に限定さ
れない。また、アレイブロックで同時に選択されるメモ
リセルの数も４に限定されない。
れない。また、アレイブロックで同時に選択されるメモ
リセルの数も４に限定されない。
【０１６３】
【発明の効果】以上のように、この発明に従えば、所定
のデータ入出力端子から与えられたデータを各メモリセ
ルに対して独立に内部でその論理を変更するとともに、
少なくともデータ入出力端子と同数個の選択されたメモ
リセルへ書込むように構成しているため、さまざまなパ
ターンのテストデータを１つのデータ入出力端子を用い
て書込むことができる。
のデータ入出力端子から与えられたデータを各メモリセ
ルに対して独立に内部でその論理を変更するとともに、
少なくともデータ入出力端子と同数個の選択されたメモ
リセルへ書込むように構成しているため、さまざまなパ
ターンのテストデータを１つのデータ入出力端子を用い
て書込むことができる。
【０１６４】また、選択されたメモリセルデータの論理
の一致／不一致を判定し、その一致／不一致判定結果お
よび一致時の論理を示す信号を出力するように構成し、
すべて２値判定を行なっているため、出力端子をハイイ
ンピーダンス状態に設定する３値判定は行なわれておら
ず、テストサイクル期間を短縮することができ、テスト
動作周波数を高くすることができる。
の一致／不一致を判定し、その一致／不一致判定結果お
よび一致時の論理を示す信号を出力するように構成し、
すべて２値判定を行なっているため、出力端子をハイイ
ンピーダンス状態に設定する３値判定は行なわれておら
ず、テストサイクル期間を短縮することができ、テスト
動作周波数を高くすることができる。
【０１６５】また、１つのデータ入出力端子あたり複数
のデータを同時に選択し、これらのメモリセルへも個々
独立に論理が設定されるデータを格納するように構成し
ているため、より高速でテストを行なうことができる。
のデータを同時に選択し、これらのメモリセルへも個々
独立に論理が設定されるデータを格納するように構成し
ているため、より高速でテストを行なうことができる。
【０１６６】すなわち、請求項１に係る発明に従えば、
特定動作モード時所定のデータ入出力端子から与えられ
たデータの論理を各メモリセルに対し個々独立に変更す
るための書込変更手段を設け、この書込変更手段に変更
されたデータを同時に選択されたメモリセルへ同時に書
込むように構成しているため、少ないデータ入出力ノー
ドを用いてさまざまなパターンのデータをメモリセルへ
書込むことができる。特定モードがテストモードのとき
には、テストパターンを種々変更し、さまざまなテスト
を行なうことが可能となる。
特定動作モード時所定のデータ入出力端子から与えられ
たデータの論理を各メモリセルに対し個々独立に変更す
るための書込変更手段を設け、この書込変更手段に変更
されたデータを同時に選択されたメモリセルへ同時に書
込むように構成しているため、少ないデータ入出力ノー
ドを用いてさまざまなパターンのデータをメモリセルへ
書込むことができる。特定モードがテストモードのとき
には、テストパターンを種々変更し、さまざまなテスト
を行なうことが可能となる。
【０１６７】請求項２に係る発明に従えば、同時に選択
されたメモリセルからの読出されたデータの論理を書込
論理変更手段と同一態様で変更した後、これらのデータ
の論理の一致／不一致を判定し、一致時一致した論理の
データを複数のデータ入出力端子の特定の第１の端子に
出力しかつ同時に一致／不一致が判定した結果を示す信
号を第２のデータ入出力端子へ出力するように構成して
いるので、メモリセルに対し正確にデータの書込／読出
を行なうことができるか否かを正確にかつ高速で判定す
ることができる。
されたメモリセルからの読出されたデータの論理を書込
論理変更手段と同一態様で変更した後、これらのデータ
の論理の一致／不一致を判定し、一致時一致した論理の
データを複数のデータ入出力端子の特定の第１の端子に
出力しかつ同時に一致／不一致が判定した結果を示す信
号を第２のデータ入出力端子へ出力するように構成して
いるので、メモリセルに対し正確にデータの書込／読出
を行なうことができるか否かを正確にかつ高速で判定す
ることができる。
【０１６８】請求項３に係る発明に従えば、同時に選択
されたメモリセルのデータの論理の一致／不一致を判定
し一致時その一致した論理を示す信号を複数のデータ入
出力ノードの第１のノードに出力しかつ論理の一致／不
一致を示す信号を次のデータ入出力ノードへ出力するよ
うに構成しているため、テスト動作時において、データ
入出力ノードがハイインピーダンス状態とされることが
なく、高速でかつ正確にメモリセルに対しデータの書込
／読出が正確に行なわれたか否かを判定することができ
る。
されたメモリセルのデータの論理の一致／不一致を判定
し一致時その一致した論理を示す信号を複数のデータ入
出力ノードの第１のノードに出力しかつ論理の一致／不
一致を示す信号を次のデータ入出力ノードへ出力するよ
うに構成しているため、テスト動作時において、データ
入出力ノードがハイインピーダンス状態とされることが
なく、高速でかつ正確にメモリセルに対しデータの書込
／読出が正確に行なわれたか否かを判定することができ
る。
【０１６９】請求項４に係る発明に従えば、データ書込
時、特定のデータ入出力ノードからのデータを内部で個
々独立にその論理を設定するように構成しているため、
少ない数のデータ入出力ノードを用いて内部でさまざま
なテストパターンのデータを生成することができ、テス
ト時に用いられるデータ入出力ノード数を増加させるこ
となく、種々のテストを容易に行なうことができる。
時、特定のデータ入出力ノードからのデータを内部で個
々独立にその論理を設定するように構成しているため、
少ない数のデータ入出力ノードを用いて内部でさまざま
なテストパターンのデータを生成することができ、テス
ト時に用いられるデータ入出力ノード数を増加させるこ
となく、種々のテストを容易に行なうことができる。
【０１７０】請求項５に係る発明に従えば、同時に選択
されたメモリセルのデータの論理を書込論理変更手段と
同一態様で変更してから、論理の一致／不一致を判定す
るように構成しているため、正確に、各メモリセルに書
込まれたデータを元の状態に復元することができ、正確
な論理の一致／不一致判定動作を回路構成を複雑化させ
ることなく実現することができる。
されたメモリセルのデータの論理を書込論理変更手段と
同一態様で変更してから、論理の一致／不一致を判定す
るように構成しているため、正確に、各メモリセルに書
込まれたデータを元の状態に復元することができ、正確
な論理の一致／不一致判定動作を回路構成を複雑化させ
ることなく実現することができる。
【０１７１】請求項６に係る発明に従えば、対応のデー
タ入出力端子から与えられるデータと書込変更手段の出
力データの一方を動作モード特定信号に従って選択する
ように構成しているため、通常動作モード時における書
込データの伝搬経路と別に論理変更回路を設けることに
より、通常書込データ伝搬部に対する悪影響を及ぼすこ
となく論理変更されたデータを特定動作モード時伝達す
ることができる。
タ入出力端子から与えられるデータと書込変更手段の出
力データの一方を動作モード特定信号に従って選択する
ように構成しているため、通常動作モード時における書
込データの伝搬経路と別に論理変更回路を設けることに
より、通常書込データ伝搬部に対する悪影響を及ぼすこ
となく論理変更されたデータを特定動作モード時伝達す
ることができる。
【０１７２】請求項７に係る発明に従えば、各々が所定
数のデータ入出力ノードに対応して設けられる複数のメ
モリマットを配置し、メモリマット各々から所定数のメ
モリセルを選択し、メモリマットごとに全メモリマット
共通に同じ態様で書込データの論理を変更するように構
成しているため、簡易な回路構成で各メモリマットごと
に書込データの変更を行なうことができ、メモリマット
の内部データ伝達線におけるクロストークなどの検出を
容易に行なうことができる。
数のデータ入出力ノードに対応して設けられる複数のメ
モリマットを配置し、メモリマット各々から所定数のメ
モリセルを選択し、メモリマットごとに全メモリマット
共通に同じ態様で書込データの論理を変更するように構
成しているため、簡易な回路構成で各メモリマットごと
に書込データの変更を行なうことができ、メモリマット
の内部データ伝達線におけるクロストークなどの検出を
容易に行なうことができる。
【０１７３】請求項８に係る発明に従えば、所定数のデ
ータ入出力ノードの組それぞれに対応して設けられる複
数のメモリマットでメモリアレイを構成し、各メモリマ
ットにおいて所定数のメモリセルを同時に選択し、各メ
モリマットごとにかつすべてのメモリマット共通に同じ
態様で書込データを変更してメモリマットの選択メモリ
セルへ書込み、メモリセルから読出されたデータを各メ
モリマットごとにかつメモリマット共通にこの書込論理
変更手段と同じ態様で変更することにより、各メモリマ
ット単位でデータの論理の設定を行なうことができ、容
易に書込時変更されたデータを元の論理状態に変更して
読出すことができ、テストモード時、各メモリマットご
との内部データのクロストークなどの検出を容易に行な
うことができる。
ータ入出力ノードの組それぞれに対応して設けられる複
数のメモリマットでメモリアレイを構成し、各メモリマ
ットにおいて所定数のメモリセルを同時に選択し、各メ
モリマットごとにかつすべてのメモリマット共通に同じ
態様で書込データを変更してメモリマットの選択メモリ
セルへ書込み、メモリセルから読出されたデータを各メ
モリマットごとにかつメモリマット共通にこの書込論理
変更手段と同じ態様で変更することにより、各メモリマ
ット単位でデータの論理の設定を行なうことができ、容
易に書込時変更されたデータを元の論理状態に変更して
読出すことができ、テストモード時、各メモリマットご
との内部データのクロストークなどの検出を容易に行な
うことができる。
【０１７４】請求項９に係る発明に従えば、書込変更手
段および読出論理変更手段は、この特定動作モード時外
部からの信号をラッチして論理変更態様を決定するデー
タを保持するレジスタを共有しており、装置規模を増大
させることなく容易に内部で個々独立に共有するデータ
の論理の設定を行なって、種々のパターンのテストデー
タを用いて半導体記憶装置のテストを容易に行なうこと
ができる。
段および読出論理変更手段は、この特定動作モード時外
部からの信号をラッチして論理変更態様を決定するデー
タを保持するレジスタを共有しており、装置規模を増大
させることなく容易に内部で個々独立に共有するデータ
の論理の設定を行なって、種々のパターンのテストデー
タを用いて半導体記憶装置のテストを容易に行なうこと
ができる。
【０１７５】請求項１０に係る発明に従えば、レジスタ
回路は、選択メモリセルに対応して設けられるレジスタ
回路で構成しているため、外部からの信号に従って、選
択メモリセルの論理変更態様を所望の状態に容易に設定
することができる。
回路は、選択メモリセルに対応して設けられるレジスタ
回路で構成しているため、外部からの信号に従って、選
択メモリセルの論理変更態様を所望の状態に容易に設定
することができる。
【図１】 （Ａ）は、この発明の半導体記憶装置の概念
的構成を示す図であり、（Ｂ）は、テスト動作時におけ
るデータの流れを示す図である。
的構成を示す図であり、（Ｂ）は、テスト動作時におけ
るデータの流れを示す図である。
【図２】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図３】 この発明の実施の形態１に従う半導体記憶装
置のテスト動作時における書込データの伝達に関連する
部分の構成を概略的に示す図である。
置のテスト動作時における書込データの伝達に関連する
部分の構成を概略的に示す図である。
【図４】 この発明の実施の形態１における半導体記憶
装置の書込データ論理設定の具体的例を示す図である。
装置の書込データ論理設定の具体的例を示す図である。
【図５】 この発明の実施の形態１に従う半導体記憶装
置のテストデータ読出部の構成を概略的に示す図であ
る。
置のテストデータ読出部の構成を概略的に示す図であ
る。
【図６】 この発明の実施の形態１における半導体記憶
装置のテストデータ読出時の信号の流れを示す図であ
る。
装置のテストデータ読出時の信号の流れを示す図であ
る。
【図７】 （Ａ）は、図２に示すテストモード検出回路
の具体的構成の一例を示す図であり、（Ｂ）は、（Ａ）
に示す回路の動作を示す波形図である。
の具体的構成の一例を示す図であり、（Ｂ）は、（Ａ）
に示す回路の動作を示す波形図である。
【図８】 図２に示すモード設定レジスタ回路の具体的
構成例を示す図であり、（Ｂ）は、（Ａ）に示すレジス
タ回路の動作を示す波形図である。
構成例を示す図であり、（Ｂ）は、（Ａ）に示すレジス
タ回路の動作を示す波形図である。
【図９】 図２に示す書込回路の構成を概略的に示す図
である。
である。
【図１０】 図９に示すテストデータ論理変更部の構成
の具体的例を示す図である。
の具体的例を示す図である。
【図１１】 図９に示すデータ書込回路の具体的構成を
示す図である。
示す図である。
【図１２】 図２に示すローカル判定回路の構成を概略
的に示す図である。
的に示す図である。
【図１３】 図２に示すグローバル判定回路の構成の一
例を示す図である。
例を示す図である。
【図１４】 図２に示す入出力回路の構成を概略的に示
す図である。
す図である。
【図１５】 図１４に示す入力バッファ回路の具体的構
成の一例を示す図である。
成の一例を示す図である。
【図１６】 図１４に示す出力バッファ回路の具体的構
成の一例を示す図である。
成の一例を示す図である。
【図１７】 図１４に示す判定結果データおよび内部読
出データを選択的に出力する出力バッファ回路の構成の
一例を示す図である。
出データを選択的に出力する出力バッファ回路の構成の
一例を示す図である。
【図１８】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１９】 図１８に示す半導体記憶装置のテスト動作
時のデータの流れを模式的に示す図である。
時のデータの流れを模式的に示す図である。
【図２０】 図１８に示す選択書込回路の構成の一例を
示す図である。
示す図である。
【図２１】 図１８に示す選択回路の構成の一例を示す
図である。
図である。
【図２２】 図１８に示すサブ判定回路の構成の一例を
示す図である。
示す図である。
【図２３】 図１８に示すローカル判定回路の構成の一
例を示す図である。
例を示す図である。
【図２４】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図２５】 従来の半導体記憶装置のテスト結果判別回
路の構成の一例を示す図である。
路の構成の一例を示す図である。
【図２６】 従来の半導体記憶装置のテスト結果判別回
路の他の例および出力回路の構成を示す図である。
路の他の例および出力回路の構成を示す図である。
【図２７】 従来の半導体記憶装置の３値判定を実現す
るためのデータ出力部の構成を概略的に示す図である。
るためのデータ出力部の構成を概略的に示す図である。
【図２８】 図２７に示す３値判定の問題点を説明する
ための図である。
ための図である。
１ メモリアレイ、１ａ〜１ｄ メモリマット、２ セ
ル選択回路、３ 書込選択回路、４ 変更モード設定回
路、４ａ〜５ｃ モード設定レジスタ回路、５書込論理
変更回路、６ 読出論理変更回路、７ａ，７ｂ 論理判
定部、１３入出力回路、１５ａ〜１５ｄ 書込回路、１
６ａ〜１６ｄ ローカル判定回路、１７ グローバル判
定回路、２０ テストモード検出回路、１００ａ〜１０
０ｄアレイブロック、１０２ａ〜１０２ｄ 選択書込回
路、１０４ａ〜１０４ｄ 選択回路、１０６ａ〜１０６
ｄ サブ判定回路、１６０ ローカル判定回路、１７０
グローバル判定回路。
ル選択回路、３ 書込選択回路、４ 変更モード設定回
路、４ａ〜５ｃ モード設定レジスタ回路、５書込論理
変更回路、６ 読出論理変更回路、７ａ，７ｂ 論理判
定部、１３入出力回路、１５ａ〜１５ｄ 書込回路、１
６ａ〜１６ｄ ローカル判定回路、１７ グローバル判
定回路、２０ テストモード検出回路、１００ａ〜１０
０ｄアレイブロック、１０２ａ〜１０２ｄ 選択書込回
路、１０４ａ〜１０４ｄ 選択回路、１０６ａ〜１０６
ｄ サブ判定回路、１６０ ローカル判定回路、１７０
グローバル判定回路。
Claims (10)
- 【請求項１】 複数のデータ入出力ノード、 複数のメモリセルを有するメモリアレイ、 前記メモリアレイから少なくとも前記データ入出力ノー
ドと同数のメモリセルを同時に選択するための手段、 特定動作モード時、前記設定メモリセルに対応して設け
られ、前記データ入出力ノードの所定のノードから与え
られたデータの論理を各メモリセルに対し個々独立に設
定するための書込変更手段、および前記書込変更手段か
らのデータを前記同時に選択されたメモリセルへ同時に
書込むための書込手段を備える、半導体記憶装置。 - 【請求項２】 前記同時に選択されたメモリセルからの
読出データを前記書込変更手段と同一態様で変更する読
出データ変更手段、 前記読出データ変更手段の出力データの一致／不一致を
判定しかつ一致時該一致した論理を示すデータを前記複
数のデータ入出力ノードの特定の第１のノードに出力す
る第１の判定手段、および前記読出データ変更手段の出
力データの論理の一致／不一致を判定し、該判定結果を
示す信号を前記複数のデータ入出力ノードの第２のノー
ドに出力する第２の手段をさらに備える、請求項１記載
の半導体記憶装置。 - 【請求項３】 複数のメモリセルを有するメモリアレ
イ、 複数のデータ入出力ノード、 前記複数のデータ入出力ノードと少なくとも同数個のメ
モリセルを同時に選択する手段、 特定動作モード時、前記同時に選択されたメモリセルの
データの論理の一致／不一致を判定し、一致時該一致し
た論理を示す信号を前記複数のデータ入出力ノードの第
１のノードに出力する第１の判定手段、 前記特定動作モード時、前記同時に選択されたメモリセ
ルのデータの論理の一致／不一致を判定し、該判定結果
を示す信号を前記複数のデータ入出力ノードの第２のノ
ードへ出力する第２の判定手段を備える、半導体記憶装
置。 - 【請求項４】 前記選択メモリセルに対応して設けら
れ、前記設定動作モード時前記データ入出力ノードの所
定のノードから与えられたデータの論理を各メモリセル
に対し個々独立に設定するための書込変更手段、および
前記書込変更手段からのデータを前記同時に選択された
メモリセルへ同時に書込むための手段をさらに備える、
請求項３記載の半導体記憶装置。 - 【請求項５】 前記特定動作モード時、前記同時に選択
されたメモリセルのデータの論理を前記書込論理変更手
段が行なう変更態様と同一態様で変更して前記第１およ
び第２の判定手段へ与えるための読出変更手段をさらに
備える、請求項４記載の半導体記憶装置。 - 【請求項６】 前記書込手段は、さらに、 前記データ入出力ノードに対応して設けられ、前記複数
のデータ入出力ノードの対応のノードから与えられたデ
ータと前記書込変更手段からの出力データの一方を選択
する手段を備える、請求項１、２、４または５に記載の
半導体記憶装置。 - 【請求項７】 前記メモリセルアレイは、各々が所定数
のデータ入出力ノードに対応して設けられる複数のメモ
リマットを備え、 前記選択手段は各前記メモリマットにおいて前記所定数
ずつメモリセルを同時に選択し、 前記書込変更手段は各前記メモリマットごとにかつ全部
のメモリマット共通に同一態様で書込データを変更する
手段を含む、請求項１、２、４、５および６のいずれか
に記載の半導体記憶装置。 - 【請求項８】 前記メモリセルアレイは、各々が所定数
のデータ入出力ノードに対応して設けられる複数のメモ
リマットを備え、 前記選択手段は各前記メモリマットにおいて前記所定数
ずつのメモリセルを同時に選択し、 前記書込変更手段は各前記メモリマットごとにおいて各
所定数のデータに対し個々独立にかつすべてのメモリマ
ット共通に同じ態様で書込データを変更する手段を含
み、 前記読出変更手段は、各前記メモリマットごとにかつす
べてのメモリマット共通に前記書込変更手段と同一態様
で選択メモリセルから読出されたデータを変更する手段
を備える、請求項２、４、５および６のいずれかに記載
の半導体記憶装置。 - 【請求項９】 前記書込変更手段および前記読出変更手
段は前記特定動作モード指定時外部からの信号をラッチ
して前記変更態様を決定するデータとして保持するレジ
スタを共有する、請求項５または８に記載の半導体記憶
装置。 - 【請求項１０】 前記レジスタは前記複数のメモリマッ
トに共通に設けられ、かつ前記メモリマットの選択メモ
リセルそれぞれに対して設けられるレジスタ回路を含
む、請求項９記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147928A JPH10340599A (ja) | 1997-06-05 | 1997-06-05 | 半導体記憶装置 |
| US08/988,208 US5912851A (en) | 1997-06-05 | 1997-12-10 | Multi-bit semiconductor memory device allowing efficient testing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147928A JPH10340599A (ja) | 1997-06-05 | 1997-06-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340599A true JPH10340599A (ja) | 1998-12-22 |
Family
ID=15441254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147928A Withdrawn JPH10340599A (ja) | 1997-06-05 | 1997-06-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5912851A (ja) |
| JP (1) | JPH10340599A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338497A (ja) * | 2000-05-24 | 2001-12-07 | Fujitsu Ltd | メモリ試験方法 |
| JP2005149713A (ja) * | 2003-11-14 | 2005-06-09 | Samsung Electronics Co Ltd | 半導体メモリ装置およびこの装置のテストパターンデータ発生方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3495276B2 (ja) * | 1999-01-14 | 2004-02-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP2001344998A (ja) * | 2000-05-29 | 2001-12-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002025292A (ja) * | 2000-07-11 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
| US6779139B2 (en) * | 2000-11-06 | 2004-08-17 | Renesas Technology Corp. | Circuit for reducing test time and semiconductor memory device including the circuit |
| JP2002208299A (ja) * | 2001-01-04 | 2002-07-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3863400B2 (ja) * | 2001-09-28 | 2006-12-27 | 株式会社東芝 | 半導体集積回路 |
| JP2005195113A (ja) * | 2004-01-08 | 2005-07-21 | Toyota Motor Corp | 車両用エンジン内の気密空間のシール構造および車両用エンジン |
| US10459825B2 (en) * | 2017-08-18 | 2019-10-29 | Red Hat, Inc. | Intelligent expansion of system information collection |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530055B2 (ja) * | 1990-08-30 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
| JPH05325598A (ja) * | 1992-05-22 | 1993-12-10 | Texas Instr Japan Ltd | 半導体記憶装置 |
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
-
1997
- 1997-06-05 JP JP9147928A patent/JPH10340599A/ja not_active Withdrawn
- 1997-12-10 US US08/988,208 patent/US5912851A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338497A (ja) * | 2000-05-24 | 2001-12-07 | Fujitsu Ltd | メモリ試験方法 |
| JP2005149713A (ja) * | 2003-11-14 | 2005-06-09 | Samsung Electronics Co Ltd | 半導体メモリ装置およびこの装置のテストパターンデータ発生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5912851A (en) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2647546B2 (ja) | 半導体記憶装置のテスト方法 | |
| US6496429B2 (en) | Semiconductor memory device | |
| EP0615251B1 (en) | Semiconductor memory with built-in parallel bit test mode | |
| KR900004886B1 (ko) | 메모리 테스트회로 | |
| JP2004528669A (ja) | 試験および修復のための、回路および方法 | |
| JPH10340599A (ja) | 半導体記憶装置 | |
| JPS63257999A (ja) | 半導体記憶装置 | |
| JP3022990B2 (ja) | 種々の検査パターンを有する並列検査による半導体メモリの検査回路装置 | |
| JPH0969299A (ja) | 欠陥救済判定回路 | |
| JP2921505B2 (ja) | 半導体記憶装置 | |
| KR920001082B1 (ko) | 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 | |
| JPH0750100A (ja) | アドレスバッファ | |
| US6502214B1 (en) | Memory test circuit | |
| KR20000077126A (ko) | 압축 테스트 가능한 메모리 회로 | |
| JP3338900B2 (ja) | メモリ装置のテストモード回路 | |
| JP3563779B2 (ja) | 半導体記憶装置 | |
| JPH0682326B2 (ja) | スキャンレジスタおよびそれを用いたテスト回路 | |
| JPH1050056A (ja) | 半導体記憶装置 | |
| JPH0935495A (ja) | 半導体記憶装置 | |
| US5983375A (en) | Multi-bit test circuit and method thereof | |
| US6111798A (en) | Fuse repair circuit for semiconductor memory circuit | |
| JP2000339996A (ja) | 半導体記憶装置およびそのバーンインテスト方法 | |
| JPH06215599A (ja) | 半導体記憶回路 | |
| JP2001101895A (ja) | 半導体集積回路装置 | |
| JPH0785699A (ja) | 半導体メモリ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |