JPH0935495A

JPH0935495A - 半導体記憶装置

Info

Publication number: JPH0935495A
Application number: JP7179028A
Authority: JP
Inventors: Tomoya Kawagoe; 知也河越
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1997-02-07
Also published as: US5680354A

Abstract

(57)【要約】【課題】不良ビットと置換された冗長ビットのアドレ
スを外部から電気的に判別可能な半導体記憶装置を提供
する。【解決手段】不良アドレス登録回路４は、冗長メモリ
セルと置換された欠陥メモリセルに対応するアドレスを
不揮発的に記憶し、内部アドレス信号Ａ０…Ａｎ／Ａ０
…／Ａｎが、不良アドレスと一致する場合冗長メモリセ
ル選択信号Ｓ２を活性状態とする。入出力データ反転か
９は、冗長メモリセル選択信号Ｓ２が不活性の場合、入
力データおよび出力データを受けて、そのまま出力す
る。一方、冗長メモリセル選択信号Ｓ２が活性の場合、
入力データおよび出力データをそれぞれ反転して出力す
る。したがって、電源投入直後のようにすべてのメモリ
セルデータが“Ｌ”レベルである場合、読出動作を行な
うと、不良アドレスに対応するメモリセルをアクセスし
た場合にのみ“Ｈ”レベルの信号が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に製造中に発生する欠陥を救済することが可能な
半導体記憶装置および所定の動作条件において、所定の
情報を不揮発的に書込／読出すことが可能な半導体記憶
装置に関するものである。

【０００２】

【従来の技術】半導体記憶装置、特にダイナミック型ラ
ンダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）におい
ては、メモリセルアレイの大容量化が進むに従って、チ
ップ面積も増大し、不良ビットまたはワード線もしくは
コラム選択線の断線もしくは短絡等の不良による製造歩
留りの低下が問題となる。

【０００３】このため、チップ内に正規のメモリセルの
他に予備のメモリセル（以下、冗長ビットと呼ぶ）を予
め形成しておき、メモリセルアレイ内の不良ビットやワ
ード線等の不良を有する列または行を、予備のメモリセ
ル列またはメモリセル行と置換えることにより、不良ビ
ットやワード線不良等を救済する冗長回路を設け、歩留
りの向上を図ることが一般的である。

【０００４】ところで、メモリセルの不良解析等におい
ては、予備のメモリセルの使用の有無および救済された
不良ビットのアドレスを製品段階においても、分解検査
等のような非効率的な手段によらず知ることができれば
便利である。

【０００５】このような要請に応えるために、メモリ内
に冗長メモリセルが不良メモリセルの置換に用いられた
か否かを示す不揮発性記憶素子を設け、この不揮発性記
憶素子の状態を読出すことによって、メモリセルが冗長
ビットを用いているか否かを、半導体記憶装置がモール
ドパッケージ等にアセンブリされた後に知ることが可能
な技術が提案されている。

【０００６】第１の従来例として、たとえば米国特許第
４，４８０，１９９号明細書に上記技術が開示されてい
る。

【０００７】図９に、上記冗長ビットの使用検出回路Ｄ
Ｔを示す。回路ＤＴは、電源電位Ｖ_CCと内部回路ＣＢに
接続した外部端子ＥＸＴとの間に固定記憶素子としての
ヒューズＦとダイナミック接続されたＭＯＳトランジス
タＱ_T1、Ｑ_T2とを直列に含むように構成される。

【０００８】冗長メモリセルは、正規のメモリセルアレ
イの不良メモリセルの機能的置換に用いられている場合
は、ヒューズＦを切断し、そうでない場合はヒューズＦ
を非切断とする。このヒューズの切断はメモリのオンウ
ェハテスト時に行なわれる。

【０００９】通常の動作では外部端子ＥＸＴの電圧は、
電位Ｖ_CCと接地電位の範囲内であり、トランジスタ
Ｑ_T1、Ｑ_T2はオフとなり、ヒューズＦは外部端子ＥＸＴ
から電気的に分離する。このため、ヒューズＦは通常動
作には全く影響は与えない。

【００１０】メモリセルが冗長メモリセルを用いている
か否かをチェックするときは、外部端子ＥＸＴに電源電
圧Ｖ_CCよりもトランジスタＱ_T1およびＱ_T2のしきい値の
和分だけ高い電圧を印加することによって、トランジス
タＱ_T1、Ｑ_T2をオンとし、ヒューズＦの断／非断状態を
端子ＥＸＴから端子Ｖ_CCに至る電流の有無によって判定
できる。

【００１１】しかし、この方法ではテスト時に通常の電
源電圧以上の高電圧を印加する必要があって操作が複雑
であり、また、冗長ビットと置換されているアドレスま
でを知ることはできない。

【００１２】さらに、半導体記憶装置の完成品の状態で
は、外部端子の数や機能が規格で決っているため、検査
のための端子を設けることは困難である。

【００１３】そこで、上記のような問題点を改善した第
２の従来例が、特開平３−２８３１９７号公報に開示さ
れている。

【００１４】図１０は、この第２の従来例の半導体記憶
装置の構成を示す要部回路図である。

【００１５】第２の従来例の半導体記憶装置は、不良ア
ドレスを不揮発的に記憶しておく不良アドレス登録回路
１と、リードバス線ＲＢにより伝達されるメモリセルか
らの読出信号と上記不良アドレス登録回路の出力信号と
を受けて、切換スイッチ信号Ｎ４に応じて、出力する信
号をいずれか一方に切換える切換スイッチ回路２と、切
換スイッチ回路２の出力を受けて、出力活性化信号ＤＯ
Ｅに応じて入力信号に応じて、信号を外部出力端子５に
出力する出力回路３と、書込制御信号ＷＥ１に応じて、
切換スイッチ信号Ｎ４のレベルを切換える切換スイッチ
信号発生回路４とを含む。

【００１６】不良アドレス登録回路１は、不良アドレス
を不揮発的に記憶し、外部アドレス入力信号が救済され
た不良ビットに対応するアドレスと一致すると、その出
力信号ＲＥＤを“Ｈ”レベルとする。一方、外部アドレ
ス信号が救済された不良ビットに対応するアドレスと一
致しない場合は、その出力信号ＲＥＤを“Ｌ”レベルと
する。

【００１７】切換スイッチ信号発生回路４は、書込制御
回路（図示せず）の出力ＷＥ１によって制御され、出力
ＷＥ１が“Ｌ”レベルのとき、電源投入後出力Ｎ４が必
ず“Ｈ”レベルとなるように、フリップフロップを構成
するインバータ８および９のトランジスタサイズが調整
され、容量Ｃ₁、Ｃ₂が挿入されている。一方、信号Ｗ
Ｅ１が“Ｈ”レベルになると、Ｎ型ＭＯＳトランジスタ
Ｑ_N4がオン状態となって、フリップフロップ回路の出力
を反転させ、出力信号Ｎ４は“Ｌ”レベルとなる。切換
スイッチ回路２は、切換スイッチ信号発生回路の出力信
号Ｎ４を反転するインバータ７と、出力信号Ｎ４によっ
てゲート電位が制御されるＰ型ＭＯＳトランジスタＱ_P1
およびＮ型ＭＯＳトランジスタＱ_N2と、インバータ７の
出力によってゲート電位が制御されるＰ型ＭＯＳトラン
ジスタＱ_P2およびＮ型ＭＯＳトランジスタＱ_N1で構成さ
れる。このような構成により、切換スイッチ回路２は、
出力信号Ｎ４が“Ｈ”レベルのときは、不良アドレス登
録回路１の出力信号ＲＥＤを出力し、出力信号Ｎ４が
“Ｌ”レベルのときは、通常動作のメモリセルからの読
出信号を出力する。

【００１８】出力回路３は、ソースが電源に、ドレイン
が外部出力端子５に接続されたＰ型ＭＯＳトランジスタ
Ｑ_P3と、ドレインが外部出力端子５に接続され、ソース
が接地されたＮ型ＭＯＳトランジスタＱ_N3と、出力活性
化信号ＤＯＥを反転するインバータ１０と、出力活性化
信号ＤＯＥと切換スイッチ回路２の出力であるノードＮ
１の信号を入力とし、Ｐ型ＭＯＳトランジスタＱ_P3のゲ
ートと接続するノードＮ２に出力が接続されたＮＡＮＤ
回路１１と、インバータ１０の出力とノードＮ１の信号
を入力とし、Ｎ型ＭＯＳトランジスタＱ_N3のゲートと接
続するノードＮ３に、出力が接続されたＮＯＲ回路１２
で構成されている。

【００１９】次に、図１０の回路動作を簡単に説明す
る。書込制御端子／ＷＥ（図示せず）を“Ｈ”の状態に
して電源Ｖ_CCを投入すると、書込制御回路の出力信号Ｗ
Ｅ１は、“Ｌ”の状態を維持し、切換スイッチ信号発生
回路４の出力信号Ｎ４は、“Ｈ”レベルとなり、切換ス
イッチ回路２は不良アドレス登録回路１の出力信号ＲＥ
Ｄを出力回路３に伝達する。

【００２０】この状態で、外部アドレス信号を順次変化
させると、救済された不良ビットのアドレスと外部入力
アドレス信号が一致する場合、外部出力端子５に“Ｈ”
レベルの信号が出力される。

【００２１】一方、不良ビットのアドレスと外部アドレ
ス信号が一致しない場合は、外部出力端子５には“Ｌ”
レベルの信号が出力されることになる。

【００２２】このようにして、救済された不良ビットの
アドレスを製品段階の半導体記憶装置においても検出す
ることが可能となる。

【００２３】その後、書込制御外部端子／ＷＥが“Ｌ”
レベルとなり、最初の書込動作が始まると、切換スイッ
チ信号発生回路４に入力される信号ＷＥ１が“Ｈ”レベ
ルとなる。したがって、切換スイッチ信号発生回路４の
出力信号Ｎ４は“Ｌ”レベルとなるので、通常動作の読
出信号が出力回路３に伝達される。

【００２４】以後は、切換スイッチ信号発生回路４の出
力信号Ｎ４は“Ｌ”状態を維持し続けるので、通常の読
出動作が可能となる。

【００２５】

【発明が解決しようとする課題】従来の冗長メモリの使
用状態を判定可能な半導体記憶装置は、以下のような構
成であったので以下の問題点があった。

【００２６】すなわち、第１の従来例においては、第１
にはテストモードにおいて通常使用される電源電圧以上
の電圧を印加する必要があること、および、第２には不
良ビットの存在するアドレスを知ることができないこと
である。

【００２７】ＤＲＡＭ等では、商品規格上外部端子の数
が一定数に制限されている。一方で、メモリ容量の増大
に伴い、アドレス信号入力用やデータ入出力用に用いる
べき外部端子数が増加し、空きの外部端子は事実上存在
しない。このため、他の信号用に用いられる外部端子を
冗長ビット使用の判定用に流用せざるを得ない。したが
って、判定時には上記のように電源電圧以上の特別な電
圧を必要とし、またこの特別な電圧のため、この外部端
子に接続される内部回路素子が損われたり、あるいは異
常電流が生じたり、メモリの信頼性を低下させるという
問題を有していた。

【００２８】さらに、第２の従来例では、上記第１およ
び第２の問題点に対しては対策がとられているものの、
不良ビットの存在するアドレスを知るために、書込制御
端子／ＷＥを“Ｈ”レベルとしたまま電源を投入する必
要があった。

【００２９】書込制御端子をハイレベルとしたまま電源
投入を行なうことは、内部回路素子の損傷や誤動作の原
因となるおそれがあるという問題点を有していた。

【００３０】さらに、上記のような問題点の他に、従来
の半導体記憶装置の構成では、製品段階において確認で
きるのは冗長ビットと置換されている不良メモリセルの
アドレスに限られている。しかしながら、たとえば、半
導体記憶装置は製造中のプロセスばらつき等の影響によ
りそのアクセス時間にもばらつきがあり、このアクセス
時間に応じて製品がランク分けされている場合がある。
したがって、このような各半導体記憶装置ごとの所定の
情報を予め製造工程中において、各半導体記憶装置に記
憶させておき、製品段階においてこれらの情報を読出す
ことができれば便利である。

【００３１】この発明は、以上のような問題点を解決す
るためになされたもので、その目的は、不良ビットの存
在するアドレスを外部から電気的に判断し得る機能を有
する半導体記憶装置を提供することである。

【００３２】この発明の他の目的は、半導体記憶装置ご
との所定の情報を製造工程中において予め記憶させてお
き、製品段階においてその情報を外部から電気的に確認
することが可能な半導体記憶装置を提供することであ
る。

【００３３】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置される複数のメモリセルを有す
るメモリセルアレイと、外部アドレス信号に応じて、対
応するメモリセルとの間で記憶データの読出／書込動作
を行なうメモリセル選択手段と、所定の登録アドレスを
不揮発的記憶し、外部アドレス信号が登録アドレスに対
応する場合、登録アドレス検出信号を活性とする登録ア
ドレス検出手段と、外部からの入力データを受けて、メ
モリセル選択手段に出力する入力バッファ手段とを備
え、入力バッファ手段は、入力データを受けて、登録ア
ドレス検出信号が活性の場合は反転して出力し、不活性
の場合はそのまま出力する入力データ反転手段を含み、
メモリセル選択手段により読出された記憶データを受け
て、外部に出力する出力バッファ手段をさらに備え、出
力バッファ手段は、記憶データを受けて、登録アドレス
検出信号が活性の場合は反転して出力し、不活性の場合
はそのまま出力する出力データ反転手段を含み、すべて
のメモリセルの記憶データを一定値とする所定動作後の
読出動作においては、登録アドレスに対応するメモリセ
ルの記憶データが反転して読出される。

【００３４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、外部アドレス
信号を受けて、互いに相補な内部アドレス信号を出力す
るアドレスバッファ手段をさらに備え、登録アドレス検
出手段は、内部アドレス信号を受けて、登録アドレス検
出信号を出力する少なくとも１つのデコード手段を含
み、デコード手段は、対応する登録アドレスに応じた内
部アドレス信号を受けて、登録アドレス検出信号を出力
するダイナミック型デコード回路と、ダイナミック型デ
コード回路の出力ノードと所定の電源電位とを結合する
ヒューズ素子とを含む。

【００３５】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、入力データ反
転手段は、入力データと登録アドレス検出信号を入力と
する排他的論理和ゲートを含み、出力データ反転手段
は、記憶データと登録アドレス検出信号を入力とする排
他的論理和ゲートを含む。

【００３６】請求項４記載の半導体記憶装置は、欠陥メ
モリセルを救済する冗長ビットを有する半導体記憶装置
であって、行列状に配置され、前記冗長ビットに対応す
る冗長メモリセルを含む複数のメモリセルを有するメモ
リセルアレイと、外部アドレス信号に応じて、対応する
メモリセルとの間で記憶データの読出／書込動作を行な
うメモリセル選択手段とを備え、メモリセル選択手段
は、欠陥メモリセルに対応する外部アドレス信号に対す
る動作を不活性とする不揮発性記憶手段を含み、欠陥メ
モリセルに対応する不良アドレスを不揮発的に記憶し、
外部アドレス信号が不良アドレスに対応する場合、冗長
メモリセル選択信号を活性とする不良アドレス登録手段
と、冗長メモリセル選択信号に応じて、対応する冗長メ
モリセルとの間で記憶データの読出／書込動作を行なう
冗長メモリセル選択手段と、外部からの入力データを受
けて、メモリセル選択信号および冗長メモリセル選択信
号に出力する入力バッファ手段とをさらに備え、入力バ
ッファ手段は、入力データを受けて、冗長メモリセル選
択信号が活性の場合は反転して出力し、不活性の場合は
そのまま出力する入力データ反転手段を含み、メモリセ
ル選択状態および冗長メモリセル選択手段により読出さ
れた記憶データを受けて、外部に出力する出力バッファ
手段をさらに備え、出力バッファ手段は、記憶データを
受けて、冗長メモリセル選択信号が活性の場合は反転し
て出力し、不活性の場合はそのまま出力する出力データ
反転手段を含み、すべてのメモリセルの記憶データを一
定値とする所定動作後の読出動作においては、不良アド
レスに対応するメモリセルの記憶データが反転して読出
される。

【００３７】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置の構成に加えて、外部アドレス
信号を受けて、互いに相補な内部アドレス信号を出力す
るアドレスバッファ手段をさらに備え、不良アドレス登
録手段は、内部アドレス信号を受けて、冗長メモリセル
選択信号を出力する少なくとも１つのデコード手段を含
み、デコード手段は、ゲートに所定の制御信号が入力
し、ソースおよびドレインのいずれか一方が第１の電源
と接続する第１のＭＯＳトランジスタと、第１のＭＯＳ
トランジスタのソースおよびドレインのうちの他方と接
続する内部出力ノードと、ゲートに内部アドレス信号が
それぞれ入力し、ソースおよびドレインのいずれか一方
が第２の電源に共通に接続する複数のＭＯＳトランジス
タと、複数のＭＯＳトランジスタのソースおよびドレイ
ンのうちの他方と内部出力ノードとをそれぞれ接続する
複数のヒューズ素子とを含み、内部出力ノードの電位に
応じた冗長メモリセル選択信号を出力する。

【００３８】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置の構成において、入力データ反
転手段は、入力データと冗長メモリセル選択信号を入力
とする排他的論理和ゲートを含み、出力データ反転手段
は、記憶データと冗長メモリセル選択信号を入力とする
排他的論理和ゲートを含む。

【００３９】請求項１記載の半導体記憶装置において
は、通常動作の場合、登録アドレスに対応するメモリセ
ルに対しては、書込動作において入力データが反転して
書込まれ、読出動作において記憶データが反転して出力
される。一方、すべてのメモリセルの記憶情報が所定の
値となった後に行なわれる読出動作においては、登録ア
ドレスに対応するメモリセルからのデータのみが他のメ
モリセルからの読出データと反転したものとなってい
る。

【００４０】請求項２記載の半導体記憶装置において
は、登録アドレスは、デコード手段中の、ヒューズ素子
を切断することにより記憶される。

【００４１】請求項３記載の半導体記憶装置において
は、入力データ反転手段および出力データ反転手段に含
まれる排他的論理和ゲートは、第１の入力に登録アドレ
ス検出信号が入力するので、第２の入力への入力データ
は、登録アドレス検出信号のレベルに応じて、反転して
あるいはそのまま出力される。

【００４２】請求項４記載の半導体記憶装置において
は、通常動作の場合、冗長メモリセルに対して、書込動
作において入力データが反転して書込まれ、読出動作に
おいて、記憶データが反転して出力される。一方、すべ
てのメモリセルの記憶データが所定の値となった後に行
なわれる読出動作においては、冗長メモリセルから読出
されるデータのみが他のメモリセルからのデータとは反
転したものとなっている。

【００４３】請求項５記載の半導体記憶装置において
は、不良アドレスは、デコード手段中のヒューズ素子を
切断することにより記憶される。

【００４４】請求項６記載の半導体記憶装置において
は、入力データ反転手段および出力データ反転手段に含
まれる排他的論理和ゲートは、第１の入力に冗長メモリ
セル選択信号が入力するので、冗長メモリセル選択信号
のレベルに応じて、第２の入力に入力されるデータは反
転してあるいはそのまま出力される。

【００４５】

【発明の実施の形態】

［第１の実施の形態］図１は、本発明の第１の実施の形
態である半導体記憶装置の構成を示す概略ブロック図で
ある。

【００４６】図１を参照して、正規のメモリセルアレイ
１は、Ｘ＋１本のワードラインＷＬ０、…、ＷＬ_x、
…、ＷＬｘと各ワードラインに直角に交わったＹ＋１本
のビットラインＢＬ０、…、ＢＬ_y、…、ＢＬｙとを備
えている。予備ビットラインＢＬ_sは、正規のメモリア
レイ２の各ワードラインと直角に交わっている。

【００４７】各ワードラインＷＬ_xとビットラインＢＬ
_y、予備ビットラインＢＬ_sの交点にはメモリセルＣが
接続されている。

【００４８】各メモリセルＣは、ゲートを１本のワード
ラインに、ソースを１本のビットラインに接続されたメ
モリセルトランジスタＴｒと、一端をメモリセルトラン
ジスタＴｒのドレインに、一端を固定電位電源Ｖｓｐ
（図示せず）に接続されたキャッシャＣ_sにより構成さ
れている。ワード線選択回路３は、アドレスバッファ
（図示せず）からの２（ｎ＋１）個のアドレスバッファ
出力信号Ａ０、…、Ａｎ、／Ａ０、…、／Ａｎに従っ
て、ワードラインＷＬ０、…、ＷＬ_x、…、ＷＬｘのう
ちの任意の１本のワードラインＷＬ_xを“Ｈ”レベルに
する。不良アドレス登録回路４は、不良メモリセルの接
続されたビットラインのアドレスを登録し、アドレスバ
ッファ出力信号Ａ０、…、Ａｎ、／Ａ０、…、／Ａｎが
登録されたアドレスと一致するときに、出力信号Ｓ２を
“Ｈ”レベルにする。ビットライン選択回路５は、不良
アドレス登録回路の出力信号Ｓ２が“Ｌ”レベルの場合
は、アドレスバッファ信号Ａ０、…、Ａｎ、／Ａ０、
…、／Ａｎに従って、ビットラインＢＬ０、…、Ｂ
Ｌ_y、…、ＢＬｙのうちの任意の１本のビットラインＢ
Ｌ_yを入出力線Ｉ／Ｏに接続する。一方、ビット線選択
回路５は、不良アドレス登録回路の出力信号Ｓ２が
“Ｈ”レベルの場合は、予備ビットラインＢＬ_sを入出
力線Ｉ／Ｏに接続する。

【００４９】外部入出力端子６の電位は、書込動作にお
いては、外部からの入力データのレベルに応じて、
“Ｈ”レベルまたは“Ｌ”レベルとされ、読出動作にお
いては、出力データのレベルに応じて“Ｈ”レベルまた
は“Ｌ”レベルとなる。出力回路７は、出力信号制御信
号ＯＥＭが“Ｈ”レベルのときに、外部出力端子６に出
力データを出力する。入力信号制御回路８は、入力制御
信号ＷＥが“Ｈ”レベルのときに、入出力線Ｉ／Ｏに入
力データを出力する。

【００５０】入出力データ反転回路９は、不良アドレス
登録回路４の出力信号Ｓ２が“Ｈ”レベルの場合に、外
部入力端子６からの入力信号を反転して入力信号制御回
路８に出力し、または入出力線Ｉ／Ｏの信号を反転して
出力回路７に出力する。一方で、入出力データ反転回路
９は、不良アドレス登録回路４の出力信号Ｓ２が“Ｌ”
レベルの場合は、外部入力端子６からの入力信号をその
まま入力信号制御回路８に出力し、または入出力線Ｉ／
Ｏの信号をそのまま出力回路７に出力する。

【００５１】次に、図２を参照して、不良アドレス登録
回路４およびビット線選択回路５の回路構成の要部を説
明する。なお、図１０の絶縁ゲート電界効果トランジス
タ（以下ＦＥＴと呼ぶ）は、すべてＮチャネルエンハン
スメント型トランジスタとする。

【００５２】ＤＲＡＭの正規のメモリアレイ１のうち
で、ビットラインＢＬ_yに接続されたメモリセルに欠陥
があるものとし、予備ビットラインＢＬ_sは図示しない
予備のメモリセルに接続されている。

【００５３】ビットラインＢＬ_yは、ＦＥＴＱ１のソー
スに接続され、予備ビットラインＢＬｓは、ＦＥＴＱ２
のソースに接続されている。ＦＥＴＱ１およびＱ２のド
レインは、ともに対応するビット線と入出力線Ｉ／Ｏと
の接続を開閉するスイッチ回路（図示せず）に接続され
ている。ＦＥＴＱ１のゲートは、ノードＮ２に接続さ
れ、ノードＮ２は、プログラム素子、たとえばヒューズ
素子ＦＮＢの一方の電極に、ヒューズ素子ＦＮＢの他方
の電極はＦＥＴＱ３のソースにそれぞれ接続されてい
る。ＦＥＴＱ２のゲートには、不良アドレス登録回路４
の出力信号Ｓ２が入力し、出力信号Ｓ２は、ＦＥＴＱ４
のソースにも入力している。ＦＥＴＱ３のゲートは、Ｆ
ＥＴＱ５のドレインに接続され、ＦＥＴＱ５およびＱ６
のゲートは電源Ｖ_CCに接続されている。

【００５４】ＦＥＴＱ３およびＱ４のドレインには、信
号φ２が接続されている。ＦＥＴＱ５のソースはノード
Ｎ１に接続され、ノードＮ１にはＦＥＴＱ_sのソースお
よびヒューズＦ_s0〜Ｆ_s2nの一方の電極が接続されてい
る。ヒューズ素子Ｆ_s0〜Ｆ_s2 _n+1の他方の電極は、それ
ぞれＦＥＴＱ_s0〜ＦＥＴＱ_s2n+1のドレインに接続さ
れ、ＦＥＴＱ_s0〜ＦＥＴＱ_s2n+1のゲートには、それぞ
れ図示しないアドレスバッファからの出力信号（以下内
部アドレス信号と呼ぶ）Ａ０、／Ａ０、…、Ａｎ、／Ａ
ｎが入力し、ＦＥＴＱ_s0〜ＦＥＴＱ_s2n+1のソースは、
共通に接地電位Ｖ _SSに接続されている。

【００５５】ＦＥＴＱ_N0〜ＦＥＴＱ_Nnのゲートには、そ
れぞれ対応する内部アドレス信号が接続されている。図
２においては、Ａ０、Ａ１、…、Ａｎが接続された場合
を示しており、後に述べるようにこの場合はＡ０〜Ａｎ
のすべてが“Ｌ”レベルのときに対応するビット線が選
択されることになる。

【００５６】ＦＥＴＱ_N0〜ＦＥＴＱ_Nnのソースは、共通
に接地電位Ｖ_SSに接続されている。ＦＥＴＱ７およびＦ
ＥＴＱｓのゲートには、信号φ１が入力し、ＦＥＴＱ７
およびＦＥＴＱｓのドレインは電源電圧Ｖ_CCに接続して
いる。

【００５７】次に、図３および図４のタイミングチャー
トを参照して、図１に示した第１の実施の形態の動作に
ついて説明する。図３は、欠陥メモリセルを予備のメモ
リセルで置換する前の動作を示すタイミングチャートで
あり、図４は、置換後の動作を示すタイミングチャート
である。

【００５８】予備のメモリセルでの置換を行なっていな
い場合、図２および図３を参照して、時刻ｔ０、ｔ１で
は信号φ１は“Ｈ”レベルであり、ノードＮ１は“Ｈ”
レベルにプリチャージされている。

【００５９】時刻ｔ２でアドレス信号、たとえば、／Ａ
０、／Ａ１、…、／Ａｎが“Ｈ”レベルとなった場合、
アドレス信号Ａ０、Ａ１、…、Ａｎは“Ｌ”レベルのま
まであり、ノードＮ１は“Ｈ”レベルに保たれる。

【００６０】したがって、ＦＥＴＱ５はオフし、時刻ｔ
３で信号φ２が“Ｈ”レベルになると、セルフブートス
トラップ効果により、φ２の電位がそのままＮ２に伝わ
り、ＦＥＴＱ１がオンして、ビットラインＢＬ_yが選択
されて入出力線Ｉ／Ｏと接続される。

【００６１】一方、時刻ｔ２でアドレス信号／Ａ０、／
Ａ１、…、／Ａｎが“Ｈ”レベルになった場合、ＦＥＴ
Ｑ_s1、ＦＥＴＱ_s3、…、ＦＥＴＱ_s2n+1がオンして、出
力信号Ｓ２は放電され予備ビットラインＢＬｓは選択さ
れない。

【００６２】このとき、入出力データ反転回路９の排他
的論理和回路（以下、ＥＸＯＲ回路と呼ぶ）ＥｘＯ、Ｅ
ＸＯＲ回路ＥｘＩの一方の入力には、出力信号Ｓ２が接
続されているため、“Ｌ”レベルが入力されていること
になる。

【００６３】そのため、書込動作においては、外部入出
力端子６からの入力データは反転されずに入力信号制御
回路８に送られる。入力信号制御回路８は、入力信号制
御信号ＷＤＥが“Ｈ”レベルのとき、入出力データ反転
回路９からのデータを入出力線Ｉ／Ｏに出力する。

【００６４】一方、読出動作においては、入出力線Ｉ／
Ｏに出力されたメモリセルからの読出データは、反転さ
れずに出力回路７に送られる。出力回路７は、入出力デ
ータ反転回路９より送られてきたデータを、出力データ
制御信号ＯＥＭが“Ｈ”となったときに外部入出力端子
６に出力する。

【００６５】一方、ビットラインＢＬ０、…、ＢＬ_y、
…、ＢＬｙのうちある特定のビットラインＢＬ_yに接続
されたメモリセルに欠陥がある場合には、ビットライン
ＢＬ _yが予備ビットラインＢＬｓで置換される。

【００６６】このためには、ＦＥＴＱ_s1、ＦＥＴＱ_s3、
…、ＦＥＴＱ_s2n+1ノードＳ１との接続が、ＦＥＴ
Ｑ_N1、ＦＥＴＱ_N3、…、ＦＥＴＱ_NnのノードＮ１との接
続と同一になるように、ヒューズが切断される。すなわ
ち、ヒューズＦ_s1、Ｆ_s3、…、Ｆ _s2n+1が切断され、ヒ
ューズＦＮＢが切断される。

【００６７】切断後は、時刻ｔ２において、ノードＮ１
およびＳ１はともに“Ｈ”レベルであるが、時刻ｔ３で
信号φ２が“Ｈ”レベルになると、ノードＳ２は“Ｈ”
レベルとなって予備ビットラインＢＬｓが選択される。
ヒューズＦＮＢが切断されているため、ノードＮ２は
“Ｈ”レベルとならず、ビットラインＢＬ_yは選択され
ない。

【００６８】このとき、入出力データ反転回路９のＥＸ
ＯＲ回路ＥｘＤおよびＥＸＯＲ回路ＥｘＩの一方の入力
に“Ｈ”レベルの信号Ｓ２が入力される。

【００６９】そのため、書込動作においては、外部入出
力端子６からの入力データは、反転され入力信号制御回
路８に送られる。入力信号制御回路８は、入力信号制御
信号ＷＤＥが“Ｈ”レベルのときに、入出力データ反転
回路９から送られてきた、反転された入力データを入出
力線Ｉ／Ｏに送る。

【００７０】また、読出動作においては、入出力線Ｉ／
Ｏに出力されたメモリセルからの読出データは、反転さ
れ、出力回路７に送られる。

【００７１】以上説明したとおり、外部入出力端子６か
らの入力データが、正規のメモリアレイ１のメモリセル
に書込まれるときは、入力データがそのまま書込まれ、
そのデータがそのまま読出される。

【００７２】また、予備ビットライン２と接続されたメ
モリセルには、入力データとは反転したデータが書込ま
れるが、読出時には再び反転されるため、入力データと
同一のデータを読出すことができる。

【００７３】したがって、通常の書込、読出動作におい
ては、書込、読出の行なわれるアドレスのメモリセルが
正規のメモリセルアレイ１のものか、予備ビットライン
２に属するものであるかにかかわらず、入力データと同
一のデータが読出されることになる。

【００７４】しかしながら、すべてのメモリセルの記憶
情報が同一となった後の読出動作においては、以下に述
べるように不良ビットに対応するアドレスからの読出デ
ータのみが、反転されて出力されることになる。

【００７５】すなわち、救済された不良ビットのアドレ
スを検知するには、すべてのメモリセルのキャパシタに
充電された電荷が一定時間後に放電した後、たとえば、
電源投入直後にデータの読出を行なう。

【００７６】このとき、すべてのビットラインには
“Ｌ”レベルのデータが出力されることになる。正規の
メモリアレイ１のビットラインからの“Ｌ”レベルのデ
ータは、入出力データ反転回路９で反転されないため、
外部入出力端子６には“Ｌ”レベルが出力される。

【００７７】一方、予備のビットライン２からの“Ｌ”
レベルのデータは反転され、外部入出力端子６には
“Ｈ”レベルが出力される。

【００７８】以上の点に注意して、図５のタイミングチ
ャートを参照し、不良ビットアドレスの検知方法につい
て説明する。

【００７９】時刻ｔ１において、電源Ｖ_CCを投入した
後、外部アドレスを順次変化させて、すべてのアドレス
からのデータの読出を行なう。このとき、外部入出力端
子６の電位をモニタすることにより、“Ｈ”レベルが出
力されるアドレスのメモリセルが、救済された不良メモ
リセルであると検知することができる。

【００８０】このとき、第２の従来例とは異なり、電源
投入時の書込制御端子／ＷＥのレベルは任意でよい。

【００８１】図６は、入出力データ反転回路９に含まれ
るＸＯＲ回路をＣＭＯＳで実現する場合の一例を示す回
路図である。

【００８２】ＰチャネルＭＯＳＦＥＴＱ１およびＮチャ
ネルＭＯＳＦＥＴＱ２は、“Ｈ”レベルの電位を供給す
る電源Ｖ_CCと“Ｌ”レベルの電位を供給する接地Ｖ_SSと
の間に直列に接続され、ゲートには共通に入力信号Ｂが
入力する。ＰチャネルＭＯＳＦＥＴＱ３およびＮチャネ
ルＭＯＳＦＥＴＱ４は、トランスミッションゲートを形
成し、入力信号Ａが入力し、その出力は出力端子ＯＵＴ
と接続する。ＭＯＳＦＥＴＱ３のゲートには入力信号Ｂ
が入力し、ＭＯＳＦＥＴＱ４のゲートとＭＯＳＦＥＴＱ
１およびＭＯＳＦＥＴＱ２の接続点とが接続する。Ｐチ
ャネルＭＯＳＦＥＴＱ５のソースには入力信号Ｂが入力
し、ゲートには入力信号Ａが入力する。ＰチャネルＭＯ
ＳＦＥＴＱ５のドレインとＮチャネルＭＯＳＦＥＴＱ６
のドレインが接続し、この接続点が出力端子ＯＵＴと接
続する。ＭＯＳＦＥＴＱ６のソースは、ＭＯＳＦＥＴＱ
４のゲートと接続する。

【００８３】次に、図６の回路の動作について説明す
る。入力端子Ｂが“Ｈ”レベルである場合は、Ｐチャネ
ルＭＯＳトランジスタＱ３およびＮチャネルＭＯＳトラ
ンジスタＱ４はいずれもオフ状態て、ＰチャネルＭＯＳ
トランジスタＱ５とＮチャネルＭＯＳトランジスタＱ６
でインバータを形成し、出力端ＯＵＴは入力端Ａの反転
値を出力する。

【００８４】次に、入力端Ｂが“Ｌ”レベルのときは、
ＰチャネルＭＯＳトランジスタＱ３およびＮチャネルＭ
ＯＳトランジスタＱ４で構成されるトランスミッション
ゲートはオン状態となり、出力ＯＵＴは入力端Ａと等し
いレベルとなる。

【００８５】したがって、上記の回路は排他的論理和ゲ
ートとして動作する。以上説明したとおり、本実施の形
態においては製品段階においても、半導体記憶装置にお
いて冗長ビットと置換されたメモリセルのアドレスを外
部から電気的に確認することが可能である。

【００８６】しかも、電源投入時に、特定の外部端子の
電位を所定の値に保持しておく必要はない。

【００８７】なお、第１の実施の形態では予備ビットラ
インを備えた半導体記憶装置を示したが、予備ビットラ
インは予備ワードラインであってもよい。

【００８８】また第１の実施の形態のヒューズ素子はレ
ーザ光で切断するものでも、電流を流して切断するもの
でもよい。

【００８９】また、不良アドレス登録回路４は、すべて
Ｎチャネルエンハンスメント型ＭＯＳＦＥＴで構成した
が、同様の動作を実現できるものであれば、上記の構成
に限定されない。

【００９０】［第２の実施の形態］図７は、本発明の第
２の実施の形態の半導体記憶装置の構成を示す概略ブロ
ック図である。

【００９１】第１の実施の形態と異なる点は、不良アド
レス登録回路４の他に、登録アドレス検出回路１０を設
けた点である。

【００９２】すなわち、第１の実施の形態においては、
不良アドレス登録回路４の出力信号Ｓ２により、入出力
データ反転回路９の動作を制御することによって、予備
ビットラインと置換されたメモリセルのアドレスの検出
を行なった。本実施の形態においては、不揮発性記憶素
子、たとえば、ヒューズ素子の切断により特定の登録ア
ドレスを登録アドレス検出回路１０に記憶させ、その出
力信号Ｓ３により入出力データ反転回路９の動作を制御
することで、半導体記憶装置ごとに不揮発的に書込まれ
た所定の情報を外部から読出せる構成とした点である。

【００９３】その他の点は、第１の実施の形態と同様で
あり、同一部分には同一参照符号を付して説明は省略す
る。

【００９４】図８は、本発明の第２の実施の形態におけ
る登録アドレス検出回路１０の構成を示す詳細回路図で
ある。

【００９５】図８に示した実施の形態においては、登録
アドレス検出回路１０は、登録アドレスデコード回路１
０１〜１０４を含む。

【００９６】登録アドレスデコード回路１０１〜１０４
は、すべて、基本的に同様の構成であるので、以下では
登録アドレスデコード回路１０２の構成についてのみ説
明することにする。Ｎチャネルエンハンスメント型ＭＯ
ＳトランジスタＱ_N0〜Ｑ_Nnは、ソース電極は共通に接地
電位Ｖ_SSに接続し、ドレインは共通に内部出力ノードＮ
１に接続する。ＦＥＴＱ_N0のゲートには、内部アドレス
信号／Ａ０が入力し、ＦＥＴＱ_N1〜ＦＥＴＱ_Nnのゲート
には、それぞれ内部アドレス信号Ａ１〜Ａｎが入力す
る。

【００９７】ＦＥＴＱ７のゲートには、制御信号φ₁が
入力し、そのドレインは電源電位Ｖ _CCに接続し、そのソ
ースは内部出力ノードＮ１２に接続する。ＦＥＴＱ_C2の
ゲートは電源電位Ｖ_CCに接続し、そのソースは接地転位
Ｖ_SSに接続し、そのドレインはヒューズ素子ＦＣ２の一
端に接続する。ヒューズ素子ＦＣ２の他端は内部出力ノ
ードＮ１２に接続する。

【００９８】したがって、登録アドレスデコード回路１
０２の内部出力ノードＮ１２の電位は、ヒューズ素子Ｆ
Ｃ２が切断されていない場合、ＦＥＴＱ_C2は常に導通状
態であるので、“Ｌ”レベルに保持される。したがっ
て、登録アドレスデコード回路１０２の出力信号Ｓ１２
も、“Ｌ”レベルとなる。

【００９９】一方、ヒューズ素子ＦＣ２が切断されてい
る場合は、登録アドレスデコード回路１０２の出力信号
Ｓ１２は、以下に述べるような変化をする。すなわち、
外部アドレス信号ＥＸＴ．Ａ０〜ＥＸＴ．Ａｎ＝“１０
…０”の場合、内部アドレス信号／Ａ０Ａ１〜Ａｎ＝
“００…０”となって、ＦＥＴＱ_N0〜ＦＥＴＱ_Nnはすべ
て、非導通状態であるので、制御信号φ₁により予めプ
リチャージされていた内部出力ノードＮ１２は、“Ｈ”
レベルを維持する。したがって登録アドレスデコード回
路１０２の出力信号Ｓ１２は、“Ｈ”レベルとなる。

【０１００】一方、外部アドレス信号ＥＸＴ．Ａ０〜Ｅ
ＸＴ．Ａｎが上記の値の場合以外のときは、ＦＥＴＱ_N0
〜ＦＥＴＱ_Nnのいずれかが導通状態となって、内部出力
ノードＮ１２のレベルは“Ｌ”レベルとなる。したがっ
て、登録アドレスデコード回路１０２の出力信号Ｓ１２
は、“Ｌ”レベルとなる。

【０１０１】図８に示した実施の形態においては、ＦＥ
ＴＱ_N0〜ＦＥＴＱ_Nnのゲートには、登録アドレスデコー
ド回路１０１においては内部アドレス信号Ａ０Ａ１…Ａ
ｎが、登録アドレスデコード回路１０３においては、内
部アドレス信号Ａ０／Ａ１…Ａｎが、登録アドレスデコ
ード回路１０４においては、／Ａ０／Ａ１…Ａｎがそれ
ぞれ入力する。

【０１０２】したがって、登録アドレスデコード回路１
０１、１０３、１０４の出力信号Ｓ１１、Ｓ１３、Ｓ１
４は、それぞれ外部アドレス信号ＥＸＴ．Ａ０…ＥＸ
Ｔ．Ａｎ＝“０００…０”、“０１０…０”、“１１０
…０”の場合にのみ“Ｈ”レベルとなる。

【０１０３】登録アドレスデコード回路１０１〜１０４
の出力信号Ｓ１１〜Ｓ１４は、ＯＲ回路１０５に入力
し、ＯＲ回路１０５は登録アドレス検出信号Ｓ３を出力
する。

【０１０４】上記登録アドレス検出回路１０に対して、
４ビットの特定のデータ、たとえば、“ＬＨＬＬ”を書
込みたい場合には、図８における登録アドレスデコード
回路１０２のヒューズ素子ＦＣ２を切断する。

【０１０５】データを読出す場合には、第１の実施の形
態と同様に、すべてのメモリセルのキャパシタに充電さ
れた電荷が一定時間後に放電した後にデータの読出を行
なう。登録アドレスデコード回路１０１、１０３、１０
４に対応する登録アドレスのデータを読出したときに
は、ヒューズ素子ＦＣ１、ＦＣ３、ＦＣ４は切断されて
いないため、ＦＥＴＱＣ１、ＦＥＴＱＣ３、ＦＥＴＱＣ
４を通じて、内部出力ノードＮ１１、Ｎ１３、Ｎ１４が
“Ｌ”レベルとなり、登録アドレス検出信号Ｓ３も
“Ｌ”レベルとなる。したがって、入出力データ反転回
路９において、出力データは反転されないため、外部入
出力端子には“Ｌ”レベルのデータが読出される。

【０１０６】一方、登録アドレス検出回路１０２に対応
するアドレスのデータを読出したときには、ヒューズ素
子ＦＣ３が切断されているため、ＦＥＴＱＣ２を通じて
内部出力ノードＮ１２が“Ｌ”レベルにされることはな
く、かつＦＥＴＱ_N0〜ＦＥＴＱ_Nnで“Ｌ”レベルとされ
ることもないため、内部出力ノードＮ１２は“Ｈ”レベ
ルに保たれ、登録アドレス検出信号Ｓ３が“Ｈ”レベル
となる。したがって、入出力データ反転回路９におい
て、出力データは反転されるため、外部入出力端子６に
は“Ｈ”レベルのデータが読出される。

【０１０７】これらの出力データを、外部アドレス信号
ＥＸＴ．Ａ０…ＥＸＴ．Ａｎ＝“０００…０”〜“１１
０…０”の順に並べると、“ＬＨＬＬ”のデータを読出
すことができる。

【０１０８】したがって第２の実施の形態のような構成
により、製造工程中において半導体記憶装置ごとに所定
のデータ、たとえばアクセス時間に対するランク付け等
を不揮発的に記憶させ、製品段階において電気的にその
データを確認することが可能となる。

【０１０９】なお、第２の実施の形態では登録アドレス
デコード回路が４つの場合の例を示したが、予め記憶さ
せるデータの種類に応じてこの数はいくつであってもよ
い。

【０１１０】

【発明の効果】請求項１記載の半導体記憶装置において
は、製造工程中において登録アドレス検出手段に予め記
憶させた登録アドレスに応じて、所定の情報を半導体記
憶装置ごとに記憶させ、製品段階においてその情報を電
気的に確認することが可能である。

【０１１１】請求項２記載の半導体記憶装置において
は、登録アドレスをデコード手段中のヒューズ素子を切
断することで記憶させることが可能で、この記憶させた
情報を製品段階において電気的に読出すことが可能であ
る。

【０１１２】請求項３記載の半導体記憶装置において
は、入力データ反転手段および出力データ反転手段はと
もに、排他的論理和ゲートを含み、登録アドレス検出信
号に応じて、入力データを反転してメモリセルに書込
み、記憶データを反転して出力することが可能である。

【０１１３】請求項４記載の半導体記憶装置において
は、不良アドレス登録手段に予め記憶された不良アドレ
スを製品段階においても電気的に確認することが可能で
ある。

【０１１４】請求項５記載の半導体記憶装置において
は、不良アドレスは、不良アドレス登録手段中のヒュー
ズ素子を切断することにより記憶され、不揮発的にデー
タを保持することが可能である。

【０１１５】請求項６記載の半導体記憶装置において
は、入力データ反転手段および出力データ反転手段は、
ともに排他的論理和ゲートを含み、冗長メモリセル選択
信号に応じて、入力データを反転してメモリセルに書込
み、メモリセルからの記憶データを反転して出力するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体記憶装置
の構成を示す概略ブロック図である。

【図２】本発明の第１の実施の形態の不良アドレス登
録回路の構成を示す回路図である。

【図３】第１の実施の形態の動作を示す第１のタイミ
ングチャートである。

【図４】第１の実施の形態の動作を示す第２のタイミ
ングチャートである。

【図５】第１の実施の形態の動作を示す第３のタイミ
ングチャートである。

【図６】第１の実施の形態のＸＯＲ回路の構成を示す
回路図である。

【図７】本発明の第２の実施の形態の半導体記憶装置
の構成を示す概略ブロック図である。

【図８】第２の実施の形態の登録アドレス検出回路の
構成を示す回路図である。

【図９】第１の従来例の構成を示す回路図である。

【図１０】第２の従来例の構成を示す概略ブロック図
である。

【符号の説明】

１正規のメモリアレイ、２予備のビットライン、３
ワード線選択回路、４不良アドレス登録回路、５
ビット線選択回路、６外部入出力端子、７出力回路、
８入力信号制御回路、９入出力データ反転回路、１
０登録アドレス検出回路、１０１、１０２、１０４
登録アドレスデコード回路。

Claims

【特許請求の範囲】

【請求項１】行列状に配置される複数のメモリセルを
有するメモリセルアレイと、外部アドレス信号に応じて、対応するメモリセルとの間
で記憶データの読出／書込動作を行なうメモリセル選択
手段と、所定の登録アドレスを不揮発的に記憶し、前記外部アド
レス信号が前記登録アドレスに対応する場合、登録アド
レス検出信号を活性とする登録アドレス検出手段と、外部からの入力データを受けて、前記メモリセル選択手
段に出力する入力バッファ手段とを備え、前記入力バッファ手段は、前記入力データを受けて、前記登録アドレス検出信号が
活性の場合は反転して出力し、不活性の場合はそのまま
出力する入力データ反転手段を含み、前記メモリセル選択手段により読出された前記記憶デー
タを受けて、外部に出力する出力バッファ手段をさらに
備え、前記出力バッファ手段は、前記記憶データを受けて、前記登録アドレス検出信号が
活性の場合は反転して出力し、不活性の場合はそのまま
出力する出力データ反転手段を含み、すべてのメモリセルの前記記憶データを一定値とする所
定動作後の読出動作においては、前記登録アドレスに対
応するメモリセルの前記記憶データが反転して読出され
る、半導体記憶装置。
【請求項２】前記外部アドレス信号を受けて、互いに
相補な内部アドレス信号を出力するアドレスバッファ手
段をさらに備え、前記登録アドレス検出手段は、前記内部アドレス信号を受けて、前記登録アドレス検出
信号を出力する少なくとも１つのデコード手段を含み、前記デコード手段は、対応する登録アドレスに応じた前記内部アドレス信号を
受けて、前記登録アドレス検出信号を出力するダイナミ
ック型デコード回路と、前記ダイナミック型デコード回路の出力ノードと所定の
電源電位とを結合するヒューズ素子とを含む、請求項１
記載の半導体記憶装置。
【請求項３】前記入力データ反転手段は、前記入力データと前記登録アドレス検出信号を入力とす
る排他的論理和ゲートを含み、前記出力データ反転手段は、前記記憶データと前記登録アドレス検出信号を入力とす
る排他的論理和ゲートを含む、請求項１記載の半導体記憶装置。
【請求項４】欠陥メモリセルを救済する冗長ビットを
有する半導体記憶装置であって、行列状に配置され、前記冗長ビットに対応する冗長メモ
リセルを含む複数のメモリセルを有するメモリセルアレ
イと、外部アドレス信号に応じて、対応するメモリセルとの間
で記憶データの読出／書込動作を行なうメモリセル選択
手段とを備え、前記メモリセル選択手段は、前記欠陥メモリセルに対応する前記外部アドレス信号に
対する動作を不活性とする不揮発性記憶手段を含み、前記欠陥メモリセルに対応する不良アドレスを不揮発的
に記憶し、前記外部アドレス信号が前記不良アドレスに
対応する場合、冗長メモリセル選択信号を活性とする不
良アドレス登録手段と、前記冗長メモリセル選択信号に応じて、対応する前記冗
長メモリセルとの間で記憶データの読出／書込動作を行
なう冗長メモリセル選択手段と、外部からの入力データを受けて、前記メモリセル選択信
号および前記冗長メモリセル選択信号に出力する入力バ
ッファ手段とをさらに備え、前記入力バッファ手段は、前記入力データを受けて、前記冗長メモリセル選択信号
が活性の場合は反転して出力し、不活性の場合はそのま
ま出力する入力データ反転手段を含み、前記メモリセル選択状態および前記冗長メモリセル選択
手段により読出された前記記憶データを受けて、外部に
出力する出力バッファ手段をさらに備え、前記出力バッファ手段は、前記記憶データを受けて、前記冗長メモリセル選択信号
が活性の場合は反転して出力し、不活性の場合はそのま
ま出力する出力データ反転手段を含み、すべてのメモリセルの前記記憶データを一定値とする所
定動作後の読出動作においては、前記不良アドレスに対
応するメモリセルの前記記憶データが反転して読出され
る、半導体記憶装置。
【請求項５】前記外部アドレス信号を受けて、互いに
相補な内部アドレス信号を出力するアドレスバッファ手
段をさらに備え、前記不良アドレス登録手段は、前記内部アドレス信号を受けて、前記冗長メモリセル選
択信号を出力する少なくとも１つのデコード手段を含
み、前記デコード手段は、ゲートに所定の制御信号が入力し、ソースおよびドレイ
ンのいずれか一方が第１の電源と接続する第１のＭＯＳ
トランジスタと、前記第１のＭＯＳトランジスタのソースおよびドレイン
のうちの他方と接続する内部出力ノードと、ゲートに前記内部アドレス信号がそれぞれ入力し、ソー
スおよびドレインのいずれか一方が第２の電源に共通に
接続する複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタのソースおよびドレイン
のうちの他方と、前記内部出力ノードとをそれぞれ接続
する複数のヒューズ素子とを含み、前記内部出力ノードの電位に応じた前記冗長メモリセル
選択信号を出力する、請求項４記載の半導体記憶装置。
【請求項６】前記入力データ反転手段は、前記入力データと前記冗長メモリセル選択信号を入力と
する排他的論理和ゲートを含み、前記出力データ反転手段は、前記記憶データと前記冗長メモリセル選択信号を入力と
する排他的論理和ゲートを含む、請求項４記載の半導体
記憶装置。