JPS59114864A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59114864A JPS59114864A JP57223829A JP22382982A JPS59114864A JP S59114864 A JPS59114864 A JP S59114864A JP 57223829 A JP57223829 A JP 57223829A JP 22382982 A JP22382982 A JP 22382982A JP S59114864 A JPS59114864 A JP S59114864A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- fuse
- memory
- defect
- vss
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下、工０と略す。）に
関するものである。
関するものである。
例えば、ランダムアクセスメモリ（ＲＡＭ）ＩＣにおい
ては、メモリ部（メモリマット）′（ｆ−構成する多数
のメモリセル列の夫々をデコーダに接続し、このデコー
ダと入邑力回路等の他の周辺回路部とをポリシリコンヒ
ユーズで上記各メモリセル列に対応して接続し穴ものが
知られている。この公知のＲＡＭｌ０では、メモリセル
列のうち欠陥のないセル列については、対応する上記ヒ
ユーズを電流又はレーザービームで切断することによっ
てそのセル列をそのままメモリとして使用するようにし
、他方欠陥のあるセル列については、対応する上記ヒユ
ーズは切断せずにそのまま残すことによってそのセル列
に替えて予備のメモリセル列（冗長ビット）の一つのセ
ル列をメモリとして用いるようにしている。
ては、メモリ部（メモリマット）′（ｆ−構成する多数
のメモリセル列の夫々をデコーダに接続し、このデコー
ダと入邑力回路等の他の周辺回路部とをポリシリコンヒ
ユーズで上記各メモリセル列に対応して接続し穴ものが
知られている。この公知のＲＡＭｌ０では、メモリセル
列のうち欠陥のないセル列については、対応する上記ヒ
ユーズを電流又はレーザービームで切断することによっ
てそのセル列をそのままメモリとして使用するようにし
、他方欠陥のあるセル列については、対応する上記ヒユ
ーズは切断せずにそのまま残すことによってそのセル列
に替えて予備のメモリセル列（冗長ビット）の一つのセ
ル列をメモリとして用いるようにしている。
ところが、このような方式によれば、パンケージに組込
んだ完成品の段階で、そのＲＡＭＩ Ｏが上述のような
欠陥救済を行っているか否かをメーカー（又はユーザー
）側で知りｆｃ込場合があっても、判別することが不可
能である。また、完成品でのチェックができないために
、製造プロセス途中（即ち、上記ヒユーズの切断作業直
後）でヒユーズの外観を見て検査することが余儀なくさ
れる。
んだ完成品の段階で、そのＲＡＭＩ Ｏが上述のような
欠陥救済を行っているか否かをメーカー（又はユーザー
）側で知りｆｃ込場合があっても、判別することが不可
能である。また、完成品でのチェックができないために
、製造プロセス途中（即ち、上記ヒユーズの切断作業直
後）でヒユーズの外観を見て検査することが余儀なくさ
れる。
この外観検査は多くの人手と時間を必要とし、コヌト高
を招くとともにユ、−ザーに完成品が納品されるまでに
長時間を要することになる。
を招くとともにユ、−ザーに完成品が納品されるまでに
長時間を要することになる。
従って、本発明の目的は、欠陥救済のあり、なしを特に
完成品の段階で判別可能な工Ｃを提供することにある。
完成品の段階で判別可能な工Ｃを提供することにある。
以下、本発明をＲＡＭＩＣに適用した実施例を図面につ
いて詳細に説明する。
いて詳細に説明する。
第１図はＲＡＭＩＣのレイアラ）’（１１−概略的に示
すものである。半導体ＩＣチップ１には、マ） ＩＪノ
クヌ状に多数のメモリセル２の列３ヶ配したメモリ部（
マット）４と、このメモリ部４に電気的に接続された予
備メモリセル列５とが配置されている。図面ではメモリ
セル−列について各メモリセル２を簡略化のために○印
で示した。但し、欠陥のあるメモリセルは×印で示した
。他のセル列については省略している。各メモリセル列
３．５は夫々デコーダ６に接続され、更に他の周辺回路
部７に至υ、ポンディングパッド８から外部回路へと取
出づれてｂる。他方、チップｌには、メモリ部４とは電
源（Ｖｏ。及びｖ８８）のみを共通にする検査回路部９
が設けられ、後述する検査に供されるようになっている
。デコーダ６と周辺回路部７との間には、等価的に示し
た各ポリシリコンヒユーズ１２がメモリセル列に対応し
て接続されている。
すものである。半導体ＩＣチップ１には、マ） ＩＪノ
クヌ状に多数のメモリセル２の列３ヶ配したメモリ部（
マット）４と、このメモリ部４に電気的に接続された予
備メモリセル列５とが配置されている。図面ではメモリ
セル−列について各メモリセル２を簡略化のために○印
で示した。但し、欠陥のあるメモリセルは×印で示した
。他のセル列については省略している。各メモリセル列
３．５は夫々デコーダ６に接続され、更に他の周辺回路
部７に至υ、ポンディングパッド８から外部回路へと取
出づれてｂる。他方、チップｌには、メモリ部４とは電
源（Ｖｏ。及びｖ８８）のみを共通にする検査回路部９
が設けられ、後述する検査に供されるようになっている
。デコーダ６と周辺回路部７との間には、等価的に示し
た各ポリシリコンヒユーズ１２がメモリセル列に対応し
て接続されている。
検査回路部９は、第２図に示す如きフラッグ（Ｆｌａｇ
）回路からなっていてメモリ部４とは回路的に接続され
ていないが、電源（Ｖ 、Ｖ ）００ Ｂ
Ｂ は共通にしている。そして、電源（Ｖｏ。）とアースレ
ベル（ｖ８ｓ）との間に１本のポリシリコンヒユーズ１
３と、ソース及びゲート接地のＮチャネルＭＯ８ＦＥＴ
１．４とが接続され、上記のパッド１１はＦＦ１Ｔ１’
４のドレインとヒユーズ１３との間に接続されている。
）回路からなっていてメモリ部４とは回路的に接続され
ていないが、電源（Ｖ 、Ｖ ）００ Ｂ
Ｂ は共通にしている。そして、電源（Ｖｏ。）とアースレ
ベル（ｖ８ｓ）との間に１本のポリシリコンヒユーズ１
３と、ソース及びゲート接地のＮチャネルＭＯ８ＦＥＴ
１．４とが接続され、上記のパッド１１はＦＦ１Ｔ１’
４のドレインとヒユーズ１３との間に接続されている。
第３図は、このフラッグ回路の断面を、第４図はその平
面図を示すものであるが、Ｐ型シリコン基板１５の一生
面に、公知の半導体製造技術に従ってフィールドＳｉＯ
□膜１６、ＦＫＴ１４のＮ 型ソース領域１７及びドレ
イン領域１８、ゲート日１０□膜１９、ポリシリコンゲ
ート２０、更にはアルミニウム配線２１でドレイン領域
１８に接続されたポリシリコンヒユーズ１３が夫々設け
られている。２２は接地用のアルミニウム配線、２３は
電源電圧Ｖ。。（＃給用のアルミニウム配線、２４はリ
ンク“リケードガラス膜、２５はプラズマＯＶＤ法によ
るＳｉ３Ｎ、膜である。
面図を示すものであるが、Ｐ型シリコン基板１５の一生
面に、公知の半導体製造技術に従ってフィールドＳｉＯ
□膜１６、ＦＫＴ１４のＮ 型ソース領域１７及びドレ
イン領域１８、ゲート日１０□膜１９、ポリシリコンゲ
ート２０、更にはアルミニウム配線２１でドレイン領域
１８に接続されたポリシリコンヒユーズ１３が夫々設け
られている。２２は接地用のアルミニウム配線、２３は
電源電圧Ｖ。。（＃給用のアルミニウム配線、２４はリ
ンク“リケードガラス膜、２５はプラズマＯＶＤ法によ
るＳｉ３Ｎ、膜である。
このＲＡＭＩＣにおいて、検査用プローブ１０を各パッ
ド８に当てがって検査し、欠陥のあるメモリセル（×印
）が存在している場合、そのメモリセル全台むメモリセ
ル列に対応する上記ヒユーズ１２をそのまま残すことに
よって、このメモリセル列を所定の上記予備セル列５に
置換えるよう配置換えをする。従って、欠陥のあるメモ
リセル列を含むとされたメモリセル列自体は上記切断に
よって非使用となるが、同等の機能を有する予備セル列
５によって補なわれるのでメモリとしての動作には全く
影響がない。一方、欠陥のな込メモリセル列に対応する
ヒユーズ１２は電流又はレーザービームによって切断す
る。そして、切断されずに残るヒ＾−ズがある場合つま
シ欠陥救済が施された場合には、上記メモリセル列のヒ
ーーズ切断時に、フラッグ回路９のヒユーズ１３も同時
に切断する。切断は電流又はレーザービームによる。
ド８に当てがって検査し、欠陥のあるメモリセル（×印
）が存在している場合、そのメモリセル全台むメモリセ
ル列に対応する上記ヒユーズ１２をそのまま残すことに
よって、このメモリセル列を所定の上記予備セル列５に
置換えるよう配置換えをする。従って、欠陥のあるメモ
リセル列を含むとされたメモリセル列自体は上記切断に
よって非使用となるが、同等の機能を有する予備セル列
５によって補なわれるのでメモリとしての動作には全く
影響がない。一方、欠陥のな込メモリセル列に対応する
ヒユーズ１２は電流又はレーザービームによって切断す
る。そして、切断されずに残るヒ＾−ズがある場合つま
シ欠陥救済が施された場合には、上記メモリセル列のヒ
ーーズ切断時に、フラッグ回路９のヒユーズ１３も同時
に切断する。切断は電流又はレーザービームによる。
電流による場合は、第２図のパッド１１にプローブを当
ててＶ。。側との間に十分な電圧全印加することによっ
てヒユーズ１３に過大電流を流してこれを溶断する。こ
のときＦＩＴ Ｌ ４非道通状態であシ、またフラノ”
グ回路９は他の領域と隔てて設けられており、他の領域
へ影響することはない。
ててＶ。。側との間に十分な電圧全印加することによっ
てヒユーズ１３に過大電流を流してこれを溶断する。こ
のときＦＩＴ Ｌ ４非道通状態であシ、またフラノ”
グ回路９は他の領域と隔てて設けられており、他の領域
へ影響することはない。
そして、再びプローブを各パッド８に当ててメモリ全体
が欠陥なく動作するか否かを検査する。このとき同時に
、パッド１１にもプローブを当ててヒユーズ１３が溶断
きれているか否かを、パッド１１の電位レベルを見るこ
とによシ確ドする。
が欠陥なく動作するか否かを検査する。このとき同時に
、パッド１１にもプローブを当ててヒユーズ１３が溶断
きれているか否かを、パッド１１の電位レベルを見るこ
とによシ確ドする。
このように救済処理上した後、ｘａ２パッケージ内に組
み込み、完成品まで製作する。
み込み、完成品まで製作する。
この完成品をメーカーが電気的検査を行ったシ、ユーザ
ーが当ＩＣ完成品全選別検査する際には、第２図に示す
ｖｓ８側’ｋＶ。ｏに、■ｏｃ側’にｖｓｓにする。こ
れによってＰＥＴ Ｌ ４は導通状態となる。従って、
ｖｏａとｖｓｓとの間に電流が流れると上記したヒユー
ズ１３が切断されていないこと（欠陥救済なし）が判別
でき、かつ電流が流れないと上記したヒユーズ１３が切
断されていること轍済あシ）が判別できることになる。
ーが当ＩＣ完成品全選別検査する際には、第２図に示す
ｖｓ８側’ｋＶ。ｏに、■ｏｃ側’にｖｓｓにする。こ
れによってＰＥＴ Ｌ ４は導通状態となる。従って、
ｖｏａとｖｓｓとの間に電流が流れると上記したヒユー
ズ１３が切断されていないこと（欠陥救済なし）が判別
でき、かつ電流が流れないと上記したヒユーズ１３が切
断されていること轍済あシ）が判別できることになる。
従って、本例）によれば、完成品の段階で欠陥救済の有
無即ち、ヒユーズ１３の切断を確実に判別できるから、
工程の標単化も可能である。しかも、この判別はビン数
を増やさなくても可能である。
無即ち、ヒユーズ１３の切断を確実に判別できるから、
工程の標単化も可能である。しかも、この判別はビン数
を増やさなくても可能である。
なお、フラッグ回路９において、ヒユーズ切断時及びブ
ロービング時には上記パッド１１は使用されるが、レー
ザービームでヒユーズ切断？行なうときにはパッド１１
は使用しな−。また、このパッドＩＬは他のパッド８と
は異がってボンディングワイヤをボンディングするもの
ではなく、単にブロービングに用いられるものである。
ロービング時には上記パッド１１は使用されるが、レー
ザービームでヒユーズ切断？行なうときにはパッド１１
は使用しな−。また、このパッドＩＬは他のパッド８と
は異がってボンディングワイヤをボンディングするもの
ではなく、単にブロービングに用いられるものである。
フラッグ回路９は、上記欠陥救済ありのときにはもちろ
ん欠除救済々しのときでもソース接地されているために
ノーマリオフ（カットオフ）となっているので、ＲＡＭ
ＩＣの動作には全く影響しない。
ん欠除救済々しのときでもソース接地されているために
ノーマリオフ（カットオフ）となっているので、ＲＡＭ
ＩＣの動作には全く影響しない。
以上の実施例は種々変形可能であり、例えばフラッグ回
路の回路構成等は様々にしてよく、またメモリもＲＡＭ
に限ることなく他のメモリＩＣにも同様に応用可能であ
る。また、上記の救済工程は、ファイナルパッシベーシ
ョン膜形成前に行ガっでもよく、要はパッケージング前
であればよい。
路の回路構成等は様々にしてよく、またメモリもＲＡＭ
に限ることなく他のメモリＩＣにも同様に応用可能であ
る。また、上記の救済工程は、ファイナルパッシベーシ
ョン膜形成前に行ガっでもよく、要はパッケージング前
であればよい。
第１図は本発明の実施例ＩによるＲＡＭ’ＩＯの概略的
レイアウト、 第２図は検査回路部の回路図、 第３図は同回路部の断面図、 第４図は第３図の平面図である。 なお、図面に示した符号において、２・・・メモリセル
、３・・・メモリセル列、５・・・予備セル列、８及び
１１・・・パッド、１０・・・プローブ、１２及び１３
・・・ヒユーズ、１４・・・ＭＯＳＦＥＴ、２５・・・
ファイナルパッシベーション膜。 第 １ 図 第 ２ 図 方（ 第 ３ 図 １σど
Ｖｓｓ第 ４ 図 Ｘ−コ く ル
レイアウト、 第２図は検査回路部の回路図、 第３図は同回路部の断面図、 第４図は第３図の平面図である。 なお、図面に示した符号において、２・・・メモリセル
、３・・・メモリセル列、５・・・予備セル列、８及び
１１・・・パッド、１０・・・プローブ、１２及び１３
・・・ヒユーズ、１４・・・ＭＯＳＦＥＴ、２５・・・
ファイナルパッシベーション膜。 第 １ 図 第 ２ 図 方（ 第 ３ 図 １σど
Ｖｓｓ第 ４ 図 Ｘ−コ く ル
Claims (1)
- １、多数のメモリセル列からなるメモリ部と、このメモ
リ部に電気的に接続された予備メモリセル列と、前記メ
モリ部とは電源を共通にする検査回路部とが年−基体に
設けられ、前記メモリセル列のうち欠陥のあるセル列を
予備メモリセル列に接続するためのヒユーズ部が切断さ
れると共に、この欠陥セル列が正常な前記予備メモリセ
ル列と置換えられており、この置換えの有無が前記検査
回路部によって判別され得るように構成したことを％徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223829A JPS59114864A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223829A JPS59114864A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114864A true JPS59114864A (ja) | 1984-07-03 |
Family
ID=16804365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223829A Pending JPS59114864A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680354A (en) * | 1995-07-14 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reading information stored in a non-volatile manner in a particular operation mode |
-
1982
- 1982-12-22 JP JP57223829A patent/JPS59114864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680354A (en) * | 1995-07-14 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reading information stored in a non-volatile manner in a particular operation mode |
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