JPH0580824B2 - - Google Patents
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- Publication number
- JPH0580824B2 JPH0580824B2 JP59151795A JP15179584A JPH0580824B2 JP H0580824 B2 JPH0580824 B2 JP H0580824B2 JP 59151795 A JP59151795 A JP 59151795A JP 15179584 A JP15179584 A JP 15179584A JP H0580824 B2 JPH0580824 B2 JP H0580824B2
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- JP
- Japan
- Prior art keywords
- chips
- test
- defective
- wafer
- semiconductor
- Prior art date
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- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000012216 screening Methods 0.000 claims description 16
- 230000002950 deficient Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 238000011990 functional testing Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 15
- 238000007689 inspection Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は少なくともEPROM（Erasable and
electrically Programmable Read Only
Memory）部が形成された半導体チツプの検査方
法に関する。
electrically Programmable Read Only
Memory）部が形成された半導体チツプの検査方
法に関する。
一般のEPROMは消去用の窓を有するセラミツ
クパツケージに封止されているが、将来は窓のな
いプラスチツクパツケージに封止された
OTPROM（One Time PROM：１回書込用
EPROM）の需要が増すと予測されている。この
OTPROMの場合はパツケージ封止後にメモリー
としてのスクリーニング（記憶保持特性等の良否
選別）は行なえない（何故なら消去できない）
為、ウエハ状態でスクリーニングを行なう必要が
ある。しかしながらウエハー状態では良品チツプ
と不良品チツプが混在し、良品チツプのみデータ
を書込んでスクリーニングを行なう為には、ウエ
ハー上の良品チツプの位置を何らかの手段で認識
する必要が生ずる。その場合にはより低コストの
方法が求められる。
クパツケージに封止されているが、将来は窓のな
いプラスチツクパツケージに封止された
OTPROM（One Time PROM：１回書込用
EPROM）の需要が増すと予測されている。この
OTPROMの場合はパツケージ封止後にメモリー
としてのスクリーニング（記憶保持特性等の良否
選別）は行なえない（何故なら消去できない）
為、ウエハ状態でスクリーニングを行なう必要が
ある。しかしながらウエハー状態では良品チツプ
と不良品チツプが混在し、良品チツプのみデータ
を書込んでスクリーニングを行なう為には、ウエ
ハー上の良品チツプの位置を何らかの手段で認識
する必要が生ずる。その場合にはより低コストの
方法が求められる。
本発明の目的は、上記点に鑑み、EPROM部を
有する半導体チツプを複数含むウエハー状態にお
いて、スクリーニング試験前に良品チツプと不良
品チツプの識別を行なえるようにした半導体チツ
プの検査方法を提供することにある。
有する半導体チツプを複数含むウエハー状態にお
いて、スクリーニング試験前に良品チツプと不良
品チツプの識別を行なえるようにした半導体チツ
プの検査方法を提供することにある。
本発明によれば、少なくともEPROM部が形成
された半導体チツプが複数設定された半導体ウエ
ハーにおいて、この各半導体チツプ上には、外部
端子とは結線されない少なくとも１個以上のダミ
ーパツドと、このダミーパツドと接続される溶損
可能な記憶手段とを予め設け、各半導体チツプの
第１の機能テスト結果により、不良品チツプに対
しては前記記憶手段を溶損せしめると共に、良品
チツプに対してはEPROM部に所定のデータ書き
込みを行い、ウエハー状態でのスクリーニング試
験を行い、その後、前記記憶手段の記憶状態に基
づいて、前記第１の機能テストにおける良品チツ
プを識別し、この良品チツプに対して第２の機能
テストを施すようにしたことを特徴とする。
された半導体チツプが複数設定された半導体ウエ
ハーにおいて、この各半導体チツプ上には、外部
端子とは結線されない少なくとも１個以上のダミ
ーパツドと、このダミーパツドと接続される溶損
可能な記憶手段とを予め設け、各半導体チツプの
第１の機能テスト結果により、不良品チツプに対
しては前記記憶手段を溶損せしめると共に、良品
チツプに対してはEPROM部に所定のデータ書き
込みを行い、ウエハー状態でのスクリーニング試
験を行い、その後、前記記憶手段の記憶状態に基
づいて、前記第１の機能テストにおける良品チツ
プを識別し、この良品チツプに対して第２の機能
テストを施すようにしたことを特徴とする。
以下、本発明の一実施例について説明する。第
１図は半導体チツプを上（素子が形成されている
側）から見た図で、１〜１２は外部端子（リード
フレームの各外部引出用リード）と結線する為の
ボンデイングパツド、１３及び１５はウエハー状
態でのテスト時にのみ利用され外部端子とは結線
されないダミーパツド、１４は前記ダミーパツド
１３及び１５の間に接続される低抵抗体で、ダミ
ーパツド１３−１５間に大電流を流すことで簡単
に溶断（又は溶損）できるような例えば絶縁膜上
にAl配線にて形成される低抵抗体であり、この
低抵抗体１４はヒユーズなどの如き溶損可能な記
憶手段を構成している。
１図は半導体チツプを上（素子が形成されている
側）から見た図で、１〜１２は外部端子（リード
フレームの各外部引出用リード）と結線する為の
ボンデイングパツド、１３及び１５はウエハー状
態でのテスト時にのみ利用され外部端子とは結線
されないダミーパツド、１４は前記ダミーパツド
１３及び１５の間に接続される低抵抗体で、ダミ
ーパツド１３−１５間に大電流を流すことで簡単
に溶断（又は溶損）できるような例えば絶縁膜上
にAl配線にて形成される低抵抗体であり、この
低抵抗体１４はヒユーズなどの如き溶損可能な記
憶手段を構成している。
この記憶手段の作動（利用法）は、ヒユーズが
切れているか否か（ダミーパツド１３−１５間に
電流が流れないか流れるか）をそのチツプの良否
認識の手段とすることである。
切れているか否か（ダミーパツド１３−１５間に
電流が流れないか流れるか）をそのチツプの良否
認識の手段とすることである。
次に第２図において上記記憶手段の利用例を説
明する。第２図はEPROM部の検査工程の一例で
ウエハー状態で電荷保持特性のスクリーニングま
で行なおうとする場合を示す。ウエハーでの例え
ば特性試験等の機能テスト（ステツプ101）の後、
不良品チツプについては前記抵抗体１４からなる
記憶手段を溶断（つまりダミーパツド１３−１５
間に大電流を流す）しておく（ステツプ102）。ま
た、良品チツプについてはスクリーニング試験
（本実施例の場合電荷保持特性試験）のためのデ
ータ書込みを行なう（ステツプ103）。その後スク
リーニング（ステツプ104）を行ない、さらにス
クリーニング後のテストに移る。このテスト（ス
テツプ107）に際し、その前にダミーパツド１３
−１５間の電流を測定（ステツプ105）し流れな
ければ、その後のテスト（ステツプ107）は行わ
ない。流れればテスト（ステツプ107）して良否
を判定する。流れないもの及び前記テスト（ステ
ツプ107）で不良となつたチツプは例えば着色
（インキング、ステツプ106）し、良否が認識でき
るようにする。なお、ここでステツプ107でのテ
ストは、スクリーニング試験（ステツプ104）で
の結果判定、即ち電荷保持の良否判定による選別
を行うのみであつてもよく、もちろん、他の特性
試験等も加えて行うことも可能である。
明する。第２図はEPROM部の検査工程の一例で
ウエハー状態で電荷保持特性のスクリーニングま
で行なおうとする場合を示す。ウエハーでの例え
ば特性試験等の機能テスト（ステツプ101）の後、
不良品チツプについては前記抵抗体１４からなる
記憶手段を溶断（つまりダミーパツド１３−１５
間に大電流を流す）しておく（ステツプ102）。ま
た、良品チツプについてはスクリーニング試験
（本実施例の場合電荷保持特性試験）のためのデ
ータ書込みを行なう（ステツプ103）。その後スク
リーニング（ステツプ104）を行ない、さらにス
クリーニング後のテストに移る。このテスト（ス
テツプ107）に際し、その前にダミーパツド１３
−１５間の電流を測定（ステツプ105）し流れな
ければ、その後のテスト（ステツプ107）は行わ
ない。流れればテスト（ステツプ107）して良否
を判定する。流れないもの及び前記テスト（ステ
ツプ107）で不良となつたチツプは例えば着色
（インキング、ステツプ106）し、良否が認識でき
るようにする。なお、ここでステツプ107でのテ
ストは、スクリーニング試験（ステツプ104）で
の結果判定、即ち電荷保持の良否判定による選別
を行うのみであつてもよく、もちろん、他の特性
試験等も加えて行うことも可能である。
この方法によればステツプ101〜108に至るウエ
ハー検査工程に於いてウエハー上にランダムに存
在する良品チツプの位置を容易に認識することが
可能で、チツプ表面に傷をつけてパターン認識す
る方法やテスターのメモリーに良品位置を記憶さ
せる従来方法に比べはるかに低コストで実現でき
る。
ハー検査工程に於いてウエハー上にランダムに存
在する良品チツプの位置を容易に認識することが
可能で、チツプ表面に傷をつけてパターン認識す
る方法やテスターのメモリーに良品位置を記憶さ
せる従来方法に比べはるかに低コストで実現でき
る。
なお、スクリーニング試験前にウエハー上の半
導体チツプの良否判定をすることにより、歩留り
の低いウエハに対してはスクリーニング試験前に
除外し、スクリーニング試験の負荷を低減するこ
ともできる。
導体チツプの良否判定をすることにより、歩留り
の低いウエハに対してはスクリーニング試験前に
除外し、スクリーニング試験の負荷を低減するこ
ともできる。
そして、次の工程（ステツプ108）において、
ウエハー検査工程における良否判断に従つてダイ
シングされた各半導体チツプを選別し、良品チツ
プのみパツケージ封止するようにすればよい。こ
こで、パツケージ封止前に上述のステツプ103に
てEPROMに書き込んだスクリーニング試験のた
めのデータは消去するようにすれば、パツケージ
封止された良品チツプは、その後の所望のデータ
書込みに応じて書換えを行わない所望の
OTPROMとして提供できる。
ウエハー検査工程における良否判断に従つてダイ
シングされた各半導体チツプを選別し、良品チツ
プのみパツケージ封止するようにすればよい。こ
こで、パツケージ封止前に上述のステツプ103に
てEPROMに書き込んだスクリーニング試験のた
めのデータは消去するようにすれば、パツケージ
封止された良品チツプは、その後の所望のデータ
書込みに応じて書換えを行わない所望の
OTPROMとして提供できる。
なお、上記実施例では溶損可能な記憶手段とし
てヒユーズの如き抵抗体１４を形成したが、ダイ
オードで構成し、ダイオードのジヤンクシヨン破
壊（電流を流してPN接合を破壊し電流特性を変
えるもの）を利用するようにしても良い。
てヒユーズの如き抵抗体１４を形成したが、ダイ
オードで構成し、ダイオードのジヤンクシヨン破
壊（電流を流してPN接合を破壊し電流特性を変
えるもの）を利用するようにしても良い。
また、ダミーパツドを１個とし、このダミーパ
ツドと他のパツド、例えば所定電源（Vss）用パ
ツド（又はライン）間にダイオードを形成するよ
うに構成しても良い。
ツドと他のパツド、例えば所定電源（Vss）用パ
ツド（又はライン）間にダイオードを形成するよ
うに構成しても良い。
以上の如く本発明によれば、EPROM部を有す
る半導体チツプを複数含むウエハー状態におい
て、スクリーニング試験前に良品チツプと不良品
チツプの識別を簡単に行なうことができる。
る半導体チツプを複数含むウエハー状態におい
て、スクリーニング試験前に良品チツプと不良品
チツプの識別を簡単に行なうことができる。
第１図及び第２図は本発明方法の一実施例を説
明するための半導体チツプの模式図及び検査工程
を示すフローチヤートである。 １３，１５……ダミーパツド、１４……記憶手
段をなす抵抗体。
明するための半導体チツプの模式図及び検査工程
を示すフローチヤートである。 １３，１５……ダミーパツド、１４……記憶手
段をなす抵抗体。
Claims (1)
- 【特許請求の範囲】 １ 少なくともEPROM部が形成された半導体チ
ツプが複数設定された半導体ウエハーにおいて、 この各半導体チツプ上には、外部端子とは結線
されない少なくとも１個以上のダミーパツドと、
このダミーパツドと接続される溶損可能な記憶手
段とを予め設け、 各半導体チツプの第１の機能テスト結果によ
り、不良品チツプに対しては前記記憶手段を溶損
せしめると共に、良品チツプに対してはEPROM
部に所定のデータ書き込みを行い、ウエハー状態
でのスクリーニング試験を行い、 その後、前記記憶手段の記憶状態に基づいて、
前記第１の機能テストにおける良品チツプを識別
し、この良品チツプに対して第２の機能テストを
施すようにしたことを特徴とする半導体チツプの
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15179584A JPS6130044A (ja) | 1984-07-20 | 1984-07-20 | 半導体チツプの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15179584A JPS6130044A (ja) | 1984-07-20 | 1984-07-20 | 半導体チツプの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130044A JPS6130044A (ja) | 1986-02-12 |
| JPH0580824B2 true JPH0580824B2 (ja) | 1993-11-10 |
Family
ID=15526462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15179584A Granted JPS6130044A (ja) | 1984-07-20 | 1984-07-20 | 半導体チツプの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130044A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276879A (ja) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | 半導体集積回路 |
| JP2516403B2 (ja) * | 1988-06-01 | 1996-07-24 | 富士通株式会社 | ウエハ・スケ―ル・メモリ |
| US5095267A (en) * | 1990-03-19 | 1992-03-10 | National Semiconductor Corporation | Method of screening A.C. performance characteristics during D.C. parametric test operation |
| US5039602A (en) * | 1990-03-19 | 1991-08-13 | National Semiconductor Corporation | Method of screening A.C. performance characteristics during D.C. parametric test operation |
| JPH11260924A (ja) * | 1998-03-10 | 1999-09-24 | Mitsubishi Electric Corp | 半導体集積回路装置のテスト方法 |
| TWI480881B (zh) * | 2010-08-20 | 2015-04-11 | Chien Shine Chung | 單次性可編程記憶體、電子系統、及提供單次性可編程記憶體之方法 |
| CN114123977B (zh) * | 2021-11-26 | 2022-11-29 | 南京鼓楼医院 | 一种基于可控断裂结的白噪声发生方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535854A (en) * | 1978-09-04 | 1980-03-13 | Matsushita Electric Ind Co Ltd | Liquid fuel combustion device |
| JPS58103151A (ja) * | 1981-12-16 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 半導体基板の検査方法 |
-
1984
- 1984-07-20 JP JP15179584A patent/JPS6130044A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535854A (en) * | 1978-09-04 | 1980-03-13 | Matsushita Electric Ind Co Ltd | Liquid fuel combustion device |
| JPS58103151A (ja) * | 1981-12-16 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 半導体基板の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130044A (ja) | 1986-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |