JPS6130044A - 半導体チツプの検査方法 - Google Patents

半導体チツプの検査方法

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JPS6130044A
JPS6130044A JP15179584A JP15179584A JPS6130044A JP S6130044 A JPS6130044 A JP S6130044A JP 15179584 A JP15179584 A JP 15179584A JP 15179584 A JP15179584 A JP 15179584A JP S6130044 A JPS6130044 A JP S6130044A
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JP
Japan
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semiconductor chip
defective
chip
test
good
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JP15179584A
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JPH0580824B2 (ja
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Koji Senbokuya
仙北屋　浩二
Mitsuharu Kato
光治 加藤
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Denso Corp
Original Assignee
NipponDenso Co Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out

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  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は少なくともＥ　Ｆ　ＲＯＭ　（Ｅｒａｓａｂｌ
ｅ　ａｎｄｅｌｅｃｔｒｉｃａｌｌｙ　Ｒｒｏｇｒａｍ
ｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）部が
形成された半導体チップの検査方法に関する。
〔従来の技術〕
一般のＥＦＲＯＭは消去用の窓を有するセラミックパッ
ケージに封止されているが、将来は窓のないプラスチッ
クパッケージに封止された０ＴＦＲＯＭ　（Ｏｎｅ　Ｔ
ｉ＋ｓｅ　ＰＲＯＭ　：　１回書込用ＥＦＲＯＭ）の需
要が増すと予測されている。このＯＴＦＲＯＭの場合は
パッケージ封止後にメモリーとしてのスクリーニング（
記憶保持特性等の良否選別）は行なえない（何故なら消
去できない）為、ウェハ状態でスクリーニングを行なう
必要がある。しかしながらウェハー状態では良品チップ
と不良品チップが混在し、良品チップのみデータを書込
んでスクリーニングを行なう為には、ウェハー上の良品
チップの位置を何らかの手段で認識する必要が生ずる。
その場合にはより低コストの方法が求められる。
〔発明の目的〕
本発明の目的は、上記点に鑑み、半導体チップのＥＰＲ
ＯＭ部に対し所定のデータ書込み前に良品チップと不良
品チップの識別を行なえるようにした半導体チップの検
査方法を提供することにある。
Ｃ発明の概要〕 本発明によれば、少なくともＥＰＲＯＭ部が形成された
半導体チップ上に外部端子とは結線されないダミーパッ
ドを少な（とも１個以上設け、このダミーパッドと接続
される溶損可能な記憶手段を設けた半導体チップを予め
準備し、この半導体チップの第１の機能テスト結果によ
り、不良品チップに対しては前記記憶手段を溶損せしめ
ると共に、良品チップに対してはＥＰＲＯＭ部に所定の
データ書込みを行ない、その後、前記記憶手段の記憶状
態に基づいて良品チップを識別し、この良品チップに対
して第２の機能テストを施すようにしたことを特徴とす
る。
〔実施例〕 以下、本発明の一実施例について説明する。第１図は半
導体チップを上（素子が形成されている側）から見た図
で、１〜１２は外部端子（リードフレームの各外部引出
用リード）と結線する為のボンディングバンド、１３及
び１５はウェハー状態でのテスト時にのみ利用され外部
端子とは結線されないダミーパッド、１４は前記ダミー
パッド１３及び１５の間に接続される低抵抗体で、ダミ
ーパ・シト１３−１５間に大電流を流すことで簡単に溶
断（又は溶損）できるような例えば絶縁膜上にＡβ配線
にて形成される低抵抗体であり、この低抵抗体１４はヒ
ユーズなどの如き溶損可能な記憶手段を構成している。
この記憶手段の作動（利用法）は、ヒユーズが切れてい
るか否か（ダミーパッド１３−１５間に電流が流れない
か流れるか）をそのチップの良否認識の手段とすること
である。
次に第２図において上記記憶手段の利用例を説明する。
第２図はＥＰＲＯＭ部の検査行程の一例でウェハー状態
で電荷保持特性のスクリーニングまで行なおうとする場
合を示す。ウェハーでの機能テスト（ステップ１０１）
の後、不良品チップについては前記抵抗体１４からなる
記憶手段を溶断（つまりダミーパッド１３−１５間に大
電流を流す）しておく　（ステップ１０２）。また、良
品チップについては所定のデータ書込みを行なう（ステ
ップ１０３）。その後スクリーニング（ステップ１０４
）を行ない、さらにスクリーニング後のテストに移る。
このテスト（ステップ１０７）に際し、その前にダミー
パッド１３−１５間の電流を測定（ステップ１０５）Ｌ
流れなければ、その後のテスｌ−（ステップ１０７）は
行わない。流れればテスト（ステップ１０７）して良否
を判定する。流れないもの及び前記テスト（ステップ１
０７）で不良となったチップは例えば着色（インキング
、ステップ１０６）Ｌ、、良否が認識できるようにする
。
この方法によればステップ１０１〜１０８に至るウェハ
ー検査工程に於いてウェハー上にランダムに存在する良
品チップの位置を容易に認識することが可能で、チップ
表面に傷をつけてパターン認識する方法やテスターのメ
モリーに良品位置を記憶させる従来方法に比べはるかに
低コストで実現できる。
なお、上記実施例では溶損可能な記憶手段としてヒユー
ズの如き抵抗体１４を形成したが、ダイオードで構成し
、ダイオードのジャンクション破壊（電流を流してＰＮ
接合を破壊し電流特性を変えるもの）を利用するように
しても良い。
また、ダミーパッドを１個とし、このパッドと所定電源
（Ｖｓｓ）用パッド（又はライン）間にダイオードを形
成するように構成しても良い。
〔発明の効果〕
以上の如く本発明によれば、半導体チップのＥＰＲＯＭ
部に対し所定のデータ書込み前に良品チップと不良品チ
ップの識別を簡単に行なうことができる。
【図面の簡単な説明】
第１図及び第２図は本発明方法の一実施例を説明するた
めの半導体チップの模式図及び検査工程を示すフローチ
ャートである。 １３．１５・・・ダミーパッド、１４・・・記憶手段を
なす抵抗体。

Claims (1)

    【特許請求の範囲】
  1. 少なくともＥＰＲＯＭ部が形成された半導体チップ上に
    外部端子とは結線されないダミーパッドを少なくとも１
    個以上設け、このダミーパッドと接続される溶損可能な
    記憶手段を設けた半導体チップを予め準備し、この半導
    体チップの第１の機能テスト結果により、不良品チップ
    に対しては前記記憶手段を溶損せしめると共に、良品チ
    ップに対してはＥＰＲＯＭ部に所定のデータ書込みを行
    ない、その後、前記記憶手段の記憶状態に基づいて良品
    チップを識別し、この良品チップに対して第２の機能テ
    ストを施すようにしたことを特徴とする半導体チップの
    検査方法。
JP15179584A 1984-07-20 1984-07-20 半導体チツプの検査方法 Granted JPS6130044A (ja)

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