JPH0628291B2 - 冗長回路付半導体装置 - Google Patents
冗長回路付半導体装置Info
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- JPH0628291B2 JPH0628291B2 JP59183072A JP18307284A JPH0628291B2 JP H0628291 B2 JPH0628291 B2 JP H0628291B2 JP 59183072 A JP59183072 A JP 59183072A JP 18307284 A JP18307284 A JP 18307284A JP H0628291 B2 JPH0628291 B2 JP H0628291B2
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- JP
- Japan
- Prior art keywords
- semiconductor device
- circuit
- redundant circuit
- fuse
- defective
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は冗長回路付半導体装置に係り、特に冗長回路
を使用しても不良が解消不能であることを識別するため
の回路を備えた冗長回路付半導体装置に関するものであ
る。
を使用しても不良が解消不能であることを識別するため
の回路を備えた冗長回路付半導体装置に関するものであ
る。
〔従来技術〕 従来のこの種の装置を第１図に示す。第１図において、
１は冗長回路を有する半導体装置、２，３は半導体装置
１の外部入力端子、４，５は入力保護回路部、４ａ，４
ｂは入力保護回路部４を構成するＭＯＳゲート、４ｃ，
４ｄは入力保護回路部４を構成する抵抗、６は冗長回路
の使用／未使用を区別するために組み込まれた冗長回路
使用／未使用判別回路、６ａは冗長回路使用／未使用判
別回路６を構成するヒューズ、６ｂは冗長回路使用／未
使用判別回路６を構成するＭＯＳゲート、７は半導体装
置１のＧＮＤラインである。
１は冗長回路を有する半導体装置、２，３は半導体装置
１の外部入力端子、４，５は入力保護回路部、４ａ，４
ｂは入力保護回路部４を構成するＭＯＳゲート、４ｃ，
４ｄは入力保護回路部４を構成する抵抗、６は冗長回路
の使用／未使用を区別するために組み込まれた冗長回路
使用／未使用判別回路、６ａは冗長回路使用／未使用判
別回路６を構成するヒューズ、６ｂは冗長回路使用／未
使用判別回路６を構成するＭＯＳゲート、７は半導体装
置１のＧＮＤラインである。
次にこのように構成された装置の冗長回路およびその使
用／未使用の判別について説明する。半導体装置１にお
いては、ウェハプロセスにおいてごみとかウェハの結晶
欠陥等によって生じる部分的な正規回路の不良は対応す
る冗長回路によって置換される。この技術は冗長回路技
術として半導体装置の集積化に伴って半導体装置のウェ
ハ製造プロセスに広く受け入れられてきている。上記冗
長回路を半導体装置内で使用したかどうかの情報は、半
導体装置を評価解析するときに必要であるため、容易に
外部入力端子２から識別されるようになっている。冗長
回路を使用した半導体装置においては、冗長回路置換工
程で冗長回路の置換を実行する装置によって、ヒューズ
６ａが切断されている。通例としてこの切断は、レーザ
ビームあるいは過大電流等を利用してヒューズを焼き切
ることによって行なわれる。ヒューズの切断の有無は外
部入力端子２を次の手順で測定することによって容易に
識別できる。外部入力端子２に負の電位を印加すること
によってＭＯＳゲート４ｂ，６ｂがオンし、ＧＮＤライ
ン７からＭＯＳゲート４ｂ，抵抗４ｃを経由して外部入
力端子２に電流が流出してくる。
用／未使用の判別について説明する。半導体装置１にお
いては、ウェハプロセスにおいてごみとかウェハの結晶
欠陥等によって生じる部分的な正規回路の不良は対応す
る冗長回路によって置換される。この技術は冗長回路技
術として半導体装置の集積化に伴って半導体装置のウェ
ハ製造プロセスに広く受け入れられてきている。上記冗
長回路を半導体装置内で使用したかどうかの情報は、半
導体装置を評価解析するときに必要であるため、容易に
外部入力端子２から識別されるようになっている。冗長
回路を使用した半導体装置においては、冗長回路置換工
程で冗長回路の置換を実行する装置によって、ヒューズ
６ａが切断されている。通例としてこの切断は、レーザ
ビームあるいは過大電流等を利用してヒューズを焼き切
ることによって行なわれる。ヒューズの切断の有無は外
部入力端子２を次の手順で測定することによって容易に
識別できる。外部入力端子２に負の電位を印加すること
によってＭＯＳゲート４ｂ，６ｂがオンし、ＧＮＤライ
ン７からＭＯＳゲート４ｂ，抵抗４ｃを経由して外部入
力端子２に電流が流出してくる。
ヒューズ６ａが焼き切られていない場合、ＧＮＤライン
７からＭＯＳゲート６ｂ，ヒューズ６ａ，抵抗４ｃ経由
からも外部入力端子２へ電流が流出してくる。すなわ
ち、ヒューズ６ａの切断の有無によって外部入力端子２
の流出電流の値が変化し、切断ありの場合は切断なしの
場合の１／２程度となる。この値を半導体装置の検査装
置で測定することによって容易に冗長回路使用の有無を
判別することができる。上記測定はピンコンタクトテス
トと一般に呼ばれ、半導体装置検査項目の基本的なもの
であり、測定時間は数ミリ秒の短時間である。
７からＭＯＳゲート６ｂ，ヒューズ６ａ，抵抗４ｃ経由
からも外部入力端子２へ電流が流出してくる。すなわ
ち、ヒューズ６ａの切断の有無によって外部入力端子２
の流出電流の値が変化し、切断ありの場合は切断なしの
場合の１／２程度となる。この値を半導体装置の検査装
置で測定することによって容易に冗長回路使用の有無を
判別することができる。上記測定はピンコンタクトテス
トと一般に呼ばれ、半導体装置検査項目の基本的なもの
であり、測定時間は数ミリ秒の短時間である。
ウェハプロセス終了後ウェハの各半導体装置はウェハテ
ストされる。ウェハテストでは、半導体装置にとって冗
長回路置換可能性判定時に適用される検査項目より厳し
い項目によって再度検査される。冗長回路置換工程で適
用される機能試験項目はウェハテスト項目でも通常適用
される。すなわち、ウェハ状態にある半導体装置には類
似の機能試験項目が良品／不良品にかかわらず２度実施
されることになる。
ストされる。ウェハテストでは、半導体装置にとって冗
長回路置換可能性判定時に適用される検査項目より厳し
い項目によって再度検査される。冗長回路置換工程で適
用される機能試験項目はウェハテスト項目でも通常適用
される。すなわち、ウェハ状態にある半導体装置には類
似の機能試験項目が良品／不良品にかかわらず２度実施
されることになる。
従来の冗長回路付半導体装置は上記のように構成されて
いるので、冗長回路の使用／未使用は直ちに検出するこ
とは可能であるが、半導体装置の不良品／良品の判別は
再度機能試験を実施する必要があり、次の検査工程であ
るウェハテストにおいて再度不良品のテストを実施する
時間を要するという問題点があった。その要する時間
は、１メガビットのＲＡＭでは、１ビット５００ｎｓｅ
ｃでテストするとして全ビットで約５秒である。
いるので、冗長回路の使用／未使用は直ちに検出するこ
とは可能であるが、半導体装置の不良品／良品の判別は
再度機能試験を実施する必要があり、次の検査工程であ
るウェハテストにおいて再度不良品のテストを実施する
時間を要するという問題点があった。その要する時間
は、１メガビットのＲＡＭでは、１ビット５００ｎｓｅ
ｃでテストするとして全ビットで約５秒である。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ウェハテストにおける不良品の
テスト時間を短かくする冗長回路付半導体装置を提供す
ることにある。
の目的とするところは、ウェハテストにおける不良品の
テスト時間を短かくする冗長回路付半導体装置を提供す
ることにある。
このような目的を達成するために本発明は、冗長回路置
換工程で検出したウェハ上の各半導体装置の良品／不良
品を識別する識別用回路を付加するようにしたものであ
る。
換工程で検出したウェハ上の各半導体装置の良品／不良
品を識別する識別用回路を付加するようにしたものであ
る。
本発明を実施例に基づき詳細に説明する。第２図に本発
明に係わる冗長回路付半導体装置の一実施例を示す。第
２図において、２１は冗長回路を有する半導体装置、２
２は半導体装置の冗長回路置換工程時に良品／不良品を
区別するために新たに付加されたヒューズであり、ヒュ
ーズ２２と外部入力端子３は識別用回路を構成する。第
２図において第１図と同一部分又は相当部分には同一符
号が付してあり、入力保護回路５や、ヒューズ２２から
出ている矢印の先に接続されている回路などの内部回路
がヒューズ２２に接続されている。
明に係わる冗長回路付半導体装置の一実施例を示す。第
２図において、２１は冗長回路を有する半導体装置、２
２は半導体装置の冗長回路置換工程時に良品／不良品を
区別するために新たに付加されたヒューズであり、ヒュ
ーズ２２と外部入力端子３は識別用回路を構成する。第
２図において第１図と同一部分又は相当部分には同一符
号が付してあり、入力保護回路５や、ヒューズ２２から
出ている矢印の先に接続されている回路などの内部回路
がヒューズ２２に接続されている。
次にこのように構成された装置の良品／不良品の判別に
ついて説明する。冗長性を有する半導体装置２１は、ウ
ェハプロセス中の冗長回路置換工程において、所望の機
能が実現できているかどうか検査される。その検査の結
果、正規回路の不良個所が半導体装置２１の有している
冗長回路によって代替できるならば置換を実行する。置
換実行後半導体装置２１は再度機能検査される。その検
査の結果不良である場合、また、初めの冗長回路置換可
能かどうかの判定において置換不可能の場合、つまり、
冗長回路への置換を行っても不良解消不能である場合、
半導体装置は不良であると判定され、ヒューズ２２が切
断される。この切断は通常の冗長回路置換工程の対応ヒ
ューズの切断と同様である。ウェハプロセス終了後ウェ
ハ上に、良品になる可能性のある半導体装置と、明らか
に不良である，すなわち，ヒューズ２２が切断された半
導体装置とが形成されている。ウェハテストにおいて最
初に、ヒューズ２２を有する外部入力端子３のピンコン
タクトテストを実施することにより、冗長回路置換工程
ですでに不良と判定され、ヒューズ２２が切断された半
導体装置では、外部入力端子３に所定の電圧を印加して
も電流は流れないので、この電流が流れないことを検知
して数ミリ秒の時間で不良と判定でき、その不良半導体
装置にインキング等の印が付けられる。
ついて説明する。冗長性を有する半導体装置２１は、ウ
ェハプロセス中の冗長回路置換工程において、所望の機
能が実現できているかどうか検査される。その検査の結
果、正規回路の不良個所が半導体装置２１の有している
冗長回路によって代替できるならば置換を実行する。置
換実行後半導体装置２１は再度機能検査される。その検
査の結果不良である場合、また、初めの冗長回路置換可
能かどうかの判定において置換不可能の場合、つまり、
冗長回路への置換を行っても不良解消不能である場合、
半導体装置は不良であると判定され、ヒューズ２２が切
断される。この切断は通常の冗長回路置換工程の対応ヒ
ューズの切断と同様である。ウェハプロセス終了後ウェ
ハ上に、良品になる可能性のある半導体装置と、明らか
に不良である，すなわち，ヒューズ２２が切断された半
導体装置とが形成されている。ウェハテストにおいて最
初に、ヒューズ２２を有する外部入力端子３のピンコン
タクトテストを実施することにより、冗長回路置換工程
ですでに不良と判定され、ヒューズ２２が切断された半
導体装置では、外部入力端子３に所定の電圧を印加して
も電流は流れないので、この電流が流れないことを検知
して数ミリ秒の時間で不良と判定でき、その不良半導体
装置にインキング等の印が付けられる。
なお上記実施例では、半導体装置の冗長回路の使用／未
使用識別用外部入力端子２以外の外部入力端子に冗長回
路置換工程における良品／不良品識別用ヒューズを付加
したが、外部出力端子，電源端子あるいはＧＮＤ端子に
設けてもよい。また説明にはＭＯＳゲートを例とした
が、この発明はＭＯＳゲートに限らず冗長性回路を有す
るいずれの半導体装置に適用してもよい。
使用識別用外部入力端子２以外の外部入力端子に冗長回
路置換工程における良品／不良品識別用ヒューズを付加
したが、外部出力端子，電源端子あるいはＧＮＤ端子に
設けてもよい。また説明にはＭＯＳゲートを例とした
が、この発明はＭＯＳゲートに限らず冗長性回路を有す
るいずれの半導体装置に適用してもよい。
以上のようにこの発明は、冗長回路への置換を行っても
不良解消不能であると切断するためのヒューズ素子を外
部端子と内部回路との間に設けたので、冗長回路置換工
程で冗長回路への置換を行っても不良解消不能であると
判定されたものは、このヒューズ素子を切断すること
で、ウェハテストで短時間で不良と判定でき、ウェハテ
ストの不良品テスト時間を短縮できるという効果があ
る。
不良解消不能であると切断するためのヒューズ素子を外
部端子と内部回路との間に設けたので、冗長回路置換工
程で冗長回路への置換を行っても不良解消不能であると
判定されたものは、このヒューズ素子を切断すること
で、ウェハテストで短時間で不良と判定でき、ウェハテ
ストの不良品テスト時間を短縮できるという効果があ
る。
第１図は従来の冗長回路付半導体装置を示す回路図、第
２図は本発明に係わる冗長回路付半導体装置の一実施例
を示す回路図である。 ２，３……外部入力端子、４，５……入力保護回路部、
４ａ，４ｂ，６ｂ……ＭＯＳゲート、４ｃ，４ｄ……抵
抗、６……冗長回路使用／未使用判別回路、６ａ，２２
……ヒューズ、７……ＧＮＤライン、２１……半導体装
置。
２図は本発明に係わる冗長回路付半導体装置の一実施例
を示す回路図である。 ２，３……外部入力端子、４，５……入力保護回路部、
４ａ，４ｂ，６ｂ……ＭＯＳゲート、４ｃ，４ｄ……抵
抗、６……冗長回路使用／未使用判別回路、６ａ，２２
……ヒューズ、７……ＧＮＤライン、２１……半導体装
置。
Claims (1)
- 【請求項１】正規回路に不良が存在したときに、その不
良部分と置換するための冗長回路、 外部と接続するための外部端子と、この外部端子と内部
回路に接続される接続用ノードとの間に接続され、上記
冗長回路への置換を行っても不良解消不能であると切断
するためのヒューズ素子とを有した識別用回路を備える
冗長回路付半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183072A JPH0628291B2 (ja) | 1984-08-31 | 1984-08-31 | 冗長回路付半導体装置 |
| US06/770,571 US4719410A (en) | 1984-08-31 | 1985-08-29 | Redundancy-secured semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183072A JPH0628291B2 (ja) | 1984-08-31 | 1984-08-31 | 冗長回路付半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161440A JPS6161440A (ja) | 1986-03-29 |
| JPH0628291B2 true JPH0628291B2 (ja) | 1994-04-13 |
Family
ID=16129258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183072A Expired - Fee Related JPH0628291B2 (ja) | 1984-08-31 | 1984-08-31 | 冗長回路付半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4719410A (ja) |
| JP (1) | JPH0628291B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169741A (ja) * | 1987-01-08 | 1988-07-13 | Mitsubishi Electric Corp | レ−ザトリミング方法 |
| US5321510A (en) * | 1989-11-13 | 1994-06-14 | Texas Instruments Incorporated | Serial video processor |
| US5563821A (en) * | 1992-10-02 | 1996-10-08 | Seiko Epson Corporation | Semiconductor memory device having a program circuit for selecting device type |
| WO1994008356A1 (en) * | 1992-10-02 | 1994-04-14 | Seiko Epson Corporation | Semiconductor memory device |
| RU2647412C2 (ru) * | 2016-07-12 | 2018-03-15 | Открытое акционерное общество "Научно-производственный комплекс "ЭЛАРА" им. Г.А. Ильенко" (ОАО "ЭЛАРА") | Способ резервирования электронного блока и устройство для его осуществления |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386199A1 (fr) * | 1977-04-01 | 1978-10-27 | Bailey Controle | Procede d'autosignalisation des defaillances d'un module d'automatisme statique de securite et module mettant en oeuvre ledit procede |
-
1984
- 1984-08-31 JP JP59183072A patent/JPH0628291B2/ja not_active Expired - Fee Related
-
1985
- 1985-08-29 US US06/770,571 patent/US4719410A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161440A (ja) | 1986-03-29 |
| US4719410A (en) | 1988-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |