JPS63169741A - レ−ザトリミング方法 - Google Patents
レ−ザトリミング方法Info
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- JPS63169741A JPS63169741A JP62002278A JP227887A JPS63169741A JP S63169741 A JPS63169741 A JP S63169741A JP 62002278 A JP62002278 A JP 62002278A JP 227887 A JP227887 A JP 227887A JP S63169741 A JPS63169741 A JP S63169741A
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- JP
- Japan
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- test
- defective
- laser trimming
- laser
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- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000009966 trimming Methods 0.000 title claims abstract description 17
- 230000002950 deficient Effects 0.000 claims abstract description 33
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Laser Beam Processing (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、冗長機能を持つメモリＩＣにおいてレーザト
リミングを行なう方法に関するものである。
リミングを行なう方法に関するものである。
従来、冗長機能を持つメモリＩＣ（以下単に「ＩＣＪと
いう）においてメモリセル内の不良ビットを予備のメモ
リ列又はメモリ行と置換する方法すなわちレーザトリミ
ング方法は、第３図に示すように、ステップ１のブリテ
スト、ステップ２のレーザブロー、ステップ３のポスト
テストの３工程から成っている。
いう）においてメモリセル内の不良ビットを予備のメモ
リ列又はメモリ行と置換する方法すなわちレーザトリミ
ング方法は、第３図に示すように、ステップ１のブリテ
スト、ステップ２のレーザブロー、ステップ３のポスト
テストの３工程から成っている。
次に、従来のレーザトリミング方法について説明する。
まず、ブリテスト１においてＩＣを次の３通りに選別す
る。すなわち、■良品、■不良品、■不良ビットを含む
が予備のメモリ列又はメモリ行と置換すれば良品とする
ことが可能なＩＣ（以下ｒＲＴ品」という）の３通りで
ある。
る。すなわち、■良品、■不良品、■不良ビットを含む
が予備のメモリ列又はメモリ行と置換すれば良品とする
ことが可能なＩＣ（以下ｒＲＴ品」という）の３通りで
ある。
良品、不良品の場合、次のＩＣに移り、プリテストを行
なう。ＲＴ品の場合、ブリテストの情報に基づき、不良
ビットを予備のメモリ列又はメモリ行と置換を行なうた
めの作業すなわちステップ２のレーザブローを行なう。
なう。ＲＴ品の場合、ブリテストの情報に基づき、不良
ビットを予備のメモリ列又はメモリ行と置換を行なうた
めの作業すなわちステップ２のレーザブローを行なう。
レーザブローの後、不良ビットが予備のメモリ列又はメ
モリ行と置換されて良品となっているか否かを判定する
ためのポストテストを行なう。この後、次のＩＣについ
てプリテストを行なう。
モリ行と置換されて良品となっているか否かを判定する
ためのポストテストを行なう。この後、次のＩＣについ
てプリテストを行なう。
なお、レーザトリミングを行なった後、いくつかのウェ
ハプロセス工程を経て、ウェハテスト（プローブテスト
ともいう）を行なう。
ハプロセス工程を経て、ウェハテスト（プローブテスト
ともいう）を行なう。
従来の方法では、レーザトリミングの後のウェハテスト
工程で再度、良品、不良品の判定を行ない、この工程で
各々のＩＣの不良品にマーキングを行なっている。上記
良品、不良品の判定では、レーザトリミング工程でのテ
スト内容と１１４以のテストを行なっており、テスト時
間が長くかかるという不具合があった。
工程で再度、良品、不良品の判定を行ない、この工程で
各々のＩＣの不良品にマーキングを行なっている。上記
良品、不良品の判定では、レーザトリミング工程でのテ
スト内容と１１４以のテストを行なっており、テスト時
間が長くかかるという不具合があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ウェハテスト工程でのテスト時
間を飛躍的に短縮することにある。
の目的とするところは、ウェハテスト工程でのテスト時
間を飛躍的に短縮することにある。
このような目的を達成するために本発明は、メモリＩＣ
におけるレーザトリミング方法において、ブリテストお
よびポストテスト後に不良ＩＣにマーキングするように
したものである。
におけるレーザトリミング方法において、ブリテストお
よびポストテスト後に不良ＩＣにマーキングするように
したものである。
本発明においては、ウェハテスト工程での良品不良品の
判定が短時間に行なわれる。
判定が短時間に行なわれる。
本発明に係わるレーザトリミング方法の一実施例を説明
するためのフローを第１図に示す。第１図のフローは、
ステップ１のブリテストの後に不良品と判定されたもの
に不良マーキングを行なう工程（ステップ４）と、ステ
ップ３のポストテスト後に不良品と判定されたものに不
良マーキングを行なう工程（ステップ５）とを追加した
ものである。
するためのフローを第１図に示す。第１図のフローは、
ステップ１のブリテストの後に不良品と判定されたもの
に不良マーキングを行なう工程（ステップ４）と、ステ
ップ３のポストテスト後に不良品と判定されたものに不
良マーキングを行なう工程（ステップ５）とを追加した
ものである。
次に不良マーキングの方法について第２図を用いて説明
する。第２図はウェハ状態の中の１つのＩＣを示したも
ので、６はＩＣをパッケージに封入したとき外部リード
の接続を行なうボンディングパッド、７はボンディング
パッド６と内部回路を接続するための内部配線である。
する。第２図はウェハ状態の中の１つのＩＣを示したも
ので、６はＩＣをパッケージに封入したとき外部リード
の接続を行なうボンディングパッド、７はボンディング
パッド６と内部回路を接続するための内部配線である。
レーザトリミング工程のブリテスト又はポストテストに
おいて不良と判定されたＩＣについて上記内部配ｍ７を
レーザにより切断する。当然、ブリテスト又はポストテ
ストにより良品とは判定されたＩＣについては内部配線
の切断は行なわない。
おいて不良と判定されたＩＣについて上記内部配ｍ７を
レーザにより切断する。当然、ブリテスト又はポストテ
ストにより良品とは判定されたＩＣについては内部配線
の切断は行なわない。
前述したように、レーザトリミング工程のブリテストの
後又はポストテストの後に不良品の内部配線を切断して
おくと、ウェハテスト工程においては、内部配線が切断
されているか否かの極めて簡単なテストにより、良品、
不良品の判定を行なうことができる。従って、従来のウ
ェハテスト工程でのテストにおいてはＩＩＣ当たり数秒
〜数十秒を要したものが、ミリ秒のオーダで行なうこと
ができ、テスト時間を大幅に短縮することができる。
後又はポストテストの後に不良品の内部配線を切断して
おくと、ウェハテスト工程においては、内部配線が切断
されているか否かの極めて簡単なテストにより、良品、
不良品の判定を行なうことができる。従って、従来のウ
ェハテスト工程でのテストにおいてはＩＩＣ当たり数秒
〜数十秒を要したものが、ミリ秒のオーダで行なうこと
ができ、テスト時間を大幅に短縮することができる。
前述の実施例では、不良マーキングとして、ボンディン
グパッド６と内部配線７を切断する例について述べたが
、ＩＣ全面にレーザを照射して不良品を完全な不良品と
する不良マーキングを行なってもよい。
グパッド６と内部配線７を切断する例について述べたが
、ＩＣ全面にレーザを照射して不良品を完全な不良品と
する不良マーキングを行なってもよい。
以上説明したように本発明は、ブリテストおよびポスト
テスト後に不良ＩＣにマーキングすることにより、ウェ
ハテスト工程における良品か不良品かの判定を簡単なテ
ストで行なうことができるので、ウェハテスト工程での
テスト時間を大幅に短縮することができる効果がある。
テスト後に不良ＩＣにマーキングすることにより、ウェ
ハテスト工程における良品か不良品かの判定を簡単なテ
ストで行なうことができるので、ウェハテスト工程での
テスト時間を大幅に短縮することができる効果がある。
第１図は本発明に係わるレーザトリミング方法の一実施
例を説明するためのフローチャート、第２図は不良マー
キングの例を示す説明図、第３図は従来のレーザトリミ
ング方法を説明するためのフローチャートである。
例を説明するためのフローチャート、第２図は不良マー
キングの例を示す説明図、第３図は従来のレーザトリミ
ング方法を説明するためのフローチャートである。
Claims (2)
- （１）メモリＩＣにおけるレーザトリミング方法におい
て、プリテストおよびポストテスト後に不良ＩＣにマー
キングすることを特徴とするレーザトリミング方法。 - （２）マーキングは、ＩＣの内部回路とボンディングパ
ッドとの内部配線を切断することにより行なうことを特
徴とする特許請求の範囲第１項記載のレーザトリミング
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002278A JPS63169741A (ja) | 1987-01-08 | 1987-01-08 | レ−ザトリミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002278A JPS63169741A (ja) | 1987-01-08 | 1987-01-08 | レ−ザトリミング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169741A true JPS63169741A (ja) | 1988-07-13 |
Family
ID=11524898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002278A Pending JPS63169741A (ja) | 1987-01-08 | 1987-01-08 | レ−ザトリミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169741A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161440A (ja) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | 冗長回路付半導体装置 |
-
1987
- 1987-01-08 JP JP62002278A patent/JPS63169741A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161440A (ja) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | 冗長回路付半導体装置 |
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