JPS62179755A - テスト回路内蔵半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路（以下、ＩＣと略称する）
のウェーハテスト時に、通電温度試験を実施し得るＩＣ
の提供に関するものである。

〔従来の技術〕

従来、この種のＩＣの通電温度試験は、ウェーハテスト
完了後、組立（アセンブリ）工程によりパッケージ封止
を行ったのち実施しているのが一般的であった。

また、これらウェーハテスト時のテスタも、単にＩＣに
電気信号を印加し、ＩＣより出力される電気信号を、期
待出力と比較して、そのＩＣの良品／不良品を判断する
のが目的であり、また、温度を調節する機構が装着され
ている場合にも、温度が変化したときのＩＣの特性をチ
ェックするためのものであり、通電温度試験を実験する
ことがその目的ではなかった。

また、前記ウェーハテストは、ｌチップに対してブロー
バを１回接続したのち、テストを実施するのが一般的で
あり、したがって、チップ数だけの接触回数を必要とす
るため、時間的にもまた装置のコスト面からも損失が大
きかった。

さらにまた、各チップの入力諸条件は共通であるにもか
かわらず、同一テストを繰返してｌチップづつテストす
る必要があり、複数チップの同時テストが実施できない
という問題点があった。

一方、バーンインテスト（特性を安定化し、欠陥を明ら
かにするために、使用前に動作させるテス））ｊｆ、通
常、ウェーハプロセス、ウェーハテスト、組立て、最終
テストの全工程終了後、良品に関して高温加速試験を実
施して、不良品を除去すると同時に、被検査ロフト中の
不良品の発生比率によって、製品工程の異常ロフトであ
るかどうかのロフト判定を行うものである。上記不良品
発生比率は通常、管理限界値を定めて行うもので、この
管理限界値を越えて不良品が発生した場合は、その原因
について調査を行い、判定を行って対策に備える必要が
ある。

また、これらＩＣのウェーハテストピースは。

各ウェーハ上に構成された各チップの電源および入出力
の付勢端子であるポンディング用パッドに対応して作成
され、先端の鋭利なタングステン等を、上記ポンディン
グ用パッドに対応して埋込んだウェーハテスト用ブロー
バにより、ウェーハと接触することによりチップとテス
タ間の導通を図り、電源および入力の付勢端子に所定の
入力を印加して、出力端子に出力される出力が、期待出
力と一致するか否かによって、被テストチップ合格の良
品を判定するものである。

したがって、これらウェーハテストは、ｌチップに対し
て前記ウェーハテスト用プローバをウェーハに１回接触
させて前記合格の良否を判定したのち、不良品に対して
はインカー等によりマークを付し、以下、各チップに対
してこれら動作をチップ数だけ繰返し実施することによ
り、ウェーハテストを実施していた。

〔発明が解決しようとする問題点〕

しかしながら、この種のＩＣの組立封止後、通電温度試
験を実施するのでは１例えばウェーハエ程において汚染
等があった場合、組立工程費用が損失となり、また、そ
の汚染がウェーハエ程で発生した汚染か以降の工程で発
生した汚染かの原因究明が困難となる。

一方、近年において、通電温度試験の省略あるいは簡略
化の検討が要望されているが、最終工程において問題点
が判明するのは、特にパッケージコストが高価である場
合、この分のコストの損失を伴なうと同時に、前記省略
あるいは簡略化の実施上の負担となる。

各工程上の問題点は、当然、該各工程で解決することが
合理的であり、従来のウェーハテスト時に長時間、ウェ
ーハとブローμを接触させてバーインテストを実施する
のは量産における生産性および精度維持上問題であった
。また、ｌチップ毎にブローμとチップの接触、および
同一テストの繰返しを実施することは、テスト時間／装
置の面もコスト損失を伴なうものであった。

この発明は、以上のような従来例の問題点にかんがみて
なされたもので、ＩＣ装置の良否判定が、ウェーハエ程
においてバーンインテストができ、かつ、ウェーハとブ
ローμの接触回数を減少し、また、並行テストによって
テスト時間を短縮し得るテスト回路内蔵のＩＣ装置の提
供を目的としている。

〔問題点を解決するための手段〕

このため、この発明においては、ウェーハ上の各チップ
に、バーンインテストを実施するための入力諸条件を印
加させることができるよう各チップに共通に配線を施し
、また、ウェーハ上に各チップに対応するアドレスを備
えることにより、各チップの同時テストを実施し得るよ
う構成することにより、前記目的を達成しようとするも
のである。

〔作用〕

以上のような構成により、バーンインテストは、ウエー
ファ工程の状態にて行って、不良品の判定が可能となり
、また、ウェーハとブローμの接触回数の節減ならびに
並列テストによるテスト時間の短縮が可能となる。

〔実施例〕

以下に、この発明を一実施例に基づいて説明する。第１
図に、この発明に係る一実施例のウェーへ上面図、第２
図にその配線の一実施例、第３図に、ウエーファの構成
側上面図、第４図および第５図に、それぞれブローμ用
基板の上面図と側面とを示す。

（構成と作用の説明） 第１図において、ｌは、半導体集積回路の各チップを形
成するウェーハであり、２は、それぞれ独立した各チッ
プを示す。

また、第２図における３は、各独立チップ２間に配線さ
れる電源村勢端、クロックその他の入力諸条件の配線を
示す。これら配線３は、従来技術においては存在しなか
ったものである。

上記諸条件の印加は、各独立のチップ２のうちの一つを
選択しても可能であり、また、テスト用のダミーのチッ
プを構成して、ウェーハｌとブローμとの位置ずれに関
して余裕を持たせることも可能である。さらにまた、ウ
ェーハｌに対する。より効率的な接触手段／方法を図る
ことも可能である。４は不良品を示し、点６で電源入力
が除去される。５は、テスト用に設けられたダミーチッ
プを示す。

ウェーハテストの後、バーンイン印加以前の不良品の除
去およびそれぞれ独立するチップ２の切離しは、レーザ
等の手段により実施する。

また、ウェーハ１上の各チップ２は、製造上、同一機能
、同一パターンを繰返す事例が一般的であり、したがっ
て、この種のテストも、チップの数だけ同一テストを繰
返すのが従来一般的であった。

本実施例は、第３図に示すごとく、ウェーハ２を、７，
８．・・・・・・、ｎ行の各行と、９．１０・・・・・
・１ｍ“列の各列とより成るアドレスを有するチップの
集積として構成させ、それぞれのチップに対する電源と
しては、第２図５に示したダミーチップを設ける手段以
外に、例えば第４因ブローバ用基板上面図の１１に示す
ような十字形のブローバ用針を埋込む基板を作成する。

同図におけるハツチング部分は、上記基板の存在を示す
。

また、第５図は、第４図の基板１１の側面図であり、第
３図における各行７，８．・・・・・・、ｎおよび各列
９，１０．・・・・・・１ｍの各々に対応して埋込まれ
たタングステン等、金属製の針を示している。

つぎに、第６図は、各チップの電源に対応して、選択ゲ
ートを備えた集積回路の実施例のブロック図である。１
２は各アドレスに対応するチップを示し、１５は、この
チップに供給される電源、１６は、電源制御回路、１３
．１４は、電源制御入力および一群または全部のチップ
に供給される電源を示す、１７は出力選択回路であり、
１８は被テスト出力である。

同一ウェーハ上に構成される半導体集積回路の各チップ
は、従来、ダイシングラインにより、各々独立に分離構
成されていた。このため、ウェーハでバーンイン実施す
る場合、テスタにより実施し得るのは、１ウエーハ上の
１チツプのみであり、この点、量産性に欠けるのみなら
ず、ウェーハとブローμの接触精度の面においても、余
裕がなかった。

これに反して、本実施例のごとく、各々独立に構成され
た各チップの入力諸条件（例えば、電源付勢入力および
クロック入力ならびにフローティング入力等、通常、最
終工程においてバーンインを実施する場合、集積回路外
部に配線される諸条件）を、それぞれ独立の各チップに
対して共通に接続することにより、１テスタにて１ウエ
ーハの同時バーンインを可能ならしめて量産性の改善に
寄与せしめるのみならず、テスト用のダミーチップを設
ける等の手段により、ブローμとウェーハの接触面積を
広げて接触精度の改善に寄与し得る。

また、第４図および第５図に示すごとく、ウェーハ上の
各チップに対応して、対応する各アドレス（第３図にお
ける７、８．・””’、ｎ行×９゜１０、・・・・・・
１ｍ列）を決定し、バーンインあるいはテストを実施す
るチップを決定することにより、ウェーハとブローμと
の接続回数を減少することができる。この場合、第４．
５図に示すようなブローμを設けて、テストすべきチッ
プの行、月を決定／特定することが可能である。

上記のように構成したとき、テストあるいは１ウエーハ
でのバーンインの実施が、ウェーハとブローμとの接触
１回で可能となる筈であるが、不良品の入出力端子が共
通に接続された場合、良品のテストおよびバーンイン時
に悪影響を及ぼす可飽性がある点に留意する必要がある
。

この点を解決する手段の一つとして、不良品の入出力あ
るいは電源なレーザ等により切除する手段、また、各チ
ップの電源あるいは入出力に対して選択ゲートを設けて
不良チップを切離す手段、また、各独立チップ間の配線
は、例えば最終工程のアルミ配線、ただしアルミのシン
ター（焼結）は施さないで実施しておき、通常のウェー
ハテスト完了後、インク乾燥あるいはバーンインと同時
にアルミシンターを実施することにより導通を図る等の
手段、また、上記各チップ間の配線を、高温時のみ導通
する金属材料、あるいは選択的に導通させ得る材料を選
択して実現する手段、また、出力端子が悪影響を及ぼす
ので、出力端子に対しては各チップ相互間の配線は行わ
ず、この出力レベルの判定確認手段としては、光学的チ
ップの温度を検出する手段によりその出力レベルの確認
判定を行う手段等々が考えられる。

第６図は、前記のように、選択ゲートを備えて、ウェー
ハ上の各チップを特定すると同時に、各チップ相互の出
力を分離する手段の一例のブロック図であるが、電源制
御回路１６等、消費電力の少ない相補形集積回路にあっ
ては一般的な回路であり、この出力により、各チップ内
部の電源１５および出力選択回路１７を制御することが
できる。

なお、前記ウェーハ内の行および列によりチップを特定
して電源を印加する手段としては、行に対して共通に供
給される電源に対して、列によりゲートを選択して印加
する手段や、その逆の組合せ等が考えられる。

（実施例の効果） 以上のような本実施例によれば、まず、各構成２．３．
・・・・・・、１０．１２により、ウェーハ状態におい
てバーンインを実施することができ、各構成９〜１２に
より、ウェーハとプローバの接触回数を節減し得る。ま
た、各構成９〜１２により並行テスト実施によるテスト
時間を短縮することができる。

〔発明の効果〕

以上、実施例に基づいて説明してきたように。

本発明によれば、ウェーハの状態においてバーンインを
実施し得るので、ウェーハエ程中の不良品を、ウェーハ
エ程完了後、即座に除去し得る利点があり、また、ウェ
ーハ上の各チップに対応するアドレスを備える等の手段
により、ウェーハとプローバとの接触回数の節減ならび
に並列テストによるテスト時間の短縮等を図ることがで
きた。

【図面の簡単な説明】

第１図は、この発明に係る一実施例のウェーハ上面図、
第２図は、その配線の一実施例、第３図は、ウェーハ構
成例の上面図、第４図および第５図は、プローバ用基板
の上面図と側面図、第６図は、各チップの電源に対応し
て選択ゲートを備えた集積回路の実施例ブロック図であ
る。 ｌ…………ウェーハ

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路のウェーハ上に形成され、規則的
   に配列された各独立のチップに対して、少なくとも電源
   付勢端子配線および他の入力端子配線を共通に接続させ
   たことを特徴とするテスト回路内蔵半導体集積回路。
2. （２）前記配線は、前記各チップに対応するアドレスに
   対応させたことを特徴とする特許請求の範囲第１項記載
   のテスト回路内蔵半導体集積回路。