JPH0322456A - 半導体装置及びその検査方法 - Google Patents
半導体装置及びその検査方法Info
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- JPH0322456A JPH0322456A JP15767589A JP15767589A JPH0322456A JP H0322456 A JPH0322456 A JP H0322456A JP 15767589 A JP15767589 A JP 15767589A JP 15767589 A JP15767589 A JP 15767589A JP H0322456 A JPH0322456 A JP H0322456A
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title abstract description 6
- 238000005259 measurement Methods 0.000 claims abstract description 20
- 238000012360 testing method Methods 0.000 claims description 6
- 238000010998 test method Methods 0.000 claims 1
- 239000000523 sample Substances 0.000 abstract description 2
- 230000001629 suppression Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の端子構造とその検査方法に関し
、特に半導体基板であるウェーハ上に形成された半導体
装置を、複数個同時測定することが出来る半導体装置及
びその検査方法に関する。
、特に半導体基板であるウェーハ上に形成された半導体
装置を、複数個同時測定することが出来る半導体装置及
びその検査方法に関する。
第３図はウェーハ上に形成された従来の半導体装置を示
すウェーハの部分平面図である。従来、この種の半導体
装置１２は、第３図に示すように、半導体基板であるウ
ェーハ１１上に配列されて形成されている。また、各々
の半導体装置ｌ２の入出力端子であるボンディングパッ
ド１３は、半導体装置１２の周辺に配置されて、ウェー
ハ１１上に半導体装置が形成された状態での電気的検査
測定用端子をも兼ねている。
すウェーハの部分平面図である。従来、この種の半導体
装置１２は、第３図に示すように、半導体基板であるウ
ェーハ１１上に配列されて形成されている。また、各々
の半導体装置ｌ２の入出力端子であるボンディングパッ
ド１３は、半導体装置１２の周辺に配置されて、ウェー
ハ１１上に半導体装置が形成された状態での電気的検査
測定用端子をも兼ねている。
上述した従来の半導体装置の構造では、半導体基板であ
るウェーハ上に形成されたものを、複数個同時に電気的
測定検査をしようとした場合、隣り合う半導体装置同志
の特性等が異なると、お互いに影響を受け合って正しい
検査が行なわれないという欠点がある。特に、端子に印
加される電源電位のゆらぎによる影響は、集積度が高ま
るにつれて、著しいものとなってくる。
るウェーハ上に形成されたものを、複数個同時に電気的
測定検査をしようとした場合、隣り合う半導体装置同志
の特性等が異なると、お互いに影響を受け合って正しい
検査が行なわれないという欠点がある。特に、端子に印
加される電源電位のゆらぎによる影響は、集積度が高ま
るにつれて、著しいものとなってくる。
本発明の目的は、かかる問題を解消する半導体装置及び
その検査方法を提供することである。
その検査方法を提供することである。
１．本発明の第１の半導体装置は、回路素子の入出力端
子であるボンディングパッド端子以外に、前記回路素子
の領域を取り囲み、かつ前記ボンディングパッドの電源
端子から独立した電源端子を有している。
子であるボンディングパッド端子以外に、前記回路素子
の領域を取り囲み、かつ前記ボンディングパッドの電源
端子から独立した電源端子を有している。
２，本発明の第２の半導体装置は、回路機能素子が形成
される第１のウェル領域内に設けられた前記ボンディン
グパッド以外に、前記回路素子の領域を取り囲み、かつ
前記第１のウェル領域から独立して形成されたウェル領
域内に電源端子を有している。
される第１のウェル領域内に設けられた前記ボンディン
グパッド以外に、前記回路素子の領域を取り囲み、かつ
前記第１のウェル領域から独立して形成されたウェル領
域内に電源端子を有している。
３，本発明の第１もしくは第２の半導体装置の検査方法
は、独立した電源を前記回路素子領域を取り囲み、かつ
前記回路素子の前記ボンディングパッドから独立して形
成された電源端子に接続して電圧印加をしながら測定す
ることを有している。
は、独立した電源を前記回路素子領域を取り囲み、かつ
前記回路素子の前記ボンディングパッドから独立して形
成された電源端子に接続して電圧印加をしながら測定す
ることを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すウェーハ上に形戒され
た半導体装置の部分平面図である。この半導体装置２は
、第１図に示すように、ウェーハ１上に形成されたスク
ライブ線１１によって区画されている。また、ボンディ
ングパッド１３は、従来例と同様に、半導体装置の周辺
に形成されており、測定用パッド３が、回路機能素子用
の電源端子から独立してスクライブ線１１上に形成され
ている。
た半導体装置の部分平面図である。この半導体装置２は
、第１図に示すように、ウェーハ１上に形成されたスク
ライブ線１１によって区画されている。また、ボンディ
ングパッド１３は、従来例と同様に、半導体装置の周辺
に形成されており、測定用パッド３が、回路機能素子用
の電源端子から独立してスクライブ線１１上に形成され
ている。
この測定用パッド３は、測定用探針を接続する為に十分
な大きさ、例えば１００μｍＸ１００μｍ程度で形成さ
れる。そしてこの半導体装置２を複数個同時に電気的に
検査測定する際には、この測定用パッド３には、回路の
入出力端子であるボンディングパッド１３の内の１つか
ら独立して電源電圧が印加されるので、隣り合う半導体
装置２同志がお互いに測定時の電源電圧変動の影響を減
らずことができる。
な大きさ、例えば１００μｍＸ１００μｍ程度で形成さ
れる。そしてこの半導体装置２を複数個同時に電気的に
検査測定する際には、この測定用パッド３には、回路の
入出力端子であるボンディングパッド１３の内の１つか
ら独立して電源電圧が印加されるので、隣り合う半導体
装置２同志がお互いに測定時の電源電圧変動の影響を減
らずことができる。
第２図は本発明の他の実施例を示すウェーハ上に形成さ
れた半導体装置の断面図である。この実施例は、例えば
、相補型ＭＯＳ半導体装置に適用した例である。この半
導体装置は、ウェーハ１に区画されて形成された第１の
ウェル領域４に形成されており、測定用パッド３は、第
２図に示すように、回路機能素子用の電源端子から独立
してスクライブ線１１の領域に形或された第２のウェル
領域７に形戒されている。一方、第１のウェル４の領域
には、フィールド絶縁膜５、回路機能素子用の電源端子
６及びボンディングパッド１３が形成されている。この
ような構造にすることによって、半導体装置２を複数個
同時に電気的に検査する際、隣り合う半導体装置２同志
がお互いに測定時の電源電圧変動の影響を抑えることが
できる。
れた半導体装置の断面図である。この実施例は、例えば
、相補型ＭＯＳ半導体装置に適用した例である。この半
導体装置は、ウェーハ１に区画されて形成された第１の
ウェル領域４に形成されており、測定用パッド３は、第
２図に示すように、回路機能素子用の電源端子から独立
してスクライブ線１１の領域に形或された第２のウェル
領域７に形戒されている。一方、第１のウェル４の領域
には、フィールド絶縁膜５、回路機能素子用の電源端子
６及びボンディングパッド１３が形成されている。この
ような構造にすることによって、半導体装置２を複数個
同時に電気的に検査する際、隣り合う半導体装置２同志
がお互いに測定時の電源電圧変動の影響を抑えることが
できる。
以上説明したように本発明の半導体装置は、回路機能上
必要とするボンディングパッド以外に、回路素子領域を
取り囲み、かつ回路機能素子用の電源端子から独立した
測定用パッドをスクライブ線上に設けることによって、
ウェーハ上に配列形成された半導体装置を２個以上同時
測定する場合に、素子用電源から独立した電源を、回路
素子領域を取り囲みかつ回路機能素子用の電源端子から
独立して設けられた測定用パッドに接続して電圧印加を
しながら測定することが出来る。従って、隣り合う半導
体同志がお互いに測定時の電源電圧変動の影響を抑える
ことができるという効果がある。
必要とするボンディングパッド以外に、回路素子領域を
取り囲み、かつ回路機能素子用の電源端子から独立した
測定用パッドをスクライブ線上に設けることによって、
ウェーハ上に配列形成された半導体装置を２個以上同時
測定する場合に、素子用電源から独立した電源を、回路
素子領域を取り囲みかつ回路機能素子用の電源端子から
独立して設けられた測定用パッドに接続して電圧印加を
しながら測定することが出来る。従って、隣り合う半導
体同志がお互いに測定時の電源電圧変動の影響を抑える
ことができるという効果がある。
５
６
第１図は本発明の一実施例を示すウェーハ上に形成され
た半導体装置の部分平面図、第２図は本発明の他の実施
例を示すウェーハ上に形成された半導体装置の断面図、
第３図はウェーハ上に形或された従来の半導体装置を示
すウェーハの部分平面図である。 １，ｌ１・・・ウェーハ、２，１２・・・半導体装置、
３・・・測定用パッド、４・・・第１のウェル領域、５
・・・フィールド絶縁膜、６・・・電源端子、７・・・
第２のウェル領域、１３・・・ボンディングパッド。
た半導体装置の部分平面図、第２図は本発明の他の実施
例を示すウェーハ上に形成された半導体装置の断面図、
第３図はウェーハ上に形或された従来の半導体装置を示
すウェーハの部分平面図である。 １，ｌ１・・・ウェーハ、２，１２・・・半導体装置、
３・・・測定用パッド、４・・・第１のウェル領域、５
・・・フィールド絶縁膜、６・・・電源端子、７・・・
第２のウェル領域、１３・・・ボンディングパッド。
Claims (1)
- 【特許請求の範囲】 １、回路素子の入出力端子であるボンディングパッド以
外に、前記回路素子の領域を取り囲み、かつ前記ボディ
ングパッドの電源端子から独立した電源端子を有するこ
とを特徴とする半導体装置。 ２、回路機能素子が形成される第１のウェル領域内に設
けられた前記ボンディングパッド以外に、前記回路素子
の領域を取り囲み、かつ前記第１のウェル領域から独立
して形成されたウェル領域内に電源端子を有することを
特徴とする半導体装置。 ３、ウェハース上に配列し形成された半導体装置を２個
以上同時測定し検査する半導体装置の検査方法において
、独立した電源を前記回路素子領域を取り囲み、かつ前
記回路素子の前記ボンディングパッドから独立して形成
された電源端子に接続して電圧印加をしながら測定する
ことを特徴とする請求項１もしくは請求項２の半導体装
置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01157675A JP3093216B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01157675A JP3093216B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置及びその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322456A true JPH0322456A (ja) | 1991-01-30 |
| JP3093216B2 JP3093216B2 (ja) | 2000-10-03 |
Family
ID=15654928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01157675A Expired - Fee Related JP3093216B2 (ja) | 1989-06-19 | 1989-06-19 | 半導体装置及びその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093216B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982042A (en) * | 1996-03-18 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer including semiconductor device |
| US6091156A (en) * | 1996-09-02 | 2000-07-18 | Nec Corporation | Semiconductor pellet having plural chips |
| US6686224B2 (en) | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
-
1989
- 1989-06-19 JP JP01157675A patent/JP3093216B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982042A (en) * | 1996-03-18 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer including semiconductor device |
| US6091156A (en) * | 1996-09-02 | 2000-07-18 | Nec Corporation | Semiconductor pellet having plural chips |
| US6686224B2 (en) | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3093216B2 (ja) | 2000-10-03 |
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