JPS6290940A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6290940A JPS6290940A JP60229949A JP22994985A JPS6290940A JP S6290940 A JPS6290940 A JP S6290940A JP 60229949 A JP60229949 A JP 60229949A JP 22994985 A JP22994985 A JP 22994985A JP S6290940 A JPS6290940 A JP S6290940A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- chip
- integrated circuit
- pad
- chip unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は一つのシリコンウェハ等の基板上に多数の集積
回路を形成し、これをダイシングして個々のチップに分
割するさい、不良チップの検出を容易にした半導体装置
に係わる。
回路を形成し、これをダイシングして個々のチップに分
割するさい、不良チップの検出を容易にした半導体装置
に係わる。
〈従来の技術〉
シリコン集積回路等牛尋体装餘の製造において、一つの
シリコンウェハ１等の基板上に多数の集積回路を形成し
、これをダイシングして個々のチップに分割する。この
ときダイシングによって、各チップの有効エリア内にか
けが発生し、不良となるチップが出る恐れがあるなめ、
顕微鏡検査によシ、チップのかけ不良を発見して不良チ
ップを選別している。
シリコンウェハ１等の基板上に多数の集積回路を形成し
、これをダイシングして個々のチップに分割する。この
ときダイシングによって、各チップの有効エリア内にか
けが発生し、不良となるチップが出る恐れがあるなめ、
顕微鏡検査によシ、チップのかけ不良を発見して不良チ
ップを選別している。
〈発明が解決しようとする問題点〉
従来は、このようにしてＩＣチップを製造する際、ダイ
シングによるＩＣチップのかけ不良の検出に顕微鏡検査
を行なっている。この不良品検査は長時間を要するため
、製造コストが高くなる。またこの検査によシ１００チ
の不良チップの選別はできない。
シングによるＩＣチップのかけ不良の検出に顕微鏡検査
を行なっている。この不良品検査は長時間を要するため
、製造コストが高くなる。またこの検査によシ１００チ
の不良チップの選別はできない。
本発明はかかる従来技術の欠点に鑑みてなされたもので
、ＩＣチップのかけ不良を簡単に、しかもほぼ完全に発
見できる機能を備えた半導体装置を提供することを目的
とする。
、ＩＣチップのかけ不良を簡単に、しかもほぼ完全に発
見できる機能を備えた半導体装置を提供することを目的
とする。
く問題点を解決するための手段〉
かかる目的を達成した本発明による半導体装置の構成は
、一つの基板上に形成された多数のＩＣチップの各ＩＣ
チップ毎に、各ＩＣチップの有効エリアの外周に内部集
積回路を囲繞し、かつ上記基板とは絶縁層を介して設け
られた導電性帯状体と、該導電性帯状体の両端がそれぞ
れ接続された。ｏラドを具備したことを特徴とするもの
でおる。
、一つの基板上に形成された多数のＩＣチップの各ＩＣ
チップ毎に、各ＩＣチップの有効エリアの外周に内部集
積回路を囲繞し、かつ上記基板とは絶縁層を介して設け
られた導電性帯状体と、該導電性帯状体の両端がそれぞ
れ接続された。ｏラドを具備したことを特徴とするもの
でおる。
く実 施 例〉
本発明による半導体装置の一実施例を図面を参照して説
明する。
明する。
図は本発明による半導体装置を示す平面図を示す。本発
明による半導体装置によれば、シリコンウェハ等のチッ
プ単位の基板ｌ上に、点線ａで囲む内側は高密度集積回
路２が形成されている。また点線すの外側は有効エリア
外周３であって回路は存在せずダイシング装置で基板１
がスクライブされる領域である。
明による半導体装置によれば、シリコンウェハ等のチッ
プ単位の基板ｌ上に、点線ａで囲む内側は高密度集積回
路２が形成されている。また点線すの外側は有効エリア
外周３であって回路は存在せずダイシング装置で基板１
がスクライブされる領域である。
点線ａ、ｂで囲まれる領域４は、ｏラド領域で、ここに
内部の集積回路２に接続される入出力信号取出し用ゼン
デインクパツドＡが配列されている。本発明による半導
体装置では、ウェハ基板上にチップ単位毎に集積回路２
及びそのボンデングパッドＡが形成されると同時に、チ
ップ単位毎の基板ｌの有効エリア外周３にパッド領域４
を取シ囲んで、基板１とは絶縁された所望の巾例えば３
μ舅程度のＡｔ等の導電性帯状体５を設け、導電性帯状
体５の両端はゼンデングノぐラドＡと共に配列して形成
されたテストパッドＢに接続されている。
内部の集積回路２に接続される入出力信号取出し用ゼン
デインクパツドＡが配列されている。本発明による半導
体装置では、ウェハ基板上にチップ単位毎に集積回路２
及びそのボンデングパッドＡが形成されると同時に、チ
ップ単位毎の基板ｌの有効エリア外周３にパッド領域４
を取シ囲んで、基板１とは絶縁された所望の巾例えば３
μ舅程度のＡｔ等の導電性帯状体５を設け、導電性帯状
体５の両端はゼンデングノぐラドＡと共に配列して形成
されたテストパッドＢに接続されている。
従って、ウェハ基板上にチップ単位に多数の集積回路２
と、その周囲に設けられたボンデングノぞラドＡと、テ
ストノぐラドＢ−ｇらにその外周に導電性帯状体５を形
成した後、ダイシング装置によりウニへ基板をスクライ
ブして、シリコン集積回路チップを得る。このスクライ
ビング作業によってしばしば、各チップの有効エリア内
にかけが発生し、このかけが集積回路２やボンデングパ
ッドＡを破損し、不良チップが発生する。本発明による
ものでは、このようなかけが発生すれば、必ず集積回路
２の周辺に設けられた導電性帯状体５が破損されるため
、テストパッドＢ、Ｂ間の導通を調べれば、かけが発生
したチップは直ちに発見される。即ち、導通があれば［
チップかけ ｌ不良なし」、導通がなければ「チップか
け不良」として判別できる。
と、その周囲に設けられたボンデングノぞラドＡと、テ
ストノぐラドＢ−ｇらにその外周に導電性帯状体５を形
成した後、ダイシング装置によりウニへ基板をスクライ
ブして、シリコン集積回路チップを得る。このスクライ
ビング作業によってしばしば、各チップの有効エリア内
にかけが発生し、このかけが集積回路２やボンデングパ
ッドＡを破損し、不良チップが発生する。本発明による
ものでは、このようなかけが発生すれば、必ず集積回路
２の周辺に設けられた導電性帯状体５が破損されるため
、テストパッドＢ、Ｂ間の導通を調べれば、かけが発生
したチップは直ちに発見される。即ち、導通があれば［
チップかけ ｌ不良なし」、導通がなければ「チップか
け不良」として判別できる。
〈発明の効果〉
本発明による半導体装置によればシリコンやＧａＡｓ基
板上の集積回路チップ単位にチップの有効エリア外周を
利用して、Ａｔ等の導電性帯状体を設けさらにその両端
をテストパッドに接続したことによって、電気的な測定
で、チップ周辺のかけの有無の検査を行なうことができ
る。電気的検査のため、検査時間を極めて短かぐでき、
かつ、１００％の不良チップの発見ができるようになっ
た。尚、従来のものは顕微鏡検査によシ作業者が一つ一
つ注意深くかけを発見しなければならず、作業時間がか
がシコスト高となり、かつ検査精度もよくなかった。従
って、本発明による半導体装置によシ、ＩＣチップの生
産性が向上されるとともに大巾の低コスト化が図られ、
ＩＣチップの不良率は著しく低減された。
板上の集積回路チップ単位にチップの有効エリア外周を
利用して、Ａｔ等の導電性帯状体を設けさらにその両端
をテストパッドに接続したことによって、電気的な測定
で、チップ周辺のかけの有無の検査を行なうことができ
る。電気的検査のため、検査時間を極めて短かぐでき、
かつ、１００％の不良チップの発見ができるようになっ
た。尚、従来のものは顕微鏡検査によシ作業者が一つ一
つ注意深くかけを発見しなければならず、作業時間がか
がシコスト高となり、かつ検査精度もよくなかった。従
って、本発明による半導体装置によシ、ＩＣチップの生
産性が向上されるとともに大巾の低コスト化が図られ、
ＩＣチップの不良率は著しく低減された。
図は本発明による半導体装置の一実施例の平面図である
。 図面中、ｌは基板、２は集積回路領域、３は有効エリア
外周、４はパッド領域、５は導電性帯状体、Ｂはテスト
パッドである。
。 図面中、ｌは基板、２は集積回路領域、３は有効エリア
外周、４はパッド領域、５は導電性帯状体、Ｂはテスト
パッドである。
Claims (1)
- 一つの基板上に形成された多数のＩＣチップの各ＩＣチ
ップ毎に、各ＩＣチップの有効エリアの外周に内部集積
回路を囲繞し、かつ上記基板とは絶縁層を介して設けら
れた導電性帯状体と、該導電性帯状体の両端がそれぞれ
接続されたパッドを具備したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229949A JPS6290940A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229949A JPS6290940A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290940A true JPS6290940A (ja) | 1987-04-25 |
Family
ID=16900240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229949A Pending JPS6290940A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279054A (ja) * | 2000-05-08 | 2006-10-12 | Canon Inc | 半導体装置 |
-
1985
- 1985-10-17 JP JP60229949A patent/JPS6290940A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279054A (ja) * | 2000-05-08 | 2006-10-12 | Canon Inc | 半導体装置 |
| JP4621161B2 (ja) * | 2000-05-08 | 2011-01-26 | キヤノン株式会社 | 半導体装置 |
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