JPH0496343A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0496343A JPH0496343A JP21385190A JP21385190A JPH0496343A JP H0496343 A JPH0496343 A JP H0496343A JP 21385190 A JP21385190 A JP 21385190A JP 21385190 A JP21385190 A JP 21385190A JP H0496343 A JPH0496343 A JP H0496343A
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- JP
- Japan
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- pad
- pads
- bonding
- wafer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000005259 measurement Methods 0.000 claims abstract description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 238000005260 corrosion Methods 0.000 abstract description 3
- 230000007797 corrosion Effects 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 5
- 239000000523 sample Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にリダンダンシィ回路ブ
ロックを含む半導体ウェーハのパッドレイアウト構造に
関する。
ロックを含む半導体ウェーハのパッドレイアウト構造に
関する。
従来、半導体装置のパッドレイアウト構造は、第３図に
示すようなものとなっていた。
示すようなものとなっていた。
即ち、半導体チップ２０の四辺にワイヤボンディングに
都合のいいようなある間隔を有してパッド３１が並んで
おり、それらは又、ウェーハ状態でのチップの電気的測
定をも兼ねるものであった。
都合のいいようなある間隔を有してパッド３１が並んで
おり、それらは又、ウェーハ状態でのチップの電気的測
定をも兼ねるものであった。
これは、リダンダンシィ回路ブロックを有するような半
導体装置でも例外ではなかった。
導体装置でも例外ではなかった。
上述した従来の半導体装！では、リダンダンシィ回路ブ
ロックのりダンダンシイ測定による良品半導体チップを
選択する第１の電気的測定と、レーザーによるヒユーズ
カット法によりリダンダンシィ良品チップの良品チップ
への復活後に、最終的な良品又は不良品チップの判定を
行う為の第２の電気的測定がウェーハ状の同一の電気的
測定用パッド上でプローブを用いて行なわれた後、良品
の半導体チップは上記パッド上にワイヤボンディングさ
れて各種ケースに組立てられる。
ロックのりダンダンシイ測定による良品半導体チップを
選択する第１の電気的測定と、レーザーによるヒユーズ
カット法によりリダンダンシィ良品チップの良品チップ
への復活後に、最終的な良品又は不良品チップの判定を
行う為の第２の電気的測定がウェーハ状の同一の電気的
測定用パッド上でプローブを用いて行なわれた後、良品
の半導体チップは上記パッド上にワイヤボンディングさ
れて各種ケースに組立てられる。
従ってポンディングパッドはプローブで２度アタックさ
れた後に使用される為、組立時のボンディング不良にな
ったり、時にはワイヤがら伝わって侵入する水分の為に
パッドコロ−ジョンを発生させたりするという欠点があ
った。
れた後に使用される為、組立時のボンディング不良にな
ったり、時にはワイヤがら伝わって侵入する水分の為に
パッドコロ−ジョンを発生させたりするという欠点があ
った。
本発明の半導体装置は、リダンダンシィ回路ブロックを
有し半導体チップ表面にワイヤーボンディング用パッド
を有する半導体装置において、前記ワイヤーボンディン
グ用パッドに電気的に接続する電気的測定用パッドをウ
ェーハ表面に有して構成されている。
有し半導体チップ表面にワイヤーボンディング用パッド
を有する半導体装置において、前記ワイヤーボンディン
グ用パッドに電気的に接続する電気的測定用パッドをウ
ェーハ表面に有して構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のポンディングパッドの
レイアウトを示す平面図である。
レイアウトを示す平面図である。
半導体チップ１０上のボンディング用パッド１１の大き
さは一辺が約１００μｍであり、ウェーハ上での電気的
測定用パット１２の大きさは一辺が約５０μｍである。
さは一辺が約１００μｍであり、ウェーハ上での電気的
測定用パット１２の大きさは一辺が約５０μｍである。
ポンディングパッド１１と測定用パッド１２を接続する
為のパッド間配線１３は巾約１０μｍである。これら導
電層１１，１２．１３はいずれもアルミニウムで形成さ
れている。
為のパッド間配線１３は巾約１０μｍである。これら導
電層１１，１２．１３はいずれもアルミニウムで形成さ
れている。
以上のような半導体チップ構成においてウェーハ上での
電気的測定は、リダンダンシィ回の測定も含めて測定用
パッド１２を用いて行ない、ワイヤボンディングはボン
ディング用パッド１１を用いて行なう。従って各パッド
のアタックは、各−度となる。
電気的測定は、リダンダンシィ回の測定も含めて測定用
パッド１２を用いて行ない、ワイヤボンディングはボン
ディング用パッド１１を用いて行なう。従って各パッド
のアタックは、各−度となる。
第２図は本発明の第２の実施例のポンディングパッドの
レイアウトを示す平面図である。
レイアウトを示す平面図である。
半導体チップ２０上のボンディング用パッド２１の大き
さは一辺が約１００μｍであり、ウェーハ上での電気的
測定用パッド２２の大きさは一辺が約５０μｍである。
さは一辺が約１００μｍであり、ウェーハ上での電気的
測定用パッド２２の大きさは一辺が約５０μｍである。
ボンディング用パッド３１と測定用パッド３２を接続す
る為の配線２３の巾は約１０μｍである。３１，３２．
３３はいずれもアルミニウムで構成されており、その動
作は実施例１と同様である。
る為の配線２３の巾は約１０μｍである。３１，３２．
３３はいずれもアルミニウムで構成されており、その動
作は実施例１と同様である。
本実施例では、測定用パッド２２がクスライブライン上
に形成されている為、パッド数の増加による半導体チッ
プ面積の増加を招がないという利点がある。
に形成されている為、パッド数の増加による半導体チッ
プ面積の増加を招がないという利点がある。
以上説明したように本発明は、リダンダンシィ回路ブロ
ックなどを有する半導体装置において、ワイヤボンディ
ング用パッドとは別に、リダンダンシィを含むウェーハ
上での電気的測定用パッドを有することにより、電気的
測定時にリダンダンシィ用も含めてプローブで少なくと
も２度アタックされたパッドをボンディング用としては
使わないで済む為、組立時のボンディング歩留が向上し
たり、ワイヤから伝わって侵入する水分によるバードコ
ロ−ジョンに対して耐性を大きくできるという効果があ
る。
ックなどを有する半導体装置において、ワイヤボンディ
ング用パッドとは別に、リダンダンシィを含むウェーハ
上での電気的測定用パッドを有することにより、電気的
測定時にリダンダンシィ用も含めてプローブで少なくと
も２度アタックされたパッドをボンディング用としては
使わないで済む為、組立時のボンディング歩留が向上し
たり、ワイヤから伝わって侵入する水分によるバードコ
ロ−ジョンに対して耐性を大きくできるという効果があ
る。
例のパッドレイアウト示す平面図、第３図は従来の半導
体装置の一例のパッドレイアウトを示す平面図である。
体装置の一例のパッドレイアウトを示す平面図である。
１０．２０．３０・・・半導体チップ、１１．２１・・
・ボンディング用パッド、１２．２２・・・ウェーハ上
での電気的測定用パッド、１３．２３・・・パッド間配
線、２１・・・ボンディング測定用パッド。
・ボンディング用パッド、１２．２２・・・ウェーハ上
での電気的測定用パッド、１３．２３・・・パッド間配
線、２１・・・ボンディング測定用パッド。
Claims (1)
- リダンダンシィ回路ブロックを有し半導体チップ表面
にワイヤーボンディング用パッドを有する半導体装置に
おいて、前記ワイヤーボンディング用パッドに電気的に
接続する電気的測定用パッドをウェーハ表面に有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21385190A JPH0496343A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21385190A JPH0496343A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496343A true JPH0496343A (ja) | 1992-03-27 |
Family
ID=16646073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21385190A Pending JPH0496343A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496343A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122604A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体集積回路装置 |
| WO2000044041A1 (en) * | 1999-01-22 | 2000-07-27 | Hitachi, Ltd. | Semiconductor integrated circuit and manufacture thereof |
| EP1039545A3 (en) * | 1999-03-26 | 2001-10-17 | Sanyo Electric Co., Limited. | Semiconductor device |
| KR100422571B1 (ko) * | 2000-12-22 | 2004-03-12 | 주식회사 하이닉스반도체 | 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법 |
-
1990
- 1990-08-13 JP JP21385190A patent/JPH0496343A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122604A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体集積回路装置 |
| WO2000044041A1 (en) * | 1999-01-22 | 2000-07-27 | Hitachi, Ltd. | Semiconductor integrated circuit and manufacture thereof |
| US6831294B1 (en) | 1999-01-22 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes |
| US7247879B2 (en) | 1999-01-22 | 2007-07-24 | Renesas Technology Corp. | Semiconductor integrated circuit device having particular testing pad arrangement |
| US7550763B2 (en) | 1999-01-22 | 2009-06-23 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacture thereof |
| US7910960B2 (en) | 1999-01-22 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device with a fuse circuit |
| US7910922B2 (en) | 1999-01-22 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device and manufacture thereof |
| US8629481B2 (en) | 1999-01-22 | 2014-01-14 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| EP1039545A3 (en) * | 1999-03-26 | 2001-10-17 | Sanyo Electric Co., Limited. | Semiconductor device |
| US6392307B1 (en) | 1999-03-26 | 2002-05-21 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US6522012B2 (en) | 1999-03-26 | 2003-02-18 | Sanyo Electric Co., Ltd. | Semiconductor device with HIHG resistivity |
| KR100422571B1 (ko) * | 2000-12-22 | 2004-03-12 | 주식회사 하이닉스반도체 | 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법 |
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