KR100422571B1 - 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법 - Google Patents

알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법 Download PDF

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Abstract

본 발명은 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법에 있어서, 라인과 패드가 포함된 전체 알루미늄 배선구조에서 1㎛ 이하 선폭의 라인면적이 전체배선의 1%이상이 되도록 패턴을 제작하거나 알루미늄 배선을 형성함에 있어서 보호하고자 하는 주패턴에 더미라인패턴을 연결하여 배선패턴을 제작하는 것을 특징으로 한다.

Description

알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법{Method for protecting corrosion during aluminum CMP}
본 발명은 알루미늄의 화학적 기계적 연마(chemical mechanical polishing; CMP)공정에서의 부식을 방지하기 위한 방법에 관한 것으로, 부식방지용 더미패턴을 사용하여 알루미늄의 부식을 방지하는 방법에 관한 것이다.
DRAM과 같은 반도체소자의 배선형성은 반응성 이온 식각(RIE)를 이용하여 행하는 것이 일반적이었으나, 배선폭이 미세하게 좁아지면서 대머신(Damascene)기술을 이용한 공정이 도입되고 있다. 대머신공정에서는 배선의 분리(Isolation)를 위해 CMP공정이 필수적이며, 배선 금속재료에 따라 Al 또는 Cu의 CMP가 필요하게 되었다. 두 물질 모두 텅스텐보다 낮은 경도와 매우 높은 화학적 반응성 때문에 부식에 매우 취약한 재료이다. 금속배선의 부식은 반도체소자의 신뢰성에 치명적이기 때문에 매우 주의하여 부식을 방지해야 한다.
알루미늄의 CMP공정은 대머신기술을 이용한 배선형성시 필수적인 공정이다. 알루미늄은 화학적으로 매우 활성화된 금속이다. 따라서 CMP후 후세정공정에서는 기존 CMP공정에서 사용되던 NH4OH와 HF를 사용할 수 없어 후세정공정에 사용할 적합한 화학약품이 개발되지 않는다면 순수(DI Water)를 사용하여 세정공정을 진행해야 한다. 그러나 순수를 사용하면 도1에 나타낸 바와 같이 면적이 큰 패드와 연결된 미세한 선폭의 메인라인이 주변 라인에 비해 심하게 부식되는 현상이 발생한다.부식은 연마공정 이후의 웨이퍼 처리단계에서 발생하기 때문에 순수가 아닌 다른 세정액을 사용해야 한다. 그러나 최근 반도체소자의 배선은 구리와 저유전율(low k)절연막을 사용하는 추세로 발전되고 있어 알루미늄 대머신 공정연구는 구리공정에 비해 미미한 수준이다. 따라서 이를 위한 CMP 소모품, 즉 슬러리와 후공정 세정제의 개발연구도 미진하여 알루미늄 CMP에 관련된 문제를 해결하기에 매우 미흡한 실정이다.
부식을 억제하는 기본적인 방법은 산화반응이 일어나는 위치를 다른 곳으로 전환하는 것이다. 먼저, 알루미늄보다 전기화학적으로 훨씬 활성적인 금속을 희생양극으로 사용하는 방법이 있으나 동일층에 그와 같은 패턴을 형성하기 위해서는 복잡한 공정절차가 필요하며, 반도체 공정에 쉽게 이용할 수 있는 알루미늄보다 활성적인 금속을 선택하기 쉽지 않다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 알루미늄 CMP공정에서의 부식을 근본적으로 억제하기 위하여 부식 발생을 방지하는 패턴의 제작에 관한 기본적인 가이드라인과 더미패턴에 의한 부식방지방법을 제공하는데 목적이 있다.
도1은 알루미늄 CMP후 면적이 큰 패드와 연결된 메인라인이 부식된 상태를 나타낸 도면.
도2는 본 발명에 의한 알루미늄 부식 방지를 위한 패턴 형성 가이드 라인을 도시한 도면.
도3 내지 도6은 본 발명에 의한 더미패턴을 이용한 알루미늄 부식방지 방법을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 더미패턴 20 : 주라인
30 : 패드 40 : 연결선
50 : 더미패드 60 : 더미풀
상기 목적을 달성하기 위한 본 발명은, 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법에 있어서, 라인과 패드가 포함된 전체 알루미늄 배선구조에서 1㎛ 이하 선폭의 라인면적이 전체배선의 1%이상이 되도록 패턴을 제작하는 것을 특징으로 한다.
또한, 본 발명은 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법에 있어서, 알루미늄 배선을 형성함에 있어서 보호하고자 하는 주패턴에 더미라인패턴을 연결하여 배선패턴을 제작하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 보다 근본적으로 알루미늄 배선의 부식을 억제하기 위한 방법으로서, 패턴 제작의 가이드 라인과 더미패턴을 삽입하는 방법을 취한다. 즉, 면적이 큰 패드와 이에 연결된 미세 배선 라인의 면적비가 매우 클때 부식이 발생하므로 이보다 더 큰 면적비의 더미패턴을 형성함으로써 더미패턴에서 부식이 발생하도록 하여 미세 배선 라인을 부식으로부터 보호하는 것이다.
본 발명에 의한 알루미늄의 부식 억제를 위한 방법을 크게 두 가지로 나눌 수 있다.
첫번째 방법은 패턴 제작을 달리 하는 것이다. 알루미늄의 CMP후 후세정공정에서 발생하는 부식은 선폭 1㎛이하의 미세라인이 면적이 큰 패드에 연결되었을때 발생하고, 미세라인과 패드가 포함된 전체 배선구조에서 미세라인이 차지하는 면적은 1% 이하일때, 미세라인에 부식이 발생된다.따라서 도 2에 도시된 바와 같이 패턴 제작시 1㎛ 이하 선폭의 미세 주라인의 면적(A)이 전체배선(패드, 연결선 및 주라인 포함)의 1% 이상이 되도록 제작하면 부식을 억제할 수 있다. 즉, 아래 수학식1을 만족하도록 한다. 여기서, "A"는 주라인의 총면적, "Ap"는 패드의 총면적, "Ac"는 연결선의 총면적을 각각 나타낸다.
두번째 방법은 더미패턴을 삽입하는 것으로서, 공간적이거나 소자 특성적인 측면에서 1㎛ 이하 선폭의 미세라인의 면적이 전체 배선의 1% 이상이 되도록 제작할 수 없다면 더미라인을 형성하여 부식을 억제한다. 더미라인은 보호하고자 하는 라인보다 훨씬 활성적인 구조를 갖도록 제작한다.
이를 위해 도3에 나타낸 바와 같이 더미라인(10)을 면적이 큰 패드(30)에 접촉하도록 형성한다. 이때 전체 배선구조에서 더미라인(10)의 면적(d)은 전체면적(Ap+Ac+A+d)의 1% 이하가 되도록 하고, 보호하고자 하는 미세 주라인(20)이 전체면적에서 차지하는 비율보다 훨씬 작게 한다. 결과적으로 더미라인(10) 부분이 주라인(20) 보다 활성화된 구조를 갖게 된다. 또한 더미라인(10)은 별도의 전기적 회로를 구성하지 않도록 제작한다. 즉, 아래 수학식2를 만족하도록 한다. 도 3에서 미설명부호 '40'은 패드(30)와 주라인(20)의 연결선을 나타낸다. 여기서, "d"는 더미라인(10)의 총면적, "A"는 주라인(20)의 총면적, "Ap"는 패드(30)의 총면적, "Ac"는 연결선(40)의 총면적을 각각 나타낸다.도4는 패드(430)에 연결하여 형성하되 더미라인(410)을 주라인(420)의 라인폭과 동일한 간격만큼 이격시켜 주라인(420)과 인접시켜 형성한 실시예를 보여준다. 이때에도 역시 더미라인이 부식되도록 하기 위하여 더미라인(410)의 면적(d)은 전체면적(Ap+Ac+A+d)의 1% 이하가 되도록 하고, 보호하고자 하는 미세 주라인(420)이 전체면적에서 차지하는 비율보다 작게 한다. 즉, 아래 수학식3을 만족하도록 한다. 여기서, "d"는 더미라인(410)의 총면적, "A"는 주라인(420)의 총면적, "Ap"는 패드(430)의 총면적, "Ac"는 연결선(440)의 총면적을 각각 나타낸다.한편, 더미라인을 패드와 직접 접촉되지 않도록 형성할 수도 있다. 도 5에 도시된 바와 같이 주패턴인 패드(530)와 연결선(540) 및 주라인(520)와 별도로 주라인(520)에 인접한 더미라인(510)을 형성하되, 상기 더미라인(510)을 별도의 큰 패턴인 더미패드(550)에 연결할 수 있다. 이때, 더미라인(510)과 더미패드(550)는 주패턴과 전기적으로 접촉하지 않는다. 더미라인(510)의 면적(d)는 아래 수학식4를 만족하여 주라인보다 활성적인 구조를 갖도록 한다. 여기서, "D"는 더미패드(550)의 총면적, "d"는 더미라인(510)의 총면적, "A"는 주라인(520)의 총면적, "Ap"는 패드(530)의 총면적, "Ac"는 연결선(540)의 총면적을 각각 나타낸다.
또한, 앞서 설명한 바와 같이 더미라인을 더미패드에 연결하여 사용하되, 도6에 나타낸 바와 같이 여러 다른 모듈에 동일한 목적으로 공통으로 사용하기 위하여, 더미 패드를 더미 패드 풀(dummy pad pool)(660)로서 형성하는 것도 가능하다. 도 6에서는 2개의 모듈에 대한 실시예를 보여주는 바, 제1모듈 및 제2모듈의 각 더미라인(610a, 610b)이 더미 패드 풀(660)에 공통으로 접속되어 있다.한펴 더미라인 및 더미패드풀의 각 면적은 아래 수학식 5 및 수학식 6을 만족하여야 한다. 수학식5 및 수학식6에서, "D"는 더미패드풀(660)의 면적, "d1"는 제1모듈의 더미라인(610a)의 총면적, "A1"는 제1모듈의 주라인(620a)의 면적, "A1p"는 제1모듈의 패드(630a)의 총면적, "A1c"는 제1모듈의 연결선(640a)의 총면적, "d2"는 제2모듈의 더미라인(610b)의 총면적, "A2"는 제2모듈의 주라인(620b)의 면적, "A2p"는 제2모듈의 패드(630b)의 총면적, "A2c"는 제2모듈의 연결선(640b)의 총면적을 각각 나타낸다.본 발명은 알루미늄 이외에도 구리배선의 CMP공정에 적용할 수 있는 등, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 알루미늄을 연마하기 위한 슬러리와 적합한 후세정공정의 세정제가 개발되지 않은 상태에서, 대머신 공정의 알루미늄의 CMP시에 부식을 억제할 수 있는 방법으로서 알루미늄 대머신 공정개발을 가능하게 할 수 있으며 공정개발의 융통성을 크게 높여 줄 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 대머신기술에 의한 알루미늄 배선패턴 형성시에 알루미늄의 화학적 기계적 연마공정에서의 부식 방지방법에 있어서,
    패드, 배선을 위한 주라인, 상기 패드와 상기 주라인을 연결하는 연결선, 및 상기 패드에 연결되는 더미라인 - 상기 더미라인은 [d/(Ap+Ac+A+d)<1%] AND [d/(Ap+Ac+A+d)<A/(Ap+Ac+A+d)] (여기서 "d"는 더미라인의 총면적, "A"는 주라인의 총면적, "Ap"는 패드의 총면적, "Ac"는 연결선의 총면적)을 만족함 - 으로 상기 알루미늄 배선 패턴을 제작하는 것을 특징으로 하는 알루미늄의 화학적 기계적 연마공정에서의 부식 방지방법.
  5. 제4항에 있어서,
    상기 더미라인을 상기 주라인에 인접하여 배치하되 상기 주라인의 라인폭과 실질적으로 동일한 간격만큼 이격시켜 배치하는 것을 특징으로 하는 알루미늄의 화학적 기계적 연마공정에서의 부식 방지방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 대머신기술에 의한 알루미늄 배선패턴 형성시에 알루미늄의 화학적 기계적 연마공정시의 부식 방지방법에 있어서,
    패드, 배선을 위한 주라인, 상기 패드와 상기 주라인을 연결하는 연결선, 더미패드 및 상기 주라인에 인접하여 배치되고 상기 더미패드에 연결되어 형성된 더미라인 - 상기 더미라인은 [d/(D+d)<1%] AND [d/(D+d)<A/(Ap+Ac+A)] (여기서, "D"는 더미패드의 총면적, "d"는 더미라인의 총면적, "A"는 주라인의 면적, "Ap"는 패드의 총면적, "Ac"는 연결선의 총면적)을 만족함 - 으로 상기 알루미늄 배선 패턴을 제작하는 것을 특징으로 하는 알루미늄의 화학적 기계적 연마공정에서의 부식 방지방법.
  11. 제10항에 있어서,
    상기 패드, 주라인, 연결선, 및 더미라인으로 이루어지는 하나의 모듈을 복수개 제작하고, 상기 복수개의 각 더미라인을 상기 더미패드에 공통으로 연결하여 제작하는 것을 특징으로 하는 알루미늄의 화학적 기계적 연마공정에서의 부식 방지방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787470B2 (en) * 2002-05-17 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd Sacrificial feature for corrosion prevention during CMP
DE102014101154A1 (de) * 2014-01-30 2015-07-30 Osram Opto Semiconductors Gmbh Optoelektronische Anordnung

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171735A (ja) * 1989-11-30 1991-07-25 Matsushita Electron Corp 半導体装置の製造方法
JPH0496343A (ja) * 1990-08-13 1992-03-27 Nec Corp 半導体装置
JPH0555218A (ja) * 1991-08-28 1993-03-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR19980015075A (ko) * 1996-08-19 1998-05-25 김광호 반도체 소자의 금속 배선 및 그 형성방법
KR19980071574A (ko) * 1997-02-21 1998-10-26 이데이 노부유끼 마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조방법
KR19980077766A (ko) * 1997-04-22 1998-11-16 윤종용 반도체장치의 더미패턴 형성방법
JPH10335333A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに設計方法
US5888900A (en) * 1996-07-30 1999-03-30 Kawasaki Steel Corporation Method for manufacturing semiconductor device and reticle for wiring
JPH11142871A (ja) * 1997-11-12 1999-05-28 Casio Comput Co Ltd 配線基板
JP2000286263A (ja) * 1999-03-29 2000-10-13 Nec Corp 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415010B2 (ja) * 1997-12-05 2003-06-09 株式会社リコー 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171735A (ja) * 1989-11-30 1991-07-25 Matsushita Electron Corp 半導体装置の製造方法
JPH0496343A (ja) * 1990-08-13 1992-03-27 Nec Corp 半導体装置
JPH0555218A (ja) * 1991-08-28 1993-03-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5888900A (en) * 1996-07-30 1999-03-30 Kawasaki Steel Corporation Method for manufacturing semiconductor device and reticle for wiring
KR19980015075A (ko) * 1996-08-19 1998-05-25 김광호 반도체 소자의 금속 배선 및 그 형성방법
KR19980071574A (ko) * 1997-02-21 1998-10-26 이데이 노부유끼 마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조방법
JPH10335333A (ja) * 1997-03-31 1998-12-18 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに設計方法
KR19980077766A (ko) * 1997-04-22 1998-11-16 윤종용 반도체장치의 더미패턴 형성방법
JPH11142871A (ja) * 1997-11-12 1999-05-28 Casio Comput Co Ltd 配線基板
JP2000286263A (ja) * 1999-03-29 2000-10-13 Nec Corp 半導体装置及びその製造方法
KR20010014640A (ko) * 1999-03-29 2001-02-26 카네코 히사시 반도체 장치 및 그 제조방법

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